CN109103199B - 3d存储器件及其制造方法 - Google Patents

Abstract

本申请公开了一种3D存储器件及其制造方法。该3D存储器件包括：第一阵列结构，包括半导体衬底、位于半导体衬底上方的第一栅叠层结构、以及贯穿第一栅叠层结构的多个第一沟道柱；第二阵列结构，堆叠在第一阵列结构上方，包括位于第一栅叠层结构上方的第二栅叠层结构、位于第二栅叠层结构上方的半导体层、以及贯穿第二栅叠层结构的多个第二沟道柱；以及互连结构，位于第一阵列结构和第二阵列结构之间，其中，互连结构包括多条位线，多个第一沟道柱分别与多个第二沟道柱中的相应一个共同连接至多条位线中的相应一条位线。该3D存储器件中的位线兼作为不同层面的阵列结构之间的互连，从而可以减小3D存储器件的尺寸以及提高产品良率。

Description

3D存储器件及其制造方法

技术领域

本发明涉及存储器技术，更具体地，涉及3D存储器件及其制造方法。

背景技术

存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3D存储器件)。3D存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。

现有的3D存储器件主要用作非易失性的闪存。两种主要的非易失性闪存技术分别采用NAND和NOR结构。与NOR存储器件相比，NAND存储器件中的读取速度稍慢，但写入速度快，擦除操作简单，并且可以实现更小的存储单元，从而达到更高的存储密度。因此，采用NAND结构的3D存储器件获得了广泛的应用。

在NAND结构的3D存储器件中，可以堆叠多个层面的阵列结构以提高存储密度。例如，对于128个层面的存储单元，可以采用两个阵列结构堆叠而成，每个阵列结构包括多个(例如32或64个)层面的存储单元串，两个阵列结构的存储单元串彼此互连。每个阵列结构包括叠层结构和贯穿叠层结构的沟道柱，采用叠层结构提供选择晶体管和存储晶体管的栅极导体，采用沟道柱提供选择晶体管和存储晶体管的沟道层和栅介质叠层，以及采用贯穿叠层结构的导电通道实现存储单元串的互连。叠层结构中的栅极导体与导电通道彼此距离接近，二者之间由绝缘层隔开。

期望进一步改进3D存储器件的结构及其制造方法，不仅提高3D存储器件的存储密度，而且进一步简化制造工艺，降低制造成本，提高良率和可靠性。

发明内容

本发明的目的是提供一种改进的3D存储器件及其制造方法，其中，在互连结构中形成位线，使得位线兼作为不同层面的阵列结构之间的互连，从而可以简化制造工艺和减小3D存储器件的尺寸。

根据本发明的第一方面，提供一种3D存储器件，包括:第一阵列结构，所述第一阵列结构包括半导体衬底、位于所述半导体衬底上方的第一栅叠层结构、以及贯穿所述第一栅叠层结构的多个第一沟道柱；第二阵列结构，堆叠在所述第一阵列结构上方，所述第二阵列结构包括位于所述第一栅叠层结构上方的第二栅叠层结构、位于所述第二栅叠层结构上方的半导体层、以及贯穿所述第二栅叠层结构的多个第二沟道柱；以及互连结构，位于所述第一阵列结构和所述第二阵列结构之间，其中，所述互连结构包括多条位线，所述多个第一沟道柱分别与所述多个第二沟道柱中的相应一个共同连接至所述多条位线中的相应一条位线。

优选地，所述第一栅叠层结构和所述第二栅叠层结构分别包括交替堆叠的多个栅极导体和多个层间绝缘层，并且所述多个栅极导体图案化为台阶状，从而形成台阶区域，在所述台阶区域提供字线的电连接区。

优选地，在所述第一阵列结构中，所述多个第一沟道柱位于所述第一栅叠层结构的中间区域，在所述第二阵列结构中，所述多个第二沟道位于所述第二栅叠层结构的中间区域。

优选地，所述第一阵列结构还包括位于所述台阶区域的多个第一伪沟道柱，所述多个第一伪沟道柱贯穿所述第一栅叠层结构中的一部分栅极导体且未连接至所述多条位线，所述第二阵列结构还包括位于所述台阶区域的多个第二伪沟道柱，所述多个第二伪沟道柱贯穿所述第二栅叠层结构中的一部分栅极导体且未连接至所述多条位线。

优选地，还包括：位于所述半导体衬底中的CMOS电路。

优选地，还包括：第一绝缘层，用于围绕绝缘区域，所述第一栅叠层结构和所述第二栅叠层结构位于所述绝缘区域的外部；第一绝缘叠层结构和第二绝缘叠层结构，位于所述绝缘区域的内部，并且分别与所述第一栅叠层结构和所述第二栅叠层结构相对应；以及第一导电通道，位于所述绝缘区域的内部，从所述半导体衬底向上延伸，依次贯穿所述第一绝缘叠层结构、所述第二绝缘叠层结构，到达所述第二阵列结构的顶部，其中，所述第一导电通道提供所述CMOS电路与外部电路之间的电连接。

优选地，所述第一导电通道包括多个导电柱组成的阵列。

优选地，还包括：第一公共源区，形成在所述半导体衬底中；第一高压阱区，与所述第一公共源区邻接并且掺杂类型相反；第二公共源区，形成在所述半导体层中；以及第二高压阱区，与所述第二公共源区邻接并且掺杂类型相反，其中，所述多个第一沟道柱的第一端分别接触所述多条位线中的相应一条位线，所述多个第二沟道柱的第一端分别接触所述多条位线中的相应一条位线，所述多个第一沟道柱的第二端连接至所述第一公共源区，所述多个第二沟道柱的第二端连接于所述第二公共源区。

优选地，还包括：第二导电通道，从所述第二阵列结构的表面到达所述第一公共源区；以及第三导电通道，从所述第二阵列结构的表面到达所述第二公共源区。

优选地，还包括：栅线缝隙，用于将所述第一栅叠层结构和所述第二栅叠层结构中的栅极导电层分割成多条栅线。

优选地，还包括：位于所述栅线缝隙中的导电通道。

优选地，所述第一栅叠层结构中的多个栅极导体与所述多个第一沟道柱形成多个第一晶体管，所述第二栅叠层结构中的多个栅极导体与所述多个第二沟道柱形成多个第二晶体管，所述多个第一晶体管和所述多个第二晶体管的堆叠顺序相反。

优选地，所述互连结构还包括：第三绝缘层，所述多条位线形成在所述第三绝缘层中；以及第三导电通道，所述第三导电通道穿过所述第三绝缘层，使得所述多条位线经由所述第三导电通道连接至所述多个第一沟道柱和所述多个第二沟道柱中的至少一个沟道柱。

优选地，所述多个第一沟道柱分别与所述多个第二沟道柱中的相应一个对准。

根据本发明的第二方面，提供一种制造3D存储器件的方法，包括：形成第一阵列结构，所述第一阵列结构包括半导体衬底、位于所述半导体衬底上方的第一栅叠层结构、以及贯穿所述第一栅叠层结构的多个第一沟道柱；形成互连结构；形成第二阵列结构，所述第二阵列结构和所述第一阵列结构将所述互连结构夹在二者之间，所述第二阵列结构包括位于所述第一栅叠层结构上方的第二栅叠层结构、位于所述第二栅叠层结构上方的半导体层、以及贯穿所述第二栅叠层结构的多个第二沟道柱，其中，所述互连结构包括多条位线，所述多个第一沟道柱分别与所述多个第二沟道柱中的相应一个共同连接至所述多条位线中的相应一条位线。

优选地，形成第一阵列结构的步骤包括：在所述半导体衬底上形成第一绝缘叠层结构，所述第一绝缘叠层结构包括交替堆叠的多个牺牲层和多个层间绝缘层；将所述多个牺牲层图案化为台阶状；将所述多个牺牲层置换成多个栅极导体，从而形成所述第一栅叠层结构。

优选地，形成第二阵列结构的步骤包括：在所述互连结构上形成第二绝缘叠层结构，所述第二绝缘叠层结构包括交替堆叠的多个牺牲层和多个层间绝缘层；将所述多个牺牲层图案化为台阶状；将所述多个牺牲层置换成多个栅极导体，从而形成所述第二栅叠层结构；以及在所述第二栅叠层结构上形成所述半导体层。

优选地，还包括：在所述半导体衬底中形成CMOS电路；形成第一绝缘层，所述第一绝缘层围绕所述第一绝缘叠层结构和所述第二绝缘叠层结构的一部分，从而形成绝缘区域；以及在所述绝缘区域的内部形成第一导电通道，所述第一导电通道从所述半导体衬底向上延伸，依次贯穿所述第一绝缘叠层结构、所述第二绝缘叠层结构，到达所述第二阵列结构的顶部，其中，所述第一导电通道提供所述CMOS电路与外部电路之间的电连接。

优选地，所述第一导电通道包括多个导电柱组成的阵列。

优选地，还包括：在所述半导体衬底中形成第一公共源区；在所述半导体衬底中形成与所述第一公共源区邻接的第一高压阱区，所述第一公共源区与所述第一高压阱区的掺杂类型相反；在所述半导体层中形成第二公共源区；以及在所述半导体层中形成与所述第二公共源区邻接的第二高压阱区，所述第二公共源区与所述第二高压阱区的掺杂类型相反；其中，所述多个第一沟道柱的第一端分别接触所述多条位线中的相应一条位线，所述多个第二沟道柱的第一端分别接触所述多条位线中的相应一条位线，所述多个第一沟道柱的第二端连接至所述第一公共源区，所述多个第二沟道柱的第二端连接于所述第二公共源区。

优选地，还包括：形成第二导电通道，从所述第二阵列结构的表面到达所述第一公共源区；以及形成第三导电通道，从所述第二阵列结构的表面到达所述第二公共源区。

优选地，还包括：形成栅线缝隙，用于将所述第一栅叠层结构和所述第二栅叠层结构中的栅极导电层分割成多条栅线。

优选地，还包括：在所述栅线缝隙中形成导电通道。

优选地，形成互连结构的步骤包括：在所述第一阵列结构上形成第三绝缘层；在所述第三绝缘层中形成第三导电通道；以及在所述第三绝缘层中形成所述多条位线，其中，所述多条位线经由所述第三导电通道连接至所述多个第一沟道柱和所述多个第二沟道柱中的至少一个沟道柱。

优选地，在形成所述第一阵列结构和所述第二阵列结构的步骤中，将所述多个第一沟道柱分别与所述多个第二沟道柱中的相应一个对准。

根据本发明实施例的3D存储器件及其制造方法，互连结构位于所述第一阵列结构和所述第二阵列结构之间，并且互连结构包括多条位线。所述多条位线兼作为不同层面的阵列结构之间的互连，该位线可以提供第一阵列结构和第二阵列结构之间的对准标记，并且该位线有较大的表面积，从而允许第一阵列结构和第二阵列结构中的沟道柱的对准容差。

与现有技术不同，本发明实施例的3D存储器采用位线兼作互连结构中的导电通道，以实现第一阵列结构和第二阵列结构中的沟道柱之间的互连，不仅可以减小3D存储器件的尺寸，而且可以简化制造工艺，降低3D存储器件的制造成本。

进一步地，采用位线作为互连结构，可以获得更大的导电路径截面积，以及减少互连结构中的缺陷数量，从而减小互连电阻，提高3D存储器件的性能。

附图说明

通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚。

图1a和1b分别示出3D存储器件的存储单元串的等效电路图和结构示意图。

图2示出根据本发明实施例的3D存储器件的透视图。

图3示出根据本发明实施例的3D存储器件的等效电路图。

图4a至4i示出根据本发明实施例的3D存储器件制造方法的各个阶段的截面图。

具体实施方式

以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。

应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。

如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。

在本申请中，术语“半导体结构”指在制造存储器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。

在理想的工艺中，采用单蚀刻步骤形成贯穿叠层结构的沟道柱和导电通道。对于小尺寸的沟道柱而言，进一步的特征尺寸(CD)缩小和形状优化是提高存储密度的关键。然而，由于干法蚀刻的工艺限制，实际上难以采用单蚀刻步骤形成贯穿叠层结构的沟道孔。为了克服该工艺限制，已经提出分别制造多个阵列结构，以及将多个阵列结构堆叠成3D存储器件的方法。在该3D存储器件中，多个阵列结构之间设置有互连结构。

本申请的发明人发现，多个阵列结构之间的互连容易俘获缺陷，从而形成高阻互连，此外，多个阵列结构与互连之间的对准困难，从而影响产品良率。因此，期待进一步改进阵列结构的互连结构以减小3D存储器件的尺寸和提高产品良率。

本发明可以各种形式呈现，以下将描述其中一些示例。

图1a和1b分别示出3D存储器件的存储单元串的电路图和结构示意图。在该实施例中示出的存储单元串包括4个存储单元的情形。可以理解，本发明不限于此，存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。

如图1a所示，存储单元串100的第一端连接至位线BL，第二端连接至源极线SL。存储单元串100包括在第一端和第二端之间串联连接的多个晶体管，包括：第一选择晶体管Q1、存储晶体管M1至M4、以及第二选择晶体管Q2。第一选择晶体管Q1的栅极连接至第一选择线SSL，第二选择晶体管Q2的栅极连接至第二选择线GSL。存储晶体管M1至M4的栅极分别连接至字线WL1至WL4中的相应字线。

如图1b所示，存储单元串100的第一选择晶体管Q1和第二选择晶体管Q2分别包括栅极导体109b和109c，存储晶体管M1至M4分别包括栅极导体109a。栅极导体109a、109b和109c与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体之间彼此采用层间绝缘层隔开，从而形成栅叠层结构。进一步地，存储单元串100包括沟道柱110。沟道柱110与栅叠层结构相邻或者贯穿栅叠层结构。在沟道柱110的中间部分，栅极导体109a与沟道层111之间夹有隧穿介质层112、电荷存储层113和阻挡介质层114，从而形成存储晶体管M1至M4。在沟道柱110的两端，栅极导体109b和109c与沟道层111之间夹有阻挡介质层114，从而形成第一选择晶体管Q1和第二选择晶体管Q2。

在该实施例中，沟道层111例如由掺杂多晶硅组成，隧穿介质层112和阻挡介质层114分别由氧化物组成，例如氧化硅，电荷存储层113由包含量子点或者纳米晶体的绝缘层组成，例如包含金属或者半导体的微粒的氮化硅及氮氧化硅，栅极导体109a、109b和109c由金属组成，例如钨。沟道层111用于提供选择晶体管和存储晶体管的沟道区，沟道层111的掺杂类型与选择晶体管和存储晶体管的类型相同。例如，对于N型的选择晶体管和存储晶体管，沟道层111可以是N型掺杂的多晶硅。

在该实施例中，沟道柱110的芯部为沟道层111，隧穿介质层112、电荷存储层113和阻挡介质层114形成围绕芯部侧壁的叠层结构。在替代的实施例中，沟道柱110的芯部为附加的绝缘层，沟道层111、隧穿介质层112、电荷存储层113和阻挡介质层114形成围绕芯部的叠层结构。

在该实施例中，第一选择晶体管Q1和第二选择晶体管Q2、存储晶体管M1至M4使用公共的沟道层111和阻挡介质层114。在沟道柱110中，沟道层111提供多个晶体管的源漏区和沟道层。在替代的实施例中，可以采用彼此独立的步骤，分别形成第一选择晶体管Q1和第二选择晶体管Q2的半导体层和阻挡介质层以及存储晶体管M1至M4的半导体层和阻挡介质层。在沟道柱110中，第一选择晶体管Q1和第二选择晶体管Q2的半导体层与存储晶体管M1至M4的半导体层彼此电连接。

在写入操作中，存储单元串100利用FN隧穿效率将数据写入存储晶体管M1至M4中的选定存储晶体管。以存储晶体管M2为例，在源极线SL接地的同时，第二控制栅选择线(Gate Selective Line)GSL偏置到大约零伏电压，使得对应于第二控制栅选择线GSL的选择晶体管Q2断开，第一源级选择线(Source Selective Line)SSL偏置到高电压VDD，使得对应于第一选择线SSL的选择晶体管Q1导通。进一步地，位线BIT2接地，字线WL2偏置于编程电压VPG，例如20V左右，其余字线偏置于低电压VPS1。由于只有选定存储晶体管M2的字线电压高于隧穿电压，因此，该存储晶体管M2的沟道区的电子，经由隧穿介质层112到达电荷存储层113，从而将数据转变成电荷存储于存储晶体管M2的电荷存储层113中。

在读取操作中，存储单元串100根据存储晶体管M1至M4中的选定存储晶体管的导通状态判断电荷存储层中的电荷量，从而获得该电荷量表征的数据。以存储晶体管M2为例，字线WL2偏置于读取电压VRD，其余字线偏置于高电压VPS2。存储晶体管M2的导通状态与其阈值电压相关，即与电荷存储层中的电荷量相关，从而根据存储晶体管M2的导通状态可以判断数据值。存储晶体管M1、M3和M4始终处于导通状态，因此，存储单元串100的导通状态取决于存储晶体管M2的导通状态。控制电路根据位线BL和源极线SL上检测的电信号判断存储晶体管M2的导通状态，从而获得存储晶体管M2中存储的数据。

图2示出根据本发明实施例的3D存储器件的透视图。为了清楚起见，在图2中未示出3D存储器件中的各个绝缘层。

在该实施例中示出的3D存储器件200包括堆叠的第一阵列结构和第二阵列结构。每个阵列结构包括3*3共计9个存储单元串100，每个存储单元串100包括4个存储单元，从而分别形成3*3*4共计36个存储单元的存储器阵列。3D存储器件200中的第一阵列结构和第二阵列结构共计形成72个存储单元。可以理解，本发明不限于此，3D存储器件可以包括任意多个存储单元串，例如，1024个，每个存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。

以3D存储器件200中的第一阵列结构为例，在半导体衬底101上形成第一栅叠层结构和贯穿所述第一栅叠层结构的多个沟道柱110。优选地，在第一栅叠层结构中，相邻的栅极导体109之间彼此采用层间绝缘层隔开。在图中未示出层间绝缘层。沟道柱110的内部结构如图1b所示，在此不再进行详细说明。

第一阵列结构中的存储单元串分别包括各自的沟道柱110，以及公共的栅极导体109。栅极导体109与存储单元串100中的晶体管的堆叠顺序一致。在沟道柱110的中间部分，栅极导体109与沟道柱110内部的沟道层111、隧穿介质层112、电荷存储层113和阻挡介质层114一起，形成存储晶体管M1至M4。在沟道柱110的两端，栅极导体109与沟道柱110内部的沟道层111和阻挡介质层114一起，形成第一选择晶体管Q1和第二选择晶体管Q2。

第二阵列结构包括半导体层201以及在半导体层201下方形成的第二栅叠层结构。第二阵列结构与第一阵列结构基本相同，但是在垂直方向上晶体管的堆叠顺序与第一阵列结构相反。在第一阵列结构中，第一栅叠层结构位于半导体衬底101的上方。在第二阵列结构中，第二栅叠层结构位于半导体层201的下方。在半导体层201上形成第二栅叠层结构和贯穿所述栅叠层结构的多个沟道柱210。优选地，在第二栅叠层结构中，相邻的栅极导体209之间彼此采用层间绝缘层隔开。

互连结构位于第一阵列结构和第二阵列结构之间。互连结构包括多条位线302。第一阵列结构和第二阵列结构共用多条位线302。如图所示，第一阵列结构中的沟道柱110从半导体衬底101向上延伸至相应的位线302，第二阵列结构中的沟道柱210从半导体层201向下延伸至相应的位线302。

在该实施例中，第一阵列结构中的沟道柱110和第二阵列结构中的沟道柱210分别排列成阵列，不仅贯穿各自的栅叠层结构，而且第一阵列结构中的沟道柱110的第一端和第二阵列结构中的相应沟道柱210的第一端连接至互连层中的公共位线302。进一步地，第一阵列结构中的沟道柱110的第二端共同连接至半导体衬底101，形成共源极连接，第二阵列结构中的沟道柱210的第二端共同连接至半导体层201，形成共源极连接。

第一阵列结构还可以包括伪沟道柱140，第二阵列结构还可以包括伪沟道柱240。伪沟道柱140和240与沟道柱110和210的内部结构可以相同，并且至少穿过栅叠层结构中的至少一部分栅极导体。然而，伪沟道柱140和240并未与位线302相连接，从而仅仅提供机械支撑作用，而没有用于形成选择晶体管和存储晶体管。因此，伪沟道柱140和240也没有形成有效的存储单元。

第一阵列结构和第二阵列结构中的第一选择晶体管的栅极导体由栅线缝隙151(gate line slit)分割成不同的栅线。同一行的多个第一选择晶体管的栅极导体共同连接至同一条第一选择线。

第一阵列结构和第二阵列结构中的存储晶体管的栅极导体分别连接至各自的字线。如果存储晶体管的栅极导体由栅线缝隙151分割成不同的栅线，则同一层面的的存储晶体管的栅极导体经由相应的导电通道到达互连层，从而彼此互连，然后经由导电通道连接至同一条字线(即字线WL1至WL4之一)。

第一阵列结构和第二阵列结构中的第二选择晶体管的栅极导体连接至各自的第二选择线。如果第二选择晶体管的栅极导体由栅线缝隙151分割成不同的栅线，则多个第二选择晶体管的栅极导体经由相应的导电通道到达互连层，从而彼此互连，然后经由导电通道连接至同一条第二选择线。

优选地，在第一阵列结构的衬底半导体衬底101中例如包括CMOS电路。采用导电通道提供CMOS电路与外部电路之间的电连接。

第一阵列结构和第二阵列结构包括由隔离层121围绕的绝缘区域，在该区域中，与栅叠层结构不同，该部分仍然保留着绝缘叠层结构，其中，多个牺牲层和多个层间绝缘层交替堆叠。在绝缘区域中，导电通道123例如是多个导电柱组成的阵列，分别从第一阵列结构的半导体衬底101向上延伸，依次贯穿第一阵列结构的绝缘叠层结构、第二阵列结构的绝缘叠层结构、第二阵列结构的半导体层201，到达第二阵列结构的顶部。

在该实施例中，该3D存储器件中的位线302位于第一阵列结构和第二阵列结构之间，位线兼作为不同层面的阵列结构之间的互连，从而可以简化制造工艺和减小3D存储器件的尺寸。此外，第二阵列结构中的沟道柱210可以直接形成在位线302的表面上。第二阵列结构中的沟道柱210与多个位线302对准，由于多个位线302的表面尺寸较大并且排列成图案，因此，采用位线作为互连可以便于对准和提高良率。

图3示出根据本发明实施例的3D存储器件的等效电路图。该等效电路图示出3D存储器件的一个存储单元串300。

参见图2，可以理解，该存储单元串300包括第一阵列结构中的一个沟道柱110和第二阵列结构中的相应一个沟道柱210，以及相邻的栅叠层结构。

如图3所示，存储单元串300包括连接至公共的位线BL的第一子串和第二子串。进一步地，第一子串连接在位线BL和源极线SL1之间，第二子串连接在位线BL和源极线SL2之间。第一子串包括在第一阵列结构中形成的多个晶体管，包括在位线BL和源极线SL1之间依次串联连接的第一选择晶体管Q11、存储晶体管M11至M14、第二选择晶体管Q12。第二子串包括在第二阵列结构中形成的多个晶体管，包括在位线BL和源极线SL2之间依次串联连接的第一选择晶体管Q21、存储晶体管M21至M24、第二选择晶体管Q22。由于第一子串和第二子串均连接至公共的位线BL，因此，第一子串和第二子串中的多个晶体管的堆叠顺序相反。

在第一子串中，第一选择晶体管Q11的栅极连接至第一选择线SSL1，第二选择晶体管Q12的栅极连接至第二选择线GSL1。存储晶体管M11至M14的栅极分别连接至字线WL11至WL14中的相应字线。在第二子串中，第一选择晶体管Q21的栅极连接至第一选择线SSL2，第二选择晶体管Q22的栅极连接至第二选择线GSL2。存储晶体管M21至M24的栅极分别连接至字线WL21至WL24中的相应字线。

图4a至4i示出根据本发明实施例的3D存储器件制造方法的各个阶段的截面图。所述截面图沿着图2中的AA线截取。

该方法开始于已经在半导体衬底101上形成绝缘叠层结构的第一阵列结构L01，如图4a所示。

第一阵列结构L01包括半导体衬底101及其上的绝缘叠层结构。该绝缘叠层结构包括交替堆叠的多个层间绝缘层108和多个牺牲层122。在该实施例中，半导体衬底101例如是单晶硅衬底，层间绝缘层108例如由氧化硅组成，牺牲层122例如由氮化硅组成。

如下文所述，牺牲层122将替换成栅极导体，栅极导体进一步连接至字线。为了形成从栅极导体到达字线的导电通道，多个牺牲层122例如图案化为台阶状，即，每个牺牲层122的边缘部分相对于上方的牺牲层暴露以提供电连接区。在多个牺牲层122的图案化步骤之后，可以采用绝缘层覆盖绝缘叠层结构。在图4a中将多个牺牲层122之间的层间绝缘层108和覆盖绝缘叠层结构的层间绝缘层整体示出。然而，本发明不限于此，可以采用多个独立的沉积步骤形成多个牺牲层122之间及其上方的层间绝缘层。

为了便于对3D存储器件中的存储单元进行编程操作，在半导体衬底101中形成多个阱区以及用于驱动选择晶体管和存储晶体管的CMOS电路(未示出)。所述多个阱区例如包括深N阱102、位于深N阱102中的高压P阱103、与高压P阱103相邻接的高压N阱105、位于高压P阱103中的P+掺杂区104、位于高压N阱105中的N+掺杂区106。在该实施例中，高压P阱103作为沟道柱的公共源区，高压N阱105用于对公共源区的预充电，P+掺杂区104和N+掺杂区106分别作为接触区以减小接触电阻。该高压P阱103作为多个沟道柱的公共源区，因此位于绝缘叠层结构的下方。

进一步地，在第一阵列结构L01与绝缘叠层结构的中间区域(core region)对应的第一区域A01中，形成贯穿绝缘叠层结构的沟道柱110，在绝缘叠层结构的台阶区域(stair-step region)对应的第二区域A02中，形成贯穿绝缘叠层结构的伪沟道柱140，如图4b所示。

沟道柱110的下部包括半导体层116。进一步地，沟道柱110包括从其上部延伸至半导体层116的沟道层111。如图所示，在沟道柱110的中间部分，沟道柱110包括依次堆叠在沟道层111上的隧穿介质层112、电荷存储层113和阻挡介质层114，在沟道柱110的两端，沟道柱110包括堆叠在沟道层111或半导体层116上的阻挡介质层114。沟道柱110的下端与半导体衬底101中的高压P阱103相接触。在最终的3D存储器件中，沟道柱110的上端与位线相连接，从而形成有效的存储单元。

伪沟道柱140与沟道柱110的内部结构可以相同或不同，并且至少穿过栅叠层结构中的至少一部分栅极导体。在最终的3D存储器件中，伪沟道柱140并未与位线相连接，从而仅仅提供机械支撑作用，而没有用于形成选择晶体管和存储晶体管。因此，伪沟道柱140没有形成有效的存储单元。

在该实施例中，沟道柱110还包括作为芯部的绝缘层115，沟道层111、隧穿介质层112、电荷存储层113和阻挡介质层114形成围绕芯部的叠层结构。在替代的实施例中，沟道柱110中可以省去绝缘层115。

进一步地，在第一阵列结构L01上形成互连结构L03，如图4c所示。

该互连结构L03包括层间绝缘层301、位于层间绝缘层301中的多条位线302，以及连接位线302与相应的沟道柱110中的沟道层111的导电通道303。所述多条位线302沿着第一方向(即垂直于纸面的方向)延伸，从而分别将多个沟道柱110的上端连接在一起。在该实施例中，层间绝缘层301例如由氧化硅组成，位线302和导电通道303例如由Ti/TiN或W组成。

进一步地，在互连结构L03上形成第二阵列结构L02，如图4d所示。

第二阵列结构L02包括绝缘叠层结构。该绝缘叠层结构包括交替堆叠的多个层间绝缘层208和多个牺牲层222。在该实施例中，层间绝缘层208例如由氧化硅组成，牺牲层222例如由氮化硅组成。

如下文所述，牺牲层222将替换成栅极导体，栅极导体进一步连接至字线。为了形成从栅极导体到达字线的导电通道，多个牺牲层222例如图案化为台阶状，即，每个牺牲层222的边缘部分相对于上方的牺牲层暴露以提供电连接区。在多个牺牲层222的图案化步骤之后，可以采用绝缘层覆盖绝缘叠层结构。在图4d中将多个牺牲层222之间的层间绝缘层208和覆盖绝缘叠层结构的层间绝缘层整体示出。然而，本发明不限于此，可以采用多个独立的沉积步骤形成多个牺牲层222之间及其上方的层间绝缘层。

进一步地，在第二阵列结构L02与绝缘叠层结构的中间区域(core region)对应的第一区域A01中，形成贯穿绝缘叠层结构的沟道柱210，在绝缘叠层结构的台阶区域(stair-step region)对应的第二区域A02中，形成贯穿绝缘叠层结构的伪沟道柱240，如图4e所示。

第二阵列结构L02中的沟道柱210与第一阵列结构L01中的沟道柱110大致对准，二者的内部结构相同，但在垂直方向上沿着相反的方向延伸，从而在后续步骤中与栅极导体一起形成在垂直方向上沿着相反的方向堆叠的多个晶体管。第一阵列结构L01中的沟道柱110的第一端和第二阵列结构L02中的相应沟道柱210的第一端连接至互连层中的公共位线302。为了简明起见，在此不再详述沟道柱110和210的内部结构。

伪沟道柱240与沟道柱210的内部结构可以相同或不同，并且至少穿过栅叠层结构中的至少一部分栅极导体。伪沟道柱240并未与位线相连接，从而仅仅提供机械支撑作用，而没有用于形成选择晶体管和存储晶体管。因此，伪沟道柱240没有形成有效的存储单元。

进一步地，在第一阵列结构L01和第二阵列结构L02中形成隔离层121，如图4f所示。

隔离层121从第一阵列结构L01的半导体衬底101向上延伸，依次贯穿第一阵列结构L01的绝缘叠层结构、第二阵列结构L02的绝缘叠层结构，到达第二阵列结构的顶部。在垂直于堆叠方向的平面上观察，隔离层121围绕绝缘叠层结构的一部分区域，形成绝缘区域A03。在该实施例中，隔离层121例如由氧化硅组成。

进一步地，在第一阵列结构L01和第二阵列结构L02的绝缘叠层结构中形成栅线缝隙151(参见图2)，经由栅线缝隙151去除绝缘区域A03外部的绝缘叠层中的牺牲层122和222以形成空腔，以及采用金属层填充空腔以形成栅极导体109和209，如图4g所示。

在形成栅线缝隙151时，可以采用各向异性蚀刻，例如采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使得蚀刻在半导体衬底101的表面附近停止。

在该实施例中，栅线缝隙151将栅极导体分割成多条栅线。为此，栅线缝隙151贯穿第一阵列结构L01和第二阵列结构L02的绝缘叠层结构。

在形成空腔时，利用栅线缝隙151作为蚀刻剂通道，采用各向同性蚀刻去除绝缘叠层结构中的牺牲层122和222从而形成空腔。各向同性蚀刻可以采用选择性的湿法蚀刻或气相蚀刻。在湿法蚀刻中使用蚀刻溶液作为蚀刻剂，其中，将半导体结构浸没在蚀刻溶液中。在气相蚀刻中使用蚀刻气体作为蚀刻剂，其中，将半导体结构暴露于蚀刻气体中。

在绝缘叠层结构中的层间绝缘层和牺牲层分别由氧化硅和氮化硅组成的情形下，在湿法蚀刻中可以采用磷酸溶液作为蚀刻剂，在气相蚀刻中可以采用C4F8、C4F6、CH2F2和O2中的一种或多种。在蚀刻步骤中，蚀刻剂充满栅线缝隙151。绝缘叠层结构中的牺牲层的端部暴露于栅线缝隙151的开口中，因此，牺牲层接触到蚀刻剂。蚀刻剂由栅线缝隙151的开口逐渐向绝缘叠层结构的内部蚀刻牺牲层。由于蚀刻剂的选择性，该蚀刻相对于绝缘叠层结构中的层间绝缘层去除牺牲层。

在形成栅极导体时，利用栅线缝隙151作为沉积物通道，采用原子层沉积(ALD)，在栅线缝隙151和空腔中填充金属层。

在该实施例中，金属层例如由钨组成。在原子层沉积中采用的前驱源例如是六氟化钨WF6，采用的还原气体例如是硅烷SiH4或乙硼烷B2H6。在原子层沉积的步骤中，利用六氟化钨WF6与硅烷SiH4的反应产物的化学吸附获得钨材料实现沉积过程。

在形成栅极导体之后，在绝缘区域A03内部，仍然保留着绝缘叠层结构，其中，多个牺牲层和多个层间绝缘层交替堆叠。在绝缘区域A03外部，将绝缘叠层结构替换为栅叠层结构中，其中，多个栅极导体和多个层间绝缘层交替堆叠。

在第一阵列结构L01和第二阵列结构L02中，均形成了选择晶体管和存储晶体管。以第一阵列结构L01为例，在沟道柱110的中间部分，栅极导体109与沟道柱110内部的沟道层111、隧穿介质层112、电荷存储层113和阻挡介质层114一起，形成存储晶体管。在沟道柱110的两端，栅极导体109与沟道柱110内部的沟道层111(或半导体层116)和阻挡介质层114一起，形成选择晶体管。

进一步地，在绝缘区域A03中形成多个导电通道123，提供半导体衬底中的CMOS电路与外部电路之间的电连接，如图4h所示。

在绝缘区域A03内部，导电通道123例如是多个导电柱组成的阵列，分别从第一阵列结构的半导体衬底101向上延伸，依次贯穿第一阵列结构的绝缘叠层结构、第二阵列结构的绝缘叠层结构，到达第二阵列结构的顶部。

在该实施例中，导电通道123位于绝缘区域A03中。在替代的实施例中，可以在栅线缝隙151中形成导电通道，或者在栅叠层结构中形成导电通道。例如，导电通道与沟道柱相邻，并且在与沟道孔类似的通道孔中形成导电柱和绝缘层。该导电通道贯穿第一阵列结构和第二阵列结构的栅叠层结构，并且导电通道与邻近的栅极导体之间由绝缘层隔开。

在该实施例中，导电通道123提供CMOS电路与外部电路之间的电连接。在替代的实施例，导电通道还可以提供第一阵列结构L01的公共源区103与外部电路之间的电连接。在该替代的实施例中，导电通道从第一阵列结构的半导体衬底101中的公共源区103向上延伸，依次贯穿第一阵列结构的栅叠层结构、第二阵列结构的栅叠层结构，到达第二阵列结构的顶部。

在该实施例中，导电通道中的导电柱例如由Ti/TiN或W组成，绝缘层例如由氧化硅组成。

进一步地，在第二阵列结构L02的栅叠层结构上形成半导体层201，在半导体层201中形成多个掺杂区，以及形成多个导电通道，如图4i所示。

与图4a所示的半导体衬底101中形成的掺杂区类似，在半导体层201中形成多个阱区。如图4i所示，所述多个阱区例如包括深N阱202、位于深N阱202中的高压P阱203、与高压P阱203相邻接的高压N阱205、位于高压P阱203中的P+掺杂区204、位于高压N阱205中的N+掺杂区206。在该实施例中，公共源区203作为沟道柱的公共源区，高压N阱205用于对公共源区的预充电，P+掺杂区204和N+掺杂区206分别作为接触区以减小接触电阻。该高压P阱203作为多个沟道柱的公共源区，因此位于绝缘叠层结构的下方。

与图4a所示的半导体衬底101中形成的掺杂区不同之处在于，由于第二阵列结构L02中的多个晶体管在垂直方向上的堆叠顺序与第一阵列结构L01中的多个晶体管的堆叠顺序相反，因此，半导体层201中的高压P阱203从半导体衬底201的内部延伸至与栅叠层结构相接触的下表面，从而与沟道柱210的第二端接触，形成公共源区。

该3D存储器件中的多个导电通道分别包括作为芯部的导电柱131和作为隔离层的绝缘层132，所述绝缘层132用于将导电柱131与周围的导电材料彼此隔开。所述多个导电通道例如包括导电通道TAC、SL1、HV1、SL2、HV2。导电通道TAC贯穿半导体层201，将从第一阵列结构L01的衬底101向上延伸至第二阵列结构L02的导电通道123与外部电路之间的电连接。导电通道SL1和HV1分别与第一阵列结构L01中的P+掺杂区104和N+掺杂区106相接触，从而提供第一阵列结构L01的公共源区和高压N阱与外部电路之间的电连接。导电通道SL2和HV2分别与第二阵列结构L02中的P+掺杂区204和N+掺杂区206相接触，从而提供第一阵列结构L01的公共源区和高压N阱与外部电路之间的电连接。

在以上的描述中，对于各层的构图、蚀刻等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。

以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。

Claims (23)

1.一种3D存储器件，包括:

第一阵列结构，所述第一阵列结构包括半导体衬底、位于所述半导体衬底上方的第一栅叠层结构、以及贯穿所述第一栅叠层结构的多个第一沟道柱；

第二阵列结构，堆叠在所述第一阵列结构上方，所述第二阵列结构包括位于所述第一栅叠层结构上方的第二栅叠层结构、位于所述第二栅叠层结构上方的半导体层、以及贯穿所述第二栅叠层结构的多个第二沟道柱；

互连结构，位于所述第一阵列结构和所述第二阵列结构之间，所述互连结构包括多条位线；以及

位于所述半导体衬底中的第一公共源区，以及位于所述半导体层中的第二公共源区，

其中，所述多个第一沟道柱的第一端分别连接至所述多条位线中的相应一条位线，所述多个第一沟道柱的第二端连接至所述第一公共源区，所述多个第二沟道柱的第一端直接形成在所述多条位线中的相应一条位线表面上从而与所述相应一条位线对准，所述多个第二沟道柱的第二端连接于所述第二公共源区，

所述第一公共源区和所述第二公共源区经由各自的导电通道连接至所述第二阵列结构的表面。

2.根据权利要求1所述的3D存储器件，其中，所述第一栅叠层结构和所述第二栅叠层结构分别包括交替堆叠的多个栅极导体和多个层间绝缘层，并且所述多个栅极导体图案化为台阶状，从而形成台阶区域，在所述台阶区域提供字线的电连接区。

3.根据权利要求1所述的3D存储器件，其中，在所述第一阵列结构中，所述多个第一沟道柱位于所述第一栅叠层结构的中间区域，在所述第二阵列结构中，所述多个第二沟道位于所述第二栅叠层结构的中间区域。

4.根据权利要求1所述的3D存储器件，其中，所述第一阵列结构还包括位于所述台阶区域的多个第一伪沟道柱，所述多个第一伪沟道柱贯穿所述第一栅叠层结构中的一部分栅极导体且未连接至所述多条位线，所述第二阵列结构还包括位于所述台阶区域的多个第二伪沟道柱，所述多个第二伪沟道柱贯穿所述第二栅叠层结构中的一部分栅极导体且未连接至所述多条位线。

5.根据权利要求1所述的3D存储器件，还包括：位于所述半导体衬底中的CMOS电路。

6.根据权利要求5所述的3D存储器件，还包括：

第一绝缘层，用于围绕绝缘区域，所述第一栅叠层结构和所述第二栅叠层结构位于所述绝缘区域的外部；

第一绝缘叠层结构和第二绝缘叠层结构，位于所述绝缘区域的内部，并且分别与所述第一栅叠层结构和所述第二栅叠层结构相对应；以及

第一导电通道，位于所述绝缘区域的内部，从所述半导体衬底向上延伸，依次贯穿所述第一绝缘叠层结构、所述第二绝缘叠层结构，到达所述第二阵列结构的顶部，

其中，所述第一导电通道提供所述CMOS电路与外部电路之间的电连接。

7.根据权利要求6所述的3D存储器件，其中，所述第一导电通道包括多个导电柱组成的阵列。

8.根据权利要求1所述的3D存储器件，还包括：

第一高压阱区，与所述第一公共源区邻接并且掺杂类型相反；以及

第二高压阱区，与所述第二公共源区邻接并且掺杂类型相反。

9.根据权利要求1所述的3D存储器件，还包括：栅线缝隙，用于将所述第一栅叠层结构和所述第二栅叠层结构中的栅极导电层分割成多条栅线。

10.根据权利要求9所述的3D存储器件，还包括：位于所述栅线缝隙中的导电通道。

11.根据权利要求1所述的3D存储器件，其中，所述第一栅叠层结构中的多个栅极导体与所述多个第一沟道柱形成多个第一晶体管，所述第二栅叠层结构中的多个栅极导体与所述多个第二沟道柱形成多个第二晶体管，所述多个第一晶体管和所述多个第二晶体管的堆叠顺序相反。

12.根据权利要求1所述的3D存储器件，其中，所述互连结构还包括：

第三绝缘层，所述多条位线形成在所述第三绝缘层中；以及

第三导电通道，所述第三导电通道穿过所述第三绝缘层，使得所述多条位线经由所述第三导电通道连接至所述多个第一沟道柱。

13.根据权利要求1所述的3D存储器件，其中，所述多个第一沟道柱分别与所述多个第二沟道柱中的相应一个对准。

14.一种制造3D存储器件的方法，包括：

形成第一阵列结构，所述第一阵列结构包括半导体衬底、位于所述半导体衬底上方的第一栅叠层结构、以及贯穿所述第一栅叠层结构的多个第一沟道柱；

形成互连结构，所述互连结构包括多条位线；

形成第二阵列结构，所述第二阵列结构和所述第一阵列结构将所述互连结构夹在二者之间，所述第二阵列结构包括位于所述第一栅叠层结构上方的第二栅叠层结构、位于所述第二栅叠层结构上方的半导体层、以及贯穿所述第二栅叠层结构的多个第二沟道柱，

其中所述方法还包括：在所述半导体衬底中形成第一公共源区，以及在所述半导体层中形成第二公共源区，

所述多个第一沟道柱的第一端分别与所述多个第二沟道柱中的相应一个共同连接至所述多条位线中的相应一条位线，所述多个第一沟道柱的第二端连接至所述第一公共源区，所述多个第二沟道柱的第一端直接形成在所述多条位线中的相应一条位线表面上从而与所述相应一条位线对准，所述多个第二沟道柱的第二端连接于所述第二公共源区，

所述第一公共源区和所述第二公共源区经由各自的导电通道连接至所述第二阵列结构的表面。

15.根据权利要求14所述的方法，其中，形成第一阵列结构的步骤包括：

在所述半导体衬底上形成第一绝缘叠层结构，所述第一绝缘叠层结构包括交替堆叠的多个牺牲层和多个层间绝缘层；

将所述多个牺牲层图案化为台阶状；

将所述多个牺牲层置换成多个栅极导体，从而形成所述第一栅叠层结构。

16.根据权利要求15所述的方法，其中，形成第二阵列结构的步骤包括：

在所述互连结构上形成第二绝缘叠层结构，所述第二绝缘叠层结构包括交替堆叠的多个牺牲层和多个层间绝缘层；

将所述多个牺牲层图案化为台阶状；

将所述多个牺牲层置换成多个栅极导体，从而形成所述第二栅叠层结构；以及

在所述第二栅叠层结构上形成所述半导体层。

17.根据权利要求16所述的方法，还包括：

在所述半导体衬底中形成CMOS电路；

形成第一绝缘层，所述第一绝缘层围绕所述第一绝缘叠层结构和所述第二绝缘叠层结构的一部分，从而形成绝缘区域；以及

在所述绝缘区域的内部形成第一导电通道，所述第一导电通道从所述半导体衬底向上延伸，依次贯穿所述第一绝缘叠层结构、所述第二绝缘叠层结构，到达所述第二阵列结构的顶部，

其中，所述第一导电通道提供所述CMOS电路与外部电路之间的电连接。

18.根据权利要求17所述的方法，其中，所述第一导电通道包括多个导电柱组成的阵列。

19.根据权利要求17所述的方法，还包括：

在所述半导体衬底中形成与所述第一公共源区邻接的第一高压阱区，所述第一公共源区与所述第一高压阱区的掺杂类型相反；以及

在所述半导体层中形成与所述第二公共源区邻接的第二高压阱区，所述第二公共源区与所述第二高压阱区的掺杂类型相反。

20.根据权利要求14所述的方法，还包括：

形成栅线缝隙，用于将所述第一栅叠层结构和所述第二栅叠层结构中的栅极导电层分割成多条栅线。

21.根据权利要求20所述的方法，还包括：在所述栅线缝隙中形成导电通道。

22.根据权利要求14所述的方法，其中，形成互连结构的步骤包括：

在所述第一阵列结构上形成第三绝缘层；

在所述第三绝缘层中形成第三导电通道；以及

在所述第三绝缘层中形成所述多条位线，

其中，所述多条位线经由所述第三导电通道连接至所述多个第一沟道柱

23.根据权利要求14所述的方法，在形成所述第一阵列结构和所述第二阵列结构的步骤中，将所述多个第一沟道柱分别与所述多个第二沟道柱中的相应一个对准。

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