KR20210011802A - 반도체 장치 및 이의 제조 방법 - Google Patents

반도체 장치 및 이의 제조 방법 Download PDF

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Abstract

본 기술은 반도체 장치 및 이의 제조 방법에 관한 것으로, 반도체 장치는 교대로 적층된 제1 층간 절연막들 및 제1 도전패턴들을 포함하는 제1 적층체; 상기 제1 적층체 상에 교대로 적층된 제2 층간 절연막들 및 제2 도전패턴들을 포함하는 제2 적층체; 상기 제1 적층체 및 상기 제2 적층체를 관통하여 수직으로 형성된 복수의 채널 플러그들; 및 상기 제1 적층체 상에 상기 제2 적층체만을 관통하여 형성된 적어도 하나 이상의 더미 플러그를 포함한다.

Description

반도체 장치 및 이의 제조 방법{Semiconductor device and method of manufacturing the same}
본 발명은 전자 장치에 관한 것으로, 보다 상세하게는 3차원 반도체 장치 및 이의 제조 방법에 관한 것이다.
비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자이다. 최근 기판 상에 단층으로 메모리 셀을 형성하는 2차원 비휘발성 메모리 소자의 집적도 향상이 한계에 도달함에 따라, 기판 상에 수직으로 메모리 셀들을 적층하는 3차원 비휘발성 메모리 소자가 제안되고 있다.
3차원 비휘발성 메모리 소자는 교대로 적층된 층간절연막들 및 게이트 전극들, 이들을 관통하는 채널막들을 포함하며, 채널막들을 따라 메모리 셀들이 적층된다. 이러한 3차원 구조를 갖는 비휘발성 메모리 소자의 동작 신뢰성을 향상시키고 제조 수율을 개선하기 위해, 다양한 구조 및 제조 방법들이 개발되고 있다.
본 발명의 실시 예는 워드 라인들의 브릿지 현상을 개선할 수 있는 반도체 장치 및 이의 제조 방법을 제공한다.
본 발명의 실시 예에 따른 반도체 장치는 교대로 적층된 제1 층간 절연막들 및 제1 도전패턴들을 포함하는 제1 적층체; 상기 제1 적층체 상에 교대로 적층된 제2 층간 절연막들 및 제2 도전패턴들을 포함하는 제2 적층체; 상기 제1 적층체 및 상기 제2 적층체를 관통하여 수직으로 형성된 복수의 채널 플러그들; 및 상기 제1 적층체 상에 상기 제2 적층체만을 관통하여 형성된 적어도 하나 이상의 더미 플러그를 포함한다.
본 발명의 실시 예에 따른 반도체 장치는 교대로 적층된 제1 층간 절연막들 및 제1 도전패턴들을 포함하는 제1 적층체; 상기 제1 적층체 상에 교대로 적층된 제2 층간 절연막들 및 제2 도전패턴들을 포함하는 제2 적층체; 상기 제1 적층체 및 상기 제2 적층체를 관통하여 수직으로 형성된 복수의 채널 플러그들; 및 상기 복수의 채널 플러그들이 배열된 영역의 최외각 모서리 영역에 배열된 적어도 하나 이상의 더미 플러그를 포함하며, 상기 더미 플러그의 길이는 상기 복수의 채널 플러그들의 길이보다 짧다.
본 발명의 실시 예에 따른 반도체 장치는 교대로 적층된 층간 절연막들 및 워드 라인막들; 상기 층간 절연막들 및 상기 워드 라인막들을 관통하여 형성된 복수의 채널 플러그들; 및 상기 복수의 채널 플러그들이 배열된 영역의 최외각 모서리 영역에 배열되는 적어도 하나의 더미 플러그를 포함하며, 상기 더미 플러그는 상기 층간 절연막들 중 일부의 층간 절연막 및 상기 워드 라인막들 중 일부의 워드 라인막을 관통한다.
본 발명의 실시 예에 따른 반도체 장치의 제조 방법은 제1 적층체를 형성하는 단계; 상기 적층체를 관통하는 복수의 제1 채널 홀들을 형성하는 단계; 상기 복수의 제1 채널 홀들 내에 반사 금속을 채우는 단계; 상기 제1 적층체 상에 제2 적층체를 형성하는 단계; 상기 제2 적층체를 관통하여 상기 반사 금속을 노출시키는 복수의 제2 채널 홀과 상기 제2 적층체를 관통하는 적어도 하나 이상의 더미 홀을 형성하는 단계; 상기 반사 금속을 제거하는 단계; 및 상기 제1 채널 홀들 및 상기 제2 채널 홀들 내에 채널 플러그를 형성하고, 상기 적어도 하나 이상의 더미 홀 내에 더미 플러그를 형성하는 단계를 포함한다.
본 기술은 메모리 블록의 최외각에 형성되는 더미 플러그의 형성 공정 시 하부 적층체를 관통하는 더미 플러그 형성용 하부 홀을 배제함으로써, 더미 플러그 형성용 하부 홀에 잔류하는 금속 물질에 의한 워드 라인들의 브릿지 현상을 개선할 수 있다.
도 1a 및 도 1b는 채널 홀 및 더미 홀 형성 공정을 설명하기 위한 도면이다.
도 2a 및 도 2b는 본 발명의 실시 예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 3a 내지 도 5a 및 도 3b 내지 도 5b는 본 발명의 일 실시 예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 6은 본 발명의 다른 실시 예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 7은 본 발명의 실시 예에 따른 반도체 장치에 포함된 메모리 블록들을 설명하기 위한 도면이다.
도 8은 본 발명의 일 실시 예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 9는 본 발명의 일 실시 예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 10은 본 발명의 일 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
도 11은 본 발명의 일 실시 예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명의 개념에 따른 실시 예는 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있으므로 특정 실시 예들을 도면에 예시하고 본 명세서 또는 출원에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예를 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1 및/또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소는 제1 구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 서술된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
실시 예를 설명함에 있어서 본 발명이 속하는 기술 분야에 익히 알려져 있고 본 발명과 직접적으로 관련이 없는 기술 내용에 대해서는 설명을 생략한다. 이는 불필요한 설명을 생략함으로써 본 발명의 요지를 흐리지 않고 더욱 명확히 전달하기 위함이다.
이하에서, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1a 및 도 1b는 채널 홀 및 더미 홀 형성 공정을 설명하기 위한 도면이다.
도 1a 및 도 1b를 참조하면, 하부 구조(미도시) 상에 제1 물질막들(11) 및 제2 물질막들(12)을 교대로 적층하여 제1 적층체(ST1)를 형성한다. 이 후, 제1 물질막들(11) 및 제2 물질막들(12)의 일부를 식각하여 제1 적층체(ST1)를 관통하는 제1 채널 홀들(H1) 및 제1 더미 홀(DH1)을 형성한다.
이 후, 제1 채널 홀들(H1) 및 제1 더미 홀(DH1) 내부에 오버레이 측정막으로 이용되는 반사 금속(17)을 형성하고, 제1 적층체(ST1) 상부에 제3 물질막(15) 및 제4 물질막(16)을 교대로 적층하여 제2 적층체(ST2)를 형성한다.
이 후, 제3 물질막들(15) 및 제4 물질막들(16)의 일부를 식각하여 반사 금속(17)을 노출시키는 제2 채널 홀들(H2) 및 제2 더미 홀(DH2)를 형성하고, 노출되는 반사 금속(17)을 제거하여 제1 채널 홀들(H1) 및 제2 채널 홀들(H2)로 구성되는 채널 홀들 및 제1 더미 홀(DH1) 및 제2 더미 홀(DH2)로 구성되는 더미 홀을 형성한다.
상술한 채널 홀 및 더미 홀 형성 공정 시 더미 홀은 복수의 채널 홀들의 가장 자리 영역에 형성되며, 이에 따라 더미 홀 패터닝 공정 시 목표로 하는 더미 홀의 임계 치수보다 작은 임계 치수를 가질 수 있다. 이 경우, 제2 더미 홀(DH2) 식각 공정 시 제1 더미 홀(DH1)의 내부에 형성된 반사 금속(17)이 노출되도록 충분히 식각되지 않을 수 있으며, 이에 따라 후속 진행되는 반사 금속(17) 제거 공정 시 제1 더미 홀(DH1) 내부에 반사 금속(17)이 잔류할 수 있다.
이 후, 제1 적층체(ST1)의 제1 물질막(11)을 제거하고 제1 물질막(11)이 제거된 영역에 워드 라인용 도전막들을 형성하나, 제1 더미 홀(DH1) 내부에 반사 금속(17)이 잔류할 경우, 워드 라인용 도전막들은 반사 금속(17)에 의해 서로 전기적으로 연결되어 브릿지 현상이 발생하게 된다.
도 2a 및 도 2b는 본 발명의 실시 예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 2a를 참조하면, 반도체 장치는 복수의 채널 플러그(Channel Plug)들 및 적어도 하나 이상의 더미 플러그(Dummy Plug)를 포함한다. 복수의 채널 플러그(Channel Plug)들은 서로 일정 거리 이격되어 규칙적으로 배열될 수 있으며, 복수의 채널 플러그(Channel Plug)들이 배열된 영역의 최외각 모서리 영역에는 더미 플러그(Dummy Plug)가 형성될 수 있다. 복수의 채널 플러그(Channel Plug)들 및 더미 플러그(Dummy Plug) 각각은 메모리 패턴들(108), 채널 패턴(109), 및 갭필막(110)을 포함하여 구성될 수 있다.
도 2b를 참조하면, 반도체 장치는 제1 적층체(ST1) 상에 제2 적층체(ST2)이 적층되며, 복수의 채널 플러그(Channel Plug)들은 제1 적층체(ST1) 및 제2 적층체(ST2)을 관통하여 수직하게 배열될 수 있다. 더미 플러그(Dummy Plug)는 복수의 채널 플러그(Channel Plug)들이 배열된 영역의 최외각 모서리 영역에 배치되며, 더미 플러그(Dummy Plug)는 제2 적층체(ST2)을 관통하여 수직하게 배열될 수 있다. 이때 더미 플러그(Dummy Plug)는 제1 적층체(ST1)를 관통하지 않는다. 즉, 더미 플러그(Dummy Plug)는 제1 적층체(ST1) 및 제2 적층체(ST2)이 적층된 구조에서 상부에 형성된 제2 적층체(ST2) 만을 관통하여 형성되며, 더미 플러그(Dummy Plug)의 하부는 제1 적층체(ST1)의 최상부막과 접촉된다. 이로 인하여 더미 플러그(Dummy Plug)의 수직 길이는 복수의 채널 플러그(Channel Plug)들의 수직 길이에 비해 짧다.
제1 적층체(ST1)은 워드 라인용 도전막(111) 및 층간 절연막(102)이 교대로 적층된 구조이며, 제2 적층체(ST2)은 제1 적층체(ST1)의 상부에 워드 라인용 도전막(111)과 층간 절연막(106)이 교대로 적층된 구조이다.
도 3a 내지 도 5a 및 도 3b 내지 도 5b는 본 발명의 일 실시 예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다. 각 번호의 a도는 레이아웃이고 각 번호의 b도는 단면도이다.
도 3a 내지 도 5a 및 도 3b 내지 도 5b를 참조하여 본 발명의 일 실시 예에 따른 반도체 장치의 제조 방법을 설명하면 다음과 같다.
도 3a 및 도 3b를 참조하면, 제1 물질막들(101) 및 제2 물질막들(102)이 교대로 적층된 제1 적층체(ST1)를 형성한다. 예를 들어, 소스 구조, 파이프 구조 등의 하부 구조물이 형성된 기판(미도시됨) 상에 제1 적층체(ST1)를 형성한다. 기판은 메모리 스트링이 위치되는 셀 영역과 메모리 스트링을 구동하기 위한 회로가 위치되는 주변 영역을 포함할 수 있으며, 제1 적층체(ST1)은 셀 영역에 위치될 수 있다. 또한, 제1 적층체(ST1)은 적층된 메모리 셀 들을 형성하기 위한 셀 구조물일 수 있다. 하부 구조는 형성하고자 하는 셀 스트링의 구조에 따라 다양하게 변경될 수 있다.
제1 물질막들(101)은 워드라인, 선택 라인, 패드 등의 도전막들을 형성하기 위한 것이고, 제2 물질막들(102)은 적층된 도전막들을 상호 절연시키기 위한 것일 수 있다.
제1 물질막들(101)은 제2 물질막들(102)에 대해 식각 선택비가 높은 물질로 형성된다. 일 예로, 제1 물질막들(101)은 질화물 등의 희생 물질을 포함하고, 제2 물질막들(102)은 산화물 등의 절연 물질을 포함할 수 있다. 다른 예로, 제1 물질막들(101)은 폴리실리콘, 텅스텐 등의 도전 물질을 포함하고, 제2 물질막들(102)은 산화물 등의 절연 물질을 포함할 수 있다. 또 다른 예로, 제1 물질막들(101)은 도프드 폴리실리콘 등의 도전 물질을 포함하고, 제2 물질막들(102)은 언도프드 폴리실리콘 등의 희생 물질을 포함할 수 있다. 제1 물질막들(101)이 폴리실리콘, 텅스텐, 도프드 폴리실리콘 등의 도전 물질을 포함할 경우, 제1 물질막들(101) 중 최하부 적어도 하나의 제1 물질막(101)은 하부 선택 라인일 수 있으며, 나머지 제1 물질막들(101)은 워드라인일 수 있다.
이어서, 제1 적층체(ST1) 상에 제1 마스크 패턴(103)을 형성한다. 제1 마스크 패턴(103)은 채널 플러그들을 형성하기 위한 개구부들을 포함하며, 개구부들은 균일한 간격으로 분포될 수 있다. 예를 들어, 개구부들은 원형, 타원형, 사각형, 다각형 등의 단면을 갖는 홀일 수 있다. 제1 마스크 패턴(103)은 종횡비가 큰 구조를 패터닝하기 위한 베리어로 사용되므로, 식각 공정에서의 손실(loss)을 고려하여 충분한 두께로 형성된다. 이때 더미 플러그가 형성될 영역(A) 상의 제1 마스크 패턴(103)은 개구부를 포함하지 않는다. 즉, 더미 플러그가 형성될 영역(A)은 제1 마스크 패턴(103)에 의해 덮인 상태이다.
이어서, 제1 마스크 패턴(103)을 베리어로 제1 적층체(ST1)을 식각하여 제1 적층체(ST1)을 관통하는 제1 홀들(H1)을 형성한다. 이때, 더미 플러그가 형성될 영역(A)은 제1 마스크 패턴(103)에 의해 식각이 방지되어 홀이 형성되지 않는다.
이 후, 제1 마스크 패턴(103)을 제거한다.
도 4a 및 도 4b를 참조하면, 제1 마스크 패턴을 제거한 후, 제1 채널 홀들(H1) 내부에 반사 금속(104)을 형성한다. 반사 금속(104)은 제1 물질막들(101) 및 제2 물질막들(102)과 다른 식각 선택비를 갖는 물질로 형성될 수 있다. 예를 들어, 반사 금속(104)은 텅스텐을 포함할 수 있다. 반사 금속(104)은 오버레이 측정막으로 이용될 수 있다. 제1 채널 홀들(H1) 내부를 오버레이 측정막으로 이용되는 반사 금속(104)으로 채우는 공정은 오버레이 버니어 형성 공정과 동시에 실시될 수 있다.
이어서, 반사 금속(104)이 형성된 제1 적층체(ST1) 상에 제3 물질막들(105) 및 제4 물질막들(106)이 교대로 적층된 제2 적층체(ST2)을 형성한다. 제3 물질막들(105)은 제1 물질막들(101)과 동일한 물질로 형성될 수 있고, 제4 물질막들(106)은 제2 물질막들(102)과 동일한 물질로 형성될 수 있다. 제2 적층체(ST2)을 형성하기 이전에 제1 적층체(ST1) 및 반사 금속(104) 상에 식각 정지막(미도시)을 형성할 수 있다. 식각 정지막은 후속 수행되는 더미 홀(DH) 식각 공정 시 제1 적층체(ST1)이 식각되는 것을 방지한다.
이어서, 제2 적층체(ST2)을 관통하는 제2 채널 홀들(H2) 및 더미 홀(DH)을 형성한다. 예를 들어, 제2 적층체(ST2) 상에 제2 마스크 패턴(107)을 형성한 후, 제2 마스크 패턴(107)을 베리어로 제2 적층체(ST2)을 식각하여 제2 채널 홀들(H2) 및 더미 홀(DH)을 형성한다. 제2 채널 홀들(H2)은 제1 채널 홀들(H1)과 각각 연결되어 반사 금속(104)을 노출시킨다. 더미 홀(DH)은 더미 플러그가 형성될 영역(A) 상의 제2 적층체(ST2)을 관통하여 형성된다. 이때 더미 홀(DH)은 제1 적층체(ST1) 상부에 형성되며, 바람직하게는 제1 적층체(ST1)에 포함된 제1 물질막들(101) 중 최상부에 형성된 제1 물질막(101)의 상부가 노출되지 않도록 형성한다. 즉, 더미 홀(DH)의 저면은 제1 적층체(ST1)에 포함된 최상부의 제2 물질막들(102)이 노출되도록 형성한다.
도 5a 및 도 5b를 참조하면, 제2 채널 홀들(H2)을 통해 노출되는 반사 금속을 제거한다. 이 후, 제1 채널 홀들 및 제2 채널 홀들(H1, H2) 내에 채널 패턴들(109)을 형성한다. 예를 들어, 상하로 연결된 제1 채널 홀(H1)과 제2 채널 홀(H2) 내에 하나의 채널 패턴(109)을 형성한다. 채널 패턴들(109)을 형성하기 전에 제1 채널 홀(H1)과 제2 채널 홀(H2) 내에 메모리 패턴들(108)을 형성할 수 있다. 예를 들어, 메모리 패턴들(108)은 전하 차단막, 데이터 저장막 및 터널절연막 중 적어도 하나를 포함할 수 있고, 데이터 저장막은 실리콘 등의 플로팅 게이트, 질화물 등의 전하트랩물질, 상변화물질, 나노 닷 등을 포함할 수 있다. 또한, 채널 패턴들(109)은 중심 영역까지 완전히 채워진 형태로 형성되거나, 중심 영역이 오픈된 구조로 형성될 수 있으며, 오픈된 중심 영역 내에 갭필막(110)이 형성될 수 있다. 제1 채널 홀(H1)과 제2 채널 홀(H2) 내에 형성된 메모리 패턴(108), 채널 패턴(109) 및 갭필막(110)은 채널 플러그(Channel Plug)로 정의될 수 있다.
또한, 제1 채널 홀(H1)과 제2 채널 홀(H2) 내에 채널 플러그(Channel Plug)가 형성될 때, 더미 홀(DH) 내에 메모리 패턴(108), 채널 패턴(109) 및 갭필막(110)이 함께 형성된다. 더미 홀(DH) 내에 형성된 메모리 패턴(108), 채널 패턴(109) 및 갭필막(110)은 더미 플러그(Dummy Plug)로 정의될 수 있다.
이어서, 제2 적층체(ST2) 및 제1 적층체(ST1)를 식각하여 일 방향으로 확장된 라인 형태의 슬릿(SLIT)들을 형성한다. 슬릿(SLIT)은 반도체 장치에 포함되는 복수의 메모리 블록들 사이에 형성될 수 있다. 즉 서로 인접한 슬릿(SLIT) 사이에 형성된 복수의 채널 플러그(Channel Plug)들 및 더미 플러그(Dummy Plug)가 하나의 메모리 블록으로 정의될 수 있다. 이때 더미 플러그(Dummy Plug)는 슬릿(SLIT)들과 인접한 영역에 형성된다.
슬릿(SLIT)은 제2 적층체(ST2) 및 제1 적층체(ST1)에 포함된 제1 물질막 및 제3 물질막의 측벽은 슬릿(SLIT)들을 통해 노출되며, 슬릿(SLIT)들을 통해 노출된 제1 물질막 및 제3 물질막을 제거한다.
이어서, 제1 물질막 및 제3 물질막이 제거된 공간에 워드 라인용 도전막들(111)을 형성한다.
상술한 바와 같이 본원 발명의 실시 예에 따르면, 제1 채널 홀(H1) 형성 공정 시 더미 플러그용 더미 홀 형성 공정을 배제함으로써, 더미 플러그가 형성될 영역(A) 상의 제1 적층체(ST1)는 더미 홀이 형성되지 않는다. 따라서 더미 플러그가 형성될 영역(A) 상의 제1 적층체(ST1)는 반사 금속이 잔류하지 않으며, 이에 따라 제1 적층체(ST1)의 워드 라인들 간 브릿지 현상이 발생하지 않는다.
본 발명의 실시 예에서는 반도체 장치가 제1 적층체(ST1)와 제2 적층체(ST2)가 적층된 구조를 일예로 설명하였으며, 적어도 두 개 이상의 적층체가 순차적으로 적층된 구조로 반도체 장치를 제조할 수 있다. 예를 들어 제1 적층체, 제2 적층체, 제3 적층체가 순차적으로 적층된 구조로 반도체 장치를 제조할 경우, 채널 플러그들은 제1 적층체, 제2 적층체, 제3 적층체를 관통하여 형성되며, 더미 플러그는 상부에 배치된 제3 적층체 또는 제2 및 제3 적층체만을 관통하여 형성될 수 있다. 바람직하게 더미 플러그는 복수의 적층체들 중 최상위에 적층된 적층체만을 관통하도록 형성될 수 있다.
도 6은 본 발명의 다른 실시 예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 6을 참조하면, 반도체 장치의 인접한 두 개의 슬릿(SLIT) 사이에 배치된 하나의 메모리 블록은 복수의 채널 플러그(Channel Plug)들 및 적어도 하나 이상의 더미 플러그(Dummy Plug)를 포함한다. 복수의 채널 플러그(Channel Plug)들은 규칙적으로 배열될 수 있으며, 복수의 채널 플러그(Channel Plug)들이 배열된 영역의 최외각 모서리 영역에는 더미 플러그(Dummy Plug)가 형성될 수 있다. 복수의 채널 플러그(Channel Plug)들 및 더미 플러그(Dummy Plug) 각각은 메모리 패턴들(108), 채널 패턴(109), 및 갭필막(110)을 포함하여 구성될 수 있다.
도 6과 같이 더미 플러그(Dummy Plug)는 각 최외각 모서리 영역에 적어도 하나 이상의 더미 플러그(Dummy Plug)가 형성될 수 있다.
또한, 더미 플러그(Dummy Plug)는 앞서 설명한 반도체 장치의 제조 방법과 같이 제2 적층체만을 관통하도록 형성될 수 있다.
도 7은 본 발명의 실시 예에 따른 반도체 장치에 포함된 메모리 블록들을 설명하기 위한 도면이다.
반도체 장치는 복수의 메모리 블록들(BLK1~BLKz)을 포함할 수 있다. 복수의 메모리 블록들(BLK1~BLKz)은 비트 라인들(BL1~BLm)이 연장된 방향(Y)을 따라 서로 이격되어 배열될 수 있다. 예를 들면, 제1 내지 제z 메모리 블록들(BLK1~BLKz)은 제2 방향(Y)을 따라 서로 이격되어 배열될 수 있으며, 제3 방향(Z)을 따라 적층된 다수의 메모리 셀들을 포함할 수 있다. 이때 제1 내지 제z 메모리 블록들(BLK1~BLKz)은 슬릿을 이용하여 서로 이격될 수 있다.
복수의 메모리 블록들(BLK1~BLKz) 각각은 앞서 설명한 도 2a 및 도 2b 또는 도 6과 같이 복수의 채널 플러그들 및 더미 플러그들을 포함하여 구성될 수 있다.
도 8은 본 발명의 일 실시 예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 8을 참조하면, 본 발명의 일 실시 예에 따른 메모리 시스템(1000)은 메모리 장치(1200)와 컨트롤러(1100)를 포함한다.
메모리 장치(1200)는 텍스트, 그래픽, 소프트웨어 코드 등과 같은 다양한 데이터 형태를 갖는 데이터 정보를 저장하는데 사용된다. 메모리 장치(1200)는 앞서 도 2a, 도 2b 또는 도 6을 참조하여 설명한 반도체 장치일 수 있으며, 도 3a 내지 도 5b를 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 메모리 장치(1200)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
컨트롤러(1100)는 호스트 및 메모리 장치(1200)에 연결되며, 호스트로부터의 요청에 응답하여 메모리 장치(1200)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 메모리 장치(1200)의 읽기, 쓰기, 소거, 배경(background) 동작 등을 제어하도록 구성된다.
컨트롤러(1100)는 RAM(Random Access Memory; 1110), CPU(Central Processing Unit; 1120), 호스트 인터페이스(Host Interface; 1130), ECC 회로(Error Correction Code Circuit; 1140), 메모리 인터페이스(Memory Interface; 1150) 등을 포함한다.
여기서, RAM(1110)은 CPU(1120) 의 동작 메모리, 메모리 장치(1200)와 호스트 간의 캐시 메모리, 메모리 장치(1200)와 호스트 간의 버퍼 메모리 등으로 사용될 수 있다. 참고로, RAM(1110)은 SRAM(Static Random Access Memory), ROM(Read Only Memory) 등으로 대체될 수 있다.
CPU(1120)는 컨트롤러(1100)의 전반적인 동작을 제어하도록 구성된다. 예를 들어, CPU(1120)는 RAM(1110)에 저장된 플래시 변환 계층(Flash Translation Layer; FTL)과 같은 펌웨어를 운용하도록 구성된다.
호스트 인터페이스(1130)는 호스트와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 컨트롤러(1100)는 USB(Universal Serial Bus) 프로토콜, MMC(MultiMedia Card) 프로토콜, PCI(Peripheral Component Interconnection)프로토콜, PCI-E(PCI-Express) 프로토콜, ATA(Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI(Small Computer Small Interface) 프로토콜, ESDI(Enhanced Small Disk Interface) 프로토콜, 그리고 IDE(Integrated Drive Electronics) 프로토콜, 프라이빗(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신한다.
ECC 회로(1140)는 오류 정정 코드(ECC)를 이용하여 메모리 장치(1200)로부터 리드된 데이터에 포함된 오류를 검출하고, 정정하도록 구성된다.
메모리 인터페이스(1150)는 메모리 장치(1200)와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 메모리 인터페이스(1150)는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
참고로, 컨트롤러(1100)는 데이터를 임시 저장하기 위한 버퍼 메모리(미도시됨)를 더 포함할 수 있다. 여기서, 버퍼 메모리는 호스트 인터페이스(1130)를 통해 외부로 전달되는 데이터를 임시 저장하거나, 메모리 인터페이스(1150)를 통해 메모리 장치(1200)로부터 전달되는 데이터를 임시로 저장하는데 사용될 수 있다. 또한, 컨트롤러(1100)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM을 더 포함할 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 집적도가 향상되고 특성이 개선된 메모리 장치(1200)를 포함하므로, 메모리 시스템(1000)의 집적도 및 특성 또한 향상시킬 수 있다.
도 9는 본 발명의 일 실시 예에 따른 메모리 시스템의 구성을 나타낸 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 9를 참조하면, 본 발명의 일 실시 예에 따른 메모리 시스템(1000')은 메모리 장치(1200')와 컨트롤러(1100)를 포함한다. 또한, 컨트롤러(1100)는 RAM(1110), CPU(1120), 호스트 인터페이스(1130), ECC 회로(1140), 메모리 인터페이스(1150) 등을 포함한다.
메모리 장치(1200')는 비휘발성 메모리일 수 있으며, 메모리 장치(1200')는 앞서 도 2a, 도 2b 또는 도 6을 참조하여 설명한 반도체 장치일 수 있으며, 도 3a 내지 도 5b를 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 메모리 장치(1200')의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(1200')는 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 복수의 메모리 칩들은 복수의 그룹들로 분할되며, 복수의 그룹들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(1100)와 통신하도록 구성된다. 또한, 하나의 그룹에 속한 메모리 칩들은 공통 채널을 통해 컨트롤러(1100)와 통신하도록 구성된다. 참고로, 하나의 채널에 하나의 메모리 칩이 연결되도록 메모리 시스템(1000')이 변형되는 것도 가능하다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000')은 집적도가 향상되고 특성이 개선된 메모리 장치(1200')를 포함하므로, 메모리 시스템(1000')의 집적도 및 특성 또한 향상시킬 수 있다. 특히, 메모리 장치(1200')를 멀티-칩 패키지로 구성함으로써, 메모리 시스템(1000')의 데이터 저장 용량을 증가시키고, 구동 속도를 향상시킬 수 있다.
도 10은 본 발명의 일 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 10을 참조하면, 본 발명의 일 실시 예에 따른 컴퓨팅 시스템(2000)은 메모리 장치(2100), CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500), 시스템 버스(2600) 등을 포함한다.
메모리 장치(2100)는 유저 인터페이스(2400)를 통해 제공된 데이터, CPU(2200)에 의해 처리된 데이터 등을 저장한다. 또한, 메모리 장치(2100)은 시스템 버스(2600)를 통해 CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500) 등에 전기적으로 연결된다. 예를 들어, 메모리 장치(2100)는 컨트롤러(미도시됨)를 통해 시스템 버스(2600)에 연결되거나, 시스템 버스(2600)에 직접 연결될 수 있다. 메모리 장치(2100)가 시스템 버스(2600)에 직접 연결되는 경우, 컨트롤러의 기능은 CPU(2200), RAM(2300) 등에 의해 수행될 수 있다.
여기서, 메모리 장치(2100)는 비휘발성 메모리일 수 있으며, 메모리 장치(2100)는 앞서 도 2a, 도 2b 또는 도 6을 참조하여 설명한 반도체 장치일 수 있으며, 도 3a 내지 도 5b를 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 메모리 장치(2100)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(2100)은 도 9를 참조하여 설명한 바와 같이 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
이와 같은 구성을 갖는 컴퓨팅 시스템(2000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(Portable Multimedia Player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치 등일 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 집적도가 향상되고 특성이 개선된 메모리 장치(2100)를 포함하므로, 컴퓨팅 시스템(2000)의 특성 또한 향상시킬 수 있다.
도 11은 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 11을 참조하면, 본 발명의 일 실시 예에 따른 컴퓨팅 시스템(3000)은 운영 체제(3200), 어플리케이션(3100), 파일 시스템(3300), 변환 계층(3400) 등을 포함하는 소프트웨어 계층을 포함한다. 또한, 컴퓨팅 시스템(3000)은 메모리 장치(3500) 등의 하드웨어 계층을 포함한다.
운영 체제(3200)는 컴퓨팅 시스템(3000)의 소프트웨어, 하드웨어 자원 등을 관리하기 위한 것으로, 중앙처리장치의 프로그램 실행을 제어할 수 있다. 어플리케이션(3100)은 컴퓨팅 시스템(3000)에서 실시되는 다양한 응용 프로그램으로, 운영 체제(3200)에 의해 실행되는 유틸리티일 수 있다.
파일 시스템(3300)은 컴퓨팅 시스템(3000)에 존재하는 데이터, 파일 등을 관리하기 위한 논리적인 구조를 의미하며, 규칙에 따라 메모리 장치(3500) 등에 저장할 파일 또는 데이터를 조직화한다. 파일 시스템(3300)은 컴퓨팅 시스템(3000)에서 사용되는 운영 체제(3200)에 따라 결정될 수 있다. 예를 들어, 운영 체제(3200)가 마이크로소프트(Microsoft)사의 윈도우즈(Windows) 계열인 경우, 파일 시스템(3300)은 FAT(File Allocation Table), NTFS(NT file system) 등일 수 있다. 또한, 운영 체제(3200)가 유닉스/리눅스(Unix/Linux) 계열인 경우, 파일 시스템(3300)은 EXT(extended file system), UFS(Unix File System), JFS(Journaling File System) 등일 수 있다.
본 도면에서는 운영 체제(3200), 어플리케이션(3100) 및 파일 시스템(3300)을 별도의 블록으로 도시하였으나, 어플리케이션(3100) 및 파일 시스템(3300)은 운영 체제(3200) 내에 포함된 것일 수 있다.
변환 계층(Translation Layer; 3400)은 파일 시스템(3300)으로부터의 요청에 응답하여 메모리 장치(3500)에 적합한 형태로 어드레스를 변환한다. 예를 들어, 변환 계층(3400)은 파일 시스템(3300)이 생성한 로직 어드레스를 메모리 장치(3500)의 피지컬 어드레스로 변환한다. 여기서, 로직 어드레스와 피지컬 어드레스의 맵핑 정보는 어드레스 변환 테이블(address translation table)로 저장될 수 있다. 예를 들어, 변환 계층(3400)은 플래시 변환 계층(Flash Translation Layer; FTL), 유니버설 플래시 스토리지 링크 계층(Universal Flash Storage Link Layer, ULL) 등일 수 있다.
메모리 장치(3500)는 비휘발성 메모리일 수 있으며, 메모리 장치(3500)는 앞서 도 2a, 도 2b 또는 도 6을 참조하여 설명한 반도체 장치일 수 있으며, 도 3a 내지 도 5b를 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 메모리 장치(3500)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
이러한 구성을 갖는 컴퓨팅 시스템(3000)은 상위 레벨 영역에서 수행되는 운영체제 계층과 하위 레벨 영역에서 수행되는 컨트롤러 계층으로 구분될 수 있다. 여기서, 어플리케이션(3100), 운영 체제(3200) 및 파일 시스템(3300)은 운영 체제 계층에 포함되며, 컴퓨팅 시스템(3000)의 동작 메모리에 의해 구동될 수 있다. 또한, 변환 계층(3400)은 운영 체제 계층에 포함되거나, 컨트롤러 계층에 포함될 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 집적도가 향상되고 특성이 개선된 메모리 장치(3500)를 포함하므로, 컴퓨팅 시스템(3000)의 특성 또한 향상시킬 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
이상과 같이 본 발명은 비록 한정된 실시 예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시 예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
상술한 실시 예들에서, 모든 단계는 선택적으로 수행의 대상이 되거나 생략의 대상이 될 수 있다. 또한 각 실시 예에서 단계들은 반드시 순서대로 일어날 필요는 없으며, 뒤바뀔 수 있다. 한편, 본 명세서와 도면에 개시된 본 명세서의 실시 예들은 본 명세서의 기술 내용을 쉽게 설명하고 본 명세서의 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 명세서의 범위를 한정하고자 하는 것은 아니다. 즉 본 명세서의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
한편, 본 명세서와 도면에는 본 발명의 바람직한 실시 예에 대하여 개시하였으며, 비록 특정 용어들이 사용되었으나, 이는 단지 본 발명의 기술 내용을 쉽게 설명하고 발명의 이해를 돕기 위한 일반적인 의미에서 사용된 것이지, 본 발명의 범위를 한정하고자 하는 것은 아니다. 여기에 개시된 실시 예 외에도 본 발명의 기술적 사상에 바탕을 둔 다른 변형 예들이 실시 가능하다는 것은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명한 것이다.
101 : 제1 물질막 102 : 제2 물질막, 층간 절연막
103 : 제1 마스크 패턴 H1 : 제1 채널 홀
ST1 : 제1 적층체 ST2 : 제2 적층체
104 : 반사 금속 105 : 제3 물질막
106 : 제4 물질막, 층간 절연막 107 : 제2 마스크 패턴
H2 : 제2 채널 홀 DH : 더미 홀
108 : 메모리 패턴들 109 : 채널 패턴
110 : 갭필막 111 : 워드 라인용 도전막

Claims (20)

  1. 교대로 적층된 제1 층간 절연막들 및 제1 도전패턴들을 포함하는 제1 적층체;
    상기 제1 적층체 상에 교대로 적층된 제2 층간 절연막들 및 제2 도전패턴들을 포함하는 제2 적층체;
    상기 제1 적층체 및 상기 제2 적층체를 관통하여 수직으로 형성된 복수의 채널 플러그들; 및
    상기 제1 적층체 상에 상기 제2 적층체만을 관통하여 형성된 적어도 하나 이상의 더미 플러그를 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 복수의 채널 플러그들은 서로 일정 거리 이격되어 규칙적으로 배열된 반도체 장치.
  3. 제 2 항에 있어서,
    상기 적어도 하나 이상의 더미 플러그는 상기 복수의 채널 플러그들이 배열된 영역 중 최외각 모서리 영역에 배열된 반도체 장치.
  4. 제 1 항에 있어서,
    상기 복수의 채널 플러그들 및 상기 적어도 하나 이상의 더미 플러그를 사이에 두고 형성된 제1 및 제2 슬릿을 더 포함하는 반도체 장치.
  5. 제 4 항에 있어서,
    상기 적어도 하나 이상의 더미 플러그는 상기 제1 및 상기 제2 슬릿과 인접한 영역에 배치되는 반도체 장치.
  6. 제 1 항에 있어서,
    상기 채널 플러그들 및 상기 적어도 하나 이상의 더미 플러그는
    갭필막;
    상기 갭필막을 감싸는 채널막; 및
    상기 채널막을 감싸는 메모리막을 포함하는 반도체 장치.
  7. 제 1 항에 있어서,
    상기 적어도 하나 이상의 더미 플러그의 하부는 상기 제1 적층체의 최상부막과 접촉되는 반도체 장치.
  8. 교대로 적층된 제1 층간 절연막들 및 제1 도전패턴들을 포함하는 제1 적층체;
    상기 제1 적층체 상에 교대로 적층된 제2 층간 절연막들 및 제2 도전패턴들을 포함하는 제2 적층체;
    상기 제1 적층체 및 상기 제2 적층체를 관통하여 수직으로 형성된 복수의 채널 플러그들; 및
    상기 복수의 채널 플러그들이 배열된 영역의 최외각 모서리 영역에 배열된 적어도 하나 이상의 더미 플러그를 포함하며,
    상기 더미 플러그의 길이는 상기 복수의 채널 플러그들의 길이보다 짧은 반도체 장치.
  9. 제 8 항에 있어서,
    상기 적어도 하나 이상의 더미 플러그는 상기 제1 적층체 상에 배열되며, 상기 제2 적층체만을 관통하는 반도체 장치.
  10. 제 8 항에 있어서,
    상기 복수의 채널 플러그들은 서로 일정 거리 이격되어 규칙적으로 배열된 반도체 장치.
  11. 제 8 항에 있어서,
    상기 복수의 채널 플러그들 및 상기 적어도 하나 이상의 더미 플러그를 사이에 두고 형성된 제1 및 제2 슬릿을 더 포함하는 반도체 장치.
  12. 제 11 항에 있어서,
    상기 적어도 하나 이상의 더미 플러그는 상기 제1 및 상기 제2 슬릿과 인접한 영역에 배치되는 반도체 장치.
  13. 제 8 항에 있어서,
    상기 채널 플러그들 및 상기 적어도 하나 이상의 더미 플러그는
    갭필막;
    상기 갭필막을 감싸는 채널막; 및
    상기 채널막을 감싸는 메모리막을 포함하는 반도체 장치.
  14. 제 8 항에 있어서,
    상기 적어도 하나 이상의 더미 플러그의 하부는 상기 제1 적층체의 최상부막과 접촉되는 반도체 장치.
  15. 교대로 적층된 층간 절연막들 및 워드 라인막들;
    상기 층간 절연막들 및 상기 워드 라인막들을 관통하여 형성된 복수의 채널 플러그들; 및
    상기 복수의 채널 플러그들이 배열된 영역의 최외각 모서리 영역에 배열되는 적어도 하나의 더미 플러그를 포함하며,
    상기 더미 플러그는 상기 층간 절연막들 중 일부의 층간 절연막 및 상기 워드 라인막들 중 일부의 워드 라인막을 관통하는 반도체 장치.
  16. 제1 적층체를 형성하는 단계;
    상기 적층체를 관통하는 복수의 제1 채널 홀들을 형성하는 단계;
    상기 복수의 제1 채널 홀들 내에 반사 금속을 채우는 단계;
    상기 제1 적층체 상에 제2 적층체를 형성하는 단계;
    상기 제2 적층체를 관통하여 상기 반사 금속을 노출시키는 복수의 제2 채널 홀과 상기 제2 적층체를 관통하는 적어도 하나 이상의 더미 홀을 형성하는 단계;
    상기 반사 금속을 제거하는 단계; 및
    상기 제1 채널 홀들 및 상기 제2 채널 홀들 내에 채널 플러그를 형성하고, 상기 적어도 하나 이상의 더미 홀 내에 더미 플러그를 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  17. 제 16 항에 있어서,
    상기 제2 채널 홀들은 서로 일정 거리 이격되어 규칙적으로 배열되며, 상기 적어도 하나 이상의 더미 홀은 상기 제2 채널 홀들이 배열된 영역의 최외각 모서리 영역에 배열되는 반도체 장치의 제조 방법.
  18. 제 16 항에 있어서,
    상기 적어도 하나의 더미 홀을 형성하는 단계는 상기 적어도 하나의 더미 홀의 저면이 상기 제1 적층체의 최상부막을 노출시키도록 형성하는 반도체 장치의 제조 방법.
  19. 제 16 항에 있어서,
    상기 채널 플러그 및 상기 더미 플러그를 형성하는 단계 이 후,
    상기 채널 플러그 및 상기 더미 플러그의 양단부에 상기 제1 적층체 및 상기 제2 적층체를 라인 형태로 식각하여 제1 및 제2 슬릿을 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
  20. 제 10 항에 있어서,
    상기 더미 플러그는 상기 제1 및 제2 슬릿과 인접하게 배치되는 반도체 장치의 제조 방법.

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