KR102512322B1 - 반도체 장치의 제조 방법 - Google Patents

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Abstract

반도체 장치의 제조 방법은 셀 영역 및 상기 셀 영역의 양측에 위치된 제1 및 제2 콘택 영역을 포함하고, 복수의 막들이 적층된 적층물을 형성하는 단계; 상기 적층물의 셀 영역 및 상기 제2 콘택 영역을 덮고 상기 제1 콘택 영역을 노출시키는 제1 마스크 패턴을 형성하는 단계; 상기 제1 마스크 패턴을 식각 베리어로 상기 적층물을 n층 식각하여, 상기 셀 영역과 상기 제1 콘택 영역의 경계에 n층의 단차를 형성하는 단계(여기서, n은 1 이상의 자연수임); 상기 셀 영역 및 상기 단차를 덮고, 상기 제1 및 제2 콘택 영역을 일부 덮도록 확장된 제2 마스크 패턴을 상기 적층물 상에 형성하는 단계; 및 상기 제2 마스크 패턴을 식각 베리어로 상기 적층물을 k층 식각하는 단계(여기서, k는 2 이상의 자연수임)를 포함한다.

Description

반도체 장치의 제조 방법{MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE}
본 발명은 전자 장치의 제조 방법에 관한 것으로, 보다 상세히는 3차원 반도체 장치의 제조 방법에 관한 것이다.
비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자이다. 최근 기판 상에 단층으로 메모리 셀을 형성하는 2차원 비휘발성 메모리 소자의 집적도 향상이 한계에 도달함에 따라, 기판 상에 수직으로 메모리 셀들을 적층하는 3차원 비휘발성 메모리 소자가 제안되고 있다.
3차원 비휘발성 메모리 소자는 교대로 적층된 층간절연막들 및 워드라인들, 이들을 관통하는 채널막들을 포함하며, 채널막들을 따라 메모리 셀들이 적층된다. 또한, 워드라인들을 계단형으로 패터닝하고, 워드라인들에 각각 연결된 콘택 플러그들 및 금속 배선들을 형성함으로써, 다층으로 적층된 워드라인들을 각각 제어할 수 있도록 한다.
그러나, 워드라인들을 계단 형태로 패터닝하기 위한 공정의 난이도가 높다. 또한, 계단 구조가 넓은 면적을 차지하기 때문에, 메모리 소자의 집적도를 향상시키는데 한계가 있다.
본 발명의 일 실시예는 제조 공정이 용이하고 집적도 향상에 적합한 구조를 갖는 반도체 장치의 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 셀 영역 및 상기 셀 영역의 양측에 위치된 제1 및 제2 콘택 영역을 포함하고, 복수의 막들이 적층된 적층물을 형성하는 단계; 상기 적층물의 셀 영역 및 상기 제2 콘택 영역을 덮고 상기 제1 콘택 영역을 노출시키는 제1 마스크 패턴을 형성하는 단계; 상기 제1 마스크 패턴을 식각 베리어로 상기 적층물을 n층 식각하여, 상기 셀 영역과 상기 제1 콘택 영역의 경계에 n층의 단차를 형성하는 단계(여기서, n은 1 이상의 자연수임); 상기 셀 영역 및 상기 단차를 덮고, 상기 제1 및 제2 콘택 영역을 일부 덮도록 확장된 제2 마스크 패턴을 상기 적층물 상에 형성하는 단계; 및 상기 제2 마스크 패턴을 식각 베리어로 상기 적층물을 k층 식각하는 단계(여기서, k는 2 이상의 자연수임)를 포함한다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 셀 영역 및 상기 셀 영역의 일측에 위치된 제1 내지 제m 콘택 영역 및 상기 셀 영역의 타측에 위치된 제m+1 내지 제2m 콘택 영역을 포함하고, 복수의 막들이 적층된 적층물을 형성하는 단계, 여기서, m은 2 이상의 자연수임; 상기 적층물의 셀 영역 및 상기 제m+1 내지 제2m 콘택 영역을 덮고 상기 제1 내지 제n 콘택 영역을 노출시키는 제1 마스크 패턴을 형성하는 단계; 상기 제1 마스크 패턴을 식각 베리어로 상기 적층물을 n층을 식각하여, 상기 셀 영역과 상기 제1 내지 제m 콘택 영역의 경계에 n층의 단차를 형성하는 단계, 상기 n은 1 이상의 자연수임; 상기 적층물 상의 상기 셀 영역 및 상기 단차를 덮고, 상기 제1 내지 제2m 콘택 영역을 일부 덮도록 확장된 제2 마스크 패턴을 형성하는 단계; 상기 제2 마스크 패턴을 식각 베리어로 상기 적층물을 2n층 식각하는 공정을 복수회 반복 수행하되, 상기 1 내지 제m 콘택 영역 및 상기 m+1 내지 제2m 콘택 영역의 노출이 증가되도록 상기 제2 마스크 패턴을 제1 방향으로 축소시키면서 식각 공정을 반복하는 단계; 상기 적층물의 셀 영역 및 상기 2 내지 제m 콘택 영역 및 상기 m+2 내지 제2m 콘택 영역을 덮는 제3 마스크 패턴을 형성하는 단계; 및 상기 제3 마스크 패턴을 식각 베리어로 상기 적층물을 일부 식각하는 공정을 반복 수행하되, 상기 2 내지 제m 콘택 영역 및 상기 m+2 내지 제2m 콘택 영역이 차례로 노출되도록 상기 제3 마스크 패턴을 상기 제1 방향과 교차된 제2 방향으로 축소시키면서 식각 공정을 반복하는 단계를 포함한다.
셀 영역과 콘택 영역 간에 단차를 형성한 후에 적층물을 계단 형태로 패터닝하므로, 적층된 막들의 패드부를 셀 영역의 양 측에 분산 배치할 수 있다. 따라서, 콘택 영역의 면적을 감소시키고, 메모리 소자의 집적도를 향상시킬 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 반도체 장치의 레이아웃을 나타낸다.
도 2a 내지 도 2h는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 3a 내지 도 7a 및 도 3b 내지 도 7b는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 8a 내지 도 11a 및 도 8b 내지 도 11b는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면이다.
도 12a 내지 도 12e는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 사시도이다.
도 13 및 도 14는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 15 및 도 16은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 반도체 장치의 레이아웃을 나타낸다.
도 1a 및 도 1b를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치는 적층물을 포함하고, 적층물은 셀 영역(C) 및 콘택 영역(CT)을 포함한다. 여기서, 셀 영역(C)은 기판 상에 3차원으로 적층된 메모리 셀들이 형성되는 영역이다. 본 도면에는 도시되지 않았으나, 셀 영역(C)에는 직렬로 연결된 적어도 하나의 드레인 선택 트랜지스터, 복수의 메모리 셀들 및 적어도 하나의 소스 선택 트랜지스터를 포함하는 메모리 스트링들이 위치되며, 메모리 스트링들은 기판으로부터 돌출된 직선 형태, U형태, W형태 등으로 배열될 수 있다.
콘택 영역(CT, CT1, CT2)은 인터커넥션이 형성되는 영역으로, 적층된 메모리 셀들을 각각 구동하기 위한 인터커넥션, 셀 어레이와 주변 회로를 연결시키기 위한 인터커넥션 등이 위치된다. 인터커넥션 구조는 콘택 플러그, 배선 등을 포함할 수 있다. 또한, 적층된 메모리 셀들에 각각 바이어스를 인가하도록, 적층물의 콘택 영역(CT)은 계단 형태로 패터닝될 수 있다.
도 1a를 참조하면, 제1 및 제2 콘택 영역(CT1, CT2)이 셀 영역(C)의 양측에 위치될 수 있다. 이러한 경우, 제1 콘택 영역(CT1), 셀 영역(C) 및 제2 콘택 영역이 제1 방향(I-I')으로 차례로 배치된다. 따라서, 적층물은 4개의 측벽 중 제1 콘택 영역(CT1) 및 제2 콘택 영역(CT2)이 위치된 2개의 측벽이 계단 형태를 가질 수 있다. 여기서, 제1 방향(I-I')은 워드라인 방향이고, 제2 방향(Ⅱ-Ⅱ')은 비트라인 방향일 수 있다.
도 1b를 참조하면, 콘택 영역(CT)이 셀 영역(C)의 둘레를 감싸도록 배치될 수 있다. 이러한 경우, 적층물은 피라미드와 유사하게 4개의 측벽이 계단 형태를 가질 수 있다. 또한, 제1 방향(I-I') 단면 또는 제2 방향(Ⅱ-Ⅱ')의 단면은 도 1a와 마찬가지로, 콘택 영역들(CT1, CT2)의 사이에 셀 영역(C)이 배치된 구조를 갖는다.
도 2a 내지 도 2h는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도로서, 도 1a 또는 도 1b의 I-I' 단면도일 수 있다.
도 2a를 참조하면, 다층으로 적층된 막들(11~20)을 포함하는 적층물(ST)을 형성한다. 여기서, 적층물(ST)은 교대로 적층된 제1 및 제2 물질막들(1, 2)을 포함할 수 있고, 각각의 막들(11~20)은 제1 및 제2 물질막(1, 2)이 적층된 구조를 가질 수 있다. 예를 들어, 각각의 막들(11~20)은 하부의 제1 물질막(1) 및 상부의 제2 물질막(2)을 포함하거나, 상부의 제1 물질막(1) 및 하부의 제2 물질막(2)을 포함할 수 있다.
제1 물질막(1)은 메모리 셀의 게이트 전극과 전기적으로 연결된 워드라인 또는 선택 트랜지스터의 게이트 전극과 전기적으로 연결된 선택 라인을 형성하기 위한 것이고, 제2 물질막(2)은 적층된 워드라인 또는 선택 라인을 상호 절연시키기 위한 것이다. 제1 물질막(1)은 제2 물질막(2)에 대해 높은 식각 선택비를 갖는 물질로 형성될 수 있다. 일 예로, 제1 물질막(1)은 질화물을 포함하는 희생막이고, 제2 물질막(2)은 산화물을 포함하는 절연막일 수 있다. 이러한 경우, 추후 공정에서 희생막들을 도전막들로 대체한다. 다른 예로, 제1 물질막들(1)은 폴리실리콘을 포함하는 도전막이고 제2 물질막(2)은 산화물을 포함하는 절연막일 수 있다. 이러한 경우, 추후 공정에서 도전막들을 실리사이드화할 수 있다. 또 다른 예로, 제1 물질막(1)은 도프드 폴리실리콘을 포함하는 도전막이고, 제2 물질막(2)은 언도프드 폴리실리콘을 포함하는 희생막일 수 있다. 이러한 경우, 추후 공정에서 희생막들을 절연막들로 대체한다.
참고로, 본 도면에는 도시되지 않았으나, 적층물(ST)의 하부에 주변 회로가 위치될 수 있다. 예를 들어, 적층물의 제1 콘택 영역(CT1) 및/또는 제2 콘택 영역(CT2)의 하부에 주변 회로가 위치될 수 있다. 이러한 경우, 주변 회로를 형성한 후에, 주변 회로를 덮는 층간 절연막을 형성하고, 층간절연막 상에 적층물(ST)을 형성한다.
도 2b를 참조하면, 적층물(ST)의 셀 영역(C) 및 제2 콘택 영역(CT2)을 덮고 제1 콘택 영역(CT1)을 노출시키는 제1 마스크 패턴(21)을 형성한다. 이어서, 제1 마스크 패턴(21)을 식각 베리어로 적층물(ST)을 n층 식각한다. 여기서, n은 1 이상의 자연수일 수 있다. 이를 통해, 셀 영역(C)과 제1 콘택 영역(CT1)의 경계에 단차(S)가 형성된다.
또한, 단차(S)에 의해, 제1 콘택 영역(CT1)과 제2 콘택 영역(CT2)이 상이한 높이를 갖게 된다. 예를 들어, n=1인 경우, 제1 콘택 영역(CT1)의 상부면에는 물질막(19)이 노출되는 반면, 제2 콘택 영역(CT2)의 상부면에는 물질막(20)이 노출된다.
도 2c를 참조하면, 제1 마스크 패턴(21)을 제거한 후, 적층물(ST) 상에 제2 마스크 패턴(22)을 형성한다. 제2 마스크 패턴(22)은 적층물(ST)의 셀 영역(C) 및 단차(S)를 덮도록 형성되며, 제1 및 제2 콘택 영역(CT1, CT2)을 일부 덮도록 제1 및 제2 콘택 영역(CT1, CT2)으로 확장될 수 있다. 예를 들어, 제1 및 제2 콘택 영역(CT1, CT2) 중 적층물(ST)을 계단 형태로 패터닝하고자하는 영역, 즉, 워드라인들의 패드부를 형성하고자하는 영역을 덮도록, 제2 마스크 패턴(22)을 제1 및 제2 콘택 영역(CT1, CT2)까지 확장시킬 수 있다.
여기서, 제2 마스크 패턴(22)은 레지스트를 포함할 수 있다. 또한, 후속 마스크 축소 공정의 반복에 따른 두께 감소를 고려하여, 제2 마스크 패턴(22)을 충분한 두께로 형성한다.
도 2d를 참조하면, 제2 마스크 패턴(22)을 식각 베리어로 적층물(ST)을 k층 식각한다. 여기서, k는 2 이상의 자연수이고, n보다 큰 값을 가질 수 있다. 예를 들어, k=2n이다.
이때, 제2 마스크 패턴(22)이 단차(S)를 덮은 상태에서 식각 공정이 실시되므로, 제1 콘택 영역(CT1)과 제2 콘택 영역(CT2) 간의 단차(S)가 유지되면서 k층이 식각된다. 예를 들어, k=2인 경우, 제1 콘택 영역(CT1)은 막(18, 19)가 식각되어 막(17)이 노출된다. 또한, 제2 콘택 영역(CT2)은 막 (20, 19)이 식각되어 막(18)이 노출된다.
도 2e 내지 도 2g를 참조하면, 제2 마스크 패턴(22)을 축소시킨 후, 축소된 제2 마스크 패턴(22)을 식각 베리어로 적층물을 k층 식각한다. 또한, 막들(11~20)이 제1 콘택 영역(CT1) 또는 제2 콘택 영역(CT2)에 각각 노출될 때까지, 제2 마스크 패턴(22)의 축소 및 적층물(ST) 식각 공정을 반복 실시한다.
이때, 제2 마스크 패턴(22)을 축소시키는 폭에 따라 워드라인의 패드부 폭이 결정된다. 따라서, 패드부와 콘택 플러그의 정렬 마진을 고려하여 제2 마스크 패턴(22)의 축소 폭을 결정할 수 있다. 또한, 제2 마스크 패턴(22)을 축소시키는 차수에 따라, 축소 폭을 동일하거나 상이하게 결정할 수 있다.
예를 들어, k=2인 경우, 도 2e에 도시된 바와 같이, 제2 마스크 패턴(22)을 축소시킨 후, 축소된 제2 마스크 패턴(22)을 식각베리어로 제1 콘택 영역(CT1)의 막(16~19) 및 제2 콘택 영역(CT2)의 막(17~20)을 식각한다. 이어서, 도 2f에 도시된 바와 같이, 제2 마스크 패턴(22)을 축소시킨 후, 축소된 제2 마스크 패턴(22)을 식각베리어로 제1 콘택 영역(CT1)의 막(14~19) 및 제2 콘택 영역(CT2)의 막(15~20)을 식각한다. 이어서, 도 2g에 도시된 바와 같이, 제2 마스크 패턴(22)을 축소시킨 후, 축소된 제2 마스크 패턴(22)을 식각베리어로 제1 콘택 영역(CT1)의 막(12~19) 및 제2 콘택 영역(CT2)의 막(1~20)을 식각한다.
이로써, 적층물(ST)의 제1 및 제2 콘택 영역(CT1, CT2)이 계단 형태로 패터닝되며, 제1 콘택 영역(CT1)에 홀수 층의 막들(11, 13, 15, 17, 19)이 각각 노출되고, 제2 콘택 영역(CT2)에 짝수 층의 막들(12, 14, 16, 18, 20)이 각각 노출된다. 여기서, 각 막(11~20)의 노출된 영역이 패드부로서 역할을 하게 된다.
도 2h를 참조하면, 제1 및 제2 콘택 영역(CT1, CT2)에 노출된 막들(11~20)의 패드부에 각각 연결되도록 제1 및 제2 콘택 플러그들(23, 24)을 형성한다. 예를 들어, 홀수 층의 패드부들과 연결된 제1 콘택 플러그들(23)을 제1 콘택 영역(CT1)에 형성하고, 짝수 층의 패드부들과 연결된 제2 콘택 플러그들(24)을 제2 콘택 영역(CT2)에 형성한다. 또한, 각각의 막들(11~20)이 앞서 도 2a를 참조하여 설명한 제1 물질막(1) 및 제2 물질막(2)을 포함하는 경우, 제1 및 제2 콘택 플러그들(23, 24)이 제1 물질막들(1)에 각각 연결되도록 형성할 수 있다.
이어서, 제1 및 제2 콘택 플러그들(23, 24)과 연결된 제1 및 제2 배선들(25, 26)을 형성한다. 예를 들어, 홀수 층의 막들(11, 13, 15, 17, 19)과 연결된 제1 배선들(25)은 제1 콘택 영역(CT1)에 형성하고, 짝수 층의 막들(12, 14, 16, 18, 20)과 연결된 제2 배선들(26)은 제2 콘택 영역(CT2)에 형성한다.
참고로, 본 도면에는 도시되지 않았으나, 적층물(ST)의 하부에 주변 회로가 위치되는 경우, 적층물(ST)의 막들(11~20)과 주변 회로를 전기적으로 연결시키는 콘택 플러그, 배선 등을 더 형성할 수 있다.
전술한 바와 같은 공정에 따르면, 제1 마스크 패턴(21)을 이용하여 제1 콘택 영역(CT1)과 제2 콘택 영역(CT2) 간에 단차(S)를 미리 형성한다. 따라서, 적층 막들(11~20)의 패드부들을 제1 콘택 영역(CT1)과 제2 콘택 영역(CT2)에 분산시키고, 마스크 축소 및 식각 공정의 반복 횟수를 감소시킬 수 있다. 또한, 제1 및 제2 콘택 영역(CT1, CT2)의 면적을 감소시킬 수 있다.
도 3a 내지 도 7a 및 도 3b 내지 도 7b는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 것으로, 각 번호의 a도는 레이아웃이고 각 번호의 b도는 사시도이다.
도 3a 및 도 3b를 참조하면, 복수의 막들(31~48)이 적층된 적층물(ST)을 형성한다. 여기서, 적층물(ST)은 셀 영역(C) 및 제1 내지 제2m 콘택 영역들(CT1~CTm)을 포함하며, m은 2 이상의 자연수이다.
제1 내지 제m 콘택 영역들(CT1~CTm)은 셀 영역(C)의 일측에 위치되고, 제m+1 내지 제2m 콘택 영역들(CTm+1~CT2m)은 셀 영역(C)의 타측에 위치된다. 제1 내지 제m 콘택 영역들(CT1~CTm)은 제2 방향(Ⅱ-Ⅱ')으로 차례로 배열되고, 제m+1 내지 제2m 콘택 영역들(CTm+1~CT2m)은 제2 방향(Ⅱ-Ⅱ')으로 차례로 배열된다. 또한, 제1 콘택 영역(CT1), 셀 영역(C) 및 제m+1 콘택 영역(CTm+1)이 제1 방향(I-I')으로 차례로 배열되고, 제m 콘택 영역(CTm), 셀 영역(C) 및 제2m 콘택 영역(CT2m)이 제1 방향(I-I')으로 차례로 배열된다. 이하, 본 실시예에서는 m=3인 경우에 대해 설명하도록 한다.
도 4a 및 도 4b를 참조하면, 적층물(ST) 상에 셀 영역(C) 및 제4 내지 제6 콘택 영역(CT4~CT6)을 덮고 제1 내지 제3 콘택 영역(CT1~CT3)을 노출시키는 제1 마스크 패턴(49)을 형성한다. 이어서, 제1 마스크 패턴(49)을 식각 베리어로 적층물(ST)을 n층 식각하여, 셀 영역(C)과 제1 내지 제3 콘택 영역들(CT1~CT3) 간에 단차(S)를 형성한다. 이를 통해, 제1 내지 제3 콘택 영역들(CT1~CT3)에는 막(47)이 노출되고, 제4 내지 제6 콘택 영역들(CT4~CT6)보다 n층 낮은 높이를 갖게 된다. 본 실시예에서는 n=1인 경우에 대해 설명하도록 한다.
도 5a 및 도 5b를 참조하면, 적층물(ST) 상에 제2 마스크 패턴(50)을 형성한 후, 제2 마스크 패턴(50)을 제1 방향(I-I')으로 축소시키면서, 적층물(ST)을 2n층 식각하는 공정을 반복 수행한다.
여기서, 제2 마스크 패턴(50)은 셀 영역(C) 및 단차(S)를 덮고, 제1 내지 제3 콘택 영역(CT1~CT3)의 일부 및 제4 내지 제6 콘택 영역(CT4~CT6)의 일부를 덮도록 확장된다. 또한, 제2 마스크 패턴(50)의 축소 시, 제1 내지 제3 콘택 영역(CT1~CT3)의 일부 및 제4 내지 제6 콘택 영역(CT4~CT6)의 노출이 증가되도록 제1 방향(I-I')으로 축소시키되, 셀 영역(C) 및 단차(S)는 노출되지 않도록 한다. 이를 통해, 제1 내지 제3 콘택 영역(CT1~CT3)에 막들(43, 45, 47)이 노출되고 제4 내지 제6 콘택 영역(CT4~CT6)에 막들(44, 46, 48)이 노출된다.
도 6a, 6b, 7a 및 7b를 참조하면, 적층물(ST) 상에 제3 마스크 패턴(51)을 형성한 후, 제3 마스크 패턴(51)을 제2 방향(Ⅱ-Ⅱ')으로 축소시키면서, 적층물(ST)을 2n층 식각하는 공정을 반복 수행한다.
먼저, 도 6a 및 도 6b를 참조하면, 셀 영역(C), 제2 내지 제3 콘택 영역(CT2~CT3) 및 제5 내지 제6 콘택 영역(CT5~CT6)을 덮고, 제1 및 제4 콘택 영역(CT1, CT4)을 노출시키는 제3 마스크 패턴(51)을 형성한다. 여기서, 제3 마스크 패턴(51)은 1 및 제4 콘택 영역(CT1, CT4)을 각각 노출시키는 아일랜드 형태의 개구부들(OP)을 포함할 수 있다. 이어서, 제3 마스크 패턴(51)을 식각베리어로 제1 콘택 영역(CT1) 및 제4 콘택 영역(CT4)을 일부 식각한다. 이때, 제2 마스크 패턴(50)의 축소 및 식각의 반복 횟수, 적층물(ST)에 적층된 막들(31~48)의 층수 등에 따라, 적층물(ST)을 식각하는 층수가 결정된다. 본 실시예는 제3 마스크 패턴(51)을 식각 베리어로 적층물(ST)을 2m(2m=6)층 식각하는 경우에 대해 설명한다. 이를 통해, 제1 콘택 영역(CT1)에 막들(37, 39, 41)이 노출되고, 제4 콘택 영역(CT4)에 막들(38, 40, 42)이 노출된다.
이어서, 도 7a 및 도 7b를 참조하면, 제2 콘택 영역(CT2) 및 제5 콘택 영역(CT5)을 노출시키도록 제3 마스크 패턴(51)을 제2 방향(Ⅱ-Ⅱ')으로 축소시킨다. 이때, 제3 마스크 패턴(51)을 등방성 식각하여 개구부들(OP)을 확장시킴으로써, 제2 콘택 영역(CT2) 및 제5 콘택 영역(CT5)을 노출시킬 수 있다. 참고로, 등방성 식각 공정을 수행할 경우, 제1 방향(I-I')으로도 개구부(OP)가 확장될 수 있으므로, 셀 영역(C)이 노출되지 않도록, 셀 영역(CELL)과 콘택 영역들(CT1~CT6) 사이에 더미 영역이 존재할 수 있다.
이어서, 제3 마스크 패턴(51)을 식각 베리어로 제1, 제2, 제4 및 제5 콘택 영역(CT1, CT2, CT4, CT5)을 2n층 식각한다. 이를 통해, 제1 콘택 영역(CT1)에 막들(31, 33, 35)이 노출되고, 제2 콘택 영역(CT2)에 막들(37, 39, 41)이 노출되고, 제4 콘택 영역(CT4)에 막들(32, 34, 36)이 노출되고, 제5 콘택 영역(CT5)에 막들(38, 40, 42)이 노출된다.
전술한 바와 같은 공정에 따르면, 적층물(ST)은 제1 방향(I-I') 및 제2 방향(Ⅱ-Ⅱ')으로 신장되는 계단 형태를 갖게 된다. 여기서, 제1 방향(I-I')으로 신장되는 계단은 2n(2n=2)층의 단차를 갖고, 제2 방향(Ⅱ-Ⅱ')으로 신장되는 계단은 2m(2m=6)의 단차를 갖게 된다. 또한, 셀 영역(C)의 일 측에 홀수 층의 막들(31, 35, 37, 39, 41, 43, 45, 47)이 각각 노출되고, 셀 영역(C)의 타 측에 짝수 층의 막들(32, 34, 36, 38, 40, 42, 44, 46, 48)이 각각 노출된다.
도 8a 내지 도 11a 및 도 8b 내지 도 11b는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 것으로, 각 번호의 a도는 레이아웃이고 각 번호의 b도는 사시도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 8a 및 도 8b를 참조하면, 복수의 막들(61~78)이 적층된 적층물(ST)을 형성한다. 여기서, 적층물(ST)은 셀 영역(C), 셀 영역(C)의 일측에 배열된 제1 내지 제m 콘택 영역들(CT1~CTm) 및 셀 영역(C)의 타측에 배열된 제m+1 콘택 영역들(CTm+1~CT2m)을 포함하며, m은 2 이상의 자연수이다. 이하, 본 실시예에서는 m=3인 경우에 대해 설명하도록 한다.
이어서, 적층물(ST) 상에 셀 영역(C) 및 제4 내지 제6 콘택 영역(CT4~CT6)을 덮고 제1 내지 제3 콘택 영역(CT1~CT3)을 노출시키는 제1 마스크 패턴(79)을 형성한다. 이어서, 제1 마스크 패턴(79)을 식각 베리어로 적층물(ST)을 n층 식각하여, 셀 영역(C)과 제1 내지 제3 콘택 영역들(CT1~CT3) 간에 단차(S)를 형성한다. 이를 통해, 제1 내지 제3 콘택 영역들(CT1~CT3)에는 막(75)이 노출되고, 제4 내지 제6 콘택 영역들(CT4~CT6)보다 n층 낮은 높이를 갖게 된다. 여기서, n은 1 이상의 자연수이고, m=n일 수 있다. 본 실시예에서는 n=3인 경우에 대해 설명하도록 한다.
도 9a 및 도 9b를 참조하면, 적층물(ST) 상에 제2 마스크 패턴(80)을 형성한 후, 제2 마스크 패턴(80)을 제1 방향(I-I')으로 축소시키면서, 적층물(ST)을 2n층 식각하는 공정을 반복 수행한다.
여기서, 제2 마스크 패턴(80)은 셀 영역(C) 및 단차(S)를 덮고, 제1 내지 제3 콘택 영역(CT1~CT3)의 일부 및 제4 내지 제6 콘택 영역(CT4~CT6)의 일부를 덮도록 확장된 형태로 형성된다. 또한, 제2 마스크 패턴(80)의 축소 시, 제1 내지 제3 콘택 영역(CT1~CT3)의 일부 및 제4 내지 제6 콘택 영역(CT4~CT6)의 노출이 증가되도록 제1 방향(I-I')으로 축소시키되, 셀 영역(C) 및 단차(S)는 노출되지 않도록 한다. 이를 통해, 제1 내지 제3 콘택 영역(CT1~CT3)에 막들(63, 69, 75)이 노출되고 제4 내지 제6 콘택 영역(CT4~CT6)에 막들(66, 72, 78)이 노출된다.
도 10a, 10b, 11a 및 11b를 참조하면, 적층물(ST) 상에 제3 마스크 패턴(81)을 형성한 후, 제3 마스크 패턴(81)을 제2 방향(Ⅱ-Ⅱ')으로 축소시키면서, 적층물(ST)을 2n층 식각하는 공정을 반복 수행한다.
먼저, 도 10a 및 도 10b를 참조하면, 셀 영역(C), 제2 내지 제3 콘택 영역(CT2~CT3) 및 제5 내지 제6 콘택 영역(CT5~CT6)을 덮고, 제1 및 제4 콘택 영역(CT1, CT4)을 노출시키는 제3 마스크 패턴(81)을 형성한다. 앞서 도 6a를 참조하여 설명한 바와 같이, 제3 마스크 패턴(81)은 1 및 제4 콘택 영역(CT1, CT4)을 각각 노출시키는 아일랜드 형태의 개구부들(OP)을 포함할 수 있다. 이어서, 제3 마스크 패턴(81)을 식각베리어로 제1 콘택 영역(CT1) 및 제4 콘택 영역(CT4)을 1층 식각한다. 이를 통해, 제1 콘택 영역(CT1)에 막들(62, 68, 74)이 노출되고, 제4 콘택 영역(CT4)에 막들(65, 71, 77)이 노출된다.
이어서, 도 11a 및 도 11b를 참조하면, 제2 콘택 영역(CT2) 및 제5 콘택 영역(CT5)을 노출시키도록 제3 마스크 패턴(81)을 제2 방향(Ⅱ-Ⅱ')으로 축소시킨다. 이때, 앞서 도 7a를 참조하여 설명한 바와 같이, 제3 마스크 패턴(81)을 등방성 식각하여 개구부들(OP)을 확장시킴으로써, 제2 콘택 영역(CT2) 및 제5 콘택 영역(CT5)을 노출시킬 수 있다. 또한, 셀 영역(CELL)과 콘택 영역들(CT1~CT6) 사이에 더미 영역이 존재할 수 있다.
이어서, 제3 마스크 패턴(81)을 식각 베리어로 제1, 제2, 제4 및 제5 콘택 영역(CT1, CT2, CT4, CT5)을 1층 식각한다. 이를 통해, 제1 콘택 영역(CT1)에 막들(61, 67, 73)이 노출되고, 제2 콘택 영역(CT2)에 막들(62, 68, 74)이 노출되고, 제3 콘택 영역(CT3)에 막들(63, 69, 75)이 노출되고, 제4 콘택 영역(CT4)에 막들(64, 70, 76)이 노출되고, 제5 콘택 영역(CT5)에 막들(65, 71, 77)이 노출되고, 제6 콘택 영역(CT6)에 막들(66, 72, 78)이 노출된다.
전술한 바와 같은 공정에 따르면, 적층물(ST)은 제1 방향(I-I') 및 제2 방향(Ⅱ-Ⅱ')으로 신장되는 계단 형태를 갖게 된다. 여기서, 제1 방향(I-I')으로 신장되는 계단은 2n(2n=6)층의 단차를 갖고, 제2 방향(Ⅱ-Ⅱ')으로 신장되는 계단은 1층의 단차를 갖게 된다. 또한, 셀 영역(C)의 일 측에 막들(61~63, 67~69, 73~75)이 각각 노출되고, 셀 영역(C)의 타 측에 막들(64~66, 70~72, 76~78)이 각각 노출된다.
도 12a 내지 도 12e는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 사시도로, 제1 마스크 패턴을 이용하여 상부 선택 라인을 패터닝하는 실시예에 관한 것이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 12a를 참조하면, 다층으로 적층된 막들(91~133)을 포함하는 적층물(ST)을 형성한다. 여기서, 적층된 막들(91~133)중 최상부 적어도 하나의 막은 상부 선택 라인용 물질막이고, 최하부 적어도 하나의 막은 하부 선택 라인용 물질막이고, 나머지 막들은 워드라인용 물질막일 수 있다. 예를 들어, 최상부 3층의 막들(131~133)이 상부 선택 라인용 물질막일 수 있다.
적층물(ST)은 셀 영역(C) 및 셀 영역(C)의 양측에 위치된 제1 콘택 영역(CT1) 및 제2 콘택 영역(CT2)을 포함한다. 여기서, 제1 콘택 영역(CT1)은 워드라인용 제1 콘택 영역(WL_CT1) 및 상부 선택 라인용 제1 콘택 영역(USL_CT1)을 포함할 수 있다. 여기서, 상부 선택 라인용 제1 콘택 영역(USL_CT1)은 워드라인용 제1 콘택 영역(WL_CT1)과 셀 영역(C)의 사이에 위치될 수 있다. 또한, 제2 콘택 영역(CT2)은 워드라인용 콘택 영역일 수 있다. 예를 들어, 워드라인용 제1 콘택 영역(WL_CT1), 상부 선택 라인용 제1 콘택 영역(USL_CT1), 셀 영역(C) 및 제2 콘택 영역(CT2)이 제1 방향(I-I')을 따라 차례로 배열된다.
도 12b를 참조하면, 적층물(ST)의 셀 영역(C), 상부 선택 라인용 제1 콘택 영역(USL_CT1) 및 제2 콘택 영역(CT2)을 덮고 워드라인용 제1 콘택 영역(WL_CT1)을 노출시키는 제1 마스크 패턴(134)을 형성한다. 여기서, 제1 마스크 패턴(134)은 제1 콘택 영역(CT1)과 셀 영역(C) 간의 단차(S)를 형성하기 위한 것인데, 상부 선택 라인을 패터닝하기 위한 마스크로도 활용할 수 있다. 따라서, 제1 마스크 패턴(134)은 제1 방향(I-I')으로 축소시키면서, 적층물을 n(n=1)층 식각하는 공정을 반복한다. 이를 통해, 상부 선택 라인용 제1 콘택 영역(USL_CT1)에 복수의 단차(S)가 형성되어 막들(41, 42)이 차례로 노출된다. 참고로, 제1 마스크 패턴(134)을 축소시키는 과정에서 제2 콘택 영역(CT2)도 일부 노출되어 패터닝될 수 있다.
도 12c를 참조하면, 제1 마스크 패턴(134)을 제거한 후, 적층물(ST) 상에 제2 마스크 패턴(135)을 형성한다. 제2 마스크 패턴(135)은 적층물(ST)의 셀 영역(C), 단차(S) 및 상부 선택 라인용 제1 콘택 영역(USL_CT1)을 덮도록 형성되며, 제1 및 제2 콘택 영역(CT1, CT2)을 일부 덮도록 제1 및 제2 콘택 영역(CT1, CT2)으로 확장될 수 있다. 예를 들어, 제1 및 제2 콘택 영역(CT1, CT2) 중 적층물(ST)을 계단 형태로 패터닝하고자하는 영역, 즉, 워드라인들의 패드부를 형성하고자하는 영역을 덮도록, 제2 마스크 패턴(135)을 제1 및 제2 콘택 영역(CT1, CT2)까지 확장시킬 수 있다.
이어서, 제2 마스크 패턴(135)을 제1 방향(I-I')으로 축소시키면서, 적층물을 k(k=2n=2)층 식각하는 공정을 반복한다. 이를 통해, 워드라인용 제1 콘택 영역(CT1)에 짝수 층의 막들(20, 22, 24, 26, 28, 30, 32, 34, 36, 38)이 노출되고, 제2 콘택 영역(CT2)에 홀수 층의 막들(21, 23, 25, 27, 29, 31, 33, 35, 37, 39, 41)이 노출된다.
도 12d를 참조하면, 제2 마스크 패턴(135)을 제거한 후, 적층물(ST) 상에 제3 마스크 패턴(136)을 형성한다. 제3 마스크 패턴(136)은 셀 영역(C) 및 상부 선택 라인용 제1 콘택 영역(USL_CT1)을 완전히 덮고, 워드라인용 제1 콘택 영역(WL_CT1) 및 제2 콘택 영역(CT2)을 일부 덮도록 형성된다.
이어서, 제3 마스크 패턴(136)을 제2 방향(Ⅱ-Ⅱ')으로 축소시키면서, 적층물(ST)을 일부 식각한다. 이때, 제2 마스크 패턴(133)의 축소 및 식각의 반복 횟수, 적층물(ST)에 적층된 막들(90~13)의 층수 등에 따라, 적층물(ST)을 식각하는 층수가 결정된다. 본 실시예의 경우, 제3 마스크 패턴(136)을 식각 베리어로 적층물(ST)을 20층 식각한다. 이를 통해, 상부 선택 라인용 제1 콘택 영역(USL_CT1)은 제1 방향(I-I')으로 1층의 단차를 갖는 계단 형태로 패터닝된다. 또한, 워드라인용 제1 콘택 영역(WL_CT1) 및 제2 콘택 영역(CT2)은 제1 방향(I_I')으로 2층의 단차를 갖고 제2 방향(Ⅱ-Ⅱ')으로 20층의 단차를 갖는 계단 형태로 패터닝된다.
도 12e를 참조하면, 상부 선택 라인용 제1 콘택 영역(USL_CT1)에 노출된 막들과 연결된 제1 콘택 플러그들(137), 워드라인용 제1 콘택 영역(WL_CT1)에 노출된 막들과 연결된 제2 콘택 플러그들(138) 및 제2 콘택 영역(CT2)에 노출된 막들과 연결된 제3 콘택 플러그들(139)을 형성한다. 예를 들어, 하부 적층물(ST)의 짝수막들 및 상부 적층물(ST)의 홀수 막들은 워드라인용 제1 콘택 영역(WL_CT1)에서 제2 콘택 플러그들(138)과 연결되고, 하부 적층물(ST)의 홀수막들 및 상부 적층물(ST)의 짝수막들은 제2 콘택 영역(CT2)에서 제3 콘택 플러그들(139)과 연결될 수 있다. 이어서, 제1 내지 제3 콘택 플러그들(137~139)과 각각 연결된 제1 내지 제3 배선들(미도시됨)을 형성할 수 있다.
도 13은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 13을 참조하면, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 메모리 장치(1200)와 컨트롤러(1100)를 포함한다.
메모리 장치(1200)는 텍스트, 그래픽, 소프트웨어 코드 등과 같은 다양한 데이터 형태를 갖는 데이터 정보를 저장하는데 사용된다. 메모리 장치(1200)는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 11b를 참조하여 설명된 제조 방법으로 제조될 수 있다. 메모리 장치(1200)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
컨트롤러(1100)는 호스트 및 메모리 장치(1200)에 연결되며, 호스트로부터의 요청에 응답하여 메모리 장치(1200)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 메모리 장치(1200)의 읽기, 쓰기, 소거, 배경(background) 동작 등을 제어하도록 구성된다.
컨트롤러(1100)는 RAM(Random Access Memory; 1110), CPU(Central Processing Unit; 1120), 호스트 인터페이스(Host Interface; 1130), ECC 회로(Error Correction Code Circuit; 1140), 메모리 인터페이스(Memory Interface; 1150) 등을 포함한다.
여기서, RAM(1110)은 CPU(1120) 의 동작 메모리, 메모리 장치(1200)와 호스트 간의 캐시 메모리, 메모리 장치(1200)와 호스트 간의 버퍼 메모리 등으로 사용될 수 있다. 참고로, RAM(1110)은 SRAM(Static Random Access Memory), ROM(Read Only Memory) 등으로 대체될 수 있다.
CPU(1120)는 컨트롤러(1100)의 전반적인 동작을 제어하도록 구성된다. 예를 들어, CPU(1120)는 RAM(1110)에 저장된 플래시 변환 계층(Flash Translation Layer; FTL)과 같은 펌웨어를 운용하도록 구성된다.
호스트 인터페이스(1130)는 호스트와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 컨트롤러(1100)는 USB(Universal Serial Bus) 프로토콜, MMC(MultiMedia Card) 프로토콜, PCI(Peripheral Component Interconnection)프로토콜, PCI-E(PCI-Express) 프로토콜, ATA(Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI(Small Computer Small Interface) 프로토콜, ESDI(Enhanced Small Disk Interface) 프로토콜, 그리고 IDE(Integrated Drive Electronics) 프로토콜, 프라이빗(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신한다.
ECC 회로(1140)는 오류 정정 코드(ECC)를 이용하여 메모리 장치(1200)로부터 리드된 데이터에 포함된 오류를 검출하고, 정정하도록 구성된다.
메모리 인터페이스(1150)는 메모리 장치(1200)와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 메모리 인터페이스(1150)는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
참고로, 컨트롤러(1100)는 데이터를 임시 저장하기 위한 버퍼 메모리(미도시됨)를 더 포함할 수 있다. 여기서, 버퍼 메모리는 호스트 인터페이스(1130)를 통해 외부로 전달되는 데이터를 임시 저장하거나, 메모리 인터페이스(1150)를 통해 메모리 장치(1200)로부터 전달되는 데이터를 임시로 저장하는데 사용될 수 있다. 또한, 컨트롤러(1100)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM을 더 포함할 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 집적도가 향상되고 제조 수율이 향상된 메모리 장치(1200)를 포함하므로, 메모리 시스템(1000)의 특성 또한 향상시킬 수 있다.
도 14는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 14에 도시된 바와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000')은 메모리 장치(1200')와 컨트롤러(1100)를 포함한다. 또한, 컨트롤러(1100)는 RAM(1110), CPU(1120), 호스트 인터페이스(1130), ECC 회로(1140), 메모리 인터페이스(1150) 등을 포함한다.
메모리 장치(1200')는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 11b를 참조하여 설명된 제조 방법으로 제조될 수 있다. 메모리 장치(1200')의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(1200')는 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 복수의 메모리 칩들은 복수의 그룹들로 분할되며, 복수의 그룹들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(1100)와 통신하도록 구성된다. 또한, 하나의 그룹에 속한 메모리 칩들은 공통 채널을 통해 컨트롤러(1100)와 통신하도록 구성된다. 참고로, 하나의 채널에 하나의 메모리 칩이 연결되도록 메모리 시스템(1000')이 변형되는 것도 가능하다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000')은 집적도가 향상되고 제조 수율이 향상된 메모리 장치(1200')를 포함하므로, 메모리 시스템(1000')의 특성 또한 향상시킬 수 있다. 특히, 메모리 장치(1200')를 멀티-칩 패키지로 구성함으로써, 메모리 시스템(1000')의 데이터 저장 용량을 증가시키고, 구동 속도를 향상시킬 수 있다.
도 15는 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 15에 도시된 바와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 메모리 장치(2100), CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500), 시스템 버스(2600) 등을 포함한다.
메모리 장치(2100)는 유저 인터페이스(2400)를 통해 제공된 데이터, CPU(2200)에 의해 처리된 데이터 등을 저장한다. 또한, 메모리 장치(2100)은 시스템 버스(2600)를 통해 CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500) 등에 전기적으로 연결된다. 예를 들어, 메모리 장치(2100)는 컨트롤러(미도시됨)를 통해 시스템 버스(2600)에 연결되거나, 시스템 버스(2600)에 직접 연결될 수 있다. 메모리 장치(2100)가 시스템 버스(2600)에 직접 연결되는 경우, 컨트롤러의 기능은 CPU(2200), RAM(2300) 등에 의해 수행될 수 있다.
여기서, 메모리 장치(2100)는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 11b를 참조하여 설명된 제조 방법으로 제조될 수 있다. 메모리 장치(2100)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(2100)은 도 14를 참조하여 설명한 바와 같이 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
이와 같은 구성을 갖는 컴퓨팅 시스템(2000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(Portable Multimedia Player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치 등일 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 집적도가 향상되고 제조 수율이 향상된 메모리 장치(2100)를 포함하므로, 컴퓨팅 시스템(2000)의 특성 또한 향상시킬 수 있다.
도 16은 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 16에 도시된 바와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 운영 체제(3200), 어플리케이션(3100), 파일 시스템(3300), 변환 계층(3400) 등을 포함하는 소프트웨어 계층을 포함한다. 또한, 컴퓨팅 시스템(3000)은 메모리 장치(3500) 등의 하드웨어 계층을 포함한다.
운영 체제(3200)는 컴퓨팅 시스템(3000)의 소프트웨어, 하드웨어 자원 등을 관리하기 위한 것으로, 중앙처리장치의 프로그램 실행을 제어할 수 있다. 어플리케이션(3100)은 컴퓨팅 시스템(3000)에서 실시되는 다양한 응용 프로그램으로, 운영 체제(3200)에 의해 실행되는 유틸리티일 수 있다.
파일 시스템(3300)은 컴퓨팅 시스템(3000)에 존재하는 데이터, 파일 등을 관리하기 위한 논리적인 구조를 의미하며, 규칙에 따라 메모리 장치(3500) 등에 저장할 파일 또는 데이터를 조직화한다. 파일 시스템(3300)은 컴퓨팅 시스템(3000)에서 사용되는 운영 체제(3200)에 따라 결정될 수 있다. 예를 들어, 운영 체제(3200)가 마이크로소프트(Microsoft)사의 윈도우즈(Windows) 계열인 경우, 파일 시스템(3300)은 FAT(File Allocation Table), NTFS(NT file system) 등일 수 있다. 또한, 운영 체제(3200)가 유닉스/리눅스(Unix/Linux) 계열인 경우, 파일 시스템(3300)은 EXT(extended file system), UFS(Unix File System), JFS(Journaling File System) 등일 수 있다.
본 도면에서는 운영 체제(3200), 어플리케이션(3100) 및 파일 시스템(3300)을 별도의 블록으로 도시하였으나, 어플리케이션(3100) 및 파일 시스템(3300)은 운영 체제(3200) 내에 포함된 것일 수 있다.
변환 계층(Translation Layer; 3400)은 파일 시스템(3300)으로부터의 요청에 응답하여 메모리 장치(3500)에 적합한 형태로 어드레스를 변환한다. 예를 들어, 변환 계층(3400)은 파일 시스템(3300)이 생성한 로직 어드레스를 메모리 장치(3500)의 피지컬 어드레스로 변환한다. 여기서, 로직 어드레스와 피지컬 어드레스의 맵핑 정보는 어드레스 변환 테이블(address translation table)로 저장될 수 있다. 예를 들어, 변환 계층(3400)은 플래시 변환 계층(Flash Translation Layer; FTL), 유니버설 플래시 스토리지 링크 계층(Universal Flash Storage Link Layer, ULL) 등일 수 있다.
메모리 장치(3500)는 비휘발성 메모리일 수 있으며, 앞서 도 1a 내지 도 11b를 참조하여 설명된 제조 방법으로 제조될 수 있다. 메모리 장치(3500)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
이러한 구성을 갖는 컴퓨팅 시스템(3000)은 상위 레벨 영역에서 수행되는 운영체제 계층과 하위 레벨 영역에서 수행되는 컨트롤러 계층으로 구분될 수 있다. 여기서, 어플리케이션(3100), 운영 체제(3200) 및 파일 시스템(3300)은 운영 체제 계층에 포함되며, 컴퓨팅 시스템(3000)의 동작 메모리에 의해 구동될 수 있다. 또한, 변환 계층(3400)은 운영 체제 계층에 포함되거나, 컨트롤러 계층에 포함될 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 집적도가 향상되고 제조 수율이 향상된 메모리 장치(3500)를 포함하므로, 컴퓨팅 시스템(3000)의 특성 또한 향상시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
C: 셀 영역 CT1: 제1 콘택 영역
CT2: 제2 콘택 영역 WL_CT1: 워드라인용 제1 콘택 영역
USL_CT1: 상부 선택 라인용 제1 콘택 영역

Claims (15)

  1. 셀 영역 및 상기 셀 영역의 양측에 위치된 제1 및 제2 콘택 영역을 포함하고, 복수의 막들이 적층된 적층물을 형성하는 단계;
    상기 적층물의 셀 영역 및 상기 제2 콘택 영역을 덮고 상기 제1 콘택 영역을 노출시키는 제1 마스크 패턴을 형성하는 단계;
    상기 제1 마스크 패턴을 식각 베리어로 상기 적층물을 n층 식각하여, 상기 셀 영역과 상기 제1 콘택 영역의 경계에 n층의 단차를 형성하는 단계, 여기서, n은 1 이상의 자연수임;
    상기 셀 영역 및 상기 단차를 덮고, 상기 제1 및 제2 콘택 영역을 일부 덮도록 확장된 제2 마스크 패턴을 상기 적층물 상에 형성하는 단계; 및
    상기 제2 마스크 패턴을 식각 베리어로 상기 적층물을 k층 식각하는 단계, 여기서, k는 2 이상의 자연수임,
    를 포함하고,
    상기 제1 콘택 영역은,
    워드라인용 제1 콘택 영역 및 상기 워드라인용 제1 콘택 영역과 상기 셀 영역의 사이에 위치된 상부 선택 라인용 제1 콘택 영역을 포함하는 반도체 장치의 제조 방법.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 적층물을 k층 식각하는 단계을 반복 수행하되, 상기 제1 콘택 영역 및 상기 제2 콘택 영역의 노출이 증가되도록 상기 제2 마스크 패턴을 축소시키면서 식각 공정을 반복하는
    반도체 장치의 제조 방법.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항에 있어서,
    축소된 상기 제2 마스크 패턴은 상기 셀 영역 및 상기 단차를 덮는
    반도체 장치의 제조 방법.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항에 있어서,
    상기 n=1이고, 상기 k=2이고, 상기 제1 콘택 영역에 상기 막들 중 홀수 층의 막들이 각각 노출되고 상기 제2 콘택 영역에 상기 막들 중 짝수 층의 막들이 각각 노출되도록, 상기 제2 마스크 패턴의 축소 및 상기 적층물의 k층 식각을 반복 수행하는
    반도체 장치의 제조 방법.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 k=2n인
    반도체 장치의 제조 방법.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1 콘택 영역에 노출된 막들과 연결된 제1 콘택 플러그들을 형성하는 단계; 및
    상기 제2 콘택 영역에 노출된 막들과 연결된 제2 콘택 플러그들을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제6항에 있어서,
    상기 제1 콘택 영역에 상기 제1 콘택 플러그들과 연결된 제1 배선들을 형성하는 단계; 및
    상기 제2 콘택 영역에 상기 제2 콘택 플러그들과 연결된 제2 배선들을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 적층물을 형성하는 단계는,
    교대로 적층된 제1 물질막들 및 제2 물질막들을 형성하고, 각각의 상기 막들은 하나의 제1 물질막 및 하나의 제2 물질막을 포함하는
    반도체 장치의 제조 방법.
  9. 삭제
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1 마스크 패턴은,
    상기 적층물의 상기 상부 선택 라인용 제1 콘택 영역, 상기 셀 영역 및 상기 제2 콘택 영역을 덮고 상기 워드라인용 제1 콘택 영역을 노출시키는
    반도체 장치의 제조 방법.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서,
    상기 제1 마스크 패턴을 식각 베리어로 상기 적층물을 n층 식각하는 단계를 반복 수행하되, 상기 상부 선택 라인용 제1 콘택 영역의 노출이 증가되도록 상기 제1 마스크 패턴을 축소시키면서 식각 공정을 반복하는
    반도체 장치의 제조 방법.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 상부 선택 라인용 제1 콘택 영역에 상기 단차가 형성되는
    반도체 장치의 제조 방법.
  13. 셀 영역 및 상기 셀 영역의 일측에 위치된 제1 내지 제m 콘택 영역 및 상기 셀 영역의 타측에 위치된 제m+1 내지 제2m 콘택 영역을 포함하고, 복수의 막들이 적층된 적층물을 형성하는 단계, 여기서, m은 2 이상의 자연수임;
    상기 적층물의 셀 영역 및 상기 제m+1 내지 제2m 콘택 영역을 덮고 상기 제1 내지 제n 콘택 영역을 노출시키는 제1 마스크 패턴을 형성하는 단계;
    상기 제1 마스크 패턴을 식각 베리어로 상기 적층물을 n층을 식각하여, 상기 셀 영역과 상기 제1 내지 제m 콘택 영역의 경계에 n층의 단차를 형성하는 단계, 상기 n은 1 이상의 자연수임;
    상기 적층물 상의 상기 셀 영역 및 상기 단차를 덮고, 상기 제1 내지 제2m 콘택 영역을 일부 덮도록 확장된 제2 마스크 패턴을 형성하는 단계;
    상기 제2 마스크 패턴을 식각 베리어로 상기 적층물을 2n층 식각하는 공정을 복수회 반복 수행하되, 상기 제1 내지 제m 콘택 영역 및 상기 m+1 내지 제2m 콘택 영역의 노출이 증가되도록 상기 제2 마스크 패턴을 제1 방향으로 축소시키면서 식각 공정을 반복하는 단계;
    상기 적층물의 셀 영역 및 제2 내지 제m 콘택 영역 및 m+2 내지 제2m 콘택 영역을 덮는 제3 마스크 패턴을 형성하는 단계; 및
    상기 제3 마스크 패턴을 식각 베리어로 상기 적층물을 일부 식각하는 공정을 반복 수행하되, 상기 제2 내지 제m 콘택 영역 및 상기 m+2 내지 제2m 콘택 영역이 차례로 노출되도록 상기 제3 마스크 패턴을 상기 제1 방향과 교차된 제2 방향으로 축소시키면서 식각 공정을 반복하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제13항에 있어서,
    상기 n=1이고, 상기 제3 마스크 패턴을 식각 베리어로 상기 적층물을 2m층 식각하는 공정을 반복 수행하는
    반도체 장치의 제조 방법.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제13항에 있어서,
    상기 n은 2 이상이고, 상기 제3 마스크 패턴을 식각 베리어로 상기 적층물을 한층 식각하는 공정을 반복 수행하는
    반도체 장치의 제조 방법.
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