CN111106122A - 一种半导体结构及其制作方法 - Google Patents

Abstract

本发明提供一种半导体结构及其制作方法，该方法形成沿X方向依次划分为第一连接区、存储区及第二连接区的叠层结构于衬底上，然后通过刻蚀使第二连接区的顶面比第一连接区的顶面低至少一个层级，再同步刻蚀叠层结构位于所述第一、第二连接区的部分，形成第一、第二阶梯结构，各级台阶的台面分别暴露出不同的牺牲层或不同的介质层。本发明在存储区两侧形成阶梯结构前，预先使存储区两侧的连接区错开至少一个层级，使最终存储区两侧的阶梯结构的各级台阶的台面分别暴露出不同的层级，从而将存储区一侧原本作为虚拟区域的空间利用起来，不仅可以提升单元面积利用率，还可以实现连接区分区翻倍以降低台阶制造难度，此外，还可以减少使用的掩模版数量。

Description

一种半导体结构及其制作方法

技术领域

本发明属于半导体集成电路领域，涉及一种半导体结构及其制作方法。

背景技术

快闪存储器(Flash Memory，简称闪存)是一种非易失性存储器(Non-VolatileMemory，简称NVM)，也就是说当电源关掉，它所存储的数据不会消失。与之对应，动态随机存取存储器(Dynamic Random Access Memory，简称DRAM)、静态随机存取存储器(StaticRandom Access Memory，简称SRAM)则是易失性存储器(Volatile Memory，VM)，电源关掉，所存储的数据会消失。

闪存依存储单元(Memory Cell)结构的不同区分为NOR Flash及NAND Flash二种，NOR Flash具有较快的读取速度，但写入及擦除则较慢，其容量也远小于NAND Flash，但NORFlash可存取至任何选定的字节。一般IC内之嵌入式闪存(Embedded Flash)均为NORFlash，主要用于存储行动装置及计算机内之启动、应用程序、操作系统和就地执行(eXecute-in-Place，XIP)的代码。NOR Flash存储单元大小比NAND Flash大很多，也由于存储单元的结构，NOR Flash在本质上比NAND Flash可靠。NAND Flash的读取速度稍慢，但写入及擦除则相对较NOR Flash快很多，IC容量可达128GB以上，但它无法存取至特定的字节，而是以小块(Page)方式处理数据。NAND Flash通常被用来作为大量数据存储器，现在市面上GB(Gigabyte)级的U盘(USB Flash Drive)及SSD固态硬盘(Solid State Drive/Disk)均使用NAND Flash。

平面结构的NAND闪存已接近其实际扩展极限，给半导体存储器行业带来严峻挑战。新的3D NAND技术，垂直堆叠了多层数据存储单元，可支持在更小的空间内容纳更高存储容量，进而带来很大的成本节约、能耗降低，以及大幅的性能提升以全面满足众多消费类移动设备和要求最严苛的企业部署的需求。

三维存储器件通常会包括一个或多个片(plane)存储区。在片存储区的两侧通常会设置有对称的用于引出栅极的连接区域。通常，连接区域具有阶梯(Stair-Step，简称SS)形状。片存储区和连接区域通常会分割成多个区块(Block)，形成多个块(block)存储区。而连接区域的台阶又可进一步划分为多个分区，以降低台阶制造难度。

现有的3D NAND技术的台阶分区(Stair Divided Scheme，简称SDS)采用如下方式：各个块存储区仅使用其中一侧的连接区域引出栅极。这样，只有一侧的连接区域及该连接区域中的接触是有用的，进行连线，而另一侧的连接区域是无用的，作为虚拟(dummy)区域，导致单元面积的利用率降低。并且由于区块连接区域的尺寸是一定的，例如4584nm，若连接区域的台阶划分为三分区，则每一分区的尺寸为1528nm，若划分为四分区，则每一分区的尺寸为1146nm，若划分为五分区，则每一分区的尺寸为916nm，若划分为六分区，则每一分区的尺寸为734nm，而现有工艺下，734nm的尺寸勉强足够在台阶上放置接触部，继续增加分区将导致台阶尺寸进一步减小，不利于放置接触部。也就是说目前业界SDS分区方式最多到6分区就达到瓶颈。

因此，如何提供一种新的半导体结构及其制作方法，以提升单元面积利用率，并增加连接区域的台阶分区以降低台阶制造难度，成为本领域技术人员亟待解决的一个重要技术问题。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半导体结构的制作方法，包括以下步骤：

提供一衬底，形成叠层结构于所述衬底上，所述叠层结构包括在Z方向上交替堆叠的介质层与牺牲层，所述叠层结构包括沿X方向依次划分的第一连接区、存储区及第二连接区，其中，所述X方向与所述衬底所在平面平行，所述Z方向与所述衬底所在平面垂直；

刻蚀所述叠层结构位于所述第二连接区的部分，使所述第二连接区的顶面比所述第一连接区的顶面低至少一个层级，其中，一个层级包括一对堆叠的所述介质层及所述牺牲层；

同步刻蚀所述叠层结构位于所述第一连接区及所述第二连接区的部分，形成位于所述第一连接区的第一阶梯结构及位于所述第二连接区的第二阶梯结构，所述第一阶梯结构包含沿所述Z方向设置的多级台阶，所述第二阶梯结构包含沿所述Z方向设置的多级台阶，在自所述叠层结构指向所述衬底的方向上，所述第一阶梯结构的第i级台阶的台面比所述第二阶梯结构的第i级台阶的台面高至少一个所述层级，且自所述第一阶梯结构与所述第二阶梯结构的次底层台阶至顶层台阶，各级台阶均包括至少两个所述层级，各级台阶的台面分别暴露出不同的所述牺牲层或不同的所述介质层。

可选地，还包括形成多层结构于所述叠层结构上方的步骤，所述多层结构位于所述存储区。

可选地，形成所述第一阶梯结构及所述第二阶梯结构包括以下步骤：

S3-1：形成光阻层，所述光阻层覆盖所述存储区并往所述第一连接区及所述第二连接区方向延伸，但未到达所述第一连接区与所述第二连接区的边缘；

S3-2：以所述光阻层为掩膜对所述叠层结构进行刻蚀，形成第一台阶于所述第一连接区域，形成第二台阶于所述第二连接区域，其中，刻蚀深度为N个层级，其中N为大于或等于2的整数；

S3-3：修剪所述光阻层，使所述光阻层往所述存储区回缩预设距离；

S3-4：以回缩后的所述光阻层为掩膜对所述叠层结构进行刻蚀，使所述第一台阶及所述第二台阶下降N个层级，并形成接续所述第一台阶的第三台阶及接续所述第二台阶的第四台阶，所述第三台阶及所述第四台阶均包括N个层级；

S3-5：重复所述步骤S3-3至所述步骤3-4至少一次，使得台阶数目增多。

可选地，重复所述步骤S3-1至所述步骤S3-5至少一次，以自所述存储区指向所述第一连接区方向分为至少两段形成所述第一阶梯结构，以自所述存储区指向所述第二连接区方向分为至少两段形成所述第二阶梯结构，每一段至少包括两级台阶。

可选地，在刻蚀所述叠层结构位于所述第二连接区的部分使所述第二连接区的顶面比所述第一连接区的顶面低至少一个层级的步骤之前，还包括同步刻蚀所述叠层结构位于所述第一连接区及所述第二连接区的部分，形成位于所述第一连接区的第三阶梯结构及位于所述第二连接区的第四阶梯结构的步骤，所述第三阶梯结构及所述第四阶梯结构均包括沿所述Y方向排列的M级台阶，其中，所述Y方向与所述X方向及所述Z方向均垂直，M为大于或等于2的整数，以分别将所述第一连接区及所述第二连接区划分为M个分区，且自所述第三阶梯结构与所述第四阶梯结构的次底层台阶至顶层台阶，各级台阶均包括S个所述层级，S为大于或等于1的整数；所述第一阶梯结构及所述第二阶梯结构均包括沿所述Y方向排列的M个子阶梯结构，每个所述子阶梯结构的台阶数目相同，且对于相邻两个所述子阶梯结构，在自所述叠层结构指向所述衬底的方向上，其中一个所述子阶梯结构的第i级台阶的台面比另一个所述子阶梯结构的第i级台阶的台面低或高S个所述层级，S为大于或等于1的整数。

可选地，自所述第一阶梯结构与所述第二阶梯结构的次底层台阶至顶层台阶，各级台阶包括的层级数目等于2M。

可选地，自所述第三阶梯结构与所述第四阶梯结构的次底层台阶至顶层台阶，各级台阶均包括两个所述层级，在刻蚀所述叠层结构位于所述第二连接区的部分使所述第二连接区的顶面比所述第一连接区的顶面低至少一个层级的步骤中，刻蚀所述叠层结构位于所述第二连接区的部分，使所述第二连接区的顶面比所述第一连接区的顶面低一个层级。

可选地，自所述第三阶梯结构与所述第四阶梯结构的次底层台阶至顶层台阶，各级台阶均包括一个所述层级，在刻蚀所述叠层结构位于所述第二连接区的部分使所述第二连接区的顶面比所述第一连接区的顶面低至少一个层级的步骤中，刻蚀所述叠层结构位于所述第二连接区的部分，使所述第二连接区的顶面比所述第一连接区的顶面低M个所述层级。

可选地，在形成所述第一阶梯结构及所述第二阶梯结构之后，还包括去除所述牺牲层，并采用栅极导电层填充所述牺牲层原本所在区域的步骤。

可选地，所述半导体结构包括三维存储器。

本发明还提供一种半导体结构，包括：

衬底；

叠层结构，位于所述衬底上，所述叠层结构包括在Z方向上交替堆叠的介质层与栅极导电层，所述叠层结构包括沿X方向依次划分的第一连接区、存储区及第二连接区，其中，所述X方向与所述衬底所在平面平行，所述Z方向与所述衬底所在平面垂直；所述第一连接区的叠层结构形成有第一阶梯结构，所述第一阶梯结构包含沿所述Z方向设置的多级台阶；

所述第二连接区的叠层结构形成有第二阶梯结构，所述第二阶梯结构包含沿所述Z方向设置的多级台阶；

其中，在自所述叠层结构指向所述衬底的方向上，所述第一阶梯结构的第i级台阶的台面比所述第二阶梯结构的第i级台阶的台面高至少一个层级，一个所述层级包括一对堆叠的所述介质层及所述栅极导电层，且自所述第一阶梯结构与所述第二阶梯结构的次底层台阶至顶层台阶，各级台阶均包括至少两个所述层级，各级台阶的台面分别暴露出不同的所述栅极导电层或不同的所述介质层。

可选地，所述第一阶梯结构及所述第二阶梯结构均包括沿Y方向排列的M个子阶梯结构，其中，所述Y方向与所述X方向及所述Z方向均垂直，M为大于或等于2的整数，以分别将所述第一连接区及所述第二连接区划分为M个分区，每个所述子阶梯结构的台阶数目相同，且对于相邻两个所述子阶梯结构，在自所述叠层结构指向所述衬底的方向上，其中一个所述子阶梯结构的第i级台阶的台面比另一个所述子阶梯结构的第i级台阶的台面低或高S个所述层级，S为大于或等于1的整数。

可选地，自所述第一阶梯结构与所述第二阶梯结构的次底层台阶至顶层台阶，各级台阶包括的层级数目等于2M。

可选地，S＝2，在自所述叠层结构指向所述衬底的方向上，所述第一阶梯结构的第i级台阶的台面比所述第二阶梯结构的第i级台阶的台面高一个所述层级。

可选地，S＝1，在自所述叠层结构指向所述衬底的方向上，所述第一阶梯结构的第i级台阶的台面比所述第二阶梯结构的第i级台阶的台面高M个所述层级。

可选地，所述半导体结构包括三维存储器。

如上所述，本发明的半导体结构及其制作方法在存储区两侧形成阶梯结构前，使存储区两侧的连接区预先错开至少一个层级，并在形成阶梯结构时，根据分区数目决定各级台阶包含的层级数目，使得到的存储区两侧的阶梯结构的各级台阶的台面分别暴露出不同的层级，从而将存储区一侧原本作为虚拟区域的空间利用起来，不仅可以提升单元面积利用率，还可以实现连接区域分区翻倍以降低台阶制造难度，此外，还可以减少使用的掩模版数量，降低生产成本。

附图说明

图1显示为本发明的半导体结构的制作方法的工艺流程图。

图2显示为本发明的半导体结构的制作方法形成叠层结构于所述衬底上的示意图。

图3显示为本发明的半导体结构的制作方法刻蚀所述叠层结构位于所述第二连接区的部分，使所述第二连接区的顶面比所述第一连接区的顶面低至少一个层级的示意图。

图4显示为本发明的半导体结构的制作方法同步刻蚀所述叠层结构位于所述第一连接区及所述第二连接区的部分，形成位于所述第一连接区的第一阶梯结构及位于所述第二连接区的第二阶梯结构的示意图。

图5显示为本发明的半导体结构的制作方法形成光阻层的示意图。

图6显示为本发明的半导体结构的制作方法以所述光阻层为掩膜对所述叠层结构进行刻蚀，形成第一台阶于所述第一连接区域，形成第二台阶于所述第二连接区域的示意图。

图7显示为本发明的半导体结构的制作方法修剪所述光阻层，使所述光阻层往所述存储区回缩预设距离的示意图。

图8显示为本发明的半导体结构的制作方法以回缩后的所述光阻层为掩膜对所述叠层结构进行刻蚀，使所述第一台阶及所述第二台阶下降N个层级，并形成接续所述第一台阶的第三台阶及接续所述第二台阶的第四台阶的示意图。

图9显示为本发明的半导体结构的制作方法修剪所述光阻层，使所述光阻层往所述存储区再次回缩预设距离的示意图。

图10显示为本发明的半导体结构的制作方法以回缩后的所述光阻层为掩膜对所述叠层结构进行刻蚀，使所述第一、第二、第三、第四台阶下降N个层级，并形成接续所述第三台阶的第五台阶及接续所述第五台阶的第六台阶的示意图。

图11显示为本发明的半导体结构的制作方法去除所述牺牲层，并采用栅极导电层填充所述牺牲层原本所在区域的示意图。

图12显示为本发明的半导体结构的制作方法形成第一阶梯结构的第一段及第二阶梯结构的第一段的示意图。

图13显示为本发明的半导体结构的制作方法形成另一光阻层的示意图。

图14显示为本发明的半导体结构的制作方法以所述光阻层为掩膜对所述叠层结构进行刻蚀，形成第一、第二阶梯结构第二段的一台阶的示意图。

图15显示为本发明的半导体结构的制作方法修剪所述光阻层，使所述光阻层往所述存储区回缩预设距离的示意图。

图16显示为本发明的半导体结构的制作方法以回缩后的所述光阻层为掩膜对所述叠层结构进行刻蚀，使所述第一、第二阶梯结构第二段的一台阶下降N个层级，并形成接续下降台阶的上一级台阶的示意图。

图17显示为本发明的半导体结构的制作方法中，自所述第三阶梯结构的次底层台阶至顶层台阶，各级台阶均包括两个所述层级的示意图。

图18显示为本发明的半导体结构的制作方法中，自所述第一阶梯结构的次底层台阶至顶层台阶，各级台阶包括的层级数目等于6的示意图。

图19显示为本发明的半导体结构的制作方法中，相邻所述子阶梯结构错开两个所述层级，所述第一阶梯结构与所述第二阶梯结构错开一个所述层级的示意图。

图20显示为本发明的半导体结构的制作方法中，自所述第三阶梯结构的次底层台阶至顶层台阶，各级台阶均包括一个所述层级的示意图。

图21显示为本发明的半导体结构的制作方法中，自所述第一阶梯结构的次底层台阶至顶层台阶，各级台阶包括的层级数目等于6的示意图。

图22显示为本发明的半导体结构的制作方法中，相邻所述子阶梯结构错开一个所述层级，所述第一阶梯结构与所述第二阶梯结构错开M个所述层级的示意图。

元件标号说明

S1～S3 步骤

X、Y、Z 方向

200 叠层结构

201a、202a、203a、204a、205a、206a、207a、208a 牺牲层

200a 第一连接区

200b 存储区

200c 第二连接区

300 多层结构

400 光阻层

A1 第一台阶

A2 第二台阶

A3 第三台阶

A4 第四台阶

A5 第五台阶

A6 第六台阶

I 第一阶梯结构第一段区域

II 第一阶梯结构第二段区域

III 第二阶梯结构第一段区域

IV 第二阶梯结构第二段区域

500 光阻层

601、602、603、604、605、606、607、608 栅极导电层

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图1至图22。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

实施例一

本实施例中提供一种半导体结构的制作方法，请参阅图1，显示为该方法的工艺流程图，包括以下步骤：

提供一衬底，形成叠层结构于所述衬底上，所述叠层结构包括在Z方向上交替堆叠的介质层与牺牲层，所述叠层结构包括沿X方向依次划分的第一连接区、存储区及第二连接区，其中，所述X方向与所述衬底所在平面平行，所述Z方向与所述衬底所在平面垂直；

刻蚀所述叠层结构位于所述第二连接区的部分，使所述第二连接区的顶面比所述第一连接区的顶面低至少一个层级，其中，一个层级包括一对堆叠的所述介质层及所述牺牲层；

同步刻蚀所述叠层结构位于所述第一连接区及所述第二连接区的部分，形成位于所述第一连接区的第一阶梯结构及位于所述第二连接区的第二阶梯结构，所述第一阶梯结构包含沿所述Z方向设置的多级台阶，所述第二阶梯结构包含沿所述Z方向设置的多级台阶，在自所述叠层结构指向所述衬底的方向上，所述第一阶梯结构的第i级台阶的台面比所述第二阶梯结构的第i级台阶的台面高至少一个所述层级，且自所述第一阶梯结构与所述第二阶梯结构的次底层台阶至顶层台阶，各级台阶均包括至少两个所述层级，各级台阶的台面分别暴露出不同的所述牺牲层或不同的所述介质层。

首先请参阅图2，执行步骤S1：提供一衬底100，形成叠层结构200于所述衬底100上，所述叠层结构200包括在Z方向上交替堆叠的介质层与牺牲层，所述叠层结构包括沿X方向依次划分的第一连接区200a、存储区200b及第二连接区200c，其中，所述X方向与所述衬底100所在平面平行，所述Z方向与所述衬底100所在平面垂直。

作为示例，作为示例，所述衬底100包括但不限于Si、Ge、SiGe、SiC、III-V族化合物、绝缘体上硅(SOI)等半导体衬底。图2仅为示例，所述衬底100与所述叠层结构200之间还可以设有其它层结构，此处不应过分限制本发明的保护范围。

作为示例，采用化学气相沉积法、物理气相沉积法、原子层沉积法等方法在所述衬底100上交替沉积所述介质层与所述牺牲层，例如为8层级、16层级、32层级、64层级、96层级、128层级、136层级等，其中，一个层级包括一对堆叠的所述介质层及所述牺牲层。本实施例中，交替堆叠形成8个层级(tier)，包括自下而上依次包括介质层201a、牺牲层201b、介质层202a、牺牲层202b、介质层203a、牺牲层203b、介质层204a、牺牲层204b、介质层205a、牺牲层205b、介质层206a、牺牲层206b、介质层207a、牺牲层207b、介质层208a、牺牲层208b。

作为示例，还包括形成多层结构300于所述叠层结构200上方的步骤，所述多层结构300位于所述存储区200b，其组成可根据需要进行设置，此处不应过分限制本发明的保护范围。

然后请参阅图3，执行步骤S2：刻蚀所述叠层结构200位于所述第二连接区200c中的部分，使所述第二连接区200c的顶面比所述第一连接区200a的顶面低至少一个层级，其中，一个层级包括一对堆叠的所述介质层及所述牺牲层。

本实施例中，所述第二连接区200c的顶面比所述第一连接区200a的顶面低一个层级。在其它实施例中，也可以基于连接区中分区的设置，将所述第二连接区200c的顶面设置为比所述第一连接区200a的顶面低两个层级，此处不应过分限制本发明的保护范围。

再请参阅图4，执行步骤S3：同步刻蚀所述叠层结构200位于所述第一连接区200a及所述第二连接区200c的部分，形成位于所述第一连接区200a的第一阶梯结构及位于所述第二连接区200c的第二阶梯结构，所述第一阶梯结构包含沿所述Z方向设置的多级台阶，所述第二阶梯结构包含沿所述Z方向设置的多级台阶，在自所述叠层结构200指向所述衬底100的方向上，所述第一阶梯结构的第i级台阶的台面比所述第二阶梯结构的第i级台阶的台面高至少一个所述层级，i为大于0的整数，且自所述第一阶梯结构与所述第二阶梯结构的次底层台阶至顶层台阶，各级台阶均包括至少两个所述层级，各级台阶的台面分别暴露出不同的所述牺牲层或不同的所述介质层。

作为示例，所述第一阶梯结构在所述存储区200b指向所述第一连接区200a方向上逐步降低，所述第二阶梯结构在所述存储区200b指向所述第二连接区200c方向上逐步降低。

本实施例中，所述第一阶梯结构包括四级台阶，每级台阶包括两个所述层级，各级台阶的台面分别暴露出所述介质层202b、所述介质层204b、所述介质层206b、所述介质层208b，所述第二阶梯结构包括四级台阶，其中，最底层台阶包括一个层级，次底层台阶至顶层台阶，每级台阶包括两个所述层级，各级台阶的台面分别暴露出所述介质层201b、所述介质层203b、所述介质层205b、所述介质层207b。可见，所述第一阶梯结构与所述第二阶梯结构各级台阶的台面分别暴露出不同的所述介质层，且涵盖了所述叠层结构200中所有层级的介质层。

在另一实施例中，所述第一阶梯结构与所述第二阶梯结构各级台阶的台面也可以分别暴露出不同的所述牺牲层，此处不应过分限制本发明的保护范围。

作为示例，所述步骤S3包括以下分步骤：

如图5所示，执行步骤S3-1：采用以掩膜版光刻形成光阻层400，所述光阻层400覆盖所述存储区200b并往所述第一连接区200a及所述第二连接区200c方向延伸，但未到达所述第一连接区200a与所述第二连接区200c的边缘；

如图6所示，S3-2：以所述光阻层400为掩膜对所述叠层结构200进行刻蚀(Etch)，形成第一台阶A1于所述第一连接区域200a，形成第二台阶A2于所述第二连接区域200c，其中，刻蚀深度为N个层级，其中N为大于或等于2的整数。本实施例中，N＝2，即一次刻蚀两个层级。

如图7所示，执行步骤S3-3：修剪(Trim)所述光阻层400，使所述光阻层400往所述存储区200b回缩预设距离。具体的，所述预设距离基于要形成的台阶的宽度决定。

如图8所示，执行步骤S3-4：以回缩后的所述光阻层400为掩膜对所述叠层结构200进行刻蚀，使所述第一台阶A1及所述第二台阶A2下降N个层级，并形成接续所述第一台阶A1的第三台阶A3及接续所述第二台阶A2的第四台阶A4，所述第三台阶A3及所述第四台阶A4均包括N个层级。

如图9至图10所示，执行步骤S3-5：重复所述步骤S3-3至所述步骤3-4至少一次，使得台阶数目增多。本实施例中，重复所述步骤S3-3至所述步骤3-4一次，使所述第一、第二、第三、第四台阶下降N个层级，并形成接续所述第三台阶A3的第五台阶A5及接续所述第五台阶A5的第六台阶A6。

最后请参阅图11，去除所述牺牲层，并采用栅极导电层601、602、603、604、605、606、607、608填充所述牺牲层原本所在区域。

作为示例，先在由所述介质层与所述牺牲层所构成的叠层结构中刻蚀得到栅线分隔槽(未图示)，利用所述栅线分隔槽作为蚀刻剂的入口，将所述牺牲层蚀刻去除，然后通过所述栅线分隔槽填充所述介质层之间的空间，得到所述栅极导电层，接着重新打开所述栅线分隔槽，并在所述栅线分隔槽中填充分隔材料以得到栅线分隔结构。

至此，制作得到所述半导体结构，所述半导体结构包括但不限于三维存储器。本实施例的半导体结构的制作方法在存储区两侧形成阶梯结构前，使存储区两侧的连接区预先错开至少一个层级，使得到的存储区两侧的阶梯结构的各级台阶的台面分别暴露出不同的层级，从而将存储区一侧原本作为虚拟区域的空间利用起来，不仅可以提升单元面积利用率，还可以实现连接区域分区翻倍以降低台阶制造难度。

实施例二

本实施例与实施例一采用基本相同的技术方案，不同之处在于，实施例一图中所述叠层结构200中的层级数目较少，只有八个层级，只需要一次掩膜版光刻形成所述光阻层400，并经过三次刻蚀叠层结构两次光阻层回缩(E3T2)，即可得到具有八级台阶(第一、第二阶梯结构中的总台阶数目)的阶梯结构。而台阶数目越多，工艺难度越大。而本实施例针对所述叠层结构200包含较多层级的情形进行示例，分段形成所述第一阶梯结构及所述第二阶梯结构。例如，重复实施例一所述步骤S3-1至所述步骤S3-5至少一次，以自所述存储区200b指向所述第一连接区200a方向分为至少两段形成所述第一阶梯结构，以自所述存储区200b指向所述第二连接区200c方向分为至少两段形成所述第二阶梯结构，每一段至少包括两级台阶。

作为示例，请参阅图12至图16，所述叠层结构200包括14个层级，本实施例中分别分为两段形成所述第一阶梯结构及所述第二阶梯结构，且第一段形成的台阶数目比第二段形成的台阶数目多，因为前序阶段相对于衬底空间落差更小，工艺难度也相对较小，因此可以在前序阶段制作更多的台阶。

需要指出的是，所述叠层结构200中层级的数目通常为8的倍数，此处所述叠层结构200包括14个层级(非8的倍数)仅为示例，目的是示例第一段形成的台阶数目比第二段形成的台阶数目多，此处不应过分限制本发明的保护范围。

具体的，如图12所示，基于与实施例一基本相同的方法形成第一阶梯结构的第一段及第二阶梯结构的第一段，得到八级台阶，其中，图12中示出了第一阶梯结构第一段区域I、第一阶梯结构第二段区域II、第二阶梯结构第一段区域III及第二阶梯结构第二段区域IV，可见，第一阶梯结构的第一段及第二阶梯结构的第一段分别包含4级台阶，共8级台阶。

如图13所示，再次执行步骤S3-1：采用另一掩膜版光刻形成另一光阻层500，所述光阻层500覆盖所述存储区200b、所述第一阶梯结构第一段区域I及所述第二阶梯结构第一段区域III，并进一步往所述第一连接区200a及所述第二连接区200c方向延伸，但未到达所述第一连接区200a与所述第二连接区200c的边缘。

如图14所示，再次执行步骤S3-2：以所述光阻层500为掩膜对所述叠层结构200进行刻蚀(Etch)，形成第一、第二阶梯结构第二段的一台阶。

如图15所示，再次执行步骤S3-3：修剪(Trim)所述光阻层500，使所述光阻层500往所述存储区200b回缩预设距离。

如图16所示，再次执行步骤S3-4：以回缩后的所述光阻层500为掩膜对所述叠层结构200进行刻蚀，使所述第一、第二阶梯结构第二段的一台阶下降N个层级，并形成接续下降台阶的上一级台阶。可见，第一阶梯结构的第二段及第二阶梯结构的第二段分别包含3级台阶，共6级台阶。

至此，加上第一段的8级台阶，在所述存储区两侧共制作得到14级台阶，各级台阶的台面分别暴露出不同的所述介质层，且涵盖了所述叠层结构200中所有层级的介质层。

对于所述叠层结构200包括更多层级的情形，也可以通过更多分段来形成所述第一阶梯结构与所述第二阶梯结构，以降低工艺难度，每一分段对应一个新的掩膜版。

实施例三

本实施例与实施例一采用基本相同的技术方案，不同之处在于，本实施例中进一步将所述第一连接区与所述第二连接区分为多个分区。

具体的，因为台阶数目越多，工艺难度越大。为了降低工艺难度，当所需栅极层(对应牺牲层)数目较多时，可以将块连接区分为几部分，每部分分别错位暴露出各层介质层或牺牲层，例如当牺牲层数目为32层时，若将块连接区分为四部分，第一部分分别暴露出第1、5、9、13、17、21、25、29层介质层，第二部分别暴露出第2、6、10、14、18、22、26、30层介质层，第三部分分别暴露出第3、7、11、15、19、23、27、31层介质层，第四部分分别暴露出第4、8、12、16、20、24、28、32层介质层，这样每一部分均只有八级台阶，绝大部分台阶均包括四个层级。相对于直接形成连续的32层台阶的方案，工艺更为简单。

作为示例，于所述步骤S2之前，还包括同步刻蚀所述叠层结构200位于所述第一连接区200a及所述第二连接区200c的部分，形成位于所述第一连接区200a的第三阶梯结构及位于所述第二连接区的第四阶梯结构的步骤，所述第三阶梯结构及所述第四阶梯结构均包括沿所述Y方向排列的M级台阶，其中，所述Y方向与所述X方向及所述Z方向均垂直，M为大于或等于2的整数，以分别将所述第一连接区及所述第二连接区划分为M个分区，且自所述第三阶梯结构与所述第四阶梯结构的次底层台阶至顶层台阶，各级台阶均包括S个所述层级，S为大于或等于1的整数，相应的，在所述步骤S3中形成的所述第一阶梯结构及所述第二阶梯结构均包括沿所述Y方向排列的M个子阶梯结构，每个所述子阶梯结构的台阶数目相同，且对于相邻两个所述子阶梯结构，在自所述叠层结构指向所述衬底的方向上，其中一个所述子阶梯结构的第i级台阶的台面比另一个所述子阶梯结构的第i级台阶的台面低或高S个所述层级，即相邻所述子阶梯结构错开S个所述层级，其中，i为大于0的整数。并且自所述第一阶梯结构与所述第二阶梯结构的次底层台阶至顶层台阶，各级台阶包括的层级数目等于2M。

如图17所示，本实施例中，所述第三阶梯结构包括沿所述Y方向排列的3级台阶，以将所述第一连接区200a划分为3个分区，所述第四阶梯结构类似，从而所述第一连接区200a及所述第二连接区200c中一共包括6个分区。

如图18所示，自所述第一阶梯结构的次底层台阶至顶层台阶，各级台阶包括的层级数目等于6，所述第二阶梯结构类似。

请回头参见图17，本实施例中，自所述第三阶梯结构与所述第四阶梯结构的次底层台阶至顶层台阶，各级台阶均包括两个所述层级，因此，所述第一阶梯结构沿所述Y方向排列的3个子阶梯结构中，相邻所述子阶梯结构将错开两个所述层级，所述第二阶梯结构沿所述Y方向排列的3个子阶梯结构中，相邻所述子阶梯结构将错开两个所述层级。

需要指出的是，本实施例中的所述步骤S2刻蚀所述叠层结构位于所述第二连接区的部分时，使所述第二连接区200c的顶面比所述第一连接区200a的顶面低一个层级，从而可以达到如图19所示的台阶平面分布图，也就是相邻所述子阶梯结构错开两个所述层级，所述第一阶梯结构与所述第二阶梯结构错开一个所述层级，从而各个台阶分别暴露不同的层级。

本实施例的半导体结构的制作方法可以扩展连接区域的有效分区数量，并减少掩膜版的使用，以包含136个层级的叠层结构为例，工艺对比可参见如下表格：

表1：原有工艺与本发明工艺对照表

其中，E1代表本发明步骤S2的刻蚀步骤，SDS代表台阶分区，SS代表阶梯台阶，NA代表不实施，可见：

(1)原有工艺中，仅利用一侧连接区域，有效分区SDS为4，为了暴露出136个层级，每个分区的阶梯结构包含34个台阶，为了降低工艺难度，分为五段工艺形成，在第一段工艺SS3(其中3是相对前序两道工艺E1与SDS而言)中，刻蚀9次回缩8次(T8E9)，形成9级台阶，在第二段工艺SS4中，刻蚀8次回缩7次(T7E8)，形成8级台阶，在第三段工艺SS5中，刻蚀7次回缩6次(T6E7)，形成7级台阶，在第四段工艺SS6中，刻蚀6次回缩5次(T5E6)，形成6级台阶，在第五段工艺SS7中，刻蚀4次回缩3次(T3E4)，形成4级台阶，一共形成9+8+7+6+4＝34级台阶，用到5张掩膜版。

(2)在本发明工艺中，两侧连接区域均利用起来，有效分区SDS为8，为了暴露出136个层级，每个分区的阶梯结构包含17个台阶，为了降低工艺难度，分为三段工艺形成，在第一段工艺SS3中，刻蚀7次回缩6次(T6E7)，形成7级台阶，在第二段工艺SS4中，刻蚀6次回缩5次(T5E6)，形成6级台阶，在第三段工艺SS5中，刻蚀4次回缩3次(T3E4)，形成4级台阶，一共形成7+6+4＝17级台阶，其中，在执行E1工艺使存储区两侧的连接区预先错开至少一个层级时用到1张掩膜版，形成阶梯结构用到3张掩膜版，一共四张掩膜版。相对于现有工艺减少了一张掩膜版。

本实施例的半导体结构的制作方法，在存储区两侧形成阶梯结构前，使存储区两侧的连接区预先错开至少一个层级，并在形成阶梯结构时，根据分区数目决定各级台阶包含的层级数目，使得到的存储区两侧的阶梯结构的各级台阶的台面分别暴露出不同的层级，从而将存储区一侧原本作为虚拟区域的空间利用起来，不仅可以提升单元面积利用率，还可以实现连接区域分区翻倍以降低台阶制造难度，此外，还可以减少使用的掩模版数量，降低生产成本。

实施例四

本实施例与实施例三采用基本相同的技术方案，不同之处在于，如图17所示，实施例三中，自所述第三阶梯结构与所述第四阶梯结构的次底层台阶至顶层台阶，各级台阶均包括两个所述层级，而本实施例中，自所述第三阶梯结构与所述第四阶梯结构的次底层台阶至顶层台阶，各级台阶均包括一个所述层级。

如图20所示，由于本实施例中，用于分区的所述第三阶梯结构与所述第四阶梯结构的次底层台阶至顶层台阶，各级台阶均包括一个所述层级，因此，所述第一阶梯结构沿所述Y方向排列的3个子阶梯结构中，相邻所述子阶梯结构将错开一个所述层级，所述第二阶梯结构沿所述Y方向排列的3个子阶梯结构中，相邻所述子阶梯结构将错开一个所述层级。

如图21所示，由于本实施例中分区总数也为6，因此，自所述第一阶梯结构的次底层台阶至顶层台阶，各级台阶包括的层级数目也等于6，所述第二阶梯结构类似。

若如实施例三一样，在所述步骤S2中刻蚀所述叠层结构位于所述第二连接区的部分使所述第二连接区的顶面比所述第一连接区的顶面低一个所述层级，则将有许多台阶暴露出重复的层级，无法达到有效分区。

因此，本实施例中，在所述步骤S2中刻蚀所述叠层结构位于所述第二连接区的部分使所述第二连接区的顶面比所述第一连接区的顶面低两个所述层级，从而可以达到如图22所示的台阶平面分布图，也就是相邻所述子阶梯结构错开一个所述层级，所述第一阶梯结构与所述第二阶梯结构错开两个所述层级，从而各个台阶分别暴露不同的层级。

实施例五

本实施例中提供一种半导体结构，请参阅图11，该半导体结构包括衬底100、叠层结构200，其中，所述叠层结构200位于所述衬底100上，所述叠层结构200包括在Z方向上交替堆叠的介质层与栅极导电层，所述叠层结构包括沿X方向依次划分的第一连接区200a、存储区200b及第二连接区200c，其中，所述X方向与所述衬底100所在平面平行，所述Z方向与所述衬底100所在平面垂直；所述第一连接区200a的叠层结构形成有第一阶梯结构，所述第一阶梯结构包含沿所述Z方向设置的多级台阶，且在所述存储区200b指向所述第一连接区200a方向上，台阶依次降低；所述第二连接区200c的叠层结构形成有第二阶梯结构，所述第二阶梯结构包含沿所述Z方向设置的多级台阶，且在所述存储区200b指向所述第二连接区200c的方向上，台阶依次降低，其中，在自所述叠层结构指向所述衬底的方向上，所述第一阶梯结构的第i级台阶的台面比所述第二阶梯结构的第i级台阶的台面高至少一个层级，一个所述层级包括一对堆叠的所述介质层及所述栅极导电层，且自所述第一阶梯结构与所述第二阶梯结构的次底层台阶至顶层台阶，各级台阶均包括至少两个所述层级，各级台阶的台面分别暴露出不同的所述栅极导电层或不同的所述介质层。

本实施例中，所述叠层结构200包括8个层级，分别包括栅极导电层601、介质层201a、栅极导电层602、介质层202a、栅极导电层603、介质层203a、栅极导电层604、介质层204a、栅极导电层605、介质层205a、栅极导电层606、介质层206a、栅极导电层607、介质层207a、栅极导电层608、介质层208a、。在其它实施例中，所述叠层结构200中的层级数目也可以其它数目，例如8的其它倍数等，此处不应过分限制本发明的保护范围。

作为示例，所述第一阶梯结构及所述第二阶梯结构均包括沿Y方向排列的M个子阶梯结构，其中，所述Y方向与所述X方向及所述Z方向均垂直，M为大于或等于2的整数，以分别将所述第一连接区及所述第二连接区划分为M个分区，每个所述子阶梯结构的台阶数目相同，且对于相邻两个所述子阶梯结构，在自所述叠层结构指向所述衬底的方向上，其中一个所述子阶梯结构的第i级台阶的台面比另一个所述子阶梯结构的第i级台阶的台面低或高S个所述层级，S为大于或等于1的整数。

作为示例，自所述第一阶梯结构与所述第二阶梯结构的次底层台阶至顶层台阶，各级台阶包括的层级数目等于2M。

作为示例，S＝2，在自所述叠层结构指向所述衬底的方向上，所述第一阶梯结构的第i级台阶的台面比所述第二阶梯结构的第i级台阶的台面高一个所述层级。

作为示例，S＝1，在自所述叠层结构指向所述衬底的方向上，所述第一阶梯结构的第i级台阶的台面比所述第二阶梯结构的第i级台阶的台面高M个所述层级。

作为示例，所述半导体结构包括三维存储器。

本实施例的半导体结构中，存储区两侧的阶梯结构的各级台阶的台面分别暴露出不同的层级，从而将存储区一侧原本作为虚拟区域的空间利用起来，不仅可以提升单元面积利用率，还可以实现连接区域分区翻倍。

综上所述，本发明的半导体结构及其制作方法在存储区两侧形成阶梯结构前，使存储区两侧的连接区预先错开至少一个层级，并在形成阶梯结构时，根据分区数目决定各级台阶包含的层级数目，使得到的存储区两侧的阶梯结构的各级台阶的台面分别暴露出不同的层级，从而将存储区一侧原本作为虚拟区域的空间利用起来，不仅可以提升单元面积利用率，还可以实现连接区域分区翻倍以降低台阶制造难度，此外，还可以减少使用的掩模版数量，降低生产成本。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (16)

1.一种半导体结构的制作方法，其特征在于，包括以下步骤：

提供一衬底，形成叠层结构于所述衬底上，所述叠层结构包括在Z方向上交替堆叠的介质层与牺牲层，所述叠层结构包括沿X方向依次划分的第一连接区、存储区及第二连接区，其中，所述X方向与所述衬底所在平面平行，所述Z方向与所述衬底所在平面垂直；

刻蚀所述叠层结构位于所述第二连接区的部分，使所述第二连接区的顶面比所述第一连接区的顶面低至少一个层级，其中，一个层级包括一对堆叠的所述介质层及所述牺牲层；

同步刻蚀所述叠层结构位于所述第一连接区及所述第二连接区的部分，形成位于所述第一连接区的第一阶梯结构及位于所述第二连接区的第二阶梯结构，所述第一阶梯结构包含沿所述Z方向设置的多级台阶，所述第二阶梯结构包含沿所述Z方向设置的多级台阶，在自所述叠层结构指向所述衬底的方向上，所述第一阶梯结构的第i级台阶的台面比所述第二阶梯结构的第i级台阶的台面高至少一个所述层级，且自所述第一阶梯结构与所述第二阶梯结构的次底层台阶至顶层台阶，各级台阶均包括至少两个所述层级，各级台阶的台面分别暴露出不同的所述牺牲层或不同的所述介质层。

2.根据权利要求1所述的半导体结构的制作方法，其特征在于：还包括形成多层结构于所述叠层结构上方的步骤，所述多层结构位于所述存储区。

3.根据权利要求1所述的半导体结构的制作方法，其特征在于，形成所述第一阶梯结构及所述第二阶梯结构包括以下步骤：

S3-1：形成光阻层，所述光阻层覆盖所述存储区并往所述第一连接区及所述第二连接区方向延伸，但未到达所述第一连接区与所述第二连接区的边缘；

S3-2：以所述光阻层为掩膜对所述叠层结构进行刻蚀，形成第一台阶于所述第一连接区域，形成第二台阶于所述第二连接区域，其中，刻蚀深度为N个层级，其中N为大于或等于2的整数；

S3-3：修剪所述光阻层，使所述光阻层往所述存储区回缩预设距离；

S3-4：以回缩后的所述光阻层为掩膜对所述叠层结构进行刻蚀，使所述第一台阶及所述第二台阶下降N个层级，并形成接续所述第一台阶的第三台阶及接续所述第二台阶的第四台阶，所述第三台阶及所述第四台阶均包括N个层级；

S3-5：重复所述步骤S3-3至所述步骤3-4至少一次，使得台阶数目增多。

4.根据权利要求3所述的半导体结构的制作方法，其特征在于：重复所述步骤S3-1至所述步骤S3-5至少一次，以自所述存储区指向所述第一连接区方向分为至少两段形成所述第一阶梯结构，以自所述存储区指向所述第二连接区方向分为至少两段形成所述第二阶梯结构，每一段至少包括两级台阶。

5.根据权利要求1所述的半导体结构的制作方法，其特征在于：在刻蚀所述叠层结构位于所述第二连接区的部分使所述第二连接区的顶面比所述第一连接区的顶面低至少一个层级的步骤之前，还包括同步刻蚀所述叠层结构位于所述第一连接区及所述第二连接区的部分，形成位于所述第一连接区的第三阶梯结构及位于所述第二连接区的第四阶梯结构的步骤，所述第三阶梯结构及所述第四阶梯结构均包括沿所述Y方向排列的M级台阶，其中，所述Y方向与所述X方向及所述Z方向均垂直，M为大于或等于2的整数，以分别将所述第一连接区及所述第二连接区划分为M个分区，且自所述第三阶梯结构与所述第四阶梯结构的次底层台阶至顶层台阶，各级台阶均包括S个所述层级，S为大于或等于1的整数；所述第一阶梯结构及所述第二阶梯结构均包括沿所述Y方向排列的M个子阶梯结构，每个所述子阶梯结构的台阶数目相同，且对于相邻两个所述子阶梯结构，在自所述叠层结构指向所述衬底的方向上，其中一个所述子阶梯结构的第i级台阶的台面比另一个所述子阶梯结构的第i级台阶的台面低或高S个所述层级。

6.根据权利要求5所述的半导体结构的制作方法，其特征在于：自所述第一阶梯结构与所述第二阶梯结构的次底层台阶至顶层台阶，各级台阶包括的层级数目等于2M。

7.根据权利要求5所述的半导体结构的制作方法，其特征在于：自所述第三阶梯结构与所述第四阶梯结构的次底层台阶至顶层台阶，各级台阶均包括两个所述层级，在刻蚀所述叠层结构位于所述第二连接区的部分使所述第二连接区的顶面比所述第一连接区的顶面低至少一个层级的步骤中，刻蚀所述叠层结构位于所述第二连接区的部分，使所述第二连接区的顶面比所述第一连接区的顶面低一个层级。

8.根据权利要求5所述的半导体结构的制作方法，其特征在于：自所述第三阶梯结构与所述第四阶梯结构的次底层台阶至顶层台阶，各级台阶均包括一个所述层级，在刻蚀所述叠层结构位于所述第二连接区的部分使所述第二连接区的顶面比所述第一连接区的顶面低至少一个层级的步骤中，刻蚀所述叠层结构位于所述第二连接区的部分，使所述第二连接区的顶面比所述第一连接区的顶面低M个所述层级。

9.根据权利要求1所述的半导体结构的制作方法，其特征在于：在形成所述第一阶梯结构及所述第二阶梯结构之后，还包括去除所述牺牲层，并采用栅极导电层填充所述牺牲层原本所在区域的步骤。

10.根据权利要求1所述的半导体结构的制作方法，其特征在于：所述半导体结构包括三维存储器。

11.一种半导体结构，其特征在于，包括：

衬底；

叠层结构，位于所述衬底上，所述叠层结构包括在Z方向上交替堆叠的介质层与栅极导电层，所述叠层结构包括沿X方向依次划分的第一连接区、存储区及第二连接区，其中，所述X方向与所述衬底所在平面平行，所述Z方向与所述衬底所在平面垂直；

所述第一连接区的叠层结构形成有第一阶梯结构，所述第一阶梯结构包含沿所述Z方向设置的多级台阶；

所述第二连接区的叠层结构形成有第二阶梯结构，所述第二阶梯结构包含沿所述Z方向设置的多级台阶；

其中，在自所述叠层结构指向所述衬底的方向上，所述第一阶梯结构的第i级台阶的台面比所述第二阶梯结构的第i级台阶的台面高至少一个层级，一个所述层级包括一对堆叠的所述介质层及所述栅极导电层，且自所述第一阶梯结构与所述第二阶梯结构的次底层台阶至顶层台阶，各级台阶均包括至少两个所述层级，各级台阶的台面分别暴露出不同的所述栅极导电层或不同的所述介质层。

12.根据权利要求11所述的半导体结构，其特征在于：所述第一阶梯结构及所述第二阶梯结构均包括沿Y方向排列的M个子阶梯结构，其中，所述Y方向与所述X方向及所述Z方向均垂直，M为大于或等于2的整数，以分别将所述第一连接区及所述第二连接区划分为M个分区，每个所述子阶梯结构的台阶数目相同，且对于相邻两个所述子阶梯结构，在自所述叠层结构指向所述衬底的方向上，其中一个所述子阶梯结构的第i级台阶的台面比另一个所述子阶梯结构的第i级台阶的台面低或高S个所述层级，S为大于或等于1的整数。

13.根据权利要求12所述的半导体结构，其特征在于：自所述第一阶梯结构与所述第二阶梯结构的次底层台阶至顶层台阶，各级台阶包括的层级数目等于2M。

14.根据权利要求12所述的半导体结构，其特征在于：S＝2，在自所述叠层结构指向所述衬底的方向上，所述第一阶梯结构的第i级台阶的台面比所述第二阶梯结构的第i级台阶的台面高一个所述层级。

15.根据权利要求12所述的半导体结构，其特征在于：S＝1，在自所述叠层结构指向所述衬底的方向上，所述第一阶梯结构的第i级台阶的台面比所述第二阶梯结构的第i级台阶的台面高M个所述层级。

16.根据权利要求12所述的半导体结构，其特征在于：所述半导体结构包括三维存储器。

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