CN116997182A - 存储器及其制造方法 - Google Patents
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- H10B—ELECTRONIC MEMORY DEVICES
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Abstract
本申请实施例提供了一种存储器及其制造方法。在本申请实施例所提供的存储器中，通过在阵列结构和台阶结构之间设置电极叠置结构，使得连接电极通过台阶结构、电极叠置结构的电极单元即可与阵列结构的位线电连接，从而能够大大减小用于连接位线和连接电极的导电走线，从而有助于减少存储器中导电走线的排布密度，有助于提高提高存储器中阵列结构占用的面积，从而有助提高存储器的存储密度，有助于降低存储器的制造难度。
Description
技术领域
本申请涉及半导体技术领域，具体而言，本申请涉及一种存储器及其制造方法。
背景技术
目前，以存储器为代表的半导体器件通常包括核心区域和位于核心区域之外的周边区域，核心区域设置有用于实现核心功能的阵列结构，周边区域通常设置有外围电路，阵列结构往往需要通过连接电极与外围电路连接。
随着半导体技术的发展，存储器中集成的元件数量越来越多，连接电极的数量也随之增多，需要配制的用于连接阵列结构的元件与连接电极的导电走线的数量也大大增加，过长和过密的导电走线会占用较多的面积，从而影响存储器的存储密度。
发明内容
本申请针对现有方式的缺点，提出一种存储器及其制造方法，至少用以改善背景技术中的不足。
第一个方面，本申请实施例提供了一种存储器，包括：
至少一个阵列结构，阵列结构包括至少两个叠层设置的存储单元阵列和至少两条叠层设置的位线，每层的存储单元阵列中沿位线延伸方向排列的一列存储单元连接至同一条位线；
至少一个电极叠置结构，沿平行于衬底的方向设置于阵列结构的一侧，且电极叠置结构的延伸方向垂直于位线的延伸方向；电极叠置结构包括至少两个叠置且相绝缘的电极单元，同层设置的电极单元与位线电连接；
至少两个台阶结构和至少两个连接电极，设置于电极叠置结构远离阵列结构的一侧；同层设置的台阶结构与电极单元电连接；连接电极设置于台阶结构远离衬底的一侧，并与台阶结构中的台阶面一一对应电连接。
第二个方面，本申请实施例提供了一种存储器的制造方法，包括：
在衬底的一侧形成初始阵列结构、至少两个叠层设置的第一叠置单元和至少两个叠层设置的第二叠置单元；第一叠置单元和第二叠置单元均包括至少两个叠层；沿平行于衬底的方向，第一叠置单元位于初始阵列结构和第二叠置单元之间；
形成覆盖初始阵列结构和第二叠置单元的保护层、以及覆盖第一叠置单元的牺牲层；
对牺牲层进行第一次图案化，使得位于第一个单位区域的第一叠置单元露出；
进行第i次图案化，刻蚀位于第i个单位区域的牺牲层、以及位于第i-1个至第一个单位区域的各第一叠置单元露出的部分；
进行第i+1次图案化，直至第一个单位区域内剩余j个第一叠置单元，形成n个台阶结构；n不小于i，n、i和j均为正整数。
本申请实施例提供的技术方案带来的有益技术效果包括：
在本申请实施例所提供的存储器中，通过在阵列结构和台阶结构之间设置电极叠置结构，使得连接电极通过台阶结构、电极叠置结构的电极单元即可与阵列结构的位线电连接，从而能够大大减小用于连接位线和连接电极的导电走线，从而有助于减少存储器中导电走线的排布密度，有助于提高提高存储器中阵列结构占用的面积，从而有助提高存储器的存储密度，有助于降低存储器的制造难度。
本申请附加的方面和优点将在下面的描述中部分给出，这些将从下面的描述中变得明显，或通过本申请的实践了解到。
附图说明
本申请上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：
图1为本申请实施例提供的第一种存储器的俯视结构示意图；
图2为图1所示第一种存储器中aa处剖面膜层示意图；
图3为图1所示第一种存储器中bb处剖面膜层示意图；
图4为本申请实施例提供的第二种存储器的俯视结构示意图；
图5为图4所示第二种存储器中aa处剖面膜层示意图；
图6为本申请实施例提供的第三种存储器的剖面膜层示意图；
图7为本申请实施例提供的第四种存储器的俯视结构示意图；
图8为图7所示第四种存储器中aa处剖面膜层示意图；
图9为图7所示第四种存储器中cc处剖面膜层示意图；
图10为本申请实施例提供的第五种存储器的立体结构示意图；
图11为本申请实施例提供的第六种存储器的立体结构示意图；
图12为本申请实施例提供的第七种存储器的立体结构示意图；
图13为本申请实施例提供的第八种存储器的立体结构示意图；
图14为本申请实施例提供的一种存储器制造方法的流程示意图；
图15为本申请实施例提供的一种存储器的制造方法中形成第一叠置单元后的膜层结构的俯视示意图；
图16为图15所示膜层结构中aa处剖面膜层示意图；
图17为本申请实施例提供的一种存储器的制造方法中形成支撑结构后的aa处剖面膜层示意图；
图18为本申请实施例提供的一种存储器的制造方法中形成保护层和牺牲层后的膜层结构的俯视示意图；
图19为图18所示膜层结构中aa处剖面膜层示意图；
图20为本申请实施例提供的一种存储器的制造方法中第一次图案牺牲层后的膜层结构的俯视示意图；
图21为图20所示膜层结构中aa处剖面膜层示意图；
图22为本申请实施例提供的一种存储器的制造方法中形成两个台阶结构后的膜层结构的俯视示意图；
图23为图22所示膜层结构中aa处剖面膜层示意图；
图24为本申请实施例提供的一种存储器的制造方法中对掩膜层进行第i次图案化后的aa处剖面膜层示意图；
图25为本申请实施例提供的一种存储器的制造方法中进行第i次图案化后的aa处剖面膜层示意图；
图26为本申请实施例提供的一种存储器的制造方法中形成间隙后的aa处剖面膜层示意图；
图27为本申请实施例提供的一种存储器的制造方法中形成导电结构后的aa处剖面膜层示意图。
附图标记说明：
100-衬底；101-周边区域；102-核心区域；103-阵列结构；104-第二叠置单元；
105-第一叠置单元；
1051-第一介质结构；1502-第二介质结构；
106-支撑结构；107-保护层；108-牺牲层；109-开关结构；
1101-第一个单位区域；1102-第二个单位区域；1103-第三个单位区域；1104-第四个单位区域；1105-第五个单位区域；1106-第六个单位区域；1107-第七个单位区域；1108-第八个单位区域；110i-第i个单位区域；110i-1-第i-1个单位区域；110n-第n个单位区域；
111-掩膜层；112-间隙；113-导电结构；114-连接电极；115-间隔结构；
116-电极叠置结构；
1161-第三介质结构；1162-电极单元；
117-初始阵列结构。
具体实施方式
下面结合本申请中的附图描述本申请的实施例。应理解，下面结合附图所阐述的实施方式，是用于解释本申请实施例的技术方案的示例性描述，对本申请实施例的技术方案不构成限制。
本技术领域技术人员可以理解，除非特意声明，这里使用的单数形式“一”、“一个”、“所述”和“该”也可包括复数形式。应该进一步理解的是，本申请的说明书中使用的措辞“包括”是指存在所述特征、整数、步骤、操作、元件和/或组件，但不排除实现为本技术领域所支持其他特征、信息、数据、步骤、操作、元件、组件和/或它们的组合等。这里使用的术语“和/或”指该术语所限定的项目中的至少一个，例如“A和/或B”可以实现为“A”，或者实现为“B”，或者实现为“A和B”。
为使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请实施方式作进一步地详细描述。
下面以具体地实施例对本申请的技术方案以及本申请的技术方案如何解决上述技术问题进行详细说明。需要指出的是，下述实施方式之间可以相互参考、借鉴或结合，对于不同实施方式中相同的术语、相似的特征以及相似的实施步骤等，不再重复描述。
本申请实施例提供了一种存储器，该存储器的结构示意图如图1和图2所示，存储器包括：至少一个阵列结构103、至少一个电极叠置结构116、至少两个台阶结构和至少两个连接电极114。
本申请实施例中，阵列结构103包括至少两个叠层设置的存储单元阵列和至少两条叠层设置的位线1031，每层的存储单元阵列中沿位线1031延伸方向排列的一列存储单元连接至同一条位线1031；沿平行于衬底100的方向，电极叠置结构116设置于阵列结构103的一侧，且电极叠置结构116的延伸方向垂直于位线1031的延伸方向；电极叠置结构116包括至少两个叠置且相绝缘的电极单元，同层设置的电极单元与位线1031电连接；台阶结构和连接电极114，设置于电极叠置结构116远离阵列结构103的一侧；同层设置的台阶结构与电极单元电连接；连接电极114设置于台阶结构远离衬底100的一侧，并与台阶结构中的台阶面一一对应电连接。
在本申请实施例所提供的存储器中，通过在阵列结构103和台阶结构之间设置电极叠置结构116，使得连接电极114通过台阶结构、电极叠置结构的电极单元即可与阵列结构103的位线1031电连接，从而能够大大减小用于连接位线1031和连接电极114的导电走线，从而有助于减少存储器中导电走线的排布密度，有助于提高提高存储器中阵列结构占用的面积，从而有助提高存储器的存储密度，有助于降低存储器的制造难度。
可选地，如图1所示，阵列结构103、电极叠置结构116和台阶结构均设置于衬底100的一侧，沿平行于衬底100的第二方向，台阶结构、电极叠置结构116和阵列结构103依次排列。
可选地，如图2所示，连接电极114设置于台阶结构远离衬底100的一侧。
可选地，本申请实施例中，阵列结构103包括多个叠层设置存储单元阵列，存储单元阵列包括多个同层设置的存储单元，每层的所有存储单元阵列中沿位线1031延伸方向排列的一列存储单元连接至同一条位线1031，并与该条位线1031电连接。可选地，位线1031沿第二方向延伸，并与电极叠置结构116电连接。
应该说明书的，为了便于读者直观了解阵列结构1031中位线1031的结构，如图1所示，用虚线表示出了阵列结构1031的位线1031。
可选地，如图1所示，沿第二方向，阵列结构103位于电极叠置结构116的一侧，且电极叠置结构116沿第一方向延伸，即电极叠置结构116的延伸方向垂直于位线1031的延伸的方向，从而能够缩短位线1031与电极叠置结构116之间导电走线的长度，进而可以减少存储器中导电走线的排布密度，有助于提高提高存储器中阵列结构占用的面积，从而有助提高存储器的存储密度。
可选地，如图1和图2所示，本申请实施例所提供的存储器示例性的展示了八个台阶结构，每个台阶结构远离衬底100的一侧均设置有一个连接电极114。
可选地，本申请实施例中，电极叠置结构116包括多个叠置且相绝缘的电极单元，台阶结构露出的表面均为导电结构113，每个台阶结构的导电结构113与相对应的电极叠置结构116的电极单元同层设置且连接，以使得每个连接电极114均可以通过台阶结构与电极叠置结构116的电极单元电连接，继而可以与该电极单元同层设置的位线1031电连接，实现连接电极114与阵列结构103的电连接。
可选地，如图1所示，衬底100包括周边区域101的核心区域102，阵列结构103设置于核心区域102，电极叠置结构116、台阶结构和连接电极114设置于位于核心区域102之外的周边区域101。
可选地，如图1和图2所示，沿第一方向，周边区域101依次排布有第一个单位区域1101、第二个单位区域1102、第三个单元区域1103、第四个单位区域1104、第五个单位区域1105、第六个单位区域1106、第七个单位区域1107和第八个单位区域1108，每个单位区域内设置有一个台阶结构，即图1和图2中设置有八个台阶结构。如图1和图2所示，八个台阶结构形成一个台阶结构阵列。
可选地，如图2和图3所示，在本申请的一个实施例中，台阶结构包括交替叠置的至少两个第一介质结构1051和至少两个导电结构113；电极叠置结构116包括交替叠置的至少两个电极单元1162和至少两个第三介质结构1161；第一介质结构1051和第三介质结构1161同层设置，导电结构113和电极单元1162同层设置。
可选地，本申请实施例中，台阶结构和电极叠置结构116均包括交替叠置的介质层和导电层，且，台阶结构和电极叠置结构116包括相同数量的介质层和相同数量的导电层。
可选地，如图2所示，台阶结构包括叠层设置的第一介质结构1051和导电结构113。
可选地，如图3所示，电极叠置结构116包括交替叠置的第三介质结构1161和电极单元1162。
可选地，本申请实施例中，台阶结构的第一介质结构1051与电极叠置结构116的第三介质结构1161同层设置，从而可以基于同一膜层得到第一介质结构1051和第三介质结构1161，或者，基于同一道工艺同时形成第一介质结构1051和第三介质结构1161，有利于降低存储器的制造成本。
可选地，本申请实施例中，台阶结构的导电结构113和电极叠置结构116的电极单元1162同层设置，从而可以基于同一膜层得到导电结构113和电极单元1162，或者，基于同一道工艺同时形成导电结构113和电极单元1162，有利于降低存储器的制造成本。
可选地，如图1所示，在本申请的一个实施例中，阵列结构103中所有位线1031在电极叠置结构116的正投影位于电极叠置结构116的范围内。
可选地，如图1所示，通过设置阵列结构103中所有位线1031在电极叠置结构116的正投影位于电极叠置结构116的范围内，从而有助进一步缩短位线1031与电极叠置结构116之间的导电走线的长度，有助于进一步降低导电走线的排布密度。
可选地，如图1所示，阵列结构103和电极叠置结构116之间设置有开关结构109，开关结构109与阵列结构103和电极叠置结构116均连接，开关结构109用于控制阵列结构103和电极叠置结构116之间的电连通关系。可选地，开关结构109为晶体管。
可选地，如图1所示，阵列结构103中所有位线1031在电极叠置结构116的正投影，位于开关结构119在电极叠置结构116的正投影范围内，使得位线1031直接通过开关结构119与电极叠置结构116电连接，有助于进一步降低导电走线的排布密度。
可选地，如图1所示，存储器包括两个阵列结构103，相邻两个阵列结构103之间用隔离结构115间隔，两个阵列结构103配置有一个电极叠置结构116和多个台阶结构组合形成的台阶结构阵列，即两个阵列结构103共用一个电极叠置结构116。
可选地，如图1、图2和图4所示，在本申请的一个实施例中，与同一个阵列结构103和/或相邻两个阵列结构103电连接的所有台阶结构形成一个台阶结构阵列；任意相邻两个台阶结构阵列之间设置有隔离结构115；任意相邻两个电极叠置结构116之间设置有隔离结构115。
可选地，如图1和图2所示，存储器包括两个阵列结构103，相邻两个阵列结构103之间用隔离结构115间隔，与这两个阵列结构103连接的八个台阶结构形成一个台阶结构阵列。
可选地，如图1所示，存储器中至少两个阵列结构103与同一个电极叠置结构116连接，且该电极叠置结构116与一个台阶结构阵列连接。
可选地，如图4所示，存储器包括两个阵列结构103，相邻两个阵列结构103之间用隔离结构115间隔，每个阵列结构103配置有一个电极叠置结构116和多个台阶结构组合形成的台阶结构阵列，即一个阵列结构103通过一个电极叠置结构116与一个台阶结构阵列电连接；相邻两个电极叠置结构116和相邻两个台阶结构阵列之间均用隔离结构115隔离开来。
可选地，本申请实施例中，电极单元1162与台阶结构的导电结构113制造材料相同，因此，图1、图4中用相同的纹理表示。
可选地，如图1、图2、图4、图5和图6所示，在本申请的一个实施例中，台阶结构阵列的各台阶结构沿平行于衬底100的第一方向排列；沿第一方向，台阶结构阵列的各台阶结构中台阶面的高度依次递增或递减；或者，沿第一方向，台阶结构阵列的各台阶结构中台阶面的高度先依次递增再依次递减。
可选地，如图1和图2所示，台阶结构阵列的各台阶结构沿平行于衬底100的第一方向排列，且沿第一方向，各台阶结构中台阶面的高度依次递减。
可选地，如图4和图5所示，两个台阶结构阵列的各台阶结构沿平行于衬底100的第一方向排列。对于左侧的台阶结构阵列而言，沿第一方向，各台阶结构中台阶面的高度依次递减；对于右侧的台阶结构阵列而言，沿第一方向，各台阶结构中台阶面的高度依次递增。
可选地，如图6所示，两个台阶结构阵列的各台阶结构沿平行于衬底100的第一方向排列，对于两个台阶结构阵列而言，沿第一方向，台阶结构阵列的各台阶结构中台阶面的高度先依次递增再依次递减。
可选地，如图7、图8和图9所示，在本申请的一个实施例中，台阶结构阵列的各台阶结构排列形成至少两个沿平行于衬底100的第一方向排列的台阶结构行；沿第一方向，台阶结构行的各台阶结构中台阶面的高度依次递增或递减；沿平行于衬底的第二方向，任意相邻两个台阶结构行中相邻两个台阶结构中台阶面的高度依次递增或递减，第二方向垂直于第一方向。
可选地，如图7、图8和图9所示，台阶结构阵列包括两个台阶结构行，台阶结构行包括多个台阶结构，台阶结构行沿第一方向延伸，即台阶结构行中各台阶结构沿第一方向排列；两个台阶结构行沿第二方向排列。第一方向和第二方向均平行于衬底100，且第一方向垂直于第二方向。
可选地，如图7和图8所示，对于左侧的台阶结构阵列的台阶结构行而言，沿第一方向，各台阶结构中台阶面的高度依次递增；对于右侧的台阶结构阵列的台阶结构行而言，沿第一方向，各台阶结构中台阶面的高度依次递减。
可选地，如图7和图9所示，沿第二方向，任意两个相邻的两个台阶结构行中相邻的两个台阶结构中台阶面的高度依次递减。
可选地，如5、图6和图9所示，在本申请的一个实施例中，任意相邻两个台阶结构阵列的各台阶结构中台阶面的高度的排布方式，关于隔离结构115对称。
可选地，本申请实施例中，任意相邻两个台阶结构阵列的各台阶结构中台阶面的高度的排布方式，关于隔离结构115对称，有助于降低台阶结构阵列的设计难度和制造难度，从而有助于降低存储器的设计难度和制造难度。
可选地，如图5所示，每个台阶结构阵列均包括六个台阶结构，台阶结构的具体结构可以参照上文的描述，此处不再赘述。
可选地，如图5所示，相邻两个台阶结构阵列关于隔离结构115对称，且相邻两个台阶结构阵列的最高的台阶结构均靠近于隔离结构115。
可选地，如图6所示，存储器的同一个台阶结构阵列中，包括至少两个高度相同的台阶结构，在存储器的制造过程中，可以基于同一道图案化工艺同时形成至少两个高度相同的台阶结构。
可选地，如图7、图8以及图9所示，每个阵列结构103配置有一个电极叠置结构116和多个台阶结构组合形成的台阶结构阵列。台阶结构阵列沿第一方向和沿第二方向均包括至少两个台阶结构。
可选地，如图7所示，台阶结构阵列沿第一方向包括四个台阶结构，沿第二方向包括两个台阶结构。
可选地，结合图8和图9可知，每个台阶结构阵列中，沿第一方向，和沿第二方向，各台阶结构的高度呈阶梯式升高或呈阶梯式降低。
可选地，如图10、图11、图12以及图13所示，为四种存储器的立体结构示意图。其具体结构和技术效果请参阅前述各实施例，在此不再赘述。
基于同一发明构思，本申请实施例提供了一种电子设备，该电子设备，包括：如上述各个实施例所提供的任一存储器。
本申请实施例中，由于电子设备采用了前述各实施例提供的任一种存储器，其原理和技术效果请参阅前述各实施例，在此不再赘述。
可选地，电子设备包括智能电话、计算机、平板电脑、人工智能设备、可穿戴设备或移动电源。
应该说明的是，电子设备并不局限于上述几种，本领域技术人员可以根据实际的应用需求，在不同的设备中设置本申请上述各个实施例所提供的任一种存储器，从而得到本申请实施例所提供的电子设备。
本技术领域技术人员可以理解，本申请实施例提供的电子设备可以为所需的目的而专门设计和制造，或者也可以包括通用计算机中的已知设备。这些设备具有上述各个实施例所提供的任一存储器。
基于同一发明构思，本申请实施例提供了一种存储器的制造方法，该制造方法的流程示意图如图14所示，该方法包括步骤S101至S105。
S101，在衬底的一侧形成初始阵列结构、至少两个叠层设置的第一叠置单元和至少两个叠层设置的第二叠置单元；第一叠置单元和第二叠置单元均包括至少两个叠层；沿平行于衬底的方向，第一叠置单元位于初始阵列结构和第二叠置单元之间。
S102，形成覆盖初始阵列结构和第二叠置单元的保护层、以及覆盖第一叠置单元的牺牲层。
S103，对牺牲层进行第一次图案化，使得位于第一个单位区域的第一叠置单元露出。
S104，进行第i次图案化，刻蚀位于第i个单位区域的牺牲层、以及位于第i-1个至第一个单位区域的各第一叠置单元露出的部分。
S105，进行第i+1次图案化，直至第一个单位区域内剩余j个第一叠置单元，形成n个台阶结构；n不小于i，n、i和j均为正整数。
在本申请实施例所提供的存储器的制造方法中，在形成台阶结构之前先形成覆盖阵列结构和第二叠置单元的保护层，从在形成台阶结构的过程中，保护层能够起到保护阵列结构和的第二叠置单元作用，能够避免图案化工艺损坏阵列结构和第二叠置单元，有助于保障存储器的成品率。
而且，本申请实施例所提供的存储器的制造方法中，通过在周边区域形成多个叠层设置的第一叠置单元，通过连续的多次图案化工艺，能够形成位于周边区域的多个台阶结构，从而能够简化台阶结构的形成工艺，能够降低存储器的制造成本。
为了便于读者直观了解本申请实施例所提供的存储器制造方法以及该制造方法的优点，下面将结合图15-图27对存储器制造方法进行详细说明。
可选地，在本申请的一个实施例中，上述步骤S101中在衬底100的一侧形成初始阵列结构117、至少两个叠层设置的第一叠置单元105和至少两个叠层设置的第二叠置单元104，包括：在衬底100的一侧形成交替叠置的多个第一介质层和多个第二介质层；图案化多个第一介质层和多个第二介质层，形成初始阵列结构117、第一叠置单元105和第二叠置单元104；第一叠置单元105包括图案化后的第一介质层形成的第一介质结构1051和图案化后的第二介质层形成的第二介质结构1052；第一叠置单元105和第二叠置单元104连接，第二叠置单元104与初始阵列结构117连接。
可选地，本申请实施例中，如图15所示，衬底100包括周边区域101和核心区域102。可选地，周边区域101位于核心区域102之外，存储器的外围电路设置于周边区域101，存储器的核心元件，如存储单元设置于核心区域102。
可选地，本申请实施例中，基于沉积工艺或外延工艺在衬底100的一侧形成交替叠置的第一介质层和第二介质层。
可选地，第一介质层和第二介质层的材料可以为氧化硅、氮化硅、硅、硅锗等，只需要确保第一介质层和第二介质层的材料具有明显的刻蚀选择比即可。
可选地，如图15所示，图案化多个第一介质层和多个第二介质层，从而形成位于核心区域102的初始阵列结构117和位于周边区域101的多个第一叠置单元105。
应该说明的是，如图15和图16所示，用省略号表示省略的结构。
可选地，如图16所示，沿垂直于衬底100的方向，层叠设置有八个第一叠置单元105，第一叠置单元105包括交替层叠设置的第一介质结构1051和第二介质结构1052。
可选地，如图15和图16所示，为了保护第一叠置单元105、第二叠置单元104和初始阵列结构117，第一叠置单元105和阵列结构103远离衬底100的一侧设置有第一介质结构1051。
可选地，本申请实施例中，第二叠置单元104和初始阵列结构117也均包括交替层叠设置的第一介质结构1051和第二介质结构1052。
可选地，如图15所示，第一叠置单元105和第二叠置单元104连接，第二叠置单元104与初始阵列结构117连接，从而便于后续基于第一叠置单元105制造得到的台阶结构、基于第二叠置单元104制造得到的电极叠置结构116以及基于初始阵列结构117制造得到的阵列结构103的电连接。
可选地，如图15所示，为了便于直观了解第二叠置单元104和第一叠置单元105，用虚线表示第二叠置单元104和第一叠置单元105之间的分界线，实现制造过程中，第二叠置单元104和第一叠置单元105为一体化结构，并不存在虚线。
可选地，在本申请的一个实施例中，在上述步骤图案化多个第一介质层和多个第二介质层，形成初始阵列结构117、第一叠置单元105和第二叠置单元104，以及在上述步骤S102之前，还包括：沿垂直于衬底100的方向，形成贯穿所有第一叠置单元105的至少一个过孔；在过孔内形成支撑结构106。
可选地，本申请实施例中，形成多个贯穿第一叠置单元105的过孔。可选地，多个过孔可以阵列排布。
可选地，如图17所示，基于沉积工艺在过孔内形成支撑结构106，使得支撑结构106与每个第一叠置单元105的第一介质结构1051和第二介质结构1052均连接，以保障支撑结构106与第一叠置单元105的连接强度，从而在后续工艺去除第一介质结构1051或第二介质结构1052之后，支撑结构106能够起到支撑的作用，能够有效降低第一介质结构1051或第二介质结构1052发生断裂的几率。
可选地，也可以在第二叠置单元104和初始阵列结构117中形成有支撑结构106。
可选地，在本申请的一个实施例中，上述步骤S102中形成覆盖初始阵列结构117和第二叠置单元104的保护层107、以及覆盖第一叠置单元105的牺牲层108，包括：形成覆盖初始阵列结构117、第二叠置单元104和第一叠置单元105的初始保护层；图案化初始保护层形成保护层107，使得最顶层的第一叠置单元105露出；形成覆盖第一叠置单元105的牺牲层108。
可选地，本申请实施例中，基于沉积工艺形成覆盖初始阵列结构117、第二叠置单元104和第一叠置单元105的初始保护层。
可选地，基于包括光刻胶涂覆、曝光、显影以及刻蚀在内的图案化工艺处理初始保护层，使得位于周边区域101中最顶层的第一叠置单元105露出，图案化后的初始保护层形成保护层107。
可选地，如图18所示，保护层107覆盖初始阵列结构117和第二叠置单元104，从而起到保护初始阵列结构117和第二叠置单元104的作用。可选地，保护层107的材料包括氧化铝。
可选地，基于沉积工艺在露出的最顶层的第一叠置单元105的一侧形成牺牲层108，如图18和图19所示。
本申请实施例中，牺牲层108的材料与保护层107的材料不同，从而在刻蚀牺牲层108的过程中，能够避免保护层107被刻蚀。可选地，牺牲层108的材料包括氧化硅。
可选地，如图18所示，在形成牺牲层108的过程中，可以采用CMP(ChemicalMechanical Polishing，化学机械抛光技术)工艺，以使得形成的牺牲层108与保护层107的上表面共面。
可选地，在本申请的一个实施例中，上述步骤S103中对牺牲层108进行第一次图案化，使得位于第一个单位区域1101的第一叠置单元105露出，包括：形成覆盖保护层107和牺牲层108的掩膜层111；对掩膜层111进行第一次图案化，使得位于第一个单位区域1101的牺牲层108露出；以第一次图案化后的掩膜层111为掩膜，去除位于第一个单位区域1101的牺牲层108。
可选地，本申请实施例中，周边区域101包括多个单位区域，在存储器制造完成后，每个单位区域内形成有至少一个台阶结构。
可选地，如图20和图21所示，沿第一方向，周边区域101依次排布有第一个单位区域1101、第二个单位区域1102、第三个单元区域1103、第四个单位区域1104、第i-1个单位区域110i-1、第i个单位区域110i以及第n个单位区域110n，即如图20和图21所示的结构中包括n个单位区域，基于图20和图21所示的结构形成的存储器包括n个台阶结构。
可选地，本申请实施例中，在保护层107和牺牲层108远离衬底100的一侧涂覆光刻胶，形成掩膜层111。
可选地，基于图案化工艺对掩膜层111进行第一次图案化后，位于第一个单位区域1101的牺牲层108露出。
可选地，以第一次图案化后的掩膜层111为掩膜，去除位于第一个单位区域1101的牺牲层108，使得位于顶层的第一叠置单元105位于第一个单位区域1101的部分露出，如图20和图21所示。
可选地，如图20和图21所示，以第一次图案化后的掩膜层111为掩膜，去除位于第一个单位区域1101的牺牲层108以及位于顶层的第一介质结构1051，使得位于顶层的第一叠置单元105中位于第一个单位区域1101的部分露出。
可选地，如图21所示，位于右侧的第一个单位区域1101中形成有一个台阶结构，台阶结构的表面为第一叠置单元105的第二介质结构1052。
可选地，本申请实施例中，在对牺牲层108进行第一次图案化的过程中，本领域技术人员可以根据实际需求确定第一次图案化的区域以及使得第一叠置单元105中露出部分的数量，以形成符合设计要求的台阶结构。
可选地，本申请实施例中，如图20和图21所示，在刻蚀第一介质结构1051的过程中，支撑结构106也会被刻蚀，使得支撑结构106与台阶结构的表面共面。
可选地，本申请实施例中，对掩膜层111进行第二次图案化，使得位于第二个单位区域1102的牺牲层108露出；然后，以第二次图案化后的掩膜层111、位于第二个单位区域1102的牺牲层108为掩膜，同时刻蚀位于第二个单位区域1102的牺牲层108和位于第一个单位区域1101第一叠置单元105，使得位于第二个单位区域1102露出的第一叠置单元105形成一个台阶结构，以及位于第一个单位区域1101露出的第一叠置单元105形成一个台阶结构，如图22和图23所示。
可选地，在本申请的一个实施例中，上述步骤S104中进行第i次图案化，包括：对掩膜层111进行第i次图案化，使得位于第i个单位区域110i的牺牲层108露出；以第i次图案化后的掩膜层111为掩膜，刻蚀位于第i个单位区域110i的牺牲层108、以及位于第i-1个单位区域110i-1至第一个单位区域1101的各自的一个第一叠置单元105。
可选地，本申请实施例中，如图24所示，对掩膜层111进行第i次图案化后，牺牲层108位于第i个单位区域110i的部分露出。
可选地，本申请实施例中，以第i次图案化后的掩膜层111、位于第i个单位区域110i的牺牲层108和位于第i-1个单位区域110i-1至第二个单位区域1102的第一叠置单元105为掩膜，刻蚀位于第i个单位区域110i的牺牲层108、以及位于第i-1个单位区域110i-1至第一个单位区域1101的各自的一个第一叠置单元105，使得位于第i个单位区域110i的第一叠置单元露出，位于第i-1个单位区域110i-1至第一个单位区域1101的各自的一个第一叠置单元105的露出部分被刻蚀，如图25所示，除牺牲层108和掩膜层111之外，各第一叠置单元105形成i个台阶结构。
可选地，本申请实施例中，通过连续地多次图案化工艺，直至牺牲层108以及位于牺牲层108上的掩膜层111被完全去除，从而形成n台阶结构。
本申请实施例中，在连续地多次图案化的过程中，每次图案化过程中，均会有一个未被刻蚀过的第一叠置单元105露出，形成新的台阶结构。
应该说明的是，本申请实施例中，在连续地多次图案化的过程中，下一次图案化的刻蚀过程中的掩膜，包括上一次图案化后形成的结构，同时，在下一次图案化的刻蚀过程中，上一次图案化后形成的结构也会被同时刻蚀掉，使得上一次图案化后形成的结构的形貌能够传递到下方的第一叠置单元105，从而形成多个台阶结构，从而能够简化存储器的制造工序，有利于降低存储器的制造成本。
可选地，在本申请的一个实施例中，上述步骤中对掩膜层111进行第i次图案化，使得位于第i个单位区域110i的牺牲层108露出，包括：刻蚀第i-1次图案化后的掩膜层111，使得掩膜层111沿第一方向露出的侧边和沿第二方向露出的侧边均缩进一个单位区域的面积，得到第i次图案化后的掩膜层111；第一方向平行于第一叠置单元105的延伸方向，第二方向垂直于第一叠置单元105的延伸方向，且第一方向和第二方向均平行于衬底100。
可选地，本申请实施例中，掩膜层111的材料包括光刻胶，因此，只需要对掩膜层111进行一次次曝光、显影工艺即可，在后续的连续地多次图案化的过程中，通过Trim(修剪)工艺就可以使得掩膜层111沿第一方向露出的侧边和沿第二方向露出的侧边均缩进一个单位区域的面积，即可得到图案化后的掩膜层111。
可选地，如图22所示，在对掩膜层111进行第二次图案化后，第一次图案化后的掩膜层111会沿露出的沿第一方向露出的侧边和沿第二方向露出的侧边均缩进一个单位区域的面积，使得牺牲层108位于第二个单位区域1102的部分露出。
本申请实施例中，在掩膜层111的图案化过程中，只需要对掩膜层111进行一次次曝光、显影工艺即可，从而能够简化存储器的制造工艺，有助于降低存储器的制造成本。
可选地，在本申请的一个实施例中，上述步骤S101中在衬底100的一侧形成初始阵列结构117、至少两个叠层设置的第一叠置单元105和至少两个叠层设置的第二叠置单元104，包括：在衬底100的一侧形成至少两个叠层设置的第三叠置单元；第三叠置单元包括至少两个叠层；基于至少两个叠层设置的第三叠置单元形成至少一个初始阵列结构117；基于初始阵列结构117形成包括至少两个存储单元的阵列结构103。
可选地，本申请实施例中，基于沉积工艺在衬底100的核心区域102形成至少两个叠层设置的第三叠置单元。
可选地，本申请实施例中第一叠置单元105、第二叠置单元104和第三叠置单元均包括至少两个叠层。可选地，本申请实施例中第一叠置单元105、第二叠置单元104和第三叠置单元均包括至少一层导电层和至少一层介质层。可选地，本申请实施例中第一叠置单元105、第二叠置单元104和第三叠置单元均包括至少一层第一介质层和至少一层第二介质层。
可选地，本申请实施例中，在衬底100的一侧形成交替叠置的多个第一介质层和多个第二介质层，使得第一介质层和第二介质层均覆盖衬底100的周边区域101和核心区域102；图案化多个第一介质层和多个第二介质层，形成位于核心区域102的第三叠置单元和位于周边区域101的第一叠置单元105，从而使得第三叠置单元与第一叠置单元105同时形成。然后基于包括第三叠置单的初始阵列结构117元形成包括至少两个存储单元的阵列结构103，基于各第一叠置单元105形成台阶结构。
可选地，本申请实施例中，在衬底100的一侧形成交替叠置的多个第一介质层和多个第一导电层，使得第一介质层和第一导电层均覆盖衬底100的周边区域101和核心区域102；图案化多个第一介质层和多个第一导电层，形成位于核心区域102的第三叠置单元和位于周边区域101的第一叠置单元105，从而使得第三叠置单元与第一叠置单元105同时形成。然后基于包括第三叠置单的初始阵列结构117形成包括至少两个存储单元的阵列结构103，基于第一叠置单元105形成台阶结构。
可选地，在本申请的一个实施例中，上述步骤S104中进行第i次图案化，刻蚀位于第i个单位区域110i的牺牲层108、以及位于第i-1个至第一个单位区域的各第一叠置单元105露出的部分，包括：在刻蚀位于第i个单位区域110i的牺牲层108、以及位于第i-1个单位区域110i-1至第一个单位区域1101的各第一叠置单元105露出的部分的过程中，形成覆盖第二叠置单元104露出的侧壁的刻蚀产物。
可选地，本申请实施例中，如图15所示，沿第二方向，第二叠置单元104位于阵列结构103和第一叠置单元105之间，在后续的制造工序中，基于多个层叠设置的第二叠置单元104形成电极叠置结构116，使得台阶结构上的连接电极114可以通过电极叠置结构116与阵列结构103中的存储单元电连接。
可选地，本申请实施例中，第二叠置单元104和第一叠置单元105同时形成，且第二叠置单元104和第一叠置单元105的材料相同，图2中用虚线表示两者的分界线，以便于读者直观了解第二叠置单元104和第一叠置单元105，实际制造过程中，第二叠置单元104和第一叠置单元105为一体结构，并不存在图2所示的虚线。
可选地，在对第一叠置单元105刻蚀的过程中，第二叠置单元104的侧壁会逐渐露出，为了避免刻蚀气体或刻蚀液对第二叠置单元104的刻蚀，本申请实施例中，通过设置刻蚀工艺，使得在刻蚀第一叠置单元105的过程中，形成固态的刻蚀产物，例如聚合物，刻蚀产物覆盖在第二叠置单元104的露出的侧壁，从而能够防止第二叠置单元104的侧壁被刻蚀，起到保护第二叠置单元104的作用。
可选地，在本申请的一个实施例中，在上述步骤S105中进行第i+1次图案化，直至第一个单位区域1101内剩余j个第一叠置单元105，形成n个台阶结构之后，还包括：刻蚀第二介质结构1052，使得任意相邻的两个第一介质结构1051之间形成有间隙112；形成填充间隙112的导电结构113，部分导电结构113露出在第一介质结构1051一侧形成台阶结构的台阶面。
可选地，本申请实施例中，在形成设定数量的台阶结构之后，基于刻蚀工艺，去除各台阶结构的第二介质结构1052，使得任意相邻的两个第一介质结构1051之间形成有间隙112，如图26所示。
可选地，如图26所示，在去除第二介质结构1052之后，支撑结构106起到支撑第一介质结构1051的作用，从而能够降低第一介质结构1051断裂的风险，有助于降低存储器的制造难度，有助于提高存储器的成品率。
可选地，本申请实施例中，在形成空隙112之后，基于沉积工艺，例如ALD(AtomicLayer Deposition，原子层沉积)工艺，在间隙112内沉积导电材料，从而形成位于第一介质结构1051的一侧且填充间隙112的导电结构113，如图27所示。
可选地，如图27所示，每个台阶结构的表面均为导电结构113露出形成，从而能够通过台阶结构与阵列结构103的存储单元实现电连接。
可选地，本申请实施例中，在刻蚀第二介质结构1052形成间隙112的过程中，同时刻蚀各第二叠置单元104、各第三叠置单元中的第二介质结构1052，使得各第二叠置单元104、各第三叠置单元中也形成间隙112；然后，形成包括存储单元的阵列结构103和电极叠置结构116。
可选地，在本申请的一个实施例中，上述步骤S101中在衬底100的一侧形成初始阵列结构117、至少两个叠层设置的第一叠置单元105和至少两个叠层设置的第二叠置单元104，包括：在衬底100的一侧形成交替叠置的多个第一介质层和多个第一导电层；图案化多个第一介质层和多个第一导电层，形成初始阵列结构117、第二叠置单元104和第一叠置单元105；初始阵列结构117、第二叠置单元104和第一叠置单元105均包括图案化后的第一介质层形成的第一介质结构1501和图案化后的第一导电层形成的导电结构113。
可选地，本申请实施例中，通过直接在衬底103的一侧形成交替叠置的第一介质层和多个第一导电层，从而可以通过连续地多次图案化工艺直接形成露面表面为导电结构113的台阶结构，从而可以简化存储器的制造工序，有助于降低存储器的生产成本。
可选地，在本申请的一个实施例中，在上述步骤S105中进行第i+1次图案化，直至第一个单位区域1101内剩余j个第一叠置单元105，形成n个台阶结构之后，还包括：在台阶结构远离衬底110的一侧形成连接电极114，使得每个连接电极114与每个台阶结构的导电结构113一一连接。
可选地，本申请实施例，如图27所示，基于沉积工艺在每个台阶结构远离衬100的一侧形成一个连接电极114，且任意相邻的两个连接电极114的上表面共面，以便于通过连接电极114实现台阶结构与外围电路、器件的电连接。
可选地，形成连接电极114包括：形成覆盖所有台阶结构的平坦层，通过图案化工艺在平坦层中形成多个过孔，使得每个台阶结构的表面露出，然后，基于沉积工艺在过孔内填充导电材料形成位于过孔内的连接电极114。
可选地，在本申请的一个实施例中，上述步骤S104中进行第i次图案化，刻蚀位于第i个单位区域110i的牺牲层108、以及位于第i-1个至第一个单位区域的各第一叠置单元105露出的部分，包括：进行第i次图案化，刻蚀位于第i个单位区域110i的牺牲层108、以及位于第i-1个至第一个单位区域1101的各第一叠置单元105露出的部分，包括：对掩膜层111进行第i次图案化，使得位于至少两个第i个单位区域110i的牺牲层108露出；以第i次图案化后的掩膜层111为掩膜，去除至少两个位于第i个单位区域110i的牺牲层108、以及至少两个位于第i-1单位区域个至第一个单位区域的各自的一个第一叠置单元，以形成至少两个台阶面共面的台阶结构。
以及，上述步骤S105中进行第i+1次图案化，直至第一个单位区域1101内剩余j个第一叠置单元105，形成n个台阶结构，包括：对掩膜层111进行第i+1次图案化，使得位于至少一个第i+1个单位区域的牺牲层108露出；以第i+1次图案化后的掩膜层111为掩膜，去除至少一个位于第i+1个单位区域的牺牲层108，形成至少一个台阶结构。
可选地，本申请实施例中，在第i次图案化后，可以同时至少形成两个台阶结构，从而可以提高存储器的制造效率，能够减少存储器的制造成本。
可选地，在本申请的一个实施例中，在上述步骤S104中进行第i次图案化，刻蚀位于第i个单位区域110i的牺牲层108、以及位于第i-1个至第一个单位区域的各第一叠置单元105露出的部分之前，包括：对掩膜层111进行第i-1次图案化，使得位于至少一个第i-1个单位区域的牺牲层108露出；以第i-1次图案化后的掩膜层111为掩膜，在第i-1个单位区域形成一个台阶结构；
以及，上述步骤S104中进行第i次图案化，刻蚀位于第i个单位区域110i的牺牲层108、以及位于第i-1个至第一个单位区域的各第一叠置单元105露出的部分之前，包括：对掩膜层111进行第i次图案化，使得位于至少一个第i个单位区域的牺牲层108露出；第i-1个单位区域和第i个单位区域沿平行于衬底100的第二方向排布且相邻；以第i次图案化后的掩膜层111为掩膜，在第i个单位区域形成一个台阶结构。
以及，上述步骤S105中进行第i+1次图案化，直至第一个单位区域1101内剩余j个第一叠置单元105，形成n个台阶结构，包括：对掩膜层111进行第i+1次图案化，使得位于至少一个第i+1个单位区域的牺牲层108露出；第i-1个单位区域和第i+1个单位区域沿平行于衬底的第一方向排布且相邻，第一方向垂直于第二方向；以第i+1次图案化后的掩膜层111为掩膜，在第i+1个单位区域形成一个台阶结构。
应用本申请实施例，至少能够实现如下有益效果：
在本申请实施例所提供的存储器中，通过在阵列结构103和台阶结构之间设置电极叠置结构116，使得连接电极114通过台阶结构、电极叠置结构的电极单元即可与阵列结构103的位线1031电连接，从而能够大大减小用于连接位线1031和连接电极114的导电走线，从而有助于减少存储器中导电走线的排布密度，有助于提高提高存储器中阵列结构占用的面积，从而有助提高存储器的存储密度，有助于降低存储器的制造难度。
在本申请实施例所提供的存储器的制造方法中，在形成台阶结构之前先形成覆盖阵列结构和第二叠置单元的保护层，从在形成台阶结构的过程中，保护层能够起到保护阵列结构和的第二叠置单元作用，能够避免图案化工艺损坏阵列结构和第二叠置单元，有助于保障存储器的成品率。
而且，本申请实施例所提供的存储器的制造方法中，通过在周边区域形成多个叠层设置的第一叠置单元，通过连续的多次图案化工艺，能够形成位于周边区域的多个台阶结构，从而能够简化台阶结构的形成工艺，能够降低存储器的制造成本。
本技术领域技术人员可以理解，本申请中已经讨论过的各种操作、方法、流程中的步骤、措施、方案可以被交替、更改、组合或删除。进一步地，具有本申请中已经讨论过的各种操作、方法、流程中的其他步骤、措施、方案也可以被交替、更改、重排、分解、组合或删除。进一步地，现有技术中的具有与本申请中公开的各种操作、方法、流程中的步骤、措施、方案也可以被交替、更改、重排、分解、组合或删除。
在本申请的描述中，词语“中心”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方向或位置关系，为基于附图所示的示例性的方向或位置关系，是为了便于描述或简化描述本申请的实施例，而不是指示或暗示所指的装置或部件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。
术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，除非另有说明，“多个”的含义是两个或两个以上。
在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。
在本说明书的描述中，具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
以上所述仅是本申请的部分实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请的方案技术构思的前提下，采用基于本申请技术思想的其他类似实施手段，同样属于本申请实施例的保护范畴。
Claims (18)
1.一种存储器，其特征在于，包括：
至少一个阵列结构，所述阵列结构包括至少两个叠层设置的存储单元阵列和至少两条叠层设置的位线，每层的所述存储单元阵列中沿所述位线延伸方向排列的一列存储单元连接至同一条所述位线；
至少一个电极叠置结构，沿平行于衬底的方向设置于所述阵列结构的一侧，且所述电极叠置结构的延伸方向垂直于所述位线的延伸方向；所述电极叠置结构包括至少两个叠置且相绝缘的电极单元，同层设置的所述电极单元与所述位线电连接；
至少两个台阶结构和至少两个连接电极，设置于所述电极叠置结构远离所述阵列结构的一侧；同层设置的所述台阶结构与所述电极单元电连接；所述连接电极设置于所述台阶结构远离所述衬底的一侧，并与所述台阶结构中的台阶面一一对应电连接。
2.根据权利要求1所述的存储器，其特征在于，所述台阶结构包括交替叠置的至少两个第一介质结构和至少两个导电结构；
所述电极叠置结构包括交替叠置的至少两个第三介质结构和至少两个所述电极单元；所述第一介质结构和所述第三介质结构同层设置，所述导电结构和所述电极单元同层设置。
3.根据权利要求1所述的存储器，其特征在于，所述阵列结构中所有所述位线在所述电极叠置结构的正投影位于所述电极叠置结构的范围内。
4.根据权利要求1所述的存储器，其特征在于，与同一个所述阵列结构和/或相邻两个所述阵列结构电连接的所有所述台阶结构形成一个台阶结构阵列；
任意相邻两个所述台阶结构阵列之间设置有隔离结构；
任意相邻两个所述电极叠置结构之间设置有所述隔离结构。
5.根据权利要求4所述的存储器，其特征在于，所述台阶结构阵列的各所述台阶结构沿平行于所述衬底的第一方向排列；
沿所述第一方向，所述台阶结构阵列的各所述台阶结构中台阶面的高度依次递增或递减；
或者，沿所述第一方向，所述台阶结构阵列的各所述台阶结构中台阶面的高度先依次递增再依次递减。
6.根据权利要求4所述的存储器，其特征在于，所述台阶结构阵列的各所述台阶结构排列形成至少两个沿平行于所述衬底的第一方向排列的台阶结构行；
沿所述第一方向，所述台阶结构行的各所述台阶结构中台阶面的高度依次递增或递减；
沿平行于所述衬底的第二方向，任意相邻两个所述台阶结构行中相邻两个所述台阶结构中台阶面的高度依次递增或递减，所述第二方向垂直于所述第一方向。
7.根据权利要求5或6所述的存储器，其特征在于，任意相邻两个所述台阶结构阵列的各所述台阶结构中台阶面的高度的排布方式，关于所述隔离结构对称。
8.一种存储器的制造方法，其特征在于，包括：
在衬底的一侧形成初始阵列结构、至少两个叠层设置的第一叠置单元和至少两个叠层设置的第二叠置单元；所述第一叠置单元和所述第二叠置单元均包括至少两个叠层；沿平行于所述衬底的方向，所述第二叠置单元位于所述初始阵列结构和所述第一叠置单元之间；
形成覆盖所述初始阵列结构和所述第二叠置单元的保护层、以及覆盖所述第一叠置单元的牺牲层；
对所述牺牲层进行第一次图案化，使得位于第一个单位区域的所述第一叠置单元露出；
进行第i次图案化，刻蚀位于第i个所述单位区域的所述牺牲层、以及位于第i-1个至第一个所述单位区域的各所述第一叠置单元露出的部分；
进行第i+1次图案化，直至第一个所述单位区域内剩余j个所述第一叠置单元，形成n个台阶结构；n不小于i，n、i和j均为正整数。
9.根据权利要求8所述存储器的制造方法，其特征在于，对所述牺牲层进行第一次图案化，使得位于第一个单位区域的所述第一叠置单元露出，包括：
形成覆盖所述保护层和所述牺牲层的掩膜层；
对所述掩膜层进行第一次图案化，使得位于所述第一个单位区域的所述牺牲层露出；
以第一次图案化后的所述掩膜层为掩膜，去除位于所述第一个单位区域的所述牺牲层；
以及，进行第i次图案化，包括：
对所述掩膜层进行第i次图案化，使得位于第i个所述单位区域的所述牺牲层露出；
以第i次图案化后的所述掩膜层为掩膜，去除位于第i个所述单位区域的所述牺牲层、以及位于第i-1个至第一个所述单位区域的各自的一个所述第一叠置单元。
10.根据权利要求9所述存储器的制造方法，其特征在于，对所述掩膜层进行第i次图案化，使得位于第i个所述单位区域的所述牺牲层露出，包括：
刻蚀第i-1次图案化后的所述掩膜层，使得所述掩膜层沿第一方向露出的侧边和沿第二方向露出的侧边均缩进一个所述单位区域的面积，得到第i次图案化后的所述掩膜层；所述第一方向平行于所述第一叠置单元的延伸方向，所述第二方向垂直于所述第一叠置单元的延伸方向，且所述第一方向和所述第二方向均平行于所述衬底。
11.根据权利要求8所述存储器的制造方法，其特征在于，在衬底的一侧形成初始阵列结构、至少两个叠层设置的第一叠置单元和至少两个叠层设置的第二叠置单元，包括：
在所述衬底的一侧形成至少两个叠层设置的第三叠置单元；所述第三叠置单元包括至少两个叠层；
基于至少两个叠层设置的所述第三叠置单元形成至少一个所述初始阵列结构；
基于所述初始阵列结构形成包括至少两个存储单元的所述阵列结构。
12.根据权利要求8所述存储器的制造方法，其特征在于，进行第i次图案化，刻蚀位于第i个所述单位区域的所述牺牲层、以及位于第i-1个至第一个所述单位区域的各所述第一叠置单元露出的部分，包括：
在刻蚀位于第i个所述单位区域的所述牺牲层、以及位于第i-1个至第一个所述单位区域的各所述第一叠置单元露出的部分的过程中，形成覆盖所述第二叠置单元露出的侧壁的刻蚀产物。
13.根据权利要求11所述存储器的制造方法，其特征在于，在衬底的一侧形成初始阵列结构、至少两个叠层设置的第一叠置单元和至少两个叠层设置的第二叠置单元，包括：
在所述衬底的一侧形成交替叠置的多个第一介质层和多个第二介质层；
图案化多个所述第一介质层和多个所述第二介质层，形成所述初始阵列结构、所述第一叠置单元和所述第二叠置单元；所述第一叠置单元包括图案化后的所述第一介质层形成的第一介质结构和图案化后的所述第二介质层形成的第二介质结构；所述第一叠置单元和所述第二叠置单元连接，所述第二叠置单元与所述初始阵列结构连接。
14.根据权利要求13所述存储器的制造方法，其特征在于，图案化多个所述第一介质层和多个所述第二介质层，形成所述初始阵列结构、所述第一叠置单元和所述第二叠置单元之后，还包括：
沿垂直于所述衬底的方向，形成贯穿所有所述第一叠置单元的至少一个过孔；
在所述过孔内形成支撑结构。
15.根据权利要求14所述存储器的制造方法，其特征在于，进行第i+1次图案化，直至第一个所述单位区域内剩余j个所述第一叠置单元，形成n个台阶结构之后，还包括：
刻蚀所述第二介质结构，使得任意相邻的两个所述第一介质结构之间形成有间隙；
形成填充所述间隙的导电结构，部分所述导电结构露出在所述第一介质结构一侧形成所述台阶结构的台阶面。
16.根据权利要求8所述存储器的制造方法，其特征在于，进行第i+1次图案化，直至第一个所述单位区域内剩余j个所述第一叠置单元，形成n个台阶结构之后，还包括：
在所述台阶结构远离所述衬底的一侧形成连接电极，使得每个所述连接电极与每个所述台阶结构的导电结构一一连接。
17.根据权利要求9所述存储器的制造方法，其特征在于，进行第i次图案化，刻蚀位于第i个所述单位区域的所述牺牲层、以及位于第i-1个至第一个所述单位区域的各所述第一叠置单元露出的部分，包括：
对所述掩膜层进行第i次图案化，使得位于至少两个第i个所述单位区域的所述牺牲层露出；
以第i次图案化后的所述掩膜层为掩膜，去除至少两个位于第i个所述单位区域的所述牺牲层、以及至少两个位于第i-1个至第一个所述单位区域的各自的一个所述第一叠置单元，以形成至少两个台阶面共面的所述台阶结构；
以及，进行第i+1次图案化，直至第一个所述单位区域内剩余j个所述第一叠置单元，形成n个台阶结构，包括：
对所述掩膜层进行第i+1次图案化，使得位于至少一个第i+1个所述单位区域的所述牺牲层露出；
以第i+1次图案化后的所述掩膜层为掩膜，去除至少一个位于第i+1个所述单位区域的所述牺牲层，形成至少一个所述台阶结构。
18.根据权利要求9所述存储器的制造方法，其特征在于，进行第i次图案化，刻蚀位于第i个所述单位区域的所述牺牲层、以及位于第i-1个至第一个所述单位区域的各所述第一叠置单元露出的部分之前，包括：
对所述掩膜层进行第i-1次图案化，使得位于至少一个第i-1个所述单位区域的所述牺牲层露出；
以第i-1次图案化后的所述掩膜层为掩膜，在第i-1个所述单位区域形成一个所述台阶结构；
以及，进行第i次图案化，刻蚀位于第i个所述单位区域的所述牺牲层、以及位于第i-1个至第一个所述单位区域的各所述第一叠置单元露出的部分，包括：
对所述掩膜层进行第i次图案化，使得位于至少一个第i个所述单位区域的所述牺牲层露出；第i-1个所述单位区域和第i个所述单位区域沿平行于所述衬底的第二方向排布且相邻；
以第i次图案化后的所述掩膜层为掩膜，在第i个所述单位区域形成一个所述台阶结构；
进行第i+1次图案化，直至第一个所述单位区域内剩余j个所述第一叠置单元，形成n个台阶结构，包括：
对所述掩膜层进行第i+1次图案化，使得位于至少一个第i+1个所述单位区域的所述牺牲层露出；第i-1个所述单位区域和第i+1个所述单位区域沿平行于所述衬底的第一方向排布且相邻，所述第一方向垂直于所述第二方向；
以第i+1次图案化后的所述掩膜层为掩膜，在第i+1个所述单位区域形成一个所述台阶结构。
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