JP2008177589A - スタックにおける電気的相互垂直接続 - Google Patents

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Per-Erik Nordal
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Hans Gude Gudesen
グデセン、ハンス、グーデ
Geirr I Leistad
レイスタッド、ゲイール、アイ
Goeran Gustafsson
グスタフソン、グーラン
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Abstract

【課題】基板により支持され、又はサンドイッチ自己支持構造を形成した少なくともスタックされた２層を有するメモリ及び／又はデータ処理装置の電気的相互垂直接続を提供する。
【解決手段】スタックされた層Ｌ１〜Ｌ４は、メモリ及び／又は層Ｌ１〜Ｌ４間及び／又は基板２における回路に対する相互接続を有する処理回路を備え、層Ｌ１〜Ｌ４は、連続する層が装置の少なくとも１エッジ上にジグザク構造を形成するように相互に配列され、少なくとも１エッジ電導体を一度に１層のエッジを越え、１ステップ下がって設けて、前記スタックにおいて次に続く層のいずれかにおける導電体に対する接続を可能にする。この種の装置を製造する方法は、複数の層Ｌ１〜Ｌ４がジグザク構造を形成するように１度に１層を連続的に前記複数の層に付加する工程と、１以上の層に少なくとも１電気接触パッドを設けて１以上の中間層エッジ・コネクタに連結させる工程を備えている。
【選択図】図７

Description

本発明は、スタックに設けられ、スタックされた少なくとも２層を有するメモリ及び／又はデータ処理装置に関し、前記スタックは、自己支持構造を形成するか又基板上に設けられ、前記スタックは、少なくとも１方向に少なくとも１ジグザク構造を備え、前記スタックは、ジグザク構造にある複数のステップが前記スタックにおいて分離層の露出部分により形成されると共に、１ステップの高さがそれぞれの層の厚さに対応するように少なくとも１方向に少なくとも１ジグザク構造を備える。更に、スタックに設けられた少なくとも２層を備えたメモリ及び／又はデータ処理装置を製作する方法に関し、前記スタックは、自己支持構造を形成するか又は基板上に設けられ、前記スタックは、前記ジグザク構造におけるステップが前記スタックにおける複数の分離層の露出部分から形成されるように１方向に少なくとも１つのジグザク構造を備え、ステップの高さｈは、それぞれの厚さに対応する。
最近の電子マイクロ回路は、典型的には、一連のプロセス工程によりシリコン・チップ上に１層ずつビルド・アップされ、ここで、複数の絶縁層が種々の堆積及びエッチング技術によりパターン化され、処理された金属材料、絶縁材料及び半導体材料を含む層を分離している。確実なアーキテクチャに不可欠なのは、基板及びこの基板上面の複数の層に配置された複数の素子及び複数のサブ回路との間の電気接続である。これらの接続は、ビアと呼ばれ、典型的には、接続されるべき複数の素子を分離する１以上の層の介在材料を貫通する金属ポスト又はワイヤ形式からなる。このようなビアは、層のビルド・アップ・プロセス中に作成されるか又は（例えば、エッチングにより）複数の層を通るチャネルを作成し、続いてチャネルに金属プラグを充填することにより、これらのビアが既存の複数の層を通って挿入される。
従来技術によるシリコン・チップは、２０から３０のマスクキング行程を含み得るものであり、ビアへ直接的又は間接的に接続するパターン化金属間層リードを含む分離層の数は、典型的には、３から５である。各ビアは、横断又は接続する各層において、それに関連したある量の実体を必要とする。ビアそれ自体の金属断面に加えて、その周辺にビアと直接接触してはならない隣接回路からビアを絶縁するバッファ・ゾーンを割り当てる必要があり、また許容誤差は、パターニング・マスクのレジストレーション精度と共に、各層にパターニングを作成し得る有限精度のために設定される必要がある。
Ｓ．Ｆ．アルサラウィ(Al-sarawi)、Ｄ．アボット(Abbot)及びＰ．Ｄ．フランゾン(Franzon)による論文「３−Ｄパッケージング技術の概説」(A review of 3-D Packaging Technology)、部品、パッケージング及び製造技術に関するＩＥＥＥ学会、Ｂ部、２１巻、第１号(1998年2月)において、大規模集積を目的とした３次元パッケージング技術の観点から現状の概観を述べている。ここには、集積回路チップのスタック全体、とりわけマザー及びドータ・チップをそれぞれ接続するボンディング・ワイヤの使用と共に回路チップ・スタックの側面に設けられた垂直ビア及び電流パスと互いに電気的に接続可能とする方法に言及したいくつかの個所がある。このドータ・チップは、マザー・チップの露出面がスタックのステップを形成するようにマザー・チップ上にスタックされる。この場合に、チップ上の接触点に機械的に接続されるボンディング・ワイヤが使用される。
さらに、全く一般的に、ノルウェ特許第３０８１４９号及びノルウェ特許出願第１９９９５９７５号において、実質的にスタック内の分離層が有機金属における薄膜の副層により作成され、分離層における薄膜のところの導体が複数の層の側面上の電気的なエッジ接続に達するメモリ及びデータ処理装置が開示されている。ノルウェ特許出願第１９９９５９７５号において、複数の層間の接続をビアにより更に付加的に形成することができ、これらは、原則として薄膜に含まれる同一材料により導電構造として制作され、従って、その切り離し得ない部分を形成し、更に「ジグザク・ビア」呼ぶ概念が示され、この種のスタックにおける分離層が互いにジグザクに配置され、スタックにおける層が電気的に互いに又はジグザク部分を越えて、いわゆるジグザク・ビアを使用することにより下の層に接続される。物理的かつ実際的な実施例において、ノルウェ特許第３０８１４９号もノルウェ特許出願第１９９９５９７５号も開示したエッジ接続を実現できる方法について何の示唆も与えていない。
以上で言及した従来技術は、全般的に以上で述べたようにシリコン基板上にビルド・アップされた装置に適していることが証明されていた。そこでの層及びビアの数は、余り緩和されず、また超高精度のリソグラフィは、チップ製造プロセスにおいて不可欠な部分である。しかしながら、ビアは、製造プロセス全体において、かなり複雑な特質を表しており、収益及びコストに影響する。更に、電子データ処理及び記憶のための全く新しい形式の装置アーキテクチャ及び製造方法は、次の数年内に大きな市場区分において深刻な競合者として出現する。このような新しいアーキテクチャに共通する特徴は、非常に大きな数の層を含む稠密なスタックに薄膜エレクトロニックスを組み込むということである。多くの場合において、これらの装置は、薄いポリマ基板上でロール・ツー・ロール(roll to roll)処理のような大容量技術により製造される。この関連において、従来のビア接続技術は、技術的にまたコストについても全く不適当というべきである。
本発明の主要な目的は、互いに部分的又は完全に重なり合う２以上のシート又は膜状の機能部分を含む積層を組み込んだメモリ及び／又は処理装置において、層間及び／又は複数の層と下層の基板との間に電気的相互接続を作成できる方法及び技術な解決法を提供することである。
更に、本発明の他の目的は、このようなシート又は膜状の機能部分の数が多くなる場合、典型的には５から１０を超える場合に、実施できる方法及び技術的な解決方法を提供することである。
更に、本発明の更なる目的は、このようなシート又は膜状の機能部分が大容量かつ低コスト技術により製造され、組み立てられた装置である場合に実施可能とする方法及び技術的な解決方法を提供することである。
以上述べた目的及び更なる特徴並びに効果は、本発明によれば、
前記ジグザク構造によりメモリ及び／又は前記それぞれの層における処理回路と電気接続状態にあるジグザク構造により各ステップ上に１以上のコンタクト・パッドを設け、
１以上の電気的エッジ接続を各層における前記ステップ上にまたがって前記ステップ上及び各層におけるステップ間の前記エッジにまたがって電導構造の形式により設け、前記層の表面上に堆積され、前記電気エッジ接続は、前記層における１以上のコンタクト・パッドと接触し、各層間及び前記層と任意選択的な基板上に設けられたコンタクト・パッドとの間に電気接続を提供することを特徴とする装置により実現される。
本発明による装置においては、１以上の層（Ｌ）における２以上のコンタクト・パッド（４）をそれぞれの層における前記ステップにより設けられた電導構造により互に接続することが好都合と考える。更に、本発明による装置において、前記電気エッジ接続を前記スタックにおいて少なくとも連続する３層におけるコンタクト・パッド間又は前記スタックにおける少なくとも隣接する２層におけるコンタクト・パッド間で連続的な電流パスとして設けること及び前記電気エッジ接続を前記スタックにおいて隣接する２層間又は前記任意選択的な基板（２）と前記基板に隣接する層との間でパッチされた電流パスとして設けることが好都合とされる。
好ましくは、本発明による装置の前記スタックは、前記層が異なる面積を有するようにステップ状ピラミッド構造の少なくとも一部を形成する。
本発明による装置の好都合な実施例において、前記スタックにおける前記分離層は、前記ジグザク構造が少なくとも１ジグザク部分を備えるように互いに変位され、前記複数のステップは、前記スタックにおける前記それぞれの層における上面の露出部分及び少なくとも１ジグザク部分を形成し、前記ステップは、前記スタック内のそれぞれの層における下面の露出部分を形成し、各場合において各ステップ上の１以上のコンタクト・パッドは、前記層の反対面上に、それぞれ設けられた導体構造と電気的に接続されている。
本発明による装置の好都合な実施例において、前記スタックは、基板上に設けられ、前記スタックは、各層の領域が前記基板からの距離により増加するように反転ステップのピラミッド状構造の少なくとも一部を形成し、上に重なる層は、下の層のエッジを越えて基板に載置するようにし、上に重なる層は、１以上のジグザク部分により形成され、ある層のジグザク部分におけるステップ数は、その下に位置する層の数に対応し、好ましくは、前記基板に設けられた１以上のコンタクト・パッドであり、これらの層は、前記基板に載置される。
最後に、本発明による装置において、前記ステップ間の各層の側面は、丸く縁取りされ又は傾斜を付けた面であることが好都合とされる。
更に、以上で述べた目的及び更なる特徴及び効果は、
前記スタック内で連続する複数の分離ステップにそれぞれ層を付加し、
前に隣接する層に対して異なる面積により又は前記スタックが少なくとも１ジグザク構造により１方向に形成されて、前記ジグザク構造における各ステップが設けられた複数の層における露出部分により形成されるように関連して変位され、ことにより前記スタックに、それぞれ連続する層を設け、
１以上の電流パス及び１以上のコンタクト・パッドが各層に形成されるように、各層におけるステップ上に導電材料の構造を堆積し、
２以上の層におけるコンタクト・パッド間及び／又はコンタクト・パッド若しくは１以上の層と基板との間に電気的エッジ接続を形成する連続的及び／又はパッチングされた電導構造を堆積すること、
を特徴とする方法を有する本発明によって実現される。
最後に述べた場合において、前記基板に、好ましくは１以上のコンタクト・パッドを設け、前記複数の層は、前記基板に載置される。
最後に、本発明による方法において、前記電気エッジ接続をリソグラフィ、ドライ・エッチング、インクジェット印刷、シルク印刷、ソフト・リソグラフィ、電気分解、静電堆積又はそのままの変換のうちの１つから選択されたプロセスにより形成することが都合よい。
以下において、本発明を複数の実施例の説明および添付図面を参照して、より詳細に説明する。
本発明による装置の実施例の詳細な説明及び検討の前に本発明による一般的な背景の簡単な説明をする。
無機、オリゴマ又はポリマを使用したアクティブ回路に基づく薄膜が商業的なエレクトロニックスのメイン・ストリームに入り、「スマート」層、即ち、個別的な処理能力を有する複数の層を備え、スタックされた装置は、普及することになると期待されている。これは、スタッキングの概念に固有の可能性を強化することに加えて、バス形式のエッジ接続がスタック全体に分散され、意図するこれらの層によって選択的にピックアップされたメッセージを搬送できることを意味する。他方、本発明による相互接続の概念は、復号回路なしに複数のシート又は層を含むスタックに関連させてもよく、この場合に、これらのシートに対する専用のエッジ接続を設ける必要がある。後者の極端な場合は、全ての層が「ダム」(dumb)であり、各層がケーブル接続されたその他の位置で支持基板、即ち回路上の駆動回路に対する専用の電気接続を有する。以下において、別個的な層において可能な電子能力の異なる特徴は、本発明による適当な解決法の選択が当該技術分野において習熟する者に明らかとなるので、これ以上、詳細に論ずる必要はない。
ここで、本発明による装置の実施例を実現するために使用できるように、本発明による一般的装置の更に詳細な説明、その実施例及び本発明による方法の好ましい実施例における製作工程の説明を示す。
特に、図１ａは、本発明による第１の一般的装置の側面図を示す。この一般的装置をステップ状ピラミッド構造と呼ぶことができる。これは、基板上に設けられ、個別的だが相互に隣接するシート状又は薄膜状の層上に設けられ、スタックされた機能ユニットを備えている。与えられた層の上面上の回路は、層の露出エッジ領域上のコンタクトと電気的に接続されている。図１における側面図には、互いにスタック１を形成する４層Ｌ1〜Ｌ4が示されている。この側面図に示されているように、右側上の層Ｌ1〜Ｌ4は、ジグザク構造を形成して、その上、層Ｌ4の上面から延伸し、基板２上のコンタクト・パッド５まで下って電気的エッジ接続３を設けている。電気的エッジ接続３は、図１ａから明らかなように、特に具体的に示していない太線により示す各層Ｌの上面に設けられた導電体と接続されている。
図１ｂは、図１ａにおける装置の第１の実施例を示しており、ここでは、スタック１における層Ｌ1〜Ｌ4を１方向に、即ち右へ向かってジグザクに配置し、次にコンタクト・パッド４を設け（図では、そのうちの１つを強調している。）、ここでコンタクト・パッド４と接触するように電気的エッジ接続３を設け、次に層Ｌ1〜Ｌ4を電気的に基板２上のコンタクト・パッド５に接続する。ジグザク構造において複数のステップを形成している露出部分に層Ｌ1〜Ｌ3におけるコンタクト・パッドを設ける。図１ｂにおいて、上面に回路領域を表す矩形の斜線領域を示す層が存在する。これを詳細に示すことなく、回路領域は、物理的に個別的な複数の素子及び複数のネットワーク、即ち１以上のネットワークに接続されている回路からなるものでよく、また図１ｂにおける実施例の場合に、基板に対して２本の接続パス３が示されている。勿論、図１ｂ及び付加的なこれらの図の両者において、上面層における斜線領域は、他の下層において対応する回路領域にその等価物を有することを理解すべきである。
図１ｃには、図１ｅにおける装置の他の実施例の平面図が示されており、ここで、層Ｌ1〜Ｌ4を有するスタック１は、相互に直交する二方向にジグザクに配置されて、接続用に使用できる遙かに大きなステップ領域を設けている。この実施例は、更にコンタクト・パッド４、基板上のコンタクト・パッド５と共に露出部分の代替的かつより分散した位置を許容する。同様に、２ジグザク配置方向のそれぞれにエッジ接続を設けたので、全層におけるコンタクト・パッド４に接触する２接続パス３と、付加的に基板上のコンタクト・パッド５との間で良好な分離が達成される。
図２は、図１ａにおける装置の第４の実施例を示しているが、図示のように、ここで、スタック１における分離層Ｌ1〜Ｌ4に対するエッジは、ステップ領域において丸みを付けており、これは、全層により形成されているステップを越えて基板２まで下ってエッジ接続（ここでは６により表す）を実施するときに、好都合となり得る。ステップが垂直でなく、丸いときは、図２における実施例は、電気的エッジ接続における破断の危険性を減少させる。図１ａ〜１ｃにおける実施例の場合のように、鋭いエッジを越えて実施されるときは、堆積した薄い導電層として形成されたエッジ接続に生じる破断に対する一定の危険性が常に存在する。図２における実施例の変形では、ｍステップを丸くする必要性はないが、分離ステップ間の緩やかな傾斜により形成されてもよい。
図３は、図１ａにおける装置の第４の実施例を示しており、全体的に図１ｃにおいて実施例に類似している。更に、ここで、スタック１は、基板２上に設けられた４層Ｌ1〜Ｌ4を備えており、基板２には、図１ｃにおける実施例に対応して、コンタクト・パッド５が設けられている。しかし、接続パス３のうちの１つのみが、最上層Ｌ4から基板上のコンタクト・パッド５へ連続的な接続として設けられ、同様に、露出部分上、即ち図示のように層Ｌ1〜Ｌ4におけるステップ上の全コンタクト・パッド４に接触している。更に、積層されたスタック１において右下に示す層における各ステップ上に、いくつかのコンタクト・パッド４が設けられている。ここでは、各ステップ上に３コンタクト・パッド４を設け、これが図示のように、短いエッジ接続３を越えて相互に２以上の層間に独立した接続の可能性及び多分、基板２上のコンタクト・パッド５に対する更なる付加的な接続パス３により分離層間及び層Ｌ1に対して図示のような層内において相互に電気的接続のパッチングに対する付加的な可能性を与える。
本発明によれば、３、４、５等のジグザク方向を有する多角形ピラミッドとしてスタック１を形成することが可能となることを理解するべきであるが、図１ｂ及び１ｃに示すように、実施例の原理の単なる直接拡張であることは、当該技術分野において習熟する者に明らかなことであり、ここで、これらを更に詳細に説明する必要はない。
図４ａ〜４ｃは、層間及び層上のラインとして概要的に表す接続パス３を有する本発明による第１の一般的装置の実施例を示す。スタック１は、基板上に設けられていないが、層Ｌが自己支持構造であることにより図１ａにおけるものと区別される。従って、図４ａは、側面図に図１ａにおける類似の実施例（ただし基板なし）を示す。スタック１は、５つの自己支持層Ｌ1〜Ｌ5を備え、スタックにおける全てのステップ上のコンタクト・パッド４と、層Ｌ1〜Ｌ4のそれぞれに対してコンタクト・パッド４に接続されている接続パス３とが設けられている。図４ｂは、通常のステップ状ピラミッドとして又は代替的に多角形ステップ・ピラミッドとして実施された自己支持装置を示す。層Ｌ1〜Ｌ4上の全ての層間で連続する接続を形成する。右側において、接続パス３は、層Ｌ1〜Ｌ4上のコンタクト・パッド４を介して図４ｂに示すように、左側におけるパッチングと共に、いくつかの電流パスを使用して層Ｌ1からＬ5までの全ての層間に連続する接続を形成し、コンタクト・パッド４のみがＬ2及びＬ3の露出部分上に設けられていることが解る。このようにして、スタック１における２以上の層間に電気的接続を形成することは、容易であり、調整は、不必要である。対応して、図４ｃもまた少なくとも２ジグザク配置方向における接続パス３を除き、スタック１をステップ状ピラミッド構造として示している。図４において、ここでは、各側面に対向して直径方向にエッジ接続を設け、またここでは、６層Ｌ1〜Ｌ6により示すように構造の各ステップ上にコンタクト・パッド４を設ける。
特に、本発明による第１の一般的な装置を図４ｄに示すように、２面接触に対する可能性をもって実現することができる。５層Ｌ1〜Ｌ5のそれぞれにおける両面を露出する分離されたステップ領域を形成するために、全く同一の延伸を有し得るこれらは、ステップ形式により相互にジグザク配置される。従って、各ステップ上の接続パス３と、コンタクト・パッド４を有する各層との両者、即ち、これらの層の露出部分は、反対側の対応する部分に対して反転したステップ構造を形成し、従って各層Ｌの反対面に対するアクセスを許容する。それ以外に、接続パス３及びコンタクト・パッド４のレイアウトは、図４ｄに示すように、装置の両側面で同一である。
一般的に、図１〜４に示す実施例における接続パス３は、エッジ領域を特に接触用に使用することにより、各分離層に形成できるとされ、このエッジ領域は、スタック１における各層の露出部分に形成され、これらの露出部分は、以上で述べたように、スタックを１以上の方向にジグザク配置を有するジグザク構造として実現することにより形成される。勿論、これらのステップは、コンタクトを作成するときに露出される。
一般的に、スタック１における各層Ｌは、導電体、アクティブ回路及び機能材料、例えばデータ記憶用の記憶材料を含み得る副層のサンドイッチとして、それ自身を形成することができる。このような副層のサンドイッチとして、好ましくは、薄膜技術により各層を構築するときは、例えば、接触及び導電機能を達成するために、特定の機能目的により分離副層を実現することができ、又は、例えば薄膜技術により形成されたアクティブ回路又は全面的に機能材料、例えば、データ記憶用のメモリ材料からなるアクティブ回路を備えてもよい。詳細に入る前に、各分離層がスタックに搭載する前に支持膜上に製作されてもよく又はスタックそれ自身の表面上の１堆積プロセス又は一連のプロセスにより形成されてもよいということは、当該技術分野において習熟する者に明らかである。各場合において、各副層は、ある厚さを有する必要があり、その下限は、事前加工及びスタック付加プロセス中にさらされる力に関連して支持層の積載量によって与えられる。基本的には、副層を単層として堆積することができるので、アディティブ・プロセスを使用することにより単一層の厚さを遙かに薄く作成することができる。
ここで、本発明による装置内にエッジ接続を都合よく実現する方法を更に詳細に説明する。図１〜３に詳細に示した実施例において、エッジ接続を単一の電極堆積又はシーケンスの堆積作業によって形成することができ、これを以下で更に詳細に述べる。後者の場合に、各堆積作業は、総合エッジ高の小部分のみ、即ちエッジ構造において単一ステップを調整し、次いで、逐次的に堆積した電極を積み重ねることにより複数のステップにまたがるエッジ接続の連続性を得ることを意味する。
高精度を有するエッジ接続を形成するための技術は、パーティクル・フライス加工、ソフト・リソグラフィのような高精度スタンプ及び電解と共にウエット・エッチング又はドライ・エッチングに基づいたリソグラフィ法を含む。高分解能が得られる大抵のこれら技術に対して共通することは、被写界深度であり、これがまた個別的な各ステップの高さ又は単一の製作ステップにおいて電気的に接続できるステップ数を制限する。このような場合に、例えば電源ライン、バス・ライン等を形成する共通導体の簡単なアプリケーションを使用することができる。
図５ａ〜５ｅは、本発明による装置を形成するスタックにおけるエッジ接続を発生する製作工程の第１の例を示す。特に、図５ａは、スタック１それ自体を形成する層Ｌの堆積前の基板２を示す。基板２に又はその上に回路領域Ｃｓを設け、それ自体に回路を形成することができ、この回路領域を更に基板のコンタクト・パッド５と接続する。図５ｂに示す次の製作工程において、隔離層ＩL1を設け、呼称それ自体は、これをスタックにおける第１の層Ｌ1に接続していることを示す。ここで、隔離層ＩL1の場合、層Ｌ1に対して回路ＣL1を設け、隔離層ＩL1上に設けられたコンタクト・パッド４に接続する。図５ｃは、ここで、その結果の層Ｌ1及びＬ2がジグザク構造を形成するように設けられ、配置された層Ｉ2、ここでは隔離層ＩL2と同一の製作工程を表す。更に、隔離層ＩL2上には、回路領域ＣL2及びこの回路領域に接続されたコンタクト・パッド４が設けられている。次に、図５ｄは、スタックにおける第３の層Ｌ3に対する第３の隔離層ＩL3及び対応する回路領域ＣL3及びこれに接続された接続パス３の堆積を示す。図５ａ〜５ｄに示す例は、それぞれの隔離層Ｌ1〜Ｌ3と、それぞれのコンタクト・パッド４に接続された回路領域ＣL1〜ＣL3とからなる隔離層Ｌ1〜Ｌ3を形成する方法を示す。最終的な製作工程において、連続する電流パス又は接続パス３を設け、各層における全てのコンタクト・パッド４をここで相互に、かつ基板上のコンタクト・パッド５に接続するエッジ接続を形成する。
単一作業において接続パス３を堆積する代わりに、前述したように、更に、ステップ形式により堆積されてもよく、これは、図６を参照して説明される。図６では、分離層及び副層の観点から、図５におけるものに対応して形成されたものを示し、それ以外は、接続パス３のステップ形式の堆積を示している。
図６ａは、回路領域ＣＳとコンタクト・パッド５とを有する基板２を示し、一方、図６ｂは、スタックに設けられた層ＩL1及び第１層Ｌ1に対する回路領域ＣL1を有する基板２を示す。ここでは、隔離層ＩL1上のエッジを越えて堆積した接続パス３が存在し、これらのエッジ接続は、基板２上で回路領域ＣL1とコンタクト・パッド５との間にコンタクトを作成している。図６ｃにおいて、他の隔離層ＩL2に接続パス３と共に回路領域ＣL2を堆積し、この接続パス３は、コンタクト・パッド４を図６ｂにおいて堆積した接続パス３上に形成するように、隔離層ＩL2のエッジを越えて隔離層ＩL1上の接続パス３まで下る。図６ｄにおいて、このプロセスは、第３の層Ｌ3に対して隔離層ＩL3、回路領域ＣL3により、更に接続パス３に対してコンタクト・パッド４により反復される。これは、図６ｄに示す実施例が連続するが、スタックにおいて最上層から中間層におけるコンタクト・パッド４を越えて基板におけるコンタクト・パッド５ステップ形式の堆積した接続パス３を実現する結果になる。これは、更に、各接続パス３に対して堆積及び接触作業それ自身をステップ形式に、かつ反復的に処理し、従って任意の所望の高さのステップを調整できることを意味する。従って、フォト・リソグラフィ技術に基づく堆積プロセスにより得られる被写界深度は、実際のステップ高に適応させるために必要とするだけであり、従って、分離ステップの高さは、原則として実際の限定された被写界深度に正確に対応でき、この被写界深度は、接続パス３を製作するための高分解能フォト・リソグラフィにより得られる。
図７には、本発明による他の一般的な装置が示されている。このものは、一種のステップ状、ただし逆転したピラミッドとして実施され、従って反転ステップ状ピラミッドと呼ばれる。図１における装置と同様に、図７における装置は、更に層層Ｌ1〜Ｌ4からなり、これらは装置に機能ユニットのスタック１を形成する。基板２上に設けられ、層Ｌを有するスタック１及び「反転ステップ状ピラミッド」の概念は、最小の領域を有するスタック１における第１の層Ｌ1であるということに基づくものであるが、各層の領域は、基板からの距離と共に増加する。他方に重なる層は、それを越え、下の層のエッジの上に延伸して、スタック１における各分離層Ｌが基板２に対して直接載置する部分を得る。各層Ｌのために、図７に示すように、基板上に１以上のコンタクト・パッド５が設けられて、各層Ｌにおける機能ユニットの回路領域を基板と接触させる。接続パス３は、分離層Ｌに形成されたステップのエッジを越えて基板２まで下る。図７の装置において、例えば、分離層は、基板２に設けられているドライバ及び制御回路に対して直接的な電気接続を有し、これは、基板がシリコン・チップからなるのであれば、可能となる場合である。
ここで、図７に示すような反転ステップ状ピラミッドを形成するスタック１を製作することができる方法について一例を説明する。図８ａには、コンタクト・パッド５を有する基板２が示されている。図８ｂに示すように、基板２上に第１の隔離層ＩL1を設け、ここでは、２つの電極ＥL1を設けたのが示され、これらは、図８ｃに示すように、接続パス３を介して基板２上のコンタクト・パッド５に接続されている。隔離層Ｉ1上には、回路領域と、電極ＥＬ1を介して下層に接続され、詳細に示されていない機能ユニットとが形成されていることが理解される。ここで、図８ｄは、第１の隔離層ＩL1を越えて隔離層ＩL2を設けることにより後者の先に延伸し、エッジを越えて下の基板までステップを形成することなく、次の層を形成する方法を示しており、少なくとも隔離層ＩL2の一部は、基板上のコンタクト・パッド５まで、さまざまに延伸する。再び、図８に示すように、第２の層における回路領域及び機能ユニットを接続パス３上のコンタクトを介し基板におけるコンタクト・パッド５まで下って基板に接続するために電極ＥL2を設ける。図８ｆは、プロセスを反復して電極ＥL2をマスクする更に他の隔離層ＩL3を堆積し、図８ｇに示すように、基板２上のコンタクト・パッド５に接触する電極セットＥL3を設ける。従って、図８ａ〜８ｇに示す３積層を有するスタックを得るが、図１ａにおける装置に対比して反転ステップ状ピラミッドとして、即ち各層の領域は、スタックにおいて基板２からの距離を増加させる。図８ａ〜８ｇに示すように実現された図７における装置は、基板２とスタック構造１において上に重なる層Ｌとの間で個別的なアクセスを提供することが明らかとなる。このようにして、図８ａ〜８ｇにより示す方法は、図５及び６に示す方法と対照をなす。
スタックにおける電極、電流パス、エッジ接続等をパターン化するフォト・リソグラフィ技術を使用することにより、比較的に浅い被写界深度は、高々一度の数ステップをパターン化可能なことを必要とすることがあり、またスタックにおけるスタック数が多ければ、これは、フォト・リソグラフィ作業が装置の製作を共に更に複雑化し、コストを付加的に少なからず増加させるあるものを多数回反復する必要があることを意味する。スタック層の数及びスタックにおけるステップ数により作業数が増加することを避けるために、結果が各層に対して単一処理のみとなるようにコンタクト及び電流パスをフォト・リソグラフィ・パターニングする代替的な方法を使用でき、一方、スタックにおける全てのステップを調整することができる。図９ａにおいて、これを図１ａにおける装置について示す。ここで、基板上に設けられたスタック１（図示なし）は、傾斜が線形になるように側面にジグザク配置される。従って、必要な被写界深度は、スタック１において複数の層Ｌのうちの一層の最大高ｈMAXより小さいか又は等しい。スタックにおける全ての層は、同一のステップ高を有する必要性はなく、比較すれば、図９ａにおける層Ｌ2は、高さが他の層より遙かに低い。右方向への平行斜線間の距離により示される所用被写界深度は、スタックの高さ全体に及ぶ。光線の方向は、ステップの傾斜線と直交するのが最適と思われる。図７に示す装置に対応する状況は、図９ｂに示され、ここでも必要な被写界深度は、ｈより低いか又は等しく、ｈは、スタックにおけるステップＬ1〜Ｌ4のうちの１ステップの高さである。ここでも、単一のフォト・リソグラフィ処理において、例えば、光線の方向を図の点線により示す傾斜線に対して直交させることにより上から下までエッジ接続をパターン化することができる。
図１ａ又は図７において装置における各分離層Ｌは、図１０に示すような受動マトリックス・アドレス指定可能装置として実現可能とされる。これは、互に並列のストリップ電極Ｗを備えている第１の組の電極ＥWと、互いにストリップ電極Ｂを同様に備え、電極組Ｅnにおける電極Ｗに直交している他の組の電極ＥBとを備えている。ここでは、機能材料、例えば、メモリ媒体又は光放射媒体をそれぞれ電極組ＥBとＥWとのサンドイッチにより設けることもできる。受動マトリックス・アドレス指定可能強誘電体メモリ装置を実現するために図１０に示すアーキテクチャを使用することができ、従って、強誘電体メモリ材料、例えば、無機又は有機材料の場合のメモリ材料の場合及び後者の場合におけるメモリ媒体は、特にポリマ又はコポリマが好ましい。この種のメモリにおける別個的なメモリ・セルは、ワード・ラインを実現する電極Ｗと、メモリ装置においてビット・ラインを実現する電極Ｂとの間の交差点に形成される。少なくとも一組の電極における複数の電極が透明材料により実現されるディスプレイにおいて電極配列を使用するときは、ピクセルは、対応して電極セットＥW、ＥB間のサンドイッチに及びそれぞれのセットにおける電極間の交差点に形成される。言及した種類のメモリ装置では、ワード・ライン電極Ｗと、このセルにおいて交差しているビット・ライン電極Ｂとを活性化することにより、与えられたメモリ・セルに対して書き込み、読み出し及び消去が可能である。例えば、図１０において、全てのワード・ラインＷBを活性化し、従って図示のようにハッチを施したビット・ライン電極Ｂとの交差における全てのセルをアドレス指定することができる。図１０に示すような配列にあるワード・ラインとビット・ラインとの間のサンドイッチにおけるメモリ材料の層を備えているメモリ・マトリックスは、各方向にある数百又は数千の電極を備え、巨視的には、距離（数ミリメートルから数センチメートル）にわたって延伸している。各分離層、即ち複数の電気層及びメモリ媒体を形成している複数の層からなる厚さは、１μm以下の大きさとなる。このようなマトリックスは、本発明による装置にスタック可能とされて、スタックを形成し、従って極めて高容量のメモリ・セル密度が得られるようにマトリックスを形成している各単一層がクロストークとスタックにおける他の層による干渉とから電気的に絶縁されたモノリシック構造が得られる。
大きな受動マトリックスの高密度スタックにおいて、適当なドライバ及び制御回路に接続された装置におけるライン数は、非常に大きい。スタックにおける層が支持基板上又は内に位置するスイッチング、多重化、検出及び処理完全に受動的であるときは、スタック内の個々の層と基板との間における直接的な電気接続数は、装置におけるマトリックス・ライン、即ちワード・ライン及びビット・ラインの総数に匹敵し得るものであり、従って、このような装置の製作に関連する問題が最も重要となる。
ここで、分離層が以上で説明したようにマトリックス・アドレス指定可能であり、従って、例えば容積的なマトリックス・アドレス指定可能なメモリ装置が得られるように、本発明による装置がそのスタックを形成する本発明による装置、好ましい実施例の説明をする。この方法は、図１１ａ〜１ｌｍに段階的に示されているが、簡単な場合において、各単一層において各マトリックス・アドレス指定可能装置は、２・３マトリックスとなるように、換言すれば、最大６アドレス指定可能セルにより、かつ３層のみに限定されたスタックによりワード・ラインの数が２に限定され、またビット・ラインの数が３に限定される。連続する製作工程は、基板に対して高密度な電気接続が得られるので、図１１ａ〜１ｌｍに示されている方法ステップを使用することにより、受動マトリックス・アドレス指定可能装置の稠密にスタックされたマトリックスを得ることができる。分離層におけるワード・ラインは、共通導体に接続され、同時に一別個セットのビット・ラインが各層に設けられる。以下において、図１１ａ〜１１ｍＩLは、隔離層、Ｓ基板、ＷLワード・ライン及びＢLビット・ラインを表し、同時にインデックスＬは、それぞれ層Ｌ1、Ｌ2、Ｌ3を指示している。
図１１ａは、スタックに第１の層を堆積する前、各層において第１から第３のビット・ラインに対する接触パッドＢ1〜Ｂ3を有するビット・ライン・コンタクト・フィールドと、全層のそれぞれに対する２コンタクト・パッドＷ1、Ｗ2のみを有するワード・ライン・コンタクト・フィールドとをそれぞれ有する基板Ｓ、図１１ｂは、基板Ｓとその上に設けたスタックとの間の電気的及び化学的な干渉を保護するために第１の隔離層ＩL1を有する基板Ｓ、及び図１１ｃは、スタックにおける第１の層からビット・ライン、即ち第１のマトリックス・アドレス指定可能装置を設け、基板Ｓ上のビット・ライン用の第１のセットの接触パッドに接続する方法を示す。図１１ｄにおいて、機能材料の層ＭL1、この場合は、メモリ材料をビット・ライン上にこれらに接触して設け、同時に、図１１ｅは、基板Ｓにあるワード・ライン・コンタクトにワード・ラインＷL1を接続する方法を示す。他の分離層ＩL2をスタックにおける第１の層上に、即ち第１のメモリ装置上に設けたのを図１１ｆに示し、次いで、第２の層に対してビット・ラインＢL2を設け、これを図１１ｇに示す。以上、ここでも第２の層に対するメモリ層ＭL2を設けビット・ラインＢL2に接触する。これは、図１１ｈから明らかである。図１１ｉは、設けられたワード・ラインＷL2を示す。これらは、ワード・ラインに接触するコモンが得られるようにワード・ラインＷL1に接触する。
図１１ｊに示すように、第３の層に新しい隔離層ＩL3が設けられると共に、図１１ｋに示すように、ビット・ラインＢL3上に堆積された第３の層を設けている。図１１ｌは、ＢL3上に堆積された第３の層に対してメモリ層ＭL3を示し、図１１ｍに示すように、各層のエッジを越えて延伸するワード・ラインＷL3を備え、下層上のワード・ラインＷL2に対するエッジ接続を形成する。
図１１ａ〜１１ｍに示す方法ステップは、本発明による装置に全体的に対応する積層された受動マトリックス・アドレス指定可能メモリ装置を実現する。受動マトリックス・アドレス指定可能メモリ装置は、非常によく、少なくとも各々における数千ワード及びビット・ラインまで多数の層を備えることができるので、勿論、図１１ａ〜１１ｍに示す例においてワード・ライン及びビット・ラインは実際に対応していないことが勿論、理解されるべきである。例えば、８０００Ｘ８０００マトリックスとして、即ち６４，０００，０００マトリックス・アドレス指定可能・メモリ・セル有する二次元メモリ装置を実現できるという結果になり、勿論、セルの数は、スタッキングにより高い記憶容量及び高い記憶密度を有した本発明による体積装置が得られるようにスタックにおける層の数に比例して増加する。
図１１ａ〜１１ｍに示す分離層において、更に実際において、いくつかの手順を使用することができるので、製作を変更することが可能である。例えば、図５ａ〜５ｅに示すステップの類似した方法を使用して、単一工程によりワード・ラインを形成できるのであれば、例えば、対応して図１１ｋに示すようにビット・ラインを備えることになり、多数の層は、単一製作工程において調整するということが必要となる。これが問題であれば、図９ａに示す幾何学に基づいた代替的なパターニングを使用することができる、又は図６ａ〜６ｄに示す製作工程から類推して、下の工程に対するパッチングにより複数の電気接続を連続的に形成することができる。
本発明における原理を従来技術による貫通ビアと組み合わせが可能であっても、二者間を質的に識別する一定の本質的な特徴に注意すべきである。即ち、
−本発明では、スタックにおける複数の層を配置した後の製造処理において、中間層のパッチングと共に、スタックにおける垂直方向の接続性を達成することができ、製造戦略（材料の両立可能性の問題、装置のカスタム化、例えば、ポスト・スタッキング）を選択する際の柔軟性を増加させる。
−本発明では、スタックにおける層を貫通する接続チャネルを開けるためにエッチング、ドリル加工又は同様の処理を必要としない。
本発明は、ポリマ・ベースの装置のリール・ツー・リール製品のように、低コスト高容積処理においてスタックされた装置の大規模製造に向かう現実的なルートを提供する。
本発明による第１の一般的装置の側面図を示す。 図１ａの第１の実施例の平面図を示す。 図１ａの第２の実施例の平面図を示す。 図１ａの装置の第３の実施例の平面図を示す。 図１ａの装置の第４の実施例の平面図を示す。 基板を使用していない図１ａの装置に類似した実施例の平面図を示す。 基板を使用していない図１ａの装置に類似した実施例の平面図を示す。 基板を使用していない図１ａの装置に類似した実施例の平面図を示す。 両側面からアクセスできることを除き図４ａの実施例の変形の側面図を示す。 図１ａに示す種類の装置を形成する製造工程の第１の例を示す。 図１ａに示す種類の装置を形成する製造工程の第１の例を示す。 図１ａに示す種類の装置を形成する製造工程の第１の例を示す。 図１ａに示す種類の装置を形成する製造工程の第１の例を示す。 図１ａに示す種類の装置を形成する製造工程の第１の例を示す。 図１ａに示す種類の装置を形成する製造工程の第２の例を示す。 図１ａに示す種類の装置を形成する製造工程の第２の例を示す。 図１ａに示す種類の装置を形成する製造工程の第２の例を示す。 図１ａに示す種類の装置を形成する製造工程の第２の例を示す。 本発明による第２の一般的装置の側面図を示す。 図７に示す種類の構造を形成する製造工程の一例を示す。 図７に示す種類の構造を形成する製造工程の一例を示す。 図７に示す種類の構造を形成する製造工程の一例を示す。 図７に示す種類の構造を形成する製造工程の一例を示す。 図７に示す種類の構造を形成する製造工程の一例を示す。 図７に示す種類の構造を形成する製造工程の一例を示す。 図７に示す種類の構造を形成する製造工程の一例を示す。 図１ａにおける装置への電気的エッジ接続のパターニングの際の幾何学的関係を示す。 図７における装置上の電気的エッジ接続のパターニングの際の幾何学的関係を示す。 従来技術の受動マトリックス・アドレス指定可能装置における電極のレイアウトを概要的に示す。 本発明による装置に基づくスタックド・マトリックス・アドレス可能メモリ装置を形成する製作工程例を示す。 本発明による装置に基づくスタックド・マトリックス・アドレス可能メモリ装置を形成する製作工程例を示す。 本発明による装置に基づくスタックド・マトリックス・アドレス可能メモリ装置を形成する製作工程例を示す。 本発明による装置に基づくスタックド・マトリックス・アドレス可能メモリ装置を形成する製作工程例を示す。 本発明による装置に基づくスタックド・マトリックス・アドレス可能メモリ装置を形成する製作工程例を示す。 本発明による装置に基づくスタックド・マトリックス・アドレス可能メモリ装置を形成する製作工程例を示す。 本発明による装置に基づくスタックド・マトリックス・アドレス可能メモリ装置を形成する製作工程例を示す。 本発明による装置に基づくスタックド・マトリックス・アドレス可能メモリ装置を形成する製作工程例を示す。 本発明による装置に基づくスタックド・マトリックス・アドレス可能メモリ装置を形成する製作工程例を示す。 本発明による装置に基づくスタックド・マトリックス・アドレス可能メモリ装置を形成する製作工程例を示す。 本発明による装置に基づくスタックド・マトリックス・アドレス可能メモリ装置を形成する製作工程例を示す。 本発明による装置に基づくスタックド・マトリックス・アドレス可能メモリ装置を形成する製作工程例を示す。 本発明による装置に基づくスタックド・マトリックス・アドレス可能メモリ装置を形成する製作工程例を示す。

Claims (7)

  1. 互いに又は完全に重なり合うスタックされた少なくとも２層を有するメモリ及び／又はデータ処理装置であって、前記層は、基板又はこのようなスタックされた層のサンドイッチ自己支持構造を交互に形成し、メモリ及び／又は前記スタックにおける少なくとも２層は、少なくとも１つの他の層又は前記基板におけるメモリ及び／又は処理回路に電気的に接続するメモリ及び／又は処理回路を備えた前記メモリ及び／又はデータ処理装置において、
    前記層は、前記装置の少なくとも１エッジ上のジグザク構造を形成するように相互に関連して配列され、前記構造における少なくとも２層のエッジは、一組の角度又は傾斜ステップを形成し、各ステップは、各層の厚さに対応する高さを有し、
    少なくとも１エッジ電導体は、一度に１層のエッジを越え、１ステップ下がって前記ジグザク構造に続く層のいずれかにおける導電体に対する接続を可能にすること、
    を特徴とするメモリ及び／又はデータ処理装置。
  2. 前記少なくとも１導電体は、前記ジグザク構造のエッジを越えて設けられ、２以上の内層導体及び隣接する複数層まで電気的に接続して一度に１ステップ調整することを特徴とする請求項１記載のメモリ及び／又はデータ処理装置。
  3. 前記内層導体は、導電体間に導電体を形成して上に連続する層及び／又は下に連続する層へのステップを調整する請求項２記載のメモリ及び／又はデータ処理装置。
  4. 互いに部分的に又は完全に重なり合うスタックされた少なくとも２層を有するメモリ及び／又はデータ処理装置を製造する方法であって、前記層は、基板又はこのようなスタック層のサンドイッチ自己支持構造を交互に形成することにより支持され、メモリ及び／又は前記スタックにおける少なくとも２層は、少なくとも１つの他の層及び／又は前記基板におけるメモリ及び／又は処理回路に電気的に接続するメモリ及び／又は処理回路を備えた前記方法において、
    前記層は、ジグザク構造を形成するように前記層に連続的に１度に１層を付加し、前記層は、ジグザク構造を形成し、１以上の層に少なくとも１電気接触パッドを設けて、１以上の内層エッジ・コネクタに連結させることを特徴とする前記方法。
  5. 支持基板上に前記複数の層を設け、ステップ状ピラミッドとして前記ジグザク構造を形成する請求項４記載の方法。
  6. 支持基板上に前記複数の層を設け、反転ピラミッドとして前記ジグザク構造を形成し、前記複数の層は、それぞれが前記電気エッジ・コネクタを介して前記基板に接続して単一ステップを調整する請求項４記載の方法。
  7. 前記エッジ接続をリソグラフィ、ドライ・エッチング、インクジェット印刷、シルク・スクリーン印刷、ソフト・リソグラフィ、電気分解又はそのままの変換のうちの１つから選択されたプロセスにより形成することを特徴とする請求項４記載の方法。
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