JP2003526945A - スタックにおける電気的相互垂直接続 - Google Patents
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Abstract
Description
2層を有し、これらの層が1基板により又はこのようにスタックされた層のサン
ドイッチ式自己支持構造を形成することにより支持され、前記スタックにおける
少なくとも2層が少なくとも他の1層及び/又は1基板におけるメモリ及び/又
は処理回路に電気的に接続されたメモリ及び/又は処理回路を備えているメモリ
及び/又はデータ処理装置及びこの種の装置を製造する方法に関する。
・チップ上に1層ずつビルド・アップされ、ここで、複数の絶縁層が種々の堆積
及びエッチング技術によりパターン化され、かつ処理された金属材料、絶縁材料
及び半導体材料を含む層を分離している。確実なアーキテクチャに不可欠なのは
、基板及びこの基板上面の複数の層に配置された複数の素子及び複数のサブ回路
との間の電気接続である。これらの接続は、ビアと呼ばれ、典型的には、接続さ
れるべき複数の素子を分離する1以上の層の介在材料を貫通する金属ポスト又は
ワイヤ形式からなる。このようなビアは、層のビルド・アップ・プロセス中に作
成されるか又は(例えば、エッチングにより)複数の層を通るチャネルを作成し
、続いてチャネルに金属プラグを充填することにより、これらのビアが既存の複
数の層を通って挿入される。
含み得るものであり、ビアへ直接的又は間接的に接続するパターン化金属間層リ
ードを含む分離層の数は、典型的には、3〜5である。各ビアは、横断又は接続
する各層において、それに関連したある量の実資産を必要とする。ビアそれ自体
の金属断面に加えて、その周辺に、ビアと直接接触してはならない隣接回路から
ビアを絶縁するバッファ・ゾーンを割り当てる必要があり、また許容誤差は、パ
ターニング・マスクのレジストレーション精度と共に、各層にパターニングを作
成し得る有限精度のために設定される必要がある。
ビルド・アップされた装置に適していることが証明されていた。そこでの層及び
ビアの数は、余り緩和されず、また超高精度のリソグラフィは、チップ製造プロ
セスにおいて不可欠な部分である。しかしながら、ビアは、製造プロセス全体に
おいてかなり複雑な特質を表しており、収益及びコストに影響する。更に、電子
データ処理及び記憶のための全く新しい形式の装置アーキテクチャ及び製造方法
は、次の数年内に大きな市場区分において深刻な競合者として出現する。このよ
うな新しいアーキテクチャに共通する特徴は、非常に大きな数の層を含む稠密な
スタックに薄膜エレクトロニックスを組み込むということである。多くの場合に
おいて、これらの装置は、薄いポリマ基板上でロール・ツー・ロール(roll to r
oll)処理のような大容量技術により製造される。この関連において、従来のビア
接続技術は、技術的に、またコストについても全く不適当というべきである。
は膜状の機能部分を含むスタックを組み込んだメモリ及び/又は処理装置におい
て、層間及び/又は複数の層と下層の基板との間に電気的な相互接続を作成でき
る方法及び技術な解決法を提供することである。
なる場合、典型的には、5〜10を超える場合に実施できる方法及び技術的な解
決方法を提供することである。
の低コスト技術により製造される場合に実施できる方法及び技術的な解決方法を
提供することである。
前記装置の少なくとも1端上にジグザク構造を形成し、前記構造において少なく
とも2層のエッジが一組の角のあるステップ又は傾斜したステップを形成し、各
ステップが各層の厚さに対応した高さを有するように前記層を相互に配列するこ
と、及び1層のエッジを越えかつ1度に1段降下し任意の層において導電体に対
する接続をジグザク構造に従って可能にする少なくとも1エッジ電導体を設ける
ことにより特徴付けられた装置により、及び前記複数の層がジグザク構造を形成
するように1度に1層ずつ前記複数の層を連続的に付加する工程と、各層に少な
くとも1電気接触パッドを設けて1以上の中間層コネクタに接合させる工程とを
備えることにより特徴付けられた方法により実現される。
記ジグザク構造のエッジを通り、複数の連続する層まで2以上ある内層の導体へ
電気的に接続して設けられた少なくとも1導電体を備える。
ステップ・アップ及び/又は下の連続層までのステップ・ダウンを処理すること
が好ましい。
板上に設けられ前記ジグザク構造の形成がステップ(階段)状ピラミッドとして
形成される。
板上に設けられ、前記ジグザク構造は、反転ピラミッドとして形成され、前記複
数の層は、それぞれ前記電気エッジ・コネクタを介して前記基板に接続して単一
ステップを処理する。
ンクジェット印刷、シルク・スクリーン印刷、ソフト・リソグラフィ、電気分解
又はそのままの変換のうちの1つから選択された処理において前記エッジ接続を
都合よく形成することが考えられる。
又は傾斜したエッジを処理することによりスタックにおける層間及び/又はこの
ような層と支持基板との間の電気接続を作成する。
触パッドとスタックのステップ上で露出した導体との間に電気コンタクトを設け
ている。
おいて露出した接触パッドが内層導体により、その層における回路の特定部分に
連結される。図において、上層における回路は、クロス・ハッチを付けたフィー
ルドとして示されている。勿論、後者は、物理的に分離された素子又は回路の1
以上のネットワークを表してもよく、また図に示す基板に対する2本の接続パス
は、内層回路の異なる部分に結合されている。
示す。この場合に、スタックは、互いに直交する2方向にステップを付けて、基
板上で接触パッドの位置を広げると共に、結合のために露出ステップを増加した
領域を設けている。ここで説明した原理を直接拡大することにより、3、4、5
等の方向に多数の交互的なステップ構造が明らかに可能である。
険性を少なくするために、ステップは、エッジに丸みを持たせても、又なだらか
な勾配として形成されてもよい(図2を参照)。
照)において又は一連の堆積処理(図6b〜6d)において達成され得る。後者
の場合に、各堆積処理は、総エッジ高の小部分、例えば、エッジ構造において単
一ステップを処理することを含み、いくつかの工程にまたがる電気接続の連続性
は、連続的に堆積した電極間を重ね合わせることにより達成される。
えば、データ記憶のためのメモリ物質を含む副層のサンドイッチであってもよい
。各層は、選択した技術に従って、スタックにビルド・アップされる前に支持膜
部材上に先に製作されてもよく、又は一又は一連の堆積処理によりスタックそれ
自体の面上に構築されてもよい。前者の場合、各層は、その下限が先に製作中及
びスタック付加プロセス中に加えられる歪みに関連して、支持膜の構造的な強度
によって定められるべき厚さを持つことができる。後者の場合、層の厚さは、単
層の適用範囲まで遙かに薄くてもよい。
を品質的に隔てる一定の顕著な特徴に注目すべきである。 −本発明では、スタックに複数層を置いた後の製造プロセスにおいて、内層パ
ッチングと共にスタックにおける垂直接続性を達成して、製造戦略(材料の共存
性問題、装置のカスタム化、例えば、ポスト・スタッキング)を選択する際の柔
軟性を増加させることができる。 −本発明では、スタックにおける複数層を通る接続チャネルを開けるために、
エッチング、ドリル加工又は同様の処理を必要としない。 −本発明は、ポリマ・ベースの装置のロール・ツー・ロール生産のようなロー
・コスト、ハイ・ボリューム処理による大規模製造向けの現実的なルートを提供
する。
エレクトロニックスのメイン・ストリームに入ったので、「スマート」層、即ち
個々の処理能力を有する複数の層を備え、スタックされた装置は、普及すること
になると期待される。これは、スタッキングの概念に固有の可能性を強化するこ
とに加えて、バス形式のエッジ接続がスタック全体に分散され、かつ意図するこ
れらの層によって選択的にピックアップされるメッセージを搬送できることを意
味する。他方、本発明による相互接続の概念は、復号回路なしに複数のシート又
は層を含むスタックに関連させてもよく、この場合に、これらのシートに対する
専用のエッジ接続を設けることが必要となり得る。後者の極端な場合は、全ての
層が「ダム」(dumb)であり、各層がケーブル接続されたその他の位置で支持基板
、即ち回路上の駆動回路に対する専用の電気接続を有する。本発明による解決法
の適切な選択が当該技術分野に習熟する者に明らかとなるので、以下において、
別個的な層において可能な電子能力の異なる特徴をこれ以上詳細に論ずる必要は
ない。
的特徴を指摘すべきである。
ジ接続は、その層のエッジ・エリアを接触用に割り当てることにより達成され、
スタックにおける複数の層は、互に一連のステップにより配列される。このスタ
ックは、図1bに示すように、1方向にのみステップが付けられてもよく、又は
2以上の方向にステップが付けられてもよい(例えば、図1cを参照)。これら
のステップは、コンタクト製造中に露光されるが、しかし、その後は、コーティ
ング等により保護されてもよい。
ー・コストから精密ハイ・コストに及ぶ技術範囲により実施され得る。精度がコ
ストより重要でないときは、作成されたエッジ導体がスタックにおける各ステッ
プを調整できなければならない条件により、印刷技術(インク・ジェット、シル
ク・スクリーン、スタンプ、静電析出)が好ましい。高密度装置において、エッ
ジ・コネクタは、高い精度に定義される必要があって、与えられた層のステップ
上の小接触領域に対して接触するだけでなく、スタックのエッジを登り、かつ各
サイドに対する浸食が可能な限り小さいことである。従って、スタックの単一エ
ッジは、サイドを登る数百又は数千の並列導体を含んでもよい(ここでは、実際
的な理由のために、単一又は数本の導体ラインのみが図に示されている)。
ウエット又はドライ・エッチング、「ソフト・リソグラフィ」のような高精度ス
タンプ及び電気分解を含む。最高の分解能技術に共通することとして、被写界深
度が限定され、従って単一の製造工程において各ステップの高さ及び/又は電気
的にブリッジ可能とするステップ数が限定される。このような場合は、図5に示
すように、コモン導体(電力、バス…)の単独アプリケーションに利用すればよ
い。
る状態の基板を示す。
の複数部分をマスク・オフして、露出した接触パッドを残す方法を示す。第1の
層の回路は、絶縁層上に適用されてエッジ近傍のパッドと接触している。
示す。
連続して配置された状態のスタックを示す。
れらのパッドを基板上の接続パッドに連結させる方法を示す。
ようにステップ形式により代替可能とされる。
所で対応する接触パッドとの間に電気接続を確立した方法を示す。
のステップ上の露出した導体に接続された後の状態を示す。
した方法を同様に示す。
接触処理において、各ステップの高さのみを調整する。他の解決法を図9a〜9
bに示す。ここでは、線形の傾斜を得るようにスタックの側面にステップを配列
する。スタックの全高に及ぶ導体を適用するために必要とする被写界深度は、傾
斜した角でエッジに当てることにより、非常に小さくできことがことが解る。規
則的なステップ高は、必要ではない(図9aを参照)。
の領域であって、ステップの露出部分によって占領された領域は、小さく保たれ
るべきだが、装置製造の容易さに対して重み付けされる必要がある。浅いステッ
プは、接触プロセス手順に対してより厳密な許容誤差を課し、かつスタックのエ
ッジ傾斜を鋭くする。後者の特徴は、あるスキュー角度のある導体を適用するこ
とにより、エッジ接続を作成するのが望ましいとするいくつかの場合に、否定的
な証明となり得る(以上、図9a〜9bを参照)。ステップが非常に浅くなる限
定的な場合に、スタックは、一直線のエッジとなり、従って与えられた層におけ
る回路は、その層のエッジに延伸し、そのエッジから横方向に露出した電気的な
接触材料からなる電気配線によりアクセスされる必要がある。
なり、その表面に電気接触領域を有する基板上の層により構築されている。連続
する各層は、ステップ状のエッジの所で前の層の先に延伸し、典型的には、各層
の総合領域を基板からの距離と共に増加させる。各層に基板にある可能駆動回路
に対する直接的なアクセスを与えることに加えて、基板がシリコン・チップの場
合に明らかなように、基板における電気的な導管は、スタックにおける個別的な
複数の層を図示の接触パッドを介して電気的に相互に接続してもよい。
gに示す。具体的に、
するが、露出した接触パッドを残す方法を示す。
の第1行に接続した状態を示す。
縁層が第1の層の電極をマスクする方法を示す。
プ登った方法を示す。
絶縁層を実施した後の状態を示す。
的な接続を得る方法を示す。
ける個々の層に対して個別的なアクセスを提供する。
され、変形に基づく基板に関連して以上で説明したものの僅かな拡張により導き
出し得る特性を有する。自己支持構造の特殊な特徴は、露出したエッジに対する
アクセスを増加させ、図4dに示すような2側面接触に対する機会を与える。
ラインとの間の交差点に位置するアドレス指定セルを提供する簡単かつ稠密なア
ーキテクチャを提供すると共に、メモリ装置及びディスプレイを含むアプリケー
ションに使用された。
ことになる、一般的な原理が他の形式の装置にも適用可能となる。
・ラインとの各交差間の容積にメモリ・セルが形成される。そのセルの所で交差
するワード及びビット・ライン電極を活性化することにより、与えられたセルが
書き込まれて読み出し及び消去ができる(図10において、活性化されたライン
を斜線を施して示す)。ワード・ラインとビット・ラインとの間にサンドイッチ
された1シートのメモリ材料を含むメモリ・マトリックスは、各方向にこのよう
な数百又は数千のラインを含み、かつ肉眼で見える距離(ミリメータ又はセンチ
メータ)により横方向に延伸している。しかしながら、この構造の厚さは、典型
的には、ごく僅かであり、ミクロン以下程度である。マトリックスを内蔵する各
層がスタック内の他の層とのクロストーク干渉から電気的に絶縁されているモノ
リシック構造において、互に上面にこのようなマトリックスをスタッキングする
ことにより、マトリックスを含む各層は、極めて高いメモリ・セルの容積密度を
達成することができる。
ある装置において、マトリックス・ラインの数は、非常に大きくなる。支持基板
に位置するスイッチング、多重化、検知又は処理用の全ての活性回路と共に、ス
タックにおける層が受動的なときは、スタックにおける個々の層と基板との間の
直接的な電気接続の数は、装置におけるマトリックス・ラインの数に匹敵し得る
と共に、製造問題が最も重要となる。
工程により製造し、基板に対して高密度の電気接続性を提供できる方法の一例を
示す。この例では、分離層において対応するワード・ラインがコモン導体に接続
され、一方、各層に対して個別的な一組のビット・ラインが設けられている。
に絶縁層を有する基板を示す。
板におけるビット・ラインの接触パッドの第1行に接続する方法を示す。
有する膜を堆積した方法を示す。
ッドの行へ接続する方法を示す。
1行をマスク・オフしてスタックに第1のメモリ装置を完成した後の状態を示す
。
行のビット・ライン・パッドに接続するようにした方法を示す。
法を示す。
ン・セグメントに接続し、これによって基板における第2行のビット・ライン接
続パッドに対する接触を達成する方法を示す。
ドをマスキング・オフする方法を示す。
プリメントを適用して、基板における第3行のビット・ライン接続パッドに接続
する方法を示す。
インを設け、これを下の層における露出したワード・ライン・セグメントに接続
して、基板内のワード・ラインの接触パッドまで電気的に接触させる方法を示す
。
メモリ・マトリックスを作成するために採用可能な本発明によるいくつかの代替
手順のうちの単なる1つを表している。従って、いくつかの例において、図5a
〜5eに示す手順に類似した手順により、単一ステップにワード・ラインを作成
するのが好ましいと思われる。同様に、図11kに示したビット・ラインのアプ
リケーションは、単一製造工程において多数の層を調整しなければならないこと
を意味する。これが問題を表すときは、図9bに示すような代替が存在する又は
図6a〜dに示すものと同様に下位のステップに対するパッチング(patching)に
よる逐次的な接続を使用してもよい。
ス基板上に搭載された個別的な相互に接着する複数のシート又は複数の薄膜層上
に位置し、スタックされた複数の機能ユニットからなる。与えられた層の上面の
回路は、そのシートのエッジ露出領域上で局部化された接触パッドに電気的に接
続されている。
。
。
ものと類似の構造を示す。
グする可能性を得ていることを除き、ここでビルド・アップした図1cに示すも
のと類似の構造を示す。
図1aにおけるものと類似の構造を示す。
図1aにおけるものと類似の構造を示す。
図1aにおけるものと類似の構造を示す。
る。
替例を示す。この場合は、例えば、エッジ接続の作成において高分解能光学リソ
グラフィを採用したときに、限定された視野深度と一致するように1度に1ステ
ップによりエッジ接続を作成する。
替例を示す。この場合は、例えば、エッジ接続の作成において高分解能光学リソ
グラフィを採用したときに、限定された視野深度と一致するように1度に1ステ
ップによりエッジ接続を作成する。
替例を示す。この場合は、例えば、エッジ接続の作成において高分解能光学リソ
グラフィを採用したときに、限定された視野深度と一致するように1度に1ステ
ップによりエッジ接続を作成する。
替例を示す。この場合は、例えば、エッジ接続の作成において高分解能光学リソ
グラフィを採用したときに、限定された視野深度と一致するように1度に1ステ
ップによりエッジ接続を作成する。
は、ピラミッド形式の装置のようにベース基板上に搭載された互いに接着するシ
ートを除き、個別的に配置されたスタックされた機能ユニットからなる。しかし
、この場合にスタックにおける各層の領域は、基板からの距離が増加すると増加
する。各層は、基板内/上の専用ランディング・パッドに対するその個別的なア
クセスを有している。
における層の面に対し、ある傾斜角によりパターニングをして適度の深度の視野
条件及び対応する高分解能によりスタック・エッジを越えたコネクタのパターニ
ングを達成できる方法を示す。
における層の面に対し、ある傾斜角によりパターニングして適度の深度の視野条
件及び対応する高分解能により、スタック・エッジを越えたコネクタのパターニ
ングを達成できる方法を示す。
程の一例を示す。簡単にするために、図示の装置は、2ワード・ライン、3ビッ
ト・ライン及び3メモリ層のみを有する。
程の一例を示す。簡単にするために、図示の装置は、2ワード・ライン、3ビッ
ト・ライン及び3メモリ層のみを有する。
程の一例を示す。簡単にするために、図示の装置は、2ワード・ライン、3ビッ
ト・ライン及び3メモリ層のみを有する。
程の一例を示す。簡単にするために、図示の装置は、2ワード・ライン、3ビッ
ト・ライン及び3メモリ層のみを有する。
程の一例を示す。簡単にするために、図示の装置は、2ワード・ライン、3ビッ
ト・ライン及び3メモリ層のみを有する。
程の1例を示す。簡単にするために、図示の装置は、2ワード・ライン、3ビッ
ト・ライン及び3メモリ層のみを有する。
程の一例を示す。簡単にするために、図示の装置は、2ワード・ライン、3ビッ
ト・ライン及び3メモリ層のみを有する。
程の一例を示す。簡単にするために、図示の装置は、2ワード・ライン、3ビッ
ト・ライン及び3メモリ層のみを有する。
程の一例を示す。簡単にするために、図示の装置は、2ワード・ライン、3ビッ
ト・ライン及び3メモリ層のみを有する。
程の一例を示す。簡単にするために、図示の装置は、2ワード・ライン、3ビッ
ト・ライン及び3メモリ層のみを有する。
程の一例を示す。簡単にするために、図示の装置は、2ワード・ライン、3ビッ
ト・ライン及び3メモリ層のみを有する。
程の一例を示す。簡単にするために、図示の装置は、2ワード・ライン、3ビッ
ト・ライン及び3メモリ層のみを有する。
程の一例を示す。簡単にするために、図示の装置は、2ワード・ライン、3ビッ
ト・ライン及び3メモリ層のみを有する。
リ及び/又はデータ処理装置に関し、前記スタックは、自己支持構造を形成する
か又基板上に設けられ、前記スタックは、少なくとも1方向に少なくとも1ジグ
ザク構造を備え、前記スタックは、ジグザク構造にある複数のステップが前記ス
タックにおいて分離層の露出部分により形成されると共に、1ステップの高さが
それぞれの層の厚さに対応するように少なくとも1方向に少なくとも1ジグザク
構造を備える。更に、スタックに設けられた少なくとも2層を備えたメモリ及び
/又はデータ処理装置を製作する方法に関し、前記スタックは、自己支持構造を
形成するか又は基板上に設けられ、前記スタックは、前記ジグザク構造における
ステップが前記スタックにおける複数の分離層の露出部分から形成されるように
1方向に少なくとも1つのジグザク構造を備え、ステップの高さhは、それぞれ
の厚さに対応する。
・チップ上に1層ずつビルド・アップされ、ここで、複数の絶縁層が種々の堆積
及びエッチング技術によりパターン化され、処理された金属材料、絶縁材料及び
半導体材料を含む層を分離している。確実なアーキテクチャに不可欠なのは、基
板及びこの基板上面の複数の層に配置された複数の素子及び複数のサブ回路との
間の電気接続である。これらの接続は、ビアと呼ばれ、典型的には、接続される
べき複数の素子を分離する1以上の層の介在材料を貫通する金属ポスト又はワイ
ヤ形式からなる。このようなビアは、層のビルド・アップ・プロセス中に作成さ
れるか又は(例えば、エッチングにより)複数の層を通るチャネルを作成し、続
いてチャネルに金属プラグを充填することにより、これらのビアが既存の複数の
層を通って挿入される。
得るものであり、ビアへ直接的又は間接的に接続するパターン化金属間層リード
を含む分離層の数は、典型的には、3から5である。各ビアは、横断又は接続す
る各層において、それに関連したある量の実体を必要とする。ビアそれ自体の金
属断面に加えて、その周辺にビアと直接接触してはならない隣接回路からビアを
絶縁するバッファ・ゾーンを割り当てる必要があり、また許容誤差は、パターニ
ング・マスクのレジストレーション精度と共に、各層にパターニングを作成し得
る有限精度のために設定される必要がある。
ゾン(Franzon)による論文「3−Dパッケージング技術の概説」(A review of 3-
D Packaging Technology)、部品、パッケージング及び製造技術に関するIEE
E学会、B部、21巻、第1号(1998年2月)において、大規模集積を目的とした
3次元パッケージング技術の観点から現状の概観を述べている。ここには、集積
回路チップのスタック全体、とりわけマザー及びドータ・チップをそれぞれ接続
するボンディング・ワイヤの使用と共に回路チップ・スタックの側面に設けられ
た垂直ビア及び電流パスと互いに電気的に接続可能とする方法に言及したいくつ
かの個所がある。このドータ・チップは、マザー・チップの露出面がスタックの
ステップを形成するようにマザー・チップ上にスタックされる。この場合に、チ
ップ上の接触点に機械的に接続されるボンディング・ワイヤが使用される。
第19995975号において、実質的にスタック内の分離層が有機金属におけ
る薄膜の副層により作成され、分離層における薄膜のところの導体が複数の層の
側面上の電気的なエッジ接続に達するメモリ及びデータ処理装置が開示されてい
る。ノルウェ特許出願第19995975号において、複数の層間の接続をビア
により更に付加的に形成することができ、これらは、原則として薄膜に含まれる
同一材料により導電構造として制作され、従って、その切り離し得ない部分を形
成し、更に「ジグザク・ビア」呼ぶ概念が示され、この種のスタックにおける分
離層が互いにジグザクに配置され、スタックにおける層が電気的に互いに又はジ
グザク部分を越えて、いわゆるジグザク・ビアを使用することにより下の層に接
続される。物理的かつ実際的な実施例において、ノルウェ特許第308149号
もノルウェ特許出願第19995975号も開示したエッジ接続を実現できる方
法について何の示唆も与えていない。
ルド・アップされた装置に適していることが証明されていた。そこでの層及びビ
アの数は、余り緩和されず、また超高精度のリソグラフィは、チップ製造プロセ
スにおいて不可欠な部分である。しかしながら、ビアは、製造プロセス全体にお
いて、かなり複雑な特質を表しており、収益及びコストに影響する。更に、電子
データ処理及び記憶のための全く新しい形式の装置アーキテクチャ及び製造方法
は、次の数年内に大きな市場区分において深刻な競合者として出現する。このよ
うな新しいアーキテクチャに共通する特徴は、非常に大きな数の層を含む稠密な
スタックに薄膜エレクトロニックスを組み込むということである。多くの場合に
おいて、これらの装置は、薄いポリマ基板上でロール・ツー・ロール(roll to r
oll)処理のような大容量技術により製造される。この関連において、従来のビア
接続技術は、技術的にまたコストについても全く不適当というべきである。
は膜状の機能部分を含む積層を組み込んだメモリ及び/又は処理装置において、
層間及び/又は複数の層と下層の基板との間に電気的相互接続を作成できる方法
及び技術な解決法を提供することである。
なる場合、典型的には5から10を超える場合に、実施できる方法及び技術的な
解決方法を提供することである。
かつ低コスト技術により製造され、組み立てられた装置である場合に実施可能と
する方法及び技術的な解決方法を提供することである。
と電気接続状態にあるジグザク構造により各ステップ上に1以上のコンタクト・
パッドを設け、 1以上の電気的エッジ接続を各層における前記ステップ上にまたがって前記ス
テップ上及び各層におけるステップ間の前記エッジにまたがって電導構造の形式
により設け、前記層の表面上に堆積され、前記電気エッジ接続は、前記層におけ
る1以上のコンタクト・パッドと接触し、各層間及び前記層と任意選択的な基板
上に設けられたコンタクト・パッドとの間に電気接続を提供することを特徴とす
る装置により実現される。
・パッド(4)をそれぞれの層における前記ステップにより設けられた電導構造
により互に接続することが好都合と考える。更に、本発明による装置において、
前記電気エッジ接続を前記スタックにおいて少なくとも連続する3層におけるコ
ンタクト・パッド間又は前記スタックにおける少なくとも隣接する2層における
コンタクト・パッド間で連続的な電流パスとして設けること及び前記電気エッジ
接続を前記スタックにおいて隣接する2層間又は前記任意選択的な基板(2)と
前記基板に隣接する層との間でパッチされた電流パスとして設けることが好都合
とされる。
るようにステップ状ピラミッド構造の少なくとも一部を形成する。
層は、前記ジグザク構造が少なくとも1ジグザク部分を備えるように互いに変位
され、前記複数のステップは、前記スタックにおける前記それぞれの層における
上面の露出部分及び少なくとも1ジグザク部分を形成し、前記ステップは、前記
スタック内のそれぞれの層における下面の露出部分を形成し、各場合において各
ステップ上の1以上のコンタクト・パッドは、前記層の反対面上に、それぞれ設
けられた導体構造と電気的に接続されている。
られ、前記スタックは、各層の領域が前記基板からの距離により増加するように
反転ステップのピラミッド状構造の少なくとも一部を形成し、上に重なる層は、
下の層のエッジを越えて基板に載置するようにし、上に重なる層は、1以上のジ
グザク部分により形成され、ある層のジグザク部分におけるステップ数は、その
下に位置する層の数に対応し、好ましくは、前記基板に設けられた1以上のコン
タクト・パッドであり、これらの層は、前記基板に載置される。
取りされ又は傾斜を付けた面であることが好都合とされる。
グザク構造により1方向に形成されて、前記ジグザク構造における各ステップが
設けられた複数の層における露出部分により形成されるように関連して変位され
、ことにより前記スタックに、それぞれ連続する層を設け、 1以上の電流パス及び1以上のコンタクト・パッドが各層に形成されるように
、各層におけるステップ上に導電材料の構造を堆積し、 2以上の層におけるコンタクト・パッド間及び/又はコンタクト・パッド若し
くは1以上の層と基板との間に電気的エッジ接続を形成する連続的及び/又はパ
ッチングされた電導構造を堆積すること、 を特徴とする方法を有する本発明によって実現される。
ッドを設け、前記複数の層は、前記基板に載置される。
ライ・エッチング、インクジェット印刷、シルク印刷、ソフト・リソグラフィ、
電気分解、静電堆積又はそのままの変換のうちの1つから選択されたプロセスに
より形成することが都合よい。
詳細に説明する。
背景の簡単な説明をする。
エレクトロニックスのメイン・ストリームに入り、「スマート」層、即ち、個別
的な処理能力を有する複数の層を備え、スタックされた装置は、普及することに
なると期待されている。これは、スタッキングの概念に固有の可能性を強化する
ことに加えて、バス形式のエッジ接続がスタック全体に分散され、意図するこれ
らの層によって選択的にピックアップされたメッセージを搬送できることを意味
する。他方、本発明による相互接続の概念は、復号回路なしに複数のシート又は
層を含むスタックに関連させてもよく、この場合に、これらのシートに対する専
用のエッジ接続を設ける必要がある。後者の極端な場合は、全ての層が「ダム」
(dumb)であり、各層がケーブル接続されたその他の位置で支持基板、即ち回路上
の駆動回路に対する専用の電気接続を有する。以下において、別個的な層におい
て可能な電子能力の異なる特徴は、本発明による適当な解決法の選択が当該技術
分野において習熟する者に明らかとなるので、これ以上、詳細に論ずる必要はな
い。
明による一般的装置の更に詳細な説明、その実施例及び本発明による方法の好ま
しい実施例における製作工程の説明を示す。
装置をステップ状ピラミッド構造と呼ぶことができる。これは、基板上に設けら
れ、個別的だが相互に隣接するシート状又は薄膜状の層上に設けられ、スタック
された機能ユニットを備えている。与えられた層の上面上の回路は、層の露出エ
ッジ領域上のコンタクトと電気的に接続されている。図1における側面図には、
互いにスタック1を形成する4層L1〜L4が示されている。この側面図に示され
ているように、右側上の層L1〜L4は、ジグザク構造を形成して、その上、層L 4 の上面から延伸し、基板2上のコンタクト・パッド5まで下って電気的エッジ
接続3を設けている。電気的エッジ接続3は、図1aから明らかなように、特に
具体的に示していない太線により示す各層Lの上面に設けられた導電体と接続さ
れている。
ック1における層L1〜L4を1方向に、即ち右へ向かってジグザクに配置し、次
にコンタクト・パッド4を設け(図では、そのうちの1つを強調している。)、
ここでコンタクト・パッド4と接触するように電気的エッジ接続3を設け、次に
層L1〜L4を電気的に基板2上のコンタクト・パッド5に接続する。ジグザク構
造において複数のステップを形成している露出部分に層L1〜L3におけるコンタ
クト・パッドを設ける。図1bにおいて、上面に回路領域を表す矩形の斜線領域
を示す層が存在する。これを詳細に示すことなく、回路領域は、物理的に個別的
な複数の素子及び複数のネットワーク、即ち1以上のネットワークに接続されて
いる回路からなるものでよく、また図1bにおける実施例の場合に、基板に対し
て2本の接続パス3が示されている。勿論、図1b及び付加的なこれらの図の両
者において、上面層における斜線領域は、他の下層において対応する回路領域に
その等価物を有することを理解すべきである。
で、層L1〜L4を有するスタック1は、相互に直交する二方向にジグザクに配置
されて、接続用に使用できる遙かに大きなステップ領域を設けている。この実施
例は、更にコンタクト・パッド4、基板上のコンタクト・パッド5と共に露出部
分の代替的かつより分散した位置を許容する。同様に、2ジグザク配置方向のそ
れぞれにエッジ接続を設けたので、全層におけるコンタクト・パッド4に接触す
る2接続パス3と、付加的に基板上のコンタクト・パッド5との間で良好な分離
が達成される。
ここで、スタック1における分離層L1〜L4に対するエッジは、ステップ領域に
おいて丸みを付けており、これは、全層により形成されているステップを越えて
基板2まで下ってエッジ接続(ここでは6により表す)を実施するときに、好都
合となり得る。ステップが垂直でなく、丸いときは、図2における実施例は、電
気的エッジ接続における破断の危険性を減少させる。図1a〜1cにおける実施
例の場合のように、鋭いエッジを越えて実施されるときは、堆積した薄い導電層
として形成されたエッジ接続に生じる破断に対する一定の危険性が常に存在する
。図2における実施例の変形では、mステップを丸くする必要性はないが、分離
ステップ間の緩やかな傾斜により形成されてもよい。
おいて実施例に類似している。更に、ここで、スタック1は、基板2上に設けら
れた4層L1〜L4を備えており、基板2には、図1cにおける実施例に対応して
、コンタクト・パッド5が設けられている。しかし、接続パス3のうちの1つの
みが、最上層L4から基板上のコンタクト・パッド5へ連続的な接続として設け
られ、同様に、露出部分上、即ち図示のように層L1〜L4におけるステップ上の
全コンタクト・パッド4に接触している。更に、積層されたスタック1において
右下に示す層における各ステップ上に、いくつかのコンタクト・パッド4が設け
られている。ここでは、各ステップ上に3コンタクト・パッド4を設け、これが
図示のように、短いエッジ接続3を越えて相互に2以上の層間に独立した接続の
可能性及び多分、基板2上のコンタクト・パッド5に対する更なる付加的な接続
パス3により分離層間及び層L1に対して図示のような層内において相互に電気
的接続のパッチングに対する付加的な可能性を与える。
てスタック1を形成することが可能となることを理解するべきであるが、図1b
及び1cに示すように、実施例の原理の単なる直接拡張であることは、当該技術
分野において習熟する者に明らかなことであり、ここで、これらを更に詳細に説
明する必要はない。
る本発明による第1の一般的装置の実施例を示す。スタック1は、基板上に設け
られていないが、層Lが自己支持構造であることにより図1aにおけるものと区
別される。従って、図4aは、側面図に図1aにおける類似の実施例(ただし基
板なし)を示す。スタック1は、5つの自己支持層L1〜L5を備え、スタックに
おける全てのステップ上のコンタクト・パッド4と、層L1〜L4のそれぞれに対
してコンタクト・パッド4に接続されている接続パス3とが設けられている。図
4bは、通常のステップ状ピラミッドとして又は代替的に多角形ステップ・ピラ
ミッドとして実施された自己支持装置を示す。層L1〜L4上の全ての層間で連続
する接続を形成する。右側において、接続パス3は、層L1〜L4上のコンタクト
・パッド4を介して図4bに示すように、左側におけるパッチングと共に、いく
つかの電流パスを使用して層L1からL5までの全ての層間に連続する接続を形成
し、コンタクト・パッド4のみがL2及びL3の露出部分上に設けられていること
が解る。このようにして、スタック1における2以上の層間に電気的接続を形成
することは、容易であり、調整は、不必要である。対応して、図4cもまた少な
くとも2ジグザク配置方向における接続パス3を除き、スタック1をステップ状
ピラミッド構造として示している。図4において、ここでは、各側面に対向して
直径方向にエッジ接続を設け、またここでは、6層L1〜L6により示すように構
造の各ステップ上にコンタクト・パッド4を設ける。
する可能性をもって実現することができる。5層L1〜L5のそれぞれにおける両
面を露出する分離されたステップ領域を形成するために、全く同一の延伸を有し
得るこれらは、ステップ形式により相互にジグザク配置される。従って、各ステ
ップ上の接続パス3と、コンタクト・パッド4を有する各層との両者、即ち、こ
れらの層の露出部分は、反対側の対応する部分に対して反転したステップ構造を
形成し、従って各層Lの反対面に対するアクセスを許容する。それ以外に、接続
パス3及びコンタクト・パッド4のレイアウトは、図4dに示すように、装置の
両側面で同一である。
触用に使用することにより、各分離層に形成できるとされ、このエッジ領域は、
スタック1における各層の露出部分に形成され、これらの露出部分は、以上で述
べたように、スタックを1以上の方向にジグザク配置を有するジグザク構造とし
て実現することにより形成される。勿論、これらのステップは、コンタクトを作
成するときに露出される。
料、例えばデータ記憶用の記憶材料を含み得る副層のサンドイッチとして、それ
自身を形成することができる。このような副層のサンドイッチとして、好ましく
は、薄膜技術により各層を構築するときは、例えば、接触及び導電機能を達成す
るために、特定の機能目的により分離副層を実現することができ、又は、例えば
薄膜技術により形成されたアクティブ回路又は全面的に機能材料、例えば、デー
タ記憶用のメモリ材料からなるアクティブ回路を備えてもよい。詳細に入る前に
、各分離層がスタックに搭載する前に支持膜上に製作されてもよく又はスタック
それ自身の表面上の1堆積プロセス又は一連のプロセスにより形成されてもよい
ということは、当該技術分野において習熟する者に明らかである。各場合におい
て、各副層は、ある厚さを有する必要があり、その下限は、事前加工及びスタッ
ク付加プロセス中にさらされる力に関連して支持層の積載量によって与えられる
。基本的には、副層を単層として堆積することができるので、アディティブ・プ
ロセスを使用することにより単一層の厚さを遙かに薄く作成することができる。
に説明する。図1〜3に詳細に示した実施例において、エッジ接続を単一の電極
堆積又はシーケンスの堆積作業によって形成することができ、これを以下で更に
詳細に述べる。後者の場合に、各堆積作業は、総合エッジ高の小部分のみ、即ち
エッジ構造において単一ステップを調整し、次いで、逐次的に堆積した電極を積
み重ねることにより複数のステップにまたがるエッジ接続の連続性を得ることを
意味する。
加工、ソフト・リソグラフィのような高精度スタンプ及び電解と共にウエット・
エッチング又はドライ・エッチングに基づいたリソグラフィ法を含む。高分解能
が得られる大抵のこれら技術に対して共通することは、被写界深度であり、これ
がまた個別的な各ステップの高さ又は単一の製作ステップにおいて電気的に接続
できるステップ数を制限する。このような場合に、例えば電源ライン、バス・ラ
イン等を形成する共通導体の簡単なアプリケーションを使用することができる。
発生する製作工程の第1の例を示す。特に、図5aは、スタック1それ自体を形
成する層Lの堆積前の基板2を示す。基板2に又はその上に回路領域Csを設け
、それ自体に回路を形成することができ、この回路領域を更に基板のコンタクト
・パッド5と接続する。図5bに示す次の製作工程において、隔離層IL1を設け
、呼称それ自体は、これをスタックにおける第1の層L1に接続していることを
示す。ここで、隔離層IL1の場合、層L1に対して回路CL1を設け、隔離層IL1
上に設けられたコンタクト・パッド4に接続する。図5cは、ここで、その結果
の層L1及びL2がジグザク構造を形成するように設けられ、配置された層I2、
ここでは隔離層IL2と同一の製作工程を表す。更に、隔離層IL2上には、回路領
域CL2及びこの回路領域に接続されたコンタクト・パッド4が設けられている。
次に、図5dは、スタックにおける第3の層L3に対する第3の隔離層IL3及び
対応する回路領域CL3及びこれに接続された接続パス3の堆積を示す。図5a〜
5dに示す例は、それぞれの隔離層L1〜L3と、それぞれのコンタクト・パッド
4に接続された回路領域CL1〜CL3とからなる隔離層L1〜L3を形成する方法を
示す。最終的な製作工程において、連続する電流パス又は接続パス3を設け、各
層における全てのコンタクト・パッド4をここで相互に、かつ基板上のコンタク
ト・パッド5に接続するエッジ接続を形成する。
テップ形式により堆積されてもよく、これは、図6を参照して説明される。図6
では、分離層及び副層の観点から、図5におけるものに対応して形成されたもの
を示し、それ以外は、接続パス3のステップ形式の堆積を示している。
方、図6bは、スタックに設けられた層IL1及び第1層L1に対する回路領域CL 1 を有する基板2を示す。ここでは、隔離層IL1上のエッジを越えて堆積した接
続パス3が存在し、これらのエッジ接続は、基板2上で回路領域CL1とコンタク
ト・パッド5との間にコンタクトを作成している。図6cにおいて、他の隔離層
IL2に接続パス3と共に回路領域CL2を堆積し、この接続パス3は、コンタクト
・パッド4を図6bにおいて堆積した接続パス3上に形成するように、隔離層I L2 のエッジを越えて隔離層IL1上の接続パス3まで下る。図6dにおいて、この
プロセスは、第3の層L3に対して隔離層IL3、回路領域CL3により、更に接続
パス3に対してコンタクト・パッド4により反復される。これは、図6dに示す
実施例が連続するが、スタックにおいて最上層から中間層におけるコンタクト・
パッド4を越えて基板におけるコンタクト・パッド5ステップ形式の堆積した接
続パス3を実現する結果になる。これは、更に、各接続パス3に対して堆積及び
接触作業それ自身をステップ形式に、かつ反復的に処理し、従って任意の所望の
高さのステップを調整できることを意味する。従って、フォト・リソグラフィ技
術に基づく堆積プロセスにより得られる被写界深度は、実際のステップ高に適応
させるために必要とするだけであり、従って、分離ステップの高さは、原則とし
て実際の限定された被写界深度に正確に対応でき、この被写界深度は、接続パス
3を製作するための高分解能フォト・リソグラフィにより得られる。
のステップ状、ただし逆転したピラミッドとして実施され、従って反転ステップ
状ピラミッドと呼ばれる。図1における装置と同様に、図7における装置は、更
に層層L1〜L4からなり、これらは装置に機能ユニットのスタック1を形成する
。基板2上に設けられ、層Lを有するスタック1及び「反転ステップ状ピラミッ
ド」の概念は、最小の領域を有するスタック1における第1の層L1であるとい
うことに基づくものであるが、各層の領域は、基板からの距離と共に増加する。
他方に重なる層は、それを越え、下の層のエッジの上に延伸して、スタック1に
おける各分離層Lが基板2に対して直接載置する部分を得る。各層Lのために、
図7に示すように、基板上に1以上のコンタクト・パッド5が設けられて、各層
Lにおける機能ユニットの回路領域を基板と接触させる。接続パス3は、分離層
Lに形成されたステップのエッジを越えて基板2まで下る。図7の装置において
、例えば、分離層は、基板2に設けられているドライバ及び制御回路に対して直
接的な電気接続を有し、これは、基板がシリコン・チップからなるのであれば、
可能となる場合である。
製作することができる方法について一例を説明する。図8aには、コンタクト・
パッド5を有する基板2が示されている。図8bに示すように、基板2上に第1
の隔離層IL1を設け、ここでは、2つの電極EL1を設けたのが示され、これらは
、図8cに示すように、接続パス3を介して基板2上のコンタクト・パッド5に
接続されている。隔離層I1上には、回路領域と、電極EL1を介して下層に接続
され、詳細に示されていない機能ユニットとが形成されていることが理解される
。ここで、図8dは、第1の隔離層IL1を越えて隔離層IL2を設けることにより
後者の先に延伸し、エッジを越えて下の基板までステップを形成することなく、
次の層を形成する方法を示しており、少なくとも隔離層IL2の一部は、基板上の
コンタクト・パッド5まで、さまざまに延伸する。再び、図8に示すように、第
2の層における回路領域及び機能ユニットを接続パス3上のコンタクトを介し基
板におけるコンタクト・パッド5まで下って基板に接続するために電極EL2を設
ける。図8fは、プロセスを反復して電極EL2をマスクする更に他の隔離層IL3 を堆積し、図8gに示すように、基板2上のコンタクト・パッド5に接触する電
極セットEL3を設ける。従って、図8a〜8gに示す3積層を有するスタックを
得るが、図1aにおける装置に対比して反転ステップ状ピラミッドとして、即ち
各層の領域は、スタックにおいて基板2からの距離を増加させる。図8a〜8g
に示すように実現された図7における装置は、基板2とスタック構造1において
上に重なる層Lとの間で個別的なアクセスを提供することが明らかとなる。この
ようにして、図8a〜8gにより示す方法は、図5及び6に示す方法と対照をな
す。
ソグラフィ技術を使用することにより、比較的に浅い被写界深度は、高々一度の
数ステップをパターン化可能なことを必要とすることがあり、またスタックにお
けるスタック数が多ければ、これは、フォト・リソグラフィ作業が装置の製作を
共に更に複雑化し、コストを付加的に少なからず増加させるあるものを多数回反
復する必要があることを意味する。スタック層の数及びスタックにおけるステッ
プ数により作業数が増加することを避けるために、結果が各層に対して単一処理
のみとなるようにコンタクト及び電流パスをフォト・リソグラフィ・パターニン
グする代替的な方法を使用でき、一方、スタックにおける全てのステップを調整
することができる。図9aにおいて、これを図1aにおける装置について示す。
ここで、基板上に設けられたスタック1(図示なし)は、傾斜が線形になるよう
に側面にジグザク配置される。従って、必要な被写界深度は、スタック1におい
て複数の層Lのうちの一層の最大高hMAXより小さいか又は等しい。スタックに
おける全ての層は、同一のステップ高を有する必要性はなく、比較すれば、図9
aにおける層L2は、高さが他の層より遙かに低い。右方向への平行斜線間の距
離により示される所用被写界深度は、スタックの高さ全体に及ぶ。光線の方向は
、ステップの傾斜線と直交するのが最適と思われる。図7に示す装置に対応する
状況は、図9bに示され、ここでも必要な被写界深度は、hより低いか又は等し
く、hは、スタックにおけるステップL1〜L4のうちの1ステップの高さである
。ここでも、単一のフォト・リソグラフィ処理において、例えば、光線の方向を
図の点線により示す傾斜線に対して直交させることにより上から下までエッジ接
続をパターン化することができる。
マトリックス・アドレス指定可能装置として実現可能とされる。これは、互に並
列のストリップ電極Wを備えている第1の組の電極EWと、互いにストリップ電
極Bを同様に備え、電極組Enにおける電極Wに直交している他の組の電極EBと
を備えている。ここでは、機能材料、例えば、メモリ媒体又は光放射媒体をそれ
ぞれ電極組EBとEWとのサンドイッチにより設けることもできる。受動マトリッ
クス・アドレス指定可能強誘電体メモリ装置を実現するために図10に示すアー
キテクチャを使用することができ、従って、強誘電体メモリ材料、例えば、無機
又は有機材料の場合のメモリ材料の場合及び後者の場合におけるメモリ媒体は、
特にポリマ又はコポリマが好ましい。この種のメモリにおける別個的なメモリ・
セルは、ワード・ラインを実現する電極Wと、メモリ装置においてビット・ライ
ンを実現する電極Bとの間の交差点に形成される。少なくとも一組の電極におけ
る複数の電極が透明材料により実現されるディスプレイにおいて電極配列を使用
するときは、ピクセルは、対応して電極セットEW、EB間のサンドイッチに及び
それぞれのセットにおける電極間の交差点に形成される。言及した種類のメモリ
装置では、ワード・ライン電極Wと、このセルにおいて交差しているビット・ラ
イン電極Bとを活性化することにより、与えられたメモリ・セルに対して書き込
み、読み出し及び消去が可能である。例えば、図10において、全てのワード・
ラインWBを活性化し、従って図示のようにハッチを施したビット・ライン電極
Bとの交差における全てのセルをアドレス指定することができる。図10に示す
ような配列にあるワード・ラインとビット・ラインとの間のサンドイッチにおけ
るメモリ材料の層を備えているメモリ・マトリックスは、各方向にある数百又は
数千の電極を備え、巨視的には、距離(数ミリメートルから数センチメートル)
にわたって延伸している。各分離層、即ち複数の電気層及びメモリ媒体を形成し
ている複数の層からなる厚さは、1μm以下の大きさとなる。このようなマトリ
ックスは、本発明による装置にスタック可能とされて、スタックを形成し、従っ
て極めて高容量のメモリ・セル密度が得られるようにマトリックスを形成してい
る各単一層がクロストークとスタックにおける他の層による干渉とから電気的に
絶縁されたモノリシック構造が得られる。
回路に接続された装置におけるライン数は、非常に大きい。スタックにおける層
が支持基板上又は内に位置するスイッチング、多重化、検出及び処理完全に受動
的であるときは、スタック内の個々の層と基板との間における直接的な電気接続
数は、装置におけるマトリックス・ライン、即ちワード・ライン及びビット・ラ
インの総数に匹敵し得るものであり、従って、このような装置の製作に関連する
問題が最も重要となる。
り、従って、例えば容積的なマトリックス・アドレス指定可能なメモリ装置が得
られるように、本発明による装置がそのスタックを形成する本発明による装置、
好ましい実施例の説明をする。この方法は、図11a〜1lmに段階的に示され
ているが、簡単な場合において、各単一層において各マトリックス・アドレス指
定可能装置は、2・3マトリックスとなるように、換言すれば、最大6アドレス
指定可能セルにより、かつ3層のみに限定されたスタックによりワード・ライン
の数が2に限定され、またビット・ラインの数が3に限定される。連続する製作
工程は、基板に対して高密度な電気接続が得られるので、図11a〜1lmに示
されている方法ステップを使用することにより、受動マトリックス・アドレス指
定可能装置の稠密にスタックされたマトリックスを得ることができる。分離層に
おけるワード・ラインは、共通導体に接続され、同時に一別個セットのビット・
ラインが各層に設けられる。以下において、図11a〜11mILは、隔離層、
S基板、WLワード・ライン及びBLビット・ラインを表し、同時にインデックス
Lは、それぞれ層L1、L2、L3を指示している。
ビット・ラインに対する接触パッドB1〜B3を有するビット・ライン・コンタク
ト・フィールドと、全層のそれぞれに対する2コンタクト・パッドW1、W2のみ
を有するワード・ライン・コンタクト・フィールドとをそれぞれ有する基板S、
図11bは、基板Sとその上に設けたスタックとの間の電気的及び化学的な干渉
を保護するために第1の隔離層IL1を有する基板S、及び図11cは、スタック
における第1の層からビット・ライン、即ち第1のマトリックス・アドレス指定
可能装置を設け、基板S上のビット・ライン用の第1のセットの接触パッドに接
続する方法を示す。図11dにおいて、機能材料の層ML1、この場合は、メモリ
材料をビット・ライン上にこれらに接触して設け、同時に、図11eは、基板S
にあるワード・ライン・コンタクトにワード・ラインWL1を接続する方法を示す
。他の分離層IL2をスタックにおける第1の層上に、即ち第1のメモリ装置上に
設けたのを図11fに示し、次いで、第2の層に対してビット・ラインBL2を設
け、これを図11gに示す。以上、ここでも第2の層に対するメモリ層ML2を設
けビット・ラインBL2に接触する。これは、図11hから明らかである。図11
iは、設けられたワード・ラインWL2を示す。これらは、ワード・ラインに接触
するコモンが得られるようにワード・ラインWL1に接触する。
11kに示すように、ビット・ラインBL3上に堆積された第3の層を設けている
。図11lは、BL3上に堆積された第3の層に対してメモリ層ML3を示し、図1
1mに示すように、各層のエッジを越えて延伸するワード・ラインWL3を備え、
下層上のワード・ラインWL2に対するエッジ接続を形成する。
る積層された受動マトリックス・アドレス指定可能メモリ装置を実現する。受動
マトリックス・アドレス指定可能メモリ装置は、非常によく、少なくとも各々に
おける数千ワード及びビット・ラインまで多数の層を備えることができるので、
勿論、図11a〜11mに示す例においてワード・ライン及びビット・ラインは
実際に対応していないことが勿論、理解されるべきである。例えば、8000X
8000マトリックスとして、即ち64,000,000マトリックス・アドレ
ス指定可能・メモリ・セル有する二次元メモリ装置を実現できるという結果にな
り、勿論、セルの数は、スタッキングにより高い記憶容量及び高い記憶密度を有
した本発明による体積装置が得られるようにスタックにおける層の数に比例して
増加する。
を使用することができるので、製作を変更することが可能である。例えば、図5
a〜5eに示すステップの類似した方法を使用して、単一工程によりワード・ラ
インを形成できるのであれば、例えば、対応して図11kに示すようにビット・
ラインを備えることになり、多数の層は、単一製作工程において調整するという
ことが必要となる。これが問題であれば、図9aに示す幾何学に基づいた代替的
なパターニングを使用することができる、又は図6a〜6dに示す製作工程から
類推して、下の工程に対するパッチングにより複数の電気接続を連続的に形成す
ることができる。
、二者間を質的に識別する一定の本質的な特徴に注意すべきである。即ち、 −本発明では、スタックにおける複数の層を配置した後の製造処理において、
中間層のパッチングと共に、スタックにおける垂直方向の接続性を達成すること
ができ、製造戦略(材料の両立可能性の問題、装置のカスタム化、例えば、ポス
ト・スタッキング)を選択する際の柔軟性を増加させる。 −本発明では、スタックにおける層を貫通する接続チャネルを開けるためにエ
ッチング、ドリル加工又は同様の処理を必要としない。
スト高容積処理においてスタックされた装置の大規模製造に向かう現実的なルー
トを提供する。
を示す。
示す。
トを概要的に示す。
置を形成する製作工程例を示す。
置を形成する製作工程例を示す。
置を形成する製作工程例を示す。
置を形成する製作工程例を示す。
置を形成する製作工程例を示す。
置を形成する製作工程例を示す。
置を形成する製作工程例を示す。
置を形成する製作工程例を示す。
置を形成する製作工程例を示す。
置を形成する製作工程例を示す。
置を形成する製作工程例を示す。
置を形成する製作工程例を示す。
置を形成する製作工程例を示す。
Claims (7)
- 【請求項1】 互いに又は完全に重なり合うスタックされた少なくとも2層
を有するメモリ及び/又はデータ処理装置であって、前記層は、基板又はこのよ
うなスタックされた層のサンドイッチ自己支持構造を交互に形成し、メモリ及び
/又は前記スタックにおける少なくとも2層は、少なくとも1つの他の層又は前
記基板におけるメモリ及び/又は処理回路に電気的に接続するメモリ及び/又は
処理回路を備えた前記メモリ及び/又はデータ処理装置において、 前記層は、前記装置の少なくとも1エッジ上のジグザク構造を形成するように
相互に関連して配列され、前記構造における少なくとも2層のエッジは、一組の
角度又は傾斜ステップを形成し、各ステップは、各層の厚さに対応する高さを有
し、 少なくとも1エッジ電導体は、一度に1層のエッジを越え、1ステップ下がっ
て前記ジグザク構造に続く層のいずれかにおける導電体に対する接続を可能にす
ること、 を特徴とするメモリ及び/又はデータ処理装置。 - 【請求項2】 前記少なくとも1導電体は、前記ジグザク構造のエッジを越
えて設けられ、2以上の内層導体及び隣接する複数層まで電気的に接続して一度
に1ステップ調整することを特徴とする請求項1記載のメモリ及び/又はデータ
処理装置。 - 【請求項3】前記内層導体は、導電体間に導電体を形成して上に連続する層
及び/又は下に連続する層へのステップを調整する請求項2記載のメモリ及び/
又はデータ処理装置。 - 【請求項4】 互いに部分的に又は完全に重なり合うスタックされた少なく
とも2層を有するメモリ及び/又はデータ処理装置を製造する方法であって、前
記層は、基板又はこのようなスタック層のサンドイッチ自己支持構造を交互に形
成することにより支持され、メモリ及び/又は前記スタックにおける少なくとも
2層は、少なくとも1つの他の層及び/又は前記基板におけるメモリ及び/又は
処理回路に電気的に接続するメモリ及び/又は処理回路を備えた前記方法におい
て、 前記層は、ジグザク構造を形成するように前記層に連続的に1度に1層を付加
し、前記層は、ジグザク構造を形成し、1以上の層に少なくとも1電気接触パッ
ドを設けて、1以上の内層エッジ・コネクタに連結させることを特徴とする前記
方法。 - 【請求項5】 支持基板上に前記複数の層を設け、ステップ状ピラミッドと
して前記ジグザク構造を形成する請求項4記載の方法。 - 【請求項6】 支持基板上に前記複数の層を設け、反転ピラミッドとして前
記ジグザク構造を形成し、前記複数の層は、それぞれが前記電気エッジ・コネク
タを介して前記基板に接続して単一ステップを調整する請求項4記載の方法。 - 【請求項7】 前記エッジ接続をリソグラフィ、ドライ・エッチング、イン
クジェット印刷、シルク・スクリーン印刷、ソフト・リソグラフィ、電気分解又
はそのままの変換のうちの1つから選択されたプロセスにより形成することを特
徴とする請求項4記載の方法。
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