KR20020080484A - 스택 내의 수직의 전기적 상호 접속 - Google Patents

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KR20020080484A
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페르-에릭 노르달
한스 구데 구드에센
게이르 아이. 레이스타드
괴란 구스타프손
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띤 필름 일렉트로닉스 에이에스에이
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Abstract

기판에 의해 지지되거나 샌드위치된 자기 지지 구조를 형성하는 적어도 2개의 스택된 층들을 갖는 메모리 및/또는 데이터 처리 장치에서, 여기서 상기 층들은 상기 층들 사이의 그리고/또는 상기 기판 내의 회로 소자에의 상호 접속들을 갖는 메모리 및/또는 처리 회로 소자를 포함하고, 상기 층들은 인접 층들이 상기 장치의 적어도 하나의 에지 상에 엇갈린 구조를 형성하도록 배열되고 적어도 하나의 전기적 에지 전도체는 하나의 층 상의 상기 에지 위로 그리고 동시에 하나의 계단 아래로 지나가도록 제공되며, 상기 스택 내의 수반하는 층들 중 어떤 것에서도 전기적 전도체에의 접속을 가능하게 한다. 이런 종류의 장치를 제조하기 위한 방법은 상기 층들이 엇갈린 구조를 형성하도록 연속적으로 상기 층들을 부가하여 한 번에 하나의 층을 부가하기 위한 단계 및 하나 또는 그 이상의 층 간의 에지 접속기들에 링크하기 위한 적어도 하나의 전기적 접촉 패드를 하나 또는 그 이상의 층들에 제공하는 단계를 포함한다.

Description

스택 내의 수직의 전기적 상호 접속 {VERTICAL ELECTRICAL INTERCONNECTIONS IN A STACK}
현대 전자공학적 미세 회로들은 대개는 절연 층들이 다양한 증착 및 에칭 기술들에 의해 패턴되고 처리되는 금속, 절연 및 반도전 재료들을 포함하는 층들을 분리하는 일련의 처리 단계들 내에서 실리콘 칩들 상에 층마다 구축된다. 상기 기판 및 상기 기판 위의 상기 층들 내에 위치된 구성 요소들과 서브 회로들 사이의 전기적 접속들은 하기의 아키텍쳐들에 필수적이다. 경로선(vias)이라고 언급되는 이런 접속들은 대개는 접속될 구성 요소들을 분리하는 사이 재료들(intervening materials)의 하나 또는 그 이상의 층들을 관통하는 금속 포스트들 또는 전선들의형태이다. 상기 경로선들은 상기 층-구축 공정 동안 제조되거나 이미 존재하는 층들을 통하여 상기 층들을 통한 채널들을 형성함(예를 들면, 에칭)에 이어서 상기 채널들 내로 금속 플러그들을 충전함으로써 삽입된다.
현재의 기술 상황의 실리콘 칩들은 20-30 마스킹 단계들을 포함할 수 있고, 직접적으로 또는 간접적으로 경로선에 접속하는 패턴된 금속의 층 내부의 리드들을 포함하는 분리된 층들의 숫자는 대개 3-5이다. 각 경로선은 가로질러진 또는 접속된 각 층 내에서 그와 연관된 일정량의 중개를 요한다: 상기 경로선 자체의 금속 단면에 부가하여, 상기 경로선과 직접 접촉하지 않을 인접한 회로 소자로부터 상기 경로선을 절연시키는 그 주위의 버퍼 존(buffer zone)이 할당되어야 하고, 패터닝 마스크들(patterning masks)의 등록 정확성 뿐만 아니라 각 층 내에 패터닝이 될 수 있는 한정된 정확도를 위해 허용 오차가 주어져야 한다.
상기 참조된 선행 기술은 위에서 참조된 바와 같이 실리콘 기판들 상에 구축된 장치들을 위해 적절하다고 일반적으로 증명된 바 있는데, 여기서 층들과 경로선들의 숫자는 작거나 적절하고, 매우 높은 정확도 리소그래피는 상기 칩 제조 공정의 필수적인 부분이다. 그러나, 경로선들은 상기 전체 제조 공정 내에서 상당히 큰 복잡한 피쳐를 나타내고, 양품율 및 비용에 영향을 미친다. 더욱이, 완전히 새로운 장치 아키텍쳐들 및 전자공학적 데이터 처리와 데이터 저장을 위한 제조 방법이 큰 상업적 부분들에 대해 심각한 경쟁자들로서 향후 몇 년 내에 나타날 것으로 예측된다. 상기 새로운 아키텍쳐들의 통상의 특징은 매우 많은 층들을 포함하는 조밀한 스택들 내에 박막 일렉트로닉스를 결합하는 것이다. 많은 예들에서, 이런장치들은 얇은 중합체 기판들 상의 롤-대-롤(roll-to-roll) 처리와 같은 고용량 기술들에 의해 제조될 것이다. 이러한 관계에서, 전통적인 경로선 접속 기술들은 비용 부담이 클 뿐만 아니라 전체적으로 기술면에서 부적절할 것이다.
본 발명은 서로 부분적으로 또는 완전히 중첩하는 적어도 2개의 스택된 층들을 갖는 메모리 및/또는 데이터 처리 장치에 관한 발명으로서, 여기서 상기 층들은 기판에 의해 지지되거나 대체적으로 상기 스택된 층들의 샌드위치된 자기-지지 구조를 형성하고 상기 스택 내의 적어도 2개의 층들은 적어도 하나의 다른 층 및/또는 기판 내의 메모리 및/또는 처리 회로 소자에 전기적으로 접속되는 메모리 및/또는 처리 회로 소자를 포함하며; 본 발명은 이런 종류의 장치를 제조하기 위한 방법에 관한 발명이다.
본 발명은 첨부된 도면들을 참조하여 상세히 기술될 것이다.
도 1a는 여기서 피라미드 유형으로 언급되는 일반적인 장치의 측면도를 도시한다. 그것은 분리되어 위치되지만 기부 기판 상에 탑재된 판 또는 막 층들을 서로 접착하는 스택된 기능적인 유닛들로 구성된다. 주어진 층의 상부 표면 상의 회로 소자는 상기 판의 노출된 에지 영역 상의 집중된 접촉 패드와 전기적으로 접속된다.
도 1b는 도 1a의 측면도와 일치하는 2개의 대체적인 아키텍쳐들의 상면도를 도시한다. 도 1b에서 상기 구조는 하나의 방향에서 계단 구조이고(steped), 도 1c에서 두 방향에서 계단 구조이다.
도 2는 도 1a에 도시된 것과 유사한 구조를 도시하지만, 이제 각 층의 상기 에지는 경사지거나 좁아진다.
도 3은 도 1c에서 도시된 것과 유사한 구조를 도시하지만, 이제 다수의 접촉 패드들이 각 계단 상에 제공되고 층 내부의 그리고 층 간의 접속들의 패칭(patching)을 위한 가능성을 야기한다.
도 4a 내지 도 4c는 도 1a에서와 유사한 구조들을 도시하지만, 이 경우에 상기 스택은 자기 지지적인데, 즉, 어떠한 지지 기판도 없다.
도 4d는 또한 자기 지지 구조를 도시한다. 이 경우에 각 층의 양 측면은 분리되어 접근될 수 있다.
도 5a 내지 도 5e는 도 1a에 도시된 상기 유형의 구조들을 형성하기 위한 계단들을 제조하는 예를 도시한다.
도 6a 내지 도 6d는 도 1a에서 도시된 상기 유형의 구조들을 형성하기 위한 계단들을 제조하는 도 5a 내지 도 5e의 예에 대체적인 예를 도시한다. 이 경우에, 상기 에지 접속들의 제조 시에 고해상도 광학 리소그래피를 사용할 때 예를 들면 필드의 제한된 깊이에 따르기 위해, 에지 접속들은 동시에 하나의 계단으로 제조된다.
도 7은 여기서 반전된 피라미드 유형으로 언급되는 일반적인 장치의 측면도를 도시한다. 상기 피라미드 유형 장치들에 관해, 그것은 기부 기판 상에 탑재된 분리된 그렇지만 서로 접착하는 판들 상에 위치된 스택된 기능적인 유닛들로 구성된다. 그러나, 이 경우에 상기 스택 내의 각 층의 영역은 상기 기판으로부터의 거리가 증가할수록 증가한다. 각 층은 상기 기판 내의/상의 전용의 랜딩 패드들(landing pads)에의 그 분리된 접근을 갖는다.
도 8a 내지 도 8g는 도 7에 도시된 상기 유형의 구조들을 형성하기 위한 제조 순서의 예를 도시한다.
도 9a 내지 도 9b는 상기 피라미드 및 반전된 피라미드에 대하여, 각각 스택 에지를 가로지르는 접속기들의 패터닝이 상기 스택 내의 상기 층들의 평면들에 비스듬한 각도로의 패터닝에 의해, 적절한 필드의 깊이 필요 조건과 그에 따라 고해상도로 달성될 수 있는 방법을 도시한다.
도 10은 선행 기술의 수동 매트릭스 배열을 도시한다.
도 11a 내지 도 11m은 스택된 수동 매트릭스 어드레스된 메모리(stacked, passive matrix addressed memory)를 제조할 때의 계단들을 제조하는 예를 도시한다. 간단하게는, 도시된 상기 장치는 오직 2 워드선들, 3 비트선들 및 3 메모리 층들만 갖는다.
서로 부분적으로 또는 완전히 중첩하는 2개의 또는 그 이상의 판 또는 막 형태의 기능적인 부분들을 포함하는 스택을 결합하는 메모리 및/또는 처리 장치들에서, 방법들과 기술적인 해결책들을 제공함으로써 전기적 상호 접속들이 층들 사이 및/또는 층들과 아래의 기판들 사이에 형성될 수 있는 것이 본 발명의 주 목적이다.
또한 상기 판 또는 막 형태의 기능적인 부분들의 숫자가 대개는 5-10을 초과하도록 커지는 경우에 이행될 수 있도록 하는 방법들과 기술적인 해결책들을 제공하는 것이 본 발명의 목적이다.
더 나아가 상기 판 또는 막 형태의 기능적인 부분들이 제조되고, 장치들이 고용량 저비용 기술들에 의해 조립되는 경우에 이행될 수 있도록 하는 방법들과 기술적인 해결책들을 제공하는 것이 본 발명의 목적이다.
상기 언급된 목적들과 더 나아간 특징들 및 장점들이 상기 층들이 인접 층들이 서로 상기 장치의 적어도 하나의 에지 상에서 엇갈린 구조를 형성하도록 배열되고, 상기 구조 내의 적어도 두 층들의 에지가 각 계단이 각 층의 두께에 대응하는 높이를 갖는 모난 또는 경사진 계단들의 집합을 형성하는 것과, 적어도 하나의 전기적 에지 전도체가 하나의 층의 에지의 위로 그리고 동시에 하나의 계단 아래로지나가도록 제공되고, 상기 엇갈린 구조에서 수반하는 상기 층들 중 어느 것에서도 전기적 전도체에 상기 접속을 가능케 하는 것을 특징으로 하는 장치; 그리고 상기 층들이 엇갈린 구조를 형성하도록 연속적으로 상기 층들을 부가하여 한 번에 하나의 층을 부가하기 위한 단계 및 하나 또는 그 이상의 층 간의 에지 접속기들에 링크하기 위한 적어도 하나의 전기적 접촉 패드를 각 층에 제공하기 위한 단계를 포함하는 것을 특징으로 하는 방법을 갖는 본 발명에 따라 실현된다.
본 발명에 따른 상기 장치의 유리한 실시예는 상기 엇갈린 구조의 에지 위로 지나가고 둘 또는 그 이상의 그리고 다수에 달하는 인접 층들 내의 층 내의 전도체들에 전기적으로 접속되도록 제공되는, 하나의 계단을 동시에 넘는 적어도 하나의 전기적 전도체를 포함한다.
이러한 관계에서 상기 층 내의 전도체들이 하기의 인접 층의 위의 그리고/또는 아래의 상기 인접 층에 가까운 상기 계단을 넘는 전기적 전도체들 사이에 전기적 접속들을 형성하는 것이 바람직하다.
본 발명에 따른 상기 방법의 제 1의 유리한 실시예에서 상기 층들이 지지 기판 상에 제공되고 상기 엇갈린 구조를 형성하는 단계가 계단 피라미드로서 형성된다.
상기 방법의 제 2의 유리한 실시예에서 상기 층들이 지지 기판 상에 제공되고, 상기 엇갈린 구조가 반전된 피라미드로서 형성되며, 상기 각 층들은 하나의 계단을 넘는 상기 전기적 에지 접속기들을 통해 상기 기판에 접속된다.
최종적으로, 본 발명에 따른 방법에서 다음 중 하나, 즉, 리소그래피, 드라이 에칭, 잉크젯 인쇄, 실크 스크린 인쇄, 소프트 리소그래피, 전기 분해, 또는 제 위치에서의 전환 중에서 선택된 처리에서 상기 에지 접속기들을 형성하는 단계는 유리한 것으로 고려된다.
본 발명에 따라, 스택 내의 층들 사이 그리고/또는 상기 층들과 지지 기판들 사이의 전기적 접속들은 도 1a 내지 도 1c에 개략적으로 도시된 바와 같이 상기 스택의 계단 형태인 또는 경사진 에지를 넘음으로써 형성된다.
도 1은 통상의 접속기가 상기 기판 내의 노출된 접촉 패드와 상기 스택의 계단들 상의 노출된 전도체들 사이에 전기적 접촉을 제공하는 스택의 측면도를 도시한다.
도 1b는 상기 층 내의 상기 회로 소자의 특정한 부분들에 층 내부의 전도체들에 의해 전기적으로 링크되는 각 주어진 층 내의 노출된 접촉 패드들을 갖는, 도 1a의 상기 스택의 상면도를 도시한다. 상기 도면에서, 상기 상부 층 내의 회로 소자는 교차 무늬의 필드로서 도시된다. 후자는 물론 물리적으로 분리된 구성 요소들 또는 회로들의 하나 또는 그 이상의 네트워크들을 나타낼 수 있고, 도면에서 도시된 상기 기판에의 2개의 접속 경로들은 상기 층 내부의 회로 소자의 다른 부분들에 결합한다.
도 1c는 도 1a의 측면도와 또한 양립 가능한 다른 스택의 상면도를 도시한다. 이 경우에, 상기 스택은 2개의 서로 직교하는 방향의 계단 구조인데, 이는 상기 기판 상에서 상기 접촉하는 패드 위치를 넓히는 것은 물론 결합 목적을 위해 증가된 노출된 계단 구조의 영역을 제공한다. 명백하게는, 3, 4, 5 등 방향으로 많은 대체적으로 계단 형태의 구조들은 여기서 설명된 원리들의 직접적인 확대 해석에 의해 가능하다.
상기 접속기가 주어진 계단을 올라가는 지점에서 전기적 연속성을 깨뜨릴 위험을 감소시키기 위해, 도 2를 참조하면 상기 계단은 에지에서 둥근 형태이거나 점차적인 경사 형태일 수 있다.
도 1 및 도 2에서 도시된 일반적인 에지 접속성은 하나의 전극 증착 단계(도 5e 참조) 또는 일련의 증착 동작들(도 6b 내지 도 6d 참조)에서 달성될 수 있다. 후자의 경우에, 각 증착 동작은 상기 에지 구조 내의 예를 들어 하나의 계단과 같은 전체 에지 높이의 더 작은 부분을 넘는 단계를 포함하고, 몇몇의 계단들을 가로지르는 전기적 접속의 연속성이 계속적으로 증착된 전극들 사이의 중첩에 의해 달성된다.
상기 스택 내의 각 층 자체는 전기적 콘딧들(conduits), 능동 회로 소자 및 예를 들어 데이터 저장 목적의 메모리 재료과 같은 기능적인 재료들을 포함하는 샌드위치 형태의 서브층들일 수 있다. 상기 선택된 기술들에 의존하여, 각 층은 상기 스택에 구축되기 전에 지지 막 부재 상에 선행 제조될 수 있거나, 상기 스택 자체의 표면 상으로의 하나 또는 일련의 증착 처리들에 의해 구축될 수 있다. 전자의 경우에, 각 층은 그것이 상기 선행 제조와 스택 추가 처리 동안 영향 받기 쉬운 압력에 관해 상기 지지 막의 구조적인 강도에 의해 더 낮은 한계가 정의될 수 있는 두께를 갖는다. 후자의 경우에, 상기 층 두께는 단일층 범위에 이르기까지 훨씬 더 작아질 수 있다.
선행 기술 유형의 관통 경로선들과 본 발명의 원리들을 결합하는 것이 가능하지만, 상기 두 가지를 정성적으로 분리하는 어떤 현저한 특징들에 주목하여야 한다.
- 본 발명에서, 층 내부의 패칭은 물론 스택 내의 수직적인 접속성이 상기 스택 내의 층들이 형성된후에제조 동작들에서 달성될 수 있는데, 이는 제조 전략들(재료 호환 가능성 문제; 포스트 스태킹(post stacking)과 같은 장치들의 주문 제조)을 선택할 때 증가된 유연성을 제공한다.
- 본 발명에서, 어떠한 에칭, 드릴링(drilling) 또는 유사한 동작도 상기 스택 내의 층들을 통하는 접속 채널들을 개방하기 위해 필요하지 않다.
- 본 발명은 중합체에 기초하는 장치들의 롤-대-롤 생산과 같은 저비용, 고용량 동작들에서 스택된 장치들의 대량 제조를 향한 실제의 루트를 제공한다.
무기물, 저중합체 또는 중합체들을 사용하는 박막에 기초하는 능동 회로 소자는 상업적인 일렉트로닉스의 주류에 들어가기 때문에, "스마트" 층들, 즉, 개별적인 처리 성능을 갖는 층들을 갖는 스택된 장치들이 보편적으로 될 것이 기대된다. 상기 스태킹 구상에 내재하는 가능성들을 강화하는 것에 더하여, 이것은 버스 유형의 에지 접속들이 상기 스택에 걸쳐 전체적으로 분배되고 의도된 상기 층들에의해 선택적으로 포착된 메세지들을 전송할 수 있다는 것을 암시한다. 한편으로는, 본 발명의 상기 상호 접속 구상들이 회로 소자를 디코딩함이 없이 판들 또는 막들을 포함하는 스택들을 포함할 수 있고, 이 경우에 상기 판들에의 전용의 에지 접속들이 제공되어야 할 수 있다. 후자의 극단적인 경우는 모든 층들이 "벙어리 상태"이고 각 층이 그 외의 케이블 접속된 위치에서 지지 기판 또는 회로 소자 상의 구동 회로 소자에의 전용의 전기적 접속들을 갖는다. 이어서, 개별 층들 내의 가능한 전자공학적 성능들의 이러한 다른 관점들은 더 이상 자세히 다뤄지지 않을 것이고, 본 발명에 따른 해결책들의 적절한 선택들이 당업자에게 자명할 것이다.
바람직한 실시예와 연관된 더욱 자세한 논의들로 돌아가기 전에, 본 발명의 어떤 일반적인 관점들이 지적될 수 있다.
이들의 예들이 도 1, 도 2 및 도 3에서 도시된다. 스택 내의 주어진 층 상의 에지 접속들은 접촉 목적을 위해 상기 층의 에지 영역을 할당함으로써 설정되고, 상기 스택 내의 층들은 일련의 계단들에 서로 배열된다. 상기 스택은 도 1b에서 도시된 바와 같이, 오직 하나의 방향으로만 계단 구조가 될 수 있거나, 둘 또는 그 이상의 방향(예를 들면, 도 1c 참조)으로 계단 구조가 될 수 있다. 이런 계단들은 접촉들의 제조 동안 노출되지만, 코팅 등에 의해 계속적으로 보호될 수 있다.
층 간의 및/또는 층-대-기판의 접촉선들의 응용은 고용량, 정밀도에 비해 저비용, 고비용인 범위의 기술들에 의해 수행될 수 있다. 만약 정밀도가 비용보다 덜 중요하다면, 이로써 형성된 상기 에지 전도체들이 상기 스택 내의 상기 계단들을 넘을 수 있어야만 한다는 조건 하에 인쇄 기술들이 선호될 것이다(잉크젯, 실크스크린, 스탬플링(stampling), 정전 증착). 고밀도 장치들에서, 에지 접속기들은 고정밀도로 정의되어야 하는데, 여기서 그것들은 주어진 층의 상기 계단 상의 작은 접촉 영역에 접속될 뿐만 아니라 상기 스택의 에지를 올라가고 각 측면을 가능한 적게 침식할 것이다. 그러므로, 스택의 하나의 에지는 상기 측면을 올라가는 수백 또는 수천의 평행한 전도체들을 포함하는 것이 당연하다(실용적인 이유를 들면, 오직 하나의 또는 적은 전도선들은 여기 도면에서 도시됨).
고정밀도로 에지 접속기들을 형성하기 위한 기술들은 입자 밀링(particle milling), "소프트 리소그래피" 및 전기 분해와 같은 고정밀도 스탬플링은 물론 습윤 또는 건조 에칭을 포함하는 리소그래피 기술들을 포함한다. 제한된 필드의 깊이가 가장 높은 해상도의 기술들에 일반적인데, 이는 각 계단의 높이 및/또는 하나의 제조 단계에서 전기적으로 브리지될 수 있는 계단들의 숫자를 제한한다. 상기 경우에, 통상의 전도체(파워; 버스...)의 단일 응용이 도 5에서 다음과 같이 사용될 수 있다:
도 5a는 접촉 패드들에 접속하는 회로를 갖는, 상기 스택의 구축 전의 기판을 도시한다.
도 5b는 절연 층이 상기 기판에 화학적 또는 전기적으로 간섭하는 상기 기판의 부분들을 마스크 벗기는 방법을 도시하는데, 이는 노출된 상기 접촉 패드들을 떠나게 된다. 제 1 층 회로는 상기 에지 근방에 접촉 패드들을 갖는, 상기 절연 층 상에 적용된다.
도 5c는 제 2 절연 층과 상기 에지 근방의 접촉 패드들을 갖는 이어지는 회로 소자의 도포를 뒤따르는 상태를 도시한다.
도 5d는 상기 계단 에지를 따라 순서대로 배열된 노출된 접촉 패드들을 갖는, 제 3 절연층과 회로 소자의 도포 후의 상기 스택을 도시한다.
도 5e는 전도선이 상기 계단들 상의 접속 패드들의 각 열에 따라 도포되는 방법을 도시하는데, 이는 상기 기판 내의 상기 접속 패드들에 이러한 패드들을 링크한다.
층 간의 그리고 층-기판 접속들의 단일-계단 응용은 도 6a 내지 도 6d에 도시된 바와 같이 계단식 접근으로써 대체될 수 있다:
도 6a는 도 5a와 유사한, 회로 소자 및 접속 패드들을 갖는 기판을 도시한다.
도 6b는 회로 소자 및 상부의 접속 패드들을 갖는, 절연 층이 도포되는 방법을 도시한다.
도 6c는 전기적 접속이 상기 기판 내의 접속 패드들과 상기 스택 내의 제 1 층의 에지에서의 대응하는 패드들 사이에 설정되는 방법을 도시한다.
도 6c는 상부의 회로 소자를 갖는 제 2 절연 층이 도포된 후의 상태를 도시하는데, 후자는 상기 아래 계단의 노출된 전도체들에 패드들을 접속하는 접속된 경로선이다.
도 6d는 마찬가지로 상기 아래 층에의 전기적 링크들과 그곳에서부터의 상기 기판에의 전기적 링크들을 갖는, 상기 스택 내의 제 3 층이 설정되는 방법을 도시한다.
이런 방법으로, 각 계단의 높이만이 어떠한 바람직한 전체 스택 높이를 달성하기 위해 임의로 반복될 수 있는 각 접촉 동작 시에 결정된다. 대체적인 접근은 도 9a 내지 도 9b에서 도시된다: 여기서, 상기 스택의 측면 상의 계단들은 선형의 경사를 나타내도록 배열된다. 도시될 수 있는 바와 같이, 상기 스택의 전체 높이에 걸치는 전도체들의 도포를 위한 필드의 요구되는 깊이는 비스듬한 각도에서 상기 에지를 개시함으로써 매우 작아질 수 있다.
상기 스택 내의 상기 층들의 사용 가능한 영역을 최대화하기 위해, 상기 계단의 노출된 부분에 의해 점유된 어떠한 주어진 층 상의 영역이 작게 유지되어야 하지만, 이것은 상기 장치의 제조의 편의에 대비하여 중요시되어야 한다: 얕은 계단은 상기 접촉 처리들에 더 작은 허용 오차를 요구하고, 상기 스택의 에지 경사를 가파르게 한다. 후자의 관점은 비스듬한 각도로의 전도체들의 도포에 의해 에지 접속들을 형성하는 것이 바람직한 경우에 쓸모 없는 것일 수 있다(위의 도 9a 내지 도 9b 참조). 계단들이 무한히 얕은 제한적인 경우에, 상기 스택은 일직선의 에지를 가질 것이고, 그 다음에 주어진 층 내의 회로 소자는 상기 층의 에지로 연장하고 노출된 전기적 접촉 재료를 상기 에지로부터 옆으로 제공하는 전기적 와이어링에 의해 접근되어야 한다.
도 7을 참조해 보라. 이 경우에, 상기 스택은 물리적인 지지를 제공하고 도시된 바와 같이 그 표면에 전기적 접촉 영역을 갖는 기판 상에 층별로 구축된다. 각 연속적인 층은 상기 계단 구조인 에지에서 이전의 층을 넘어서 연장하고 대개는 각 층의 전체 면적이 상기 기판으로부터의 거리와 함께 증가하도록 한다. 각 층에상기 기판 내의 가능한 구동 회로 소자에의 직접적인 접근을 제공하는 것에 더하여, 상기 기판이 실리콘 칩인 경우에서와 같이, 상기 기판 내의 전기적 콘딧들은 상기 스택 내의 분리된 층들을 도시된 접촉 패드들을 통하여 서로 전기적으로 접속한다.
상기 반전된 피라미드 유형의 스택을 위한 제조 순서의 예가 도 8a 내지 도 8g에서 도시되는데,
도 8a는 접속 패드들을 갖는 기판이고,
도 8b는 절연 층이 부가되고, 상기 스택에 의하여 커버될 상기 기판의 부분을 마스킹하지만, 노출된 접촉 패드들을 떠나는 방법을 도시하며,
도 8c는 상기 기판 상의 접촉 패드들의 제 1 열에 접속되는 상기 제 1 스택 층 내의 전극들의 집합의 도포 후의 상태를 도시하고,
도 8d는 제 2 절연층이 상기 제 1 층 전극들을 마스크 벗기고, 상기 기판 상의 노출된 제 2 층과 연속 층 전극들을 떠나는 방법을 도시하며,
도 8e는 전극들의 제 2 층 집합이 도포되고, 상기 기판 상의 접속 패드들로부터 두 계단을 올라가는 방법을 도시하고,
도 8f는 제 3 절연 층이 도포되고, 상기 노출된 기판 내의 제 3 층 접속 패드들을 떠나는 방법을 도시하며, 그리고
도 8g는 최종적으로 전극들의 집합이 도포되고, 상기 기판 내의 적절한 접속 패드들에 전기적 접속들을 제공하는 방법을 도시한다.
관찰될 수 있는 바와 같이, 도 5 및 도 6에서 도시된 예와는 반대로, 후자의처리는 상기 스택 내의 개별 층들에 분리된 접근을 제공한다.
도 4a 내지 도 4d에서 도시된 바와 같이, 스택들은 지지 기판 없이 형성될 수 있고, 위의 기판에 기초하는 변형들에 덧붙여 논의된 것들의 사소한 확대 해석에 의해 연역될 수 있는 특성들을 갖는다. 자기 지지 구조의 특별한 관점은 노출된 에지들에의 접근의 증가이고, 도 4d에 도시된 바와 같이 2면의 접촉을 위한 기회들을 제공한다.
수동 매트릭스 배열은 도 10에서 도시된다: 그것은 상기 워드선들과 비트선들 사이의 교차점들에 위치된 어드레스된 셀들을 제공하기 위한, 간단하고, 조밀한 아키텍쳐를 제공하고, 메모리 장치들과 디스플레이들을 포함하는 응용들에서 사용된다.
구체적으로는, 바람직한 실시예의 예시는 메모리 장치들의 경우에 초점을 맞추겠지만, 일반적인 원리들은 또한 장치들의 다른 유형들에 적용 가능할 것이다:
상기 교차 전극들은 메모리 재료의 전체 층을 샌드위치시키는데, 메모리 셀은 워드선과 비트선의 각 교차점 사이의 볼륨 내에 형성된다. 주어진 셀은 상기 셀에서 상기 워드선과 비트선 전극들 교차점을 능동화시킴으로써 기록되고, 판독되고 삭제될 수 있다(도 10에서, 상기 능동화된 선들이 더 어두운 색으로 도시됨). 워드선들 및 비트선들 사이에 샌드위치된 메모리 재료의 판을 포함하는 메모리 매트릭스는 각 방향에서의 수백 또는 수천의 상기 선들을 포함하고 거시적인 거리(밀리미터 내지 센티미터)를 가로질러 옆으로 연장할 수 있다. 그러나, 이런 구조의 두께는 대개는 마이크로미터 단위이거나 더 작은 단위로 매우 작다. 매트릭스를포함하는 각 층이 상기 스택 내의 다른 층들로부터의 혼신 간섭에 대하여 전기적으로 절연되는 단일 칩 구조 내에서 서로의 위에 상기 매트릭스들을 스태킹함으로써, 메모리 셀들의 매우 높은 볼륨 측정의 밀도가 달성될 수 있다.
큰 매트릭스들의 고밀도 스택 내에서, 적절한 구동 회로 소자에 접속되어야 하는 상기 장치 내의 매트릭스 선들의 숫자는 매우 클 것이다. 만약에 상기 지지 기판 내에 위치된 스위칭, 멀티플렉싱, 감지 또는 처리를 위한 모든 능동 회로 소자를 갖는, 상기 스택 내의 층들이 수동 상태라면, 상기 스택 내의 개별 층들과 상기 기판 사이의 직접적인 전기적 접속들의 숫자는 상기 장치 내의 매트릭스 선들의 전체 숫자와 거의 비슷하게 될 것이고, 제조 결과들이 가장 중요해질 것이다.
도 11a 내지 도 11m은 수동 매트릭스 장치들의 조밀한 스택이 상기 기판에 고밀도 전기적 접속성을 제공하는 일련의 제조 단계들에서 제조될 수 있는 방법의 예를 도시한다. 이 예에서, 분리된 층들 내의 대응하는 워드선들은 공동의 전도체에 접속되는 반면, 분리된 비트선들의 집합은 각 층에 대하여 제공된다.
도 11a는 노출된 접촉 패드들을 갖는, 상기 스택의 증착 전의 기판을 도시한다.
도 11b는 기판과 스택 사이의 전기적 또는 화학적 간섭에 대항하여 보호하기 위한 절연 층을 갖는 기판을 도시한다.
도 11c는 상기 스택 내의 제 1 층에 대한 비트선들이 배치되어, 상기 기판 내의 비트선 접속 패드들의 제 1 열에 접속되는 방법을 도시한다.
도 11d는 기능적인 재료의 막, 이 경우에는 메모리 성능을 갖는 막이 상기비트선들의 상부에 증착되는 방법을 도시한다.
도 11e는 상기 워드선들이 배치되어, 상기 기판 내의 워드선 접속 패드들의 열에 접속되는 방법을 도시한다.
도 11f는 절연 층이 도포되어, 상기 기판 내의 비트선 접속 패드들의 제 1 열을 마스크 벗기고 상기 스택 내의 제 1 메모리 장치를 완결한 후의 상태를 도시한다.
도 11g는 상기 제 2 메모리 장치의 비트선들이 상기 기판 내의 비트선 패드들의 제 2 열에 접속되도록 도포되는 방법을 도시한다.
도 11h는 메모리 성능을 갖는 상기 막이 상기 비트선들의 상부에 도포되는 방법을 도시한다.
도 11i는 상기 워드선들이 도포되어, 상기 아래 층 내의 노출된 워드선 세그먼트들에 접속되고, 이로써 상기 기판 내의 접촉 패드들에의 접촉을 달성하는 방법을 도시한다.
도 11j는 절연 막이 도포되어, 상기 기판 내의 비트선 접속 패드들의 제 2 열을 마스크 벗기는 방법을 도시한다.
도 11k는 상기 스택의 제 3 메모리 매트릭스 내의 비트선들의 보완물이 도포되어, 상기 기판 내의 비트선 접속 패드들의 제 3 열에 접속되는 방법을 도시한다.
도 11l은 메모리 성능을 갖는 상기 막이 상기 비트선들의 상부 상에 도포되는 방법을 도시한다.
도 11m은 상기 스택 내의 상기 제 3 메모리 매트릭스 장치에 아래 층 내의상기 노출된 워드선 세그먼트들에 접속되는 비트선들이 공급되어, 상기 기판 내의 상기 워드선 접속 패드들의 아래에 전기적 접촉을 제공하는 방법을 최종적으로 도시한다.
명백하게, 제조 단계들의 위의 상세한 설명은 일련의 스택된 메모리 매트릭스들을 형성하기 위해 사용될 수 있는 본 발명에 따른 몇몇의 대체적인 처리들 중 하나만을 보여준다. 그러므로, 도 5a 내지 도 5e에 도시된 것과 유사한 처리들에 의해 하나의 계단에서 상기 워드선을 형성하는 것은 어떤 예들에서 바람직할 수 있다. 마찬가지로, 도 11k에서 도시된 바와 같은 비트선들의 응용은 많은 층들이 하나의 제조 단계에서 결정되어야 한다는 사실을 암시한다. 만약 이것이 문제를 나타낸다면, 도 9b에서 도시된 바와 같은 대안이 존재하거나, 더 낮은 계단에의 패칭을 갖는 연속하는 접속들이 도 6a 내지 도 6d에서 도시된 것과 유사하게 사용될 것이다.

Claims (7)

  1. 서로 부분적으로 또는 완전히 중첩하는 적어도 2개의 스택된 층들을 갖는 메모리 및/또는 데이터 처리 장치로서,
    상기 층들은 기판에 의해 지지되거나 대체적으로 상기 스택된 층들의 샌드위치된 자기-지지 구조를 형성하고, 상기 스택 내의 적어도 2개의 층들은 적어도 하나의 다른 층 및/또는 상기 기판 내의 메모리 및/또는 처리 회로 소자에 전기적으로 접속되는 메모리 및/또는 처리 회로 소자를 포함하며,
    상기 층들은 인접 층들이 서로 상기 장치의 적어도 하나의 에지 상에 엇갈린 구조를 형성하도록 배열되고,
    상기 구조 내의 적어도 두 층들의 에지가 각 계단이 각 층의 두께에 대응하는 높이를 갖는 모난 또는 경사진 계단들의 집합을 형성하며,
    적어도 하나의 전기적 에지 전도체가 하나의 층의 에지의 위로 그리고 동시에 하나의 계단 아래로 지나가도록 제공되고,
    상기 엇갈린 구조에서 수반하는 상기 층들 중 어느 것에서도 전기적 전도체에 상기 접속을 가능케 하는 것을 특징으로 하는 장치.
  2. 제 1 항에 있어서,
    상기 적어도 하나의 전기적 전도체가 상기 엇갈린 구조의 에지 위로 지나가고 둘 또는 그 이상의 그리고 다수에 달하는 인접 층들 내의 층 내의 전도체들에전기적으로 접속되도록 제공되며, 하나의 계단을 동시에 넘는 것을 특징으로 하는 장치.
  3. 제 2 항에 있어서,
    상기 층 내의 전도체들이 상기 위의 인접 층에 달하는 그리고/또는 상기 아래의 인접 층에 달하는 계단을 넘는 전기적 전도체들 사이에 전기적 접속을 형성하는 것을 특징으로 하는 장치.
  4. 서로 부분적으로 또는 완전히 중첩하는 적어도 2개의 스택된 층들을 갖는 메모리 및/또는 데이터 처리 장치를 제조하는 방법으로서,
    상기 층들은 기판에 의해 지지되거나 대체적으로 상기 스택된 층들의 샌드위치된 자기-지지 구조를 형성하고, 상기 스택 내의 적어도 2개의 층들은 적어도 하나의 다른 층 및/또는 기판 내의 메모리 및/또는 처리 회로 소자에 전기적으로 접속되는 메모리 및/또는 처리 회로 소자를 포함하며,
    상기 층들이 엇갈린 구조를 형성하도록 상기 층들을 연속적으로 부가하여 한 번에 하나의 층을 부가하기 위한 단계 그리고 하나 또는 그 이상의 층 간의 에지 접속기들에 링크하기 위한 적어도 하나의 전기적 접촉 패드를 하나 또는 그 이상의 층들에 제공하는 단계를 포함하는 것을 특징으로 하는 방법.
  5. 제 4 항에 있어서,
    지지 기판 상에 상기 층들을 제공하는 단계, 그리고 계단 피라미드로서 상기 엇갈린 구조를 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  6. 제 4 항에 있어서,
    지지 기판 상에 상기 층들을 제공하는 단계와 반전된 피라미드로서 상기 엇갈린 구조를 형성하는 단계를 포함하고, 상기 전기적 에지 접속기들을 통하여 상기 기판에 접속되는 상기 층들의 각각이 하나의 계단을 넘는 것을 특징으로 하는 방법.
  7. 제 4 항에 있어서,
    리소그래피, 드라이 에칭, 잉크젯 인쇄, 실크 스크린 인쇄, 소프트 리소그래피, 전기 분해, 정전 증착 또는 제 위치에서의 전환(in situ conversion) 중에서 선택된 처리에서 상기 에지 접속기들을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
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