JP2005093703A - タイル状素子用配線形成方法、タイル状素子用配線構造物及び電子機器 - Google Patents
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Abstract
【解決手段】 少なくとも電極を有するとともにタイル形状を有する微小タイル状素子1を、少なくとも電極51,52を有する最終基板50に接合して回路装置を形成する場合に、微小タイル状素子1の電極と最終基板50の電極51,52とを電気的に接続する電気配線を形成するときに用いられるタイル状素子用配線形成方法において、最終基板50及び微小タイル状素子1の少なくとも一方の表面における電気配線が形成される領域である配線領域61,62の少なくとも一部の外側に、撥液処理を施すことを特徴とする。
【選択図】 図3
Description
また、本発明は、基板上に微小タイル状素子を貼り付けて薄膜デバイス(回路装置)を構成する場合に、小型化することができ、製造コストを抑えながらその薄膜デバイスの配線が短絡又は断線することを低減するできることができるタイル状素子用配線形成方法、タイル状素子用配線構造物及び電子機器を提供することを目的とする。
また本発明の電子機器は、前記タイル状素子用配線構造物を有することを特徴とする。本発明によれば、エピタキシャルリフトオフ(ELO)法などを用いて形成されたタイル状素子を備える電子機器を、コンパクト化することができ、且つ短絡故障及び断線故障などの発生確立が低い機器として低コストで提供することができる。
以下、本発明に係るタイル状素子用配線形成方法及びタイル状素子用配線構造物について説明する。本実施形態ではタイル状素子の一例として微小なタイル形状を有する微小タイル状素子を挙げて説明するが、本発明はこれに限定されるものではなく、微小ではないタイル状素子に適用することができる。そして、本発明に係るタイル状素子用配線形成方法は、少なくとも電極を有するタイル状素子を、少なくとも電極を有する基板(最終基板)に接合して、回路装置(薄膜デバイス)を形成する場合に、そのタイル状素子の電極と基板の電極とを電気的に接続する電気配線を形成するときに用いられる。また、本実施形態では、タイル状素子の電極と基板の電極とを電気的に接続する電気配線を形成する領域を「配線領域」という。
絶縁層13の表面における露出面は、撥液性を有することが好ましい。このようにすると、絶縁層13の露出面が配線領域の一部であるアノード電極14の外側においてその配線領域に一部を囲むように配置されており、その配線領域内に滴下された配線形成用の液状体材料が配線領域の外に流出することを回避できるからである。また、絶縁層13はアノード電極14とカソード電極15とを分け隔てるように配置されているので、上記液状体材料がアノード電極14とカソード電極15とを短絡するように形成されることを、絶縁層13が防ぐ作用を生じさせるためである。ここで、絶縁層13は、本来、撥液性を有する材料からなるもの、親液化されにくい材料からなるもの、又は撥液化しやすい材料からなるものであってもよい。そして、絶縁層13の露出面については、撥液処理を施してもよい。
そして、アノード電極14及びカソード電極15は、金(Au)からなる金電極であることが好ましい。これは、アノード電極14及びカソード電極15の表面が電気配線を形成する領域である配線領域の一部となるので、後述の撥液処理(微小タイル素子1全体の撥液処理)によってアノード電極及びカソード電極15の表面まで撥液化されることを回避するためである。また、アノード電極14及びカソード電極15は、本来、親液性を有する材料からなるもの、撥液化されにくい材料からなるもの、又は親液化しやすい材料からなるものであってもよい。また、アノード電極14及びカソード電極15の表面については、親液処理を施してもよい。
先ず、最終基板50の電極51,52は、金(Au)からなる金電極としておく。またその電極51,52の周囲には例えばSiO2などの絶縁膜が露出している構造としておく。この最終基板50に微小タイル状素子1を接合するとき、最終基板50の電極51,52と微小タイル状素子1(の電極)とが近接するように、配置する。例えば、微小タイル状素子1のタイル部11と最終基板50の電極51,52が接するように、上記接合をする。また、微小タイル状素子1のタイル部11の一部と最終基板50の電極51,52の一部とが重なるように、上記接合をしてもよい。また、微小タイル状素子1のアノード電極14又はカソード電極15の一部と最終基板50の電極51,52の一部とが重なるように、上記接合をしてもよい。なお、この接合においては、タイル部11の裏面などと最終基板の電極51又は電極52とが短絡状態とならないようにする。
自己組織化単分子膜(SAMs:Self-Assembled Monolayers)は、固体表面へ分子を固定する方法であって高配向・高密度な分子層が形成可能な方法である自己組織化(SA:Self-Assembly)法によって作製される膜である。自己組織化法は、オングストロームオーダで分子の環境及び幾何学的配置を操作できる。また、自己組織化単分子膜は、有機分子の固定化技術の有力な一手段となり作製法の簡便さと分子と基板間に存在する化学結合のために膜の熱的安定性も高く、オングストロームオーダの分子素子作製のための重要技術である。また、自己組織化単分子膜は、基本的に自己集合プロセスであり、自発的に微細パターンを形成することができる。したがって、自己組織化単分子膜は、超微小電子回路で用いられるような、すなわち既存のリソグラフィー法が使えないような、緻密で高度なパターン形成を簡便に形成することができる。
次に、上記ように親液状態となっている金電極の表面に、金属微粒子を含む液状ペーストすなわち液状体材料53,54を滴下する。この滴下は、インクジェットノズルなどから液状体材料53,54を吐出することで行う。すると、その液滴は金電極の表面にのみ留まり、その液滴が金電極からはみ出すことはない。
これらのように、上記撥液処理(及び親液処理)により、最終基板50及び微小タイル状素子1のそれぞれ電極に、液状体材料53,54が引きつけられ保持される作用を受けるので、その電極同士を接続する電気配線をセルフアライメント的に高精度に形成することができる。電極51,52などの周囲に露出させる上記絶縁膜の材質としては、SiO2のほかにSiN、ポリイミド、エポキシ、アルミナ、各種セラミックなどを挙げることができる。また、前記自己組織化単分子膜を形成する処理を行う前に、最終基板50の表面をオゾン又はO2プラズマに晒すことが好ましい。このようにすると、金電極(電極51,52など)以外の表面により多くのOH基が生成され、その表面にフッ化アルキルシラン膜が形成されやすくなり、良好に上記撥液状態にすることができる。
次に、撥液処理及び親液処理の他の具体例として、所望の領域についてセルフアライメントに撥液処理する方法を挙げ、説明する。本具体例は、絶縁層13の露出面のみをセルフアライメントに撥液処理するものである。先ず、予め絶縁層13はポリイミドで形成しておく。ポリイミドの表面をフッ素プラズマ処理すると、その表面がフッ化され撥液表面になる。一方、ポリイミド以外の材質、例えば金属(アノード電極14、カソード電極15、電極51,52など)や無機物(SiO2など)の表面は、フッ素プラズマ処理を行ってもフッ化されることはない。したがって、基板表面にポリイミドの露出している領域とそうでない領域が存在する場合、その基板全面にフッ素プラズマ処理するとセルフアラインにポリイミド露出領域だけを撥液化することができる。
そこで、予め絶縁層13をポリイミドで形成しておき、微小タイル状素子1が接合された最終基板50の表面について、上記のフッ化アルキルシラン処理の代わりにフッ素プラズマ処理を行う。これらにより、絶縁層13の露出面のみをセルフアラインに撥液化することができる。ここで、絶縁層13の露出面を、図3に示すように、配線領域61の一部又は全部を囲むように配置することで、その配線領域61内に塗布された液状体材料53がその配線領域61の外へ流出することを、絶縁層13の露出面により、堰き止めることができる。
フッ素プラズマ処理の方法としては次の方法が挙げられる。すなわち、例えば導入ガスにフッ素又はフッ素化合物を含んだガスを使用し、減圧雰囲気下や大気圧雰囲気下でプラズマ照射をする減圧プラズマ処理や大気圧プラズマ処理が挙げられる(特開2000−353594号公報参照)。この参照文献では、フッ素処理により非極性液体に対し親液性になると記載されているが、実際はほとんどすべての液体に対して撥液性を示す。
次に、上記タイル状素子用配線形成方法を用いて形成したタイル状素子用配線構造物(回路装置)の別例について図4を参照して説明する。図4は本発明の他の実施形態に係る回路装置を示す平面図である。本実施形態では、特に、配線領域61a,62aの配置が図3に示す回路装置示す回路装置と異なる。本回路装置は、最終基板50上に微小タイル状素子1aが接合されている。微小タイル状素子1aにおける図1に示す微小タイル状素子1との相違点は、絶縁層13の配置と、配線領域61a,62aの配置である。また、配線領域61aを囲むように撥液膜71が設けてあり、配線領域62aを囲むように撥液膜72が設けてある。また、配線領域61a,62aの表面には親液膜が設けてある。
次に、本発明に係る上記微小タイル状素子の製造方法及び本発明に係る配線形成方法を用いた回路装置の製造方法について図5から図14を参照して説明する。本製造方法は、エピタキシャルリフトオフ(ELO)法をベースにしている。また本製造方法では、微小タイル状素子(微小タイル状素子)としての化合物半導体デバイス(化合物半導体素子)を最終基板上に接着する場合について説明するが、最終基板の種類及び形態に関係なく本製造方法を適用することができる。なお、本実施形態における「半導体基板(エピタキシャル基板)」とは、半導体物資から成る物体をいうが、板形状の基板に限らず、どのような形状であっても半導体物資であれば「半導体基板」に含まれる。
図5は本製造方法の第1工程を示す概略断面図である。図5において、基板110は、半導体基板であり、例えばガリウム・ヒ素化合物半導体基板とする。基板110における最下位層には、犠牲層111を設けておく。犠牲層111は、アルミニウム・ヒ素(AlAs)からなり、厚さが例えば数百nmの層である。
例えば、犠牲層111の上層には機能層112を設ける。機能層112の厚さは、例えば1μmから10(20)μm程度とする。そして、機能層112において半導体デバイス113を作成する。半導体デバイス113としては、例えば発光ダイオード(LED)、面発光レーザ(VCSEL)、フォトダイオード(PD)、DFBレーザなどが挙げられる。これらの半導体デバイス113は、何れも基板110上に多層のエピタキシャル層を積層して素子が形成されたものである。また、各半導体デバイス113には、例えば図1に示す微小タイル状素子1に相当するものとしてアノード電極14及びカソード電極15も形成し、動作テストも行う。
図6は本製造方法の第2工程を示す概略断面図である。本工程においては、各半導体デバイス113を分割するように分離溝121を形成する。分離溝121は、少なくとも犠牲層111に到達する深さをもつ溝とする。例えば、分離溝の幅及び深さともに、10μmから数百μmとする。また、分離溝121は、後述するところの選択エッチング液が当該分離溝121を流れるように、行き止まりなく繋がっている溝とする。さらに、分離溝121は、碁盤のごとく格子状に形成することが好ましい。
また、分離溝121相互の間隔を数十μmから数百μmとすることで、分離溝121によって分割・形成される各半導体デバイス113のサイズを、数十μmから数百μm四方の面積をもつものとする。分離溝121の形成方法としては、フォトリソグラフィとウェットエッチングによる方法、またはドライエッチングによる方法を用いる。また、クラックが基板に生じない範囲でU字形溝のダイシングで分離溝121を形成してもよい。
図7は本製造方法の第3工程を示す概略断面図である。本工程においては、中間転写フィルム131を基板110の表面(半導体デバイス113側)に貼り付ける。中間転写フィルム131は、表面に粘着剤が塗られたフレキシブルな帯形状のフィルムである。
図8は本製造方法の第4工程を示す概略断面図である。本工程においては、分離溝121に選択エッチング液141を注入する。本工程では、犠牲層111のみを選択的にエッチングするために、選択エッチング液141として、アルミニウム・ヒ素に対して選択性が高い低濃度の塩酸を用いる。
図9は本製造方法の第5工程を示す概略断面図である。本工程においては、第4工程での分離溝121への選択エッチング液141の注入後、所定時間の経過により、犠牲層111のすべてを選択的にエッチングして基板110から取り除く。
図10は本製造方法の第6工程を示す概略断面図である。第5工程で犠牲層111が全てエッチングされると、基板110から機能層112が切り離される。そして、本工程において、中間転写フィルム131を基板110から引き離すことにより、中間転写フィルム131に貼り付けられている機能層112を基板110から引き離す。
これらにより、半導体デバイス113が形成された機能層112は、分離溝121の形成及び犠牲層111のエッチングによって分割されて、所定の形状(例えば、微小タイル形状)の半導体素子(上記実施形態の「微小タイル状素子」)とされ、中間転写フィルム131に貼り付け保持されることとなる。ここで、機能層の厚さが例えば1μmから8μm、大きさ(縦横)が例えば数十μmから数百μmであるのが好ましい。
図11は本製造方法の第7工程を示す概略断面図である。本工程においては、(微小タイル状素子161が貼り付けられた)中間転写フィルム131を移動させることで、最終基板171の所望の位置に微小タイル状素子161をアライメントする。ここで、最終基板171は、例えば、シリコン半導体からなり、金(Au)からなる電極172が形成されている。また、最終基板171の所望の位置には、微小タイル状素子161を接着するための接着剤173を塗布しておく。
図12は本製造方法の第8工程を示す概略断面図である。本工程においては、最終基板171の所望の位置にアライメントされた微小タイル状素子161を、中間転写フィルム131越しに裏押し治具181で押しつけて最終基板171に接合する。ここで、所望の位置には接着剤173が塗布されているので、その最終基板171の所望の位置に微小タイル状素子161が接着される。
図13は本製造方法の第9工程を示す概略断面図である。本工程においては、中間転写フィルム131の粘着力を消失させて、微小タイル状素子161から中間転写フィルム131を剥がす。
中間転写フィルム131の粘着剤は、紫外線(UV)又は熱により粘着力が消失するものにしておく。UV硬化性の粘着剤とした場合は、裏押し治具181を透明な材質にしておき、裏押し治具181の先端から紫外線(UV)を照射することで中間転写フィルム131の粘着力を消失させる。熱硬化性の接着剤とした場合は、裏押し治具181を加熱すればよい。あるいは第6工程の後で、中間転写フィルム131を全面紫外線照射するなどして粘着力を全面消失させておいてもよい。粘着力が消失したとはいえ実際には僅かに粘着性が残っており、微小タイル状素子161は非常に薄く軽いので中間転写フィルム131に保持される。
本工程は、図示していない。本工程においては、加熱処理などを施して、微小タイル状素子161を最終基板171に本接合する。
図14は本製造方法の第11工程を示す概略断面図である。本工程においては、微小タイル状素子161の電極(例えばカソード電極15)と最終基板171上の電極172とを電気配線191により電気的に繋ぎ、一つのLSIチップなど(回路装置又は薄膜デバイス)を完成させる。
この電気配線191を設けるときに、上述した本発明に係るタイル状素子用配線形成方法を用いる。すなわち、電気配線191を形成する前に、電気配線191が形成される領域である配線領域を囲むように、最終基板171及び微小タイル状素子161の表面について撥液処理を施す。ここで、アノード電極14、カソード電極15及び電極172を金電極で形成しておき、最終基板171及び微小タイル状素子161の表面についてフッ化アルキルシラン(FAS)の蒸気に曝すことで、配線領域を囲むように自己組織化単分子膜からなる撥液膜を形成してもよい。アノード電極14、カソード電極15及び電極172は親液状態となっている。その後、導電性材料を含む液状体材料54の液滴を配線領域内に滴下することにより、配線領域内にその液状体材料54を塗布する。その後、液状体材料54について乾燥処理及び焼結処理などを施すことにより、導電膜からなる電気配線191を形成する。これらにより、一つのLSIチップなどをなす回路装置又は薄膜デバイスが完成する。
上記実施形態の回路装置(薄膜デバイス)を備えた電子機器の例について説明する。
上記実施形態の薄膜デバイスは、面発光レーザ、発光ダイオード、フォトダイオード、フォトトランジスタ、高電子移動度トランジスタ、ヘテロバイポーラトランジスタ、インダクター、キャパシター又は抵抗などに適用することができる。これらの薄膜デバイスを備えた応用回路又は電子機器としては、光インターコネクション回路、光ファイバ通信モジュール、レーザプリンタ、レーザビーム投射器、レーザビームスキャナ、リニアエンコーダ、ロータリエンコーダ、変位センサ、圧力センサ、ガスセンサ、血液血流センサ、指紋センサ、高速電気変調回路、無線RF回路、携帯電話、無線LANなどが挙げられる。
Claims (19)
- 少なくとも電極を有するとともにタイル形状を有するタイル状素子を、少なくとも電極を有する基板に接合して回路装置を形成する場合に、該タイル状素子の電極と該基板の電極とを電気的に接続する電気配線を形成するときに用いられるタイル状素子用配線形成方法であって、
前記基板及びタイル状素子の少なくとも一方の表面における前記電気配線が形成される領域である配線領域の少なくとも一部の外側に、撥液処理を施すことを特徴とするタイル状素子用配線形成方法。 - 少なくとも電極を有するとともにタイル形状を有するタイル状素子を、少なくとも電極を有する基板に接合して回路装置を形成する場合に、該タイル状素子の電極と該基板の電極とを電気的に接続する電気配線を形成するときに用いられるタイル状素子用配線形成方法であって、
前記基板及びタイル状素子の少なくとも一方の表面における前記電気配線が形成される領域である配線領域の内側の少なくとも一部に、親液処理を施すことを特徴とするタイル状素子用配線形成方法。 - 前記撥液処理は、撥液化された領域が前記配線領域を囲むこととなるように行う請求項1記載のタイル状素子用配線形成方法。
- 前記親液処理は、前記配線領域の内側が外側に対して親液性が高くなるように行うことを特徴とする請求項2記載のタイル状素子用配線形成方法。
- 前記親液処理は、前記タイル状素子を前記基板に接合し、その後に該基板及びタイル状素子について全体的に撥液処理を施した後に、行うことを特徴とする請求項2又は4記載のタイル状素子用配線形成方法。
- 前記撥液処理は、前記タイル状素子を前記基板に接合し、その後に該基板及びタイル状素子について全体的に親液処理を施した後に、行うことを特徴とする請求項1又は3記載のタイル状素子用配線形成方法。
- 前記基板上に金からなる前記電極を形成した後に、前記撥液処理又は親液処理を行うことを特徴とする請求項1から6のいずれか一項記載のタイル状素子用配線形成方法。
- 前記タイル状素子上に金からなる前記電極を形成した後に、前記撥液処理又は親液処理を行うことを特徴とする請求項1から7のいずれか一項記載のタイル状素子用配線形成方法。
- 前記基板又はタイル状素子における前記電極の周囲には、絶縁膜が露出していることを特徴とする請求項1から8のいずれか一項記載のタイル状素子用配線形成方法。
- 少なくとも電極を有するとともにタイル形状を有するタイル状素子を、少なくとも電極を有する基板に接合した構造物の構成要素となるものあり、該タイル状素子の電極と該基板の電極とを電気的に接続する電気配線を有してなるタイル状素子用配線構造物であって、
前記電気配線に対して隣接又は接して設けられている膜である、撥液膜及び親液膜の少なくとも一方を有することを特徴とするタイル状素子用配線構造物。 - 前記撥液膜は、前記基板及びタイル状素子の少なくとも一方の表面において、前記電気配線の少なくとも一部を囲むように、配置されていることを特徴とする請求項10記載のタイル状素子用配線構造物。
- 前記親液膜は、前記基板及びタイル状素子の少なくとも一方において、前記電気配線の少なくとも一部の下に、形成されていることを特徴とする請求項10又は11記載のタイル状素子用配線構造物。
- 前記撥液膜は、絶縁材料からなることを特徴とする請求項10から12のいずれか一項記載のタイル状素子用配線構造物。
- 前記撥液膜は、酸化シリコン、窒化シリコン、ポリイミド、エポキシ、アルミナ及びセラミックのうちのいずれかからなることを特徴とする請求項10から13のいずれか一項記載のタイル状素子用配線構造物。
- 前記撥液膜は、自己組織化単分子膜からなることを特徴とする請求項10から13のいずれか一項記載のタイル状素子用配線構造物。
- 前記自己組織化単分子膜は、フッ化アルキルシランからなることを特徴とする請求項15記載のタイル状素子用配線構造物。
- 前記タイル状素子の電極と前記基板の電極との間隔は、数十μm以下であることを特徴とする請求項10から16のいずれか一項記載のタイル状素子用配線構造物。
- 前記タイル状素子の電極と前記基板の電極とで挟まれている部分は、撥液状態になっていることを特徴とする請求項17記載のタイル状素子用配線構造物。
- 請求項10から請求項18のいずれか一項記載のタイル状素子用配線構造物を有することを特徴とする電子機器。
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