JP2005093703A - タイル状素子用配線形成方法、タイル状素子用配線構造物及び電子機器 - Google Patents

タイル状素子用配線形成方法、タイル状素子用配線構造物及び電子機器 Download PDF

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Abstract

【課題】 微細な配線パターンであり且つ信頼性の高い電気配線を形成することができるタイル状素子用配線形成方法、タイル状素子用配線構造物及び電子機器を提供する。
【解決手段】 少なくとも電極を有するとともにタイル形状を有する微小タイル状素子１を、少なくとも電極５１，５２を有する最終基板５０に接合して回路装置を形成する場合に、微小タイル状素子１の電極と最終基板５０の電極５１，５２とを電気的に接続する電気配線を形成するときに用いられるタイル状素子用配線形成方法において、最終基板５０及び微小タイル状素子１の少なくとも一方の表面における電気配線が形成される領域である配線領域６１，６２の少なくとも一部の外側に、撥液処理を施すことを特徴とする。
【選択図】 図３

Description

本発明は、タイル状素子用配線形成方法、タイル状素子用配線構造物及び電子機器に関するものである。
従来、ある基板に形成された半導体素子を、その基板から微小なタイル形状に切り離して微小タイル状素子（半導体素子）を作るエピタキシャルリフトオフ（ＥＬＯ）法が考えだされている。その微小タイル状素子はハンドリングされて任意の基板（最終基板）に貼り付けられ、これにより薄膜デバイス（回路装置）を備える基板が形成される（例えば、特許文献１参照）。
特開２０００−５８５６２号公報
ところで、微小タイル状素子が備える電極（端子）と、最終基板に設けられている回路の電極（端子）とは電気配線で接続される。その電気配線は、例えば、配線対象となる微小タイル状素子の上面などに設けられた電極とその微小タイル状素子の上面又は側面とが異なる極性である場合、その微小タイル状素子の上面又は側面をまたいで形成しなければならない。
しかしながら、電気配線をワイヤーボンドなどの空中配線で構成すると、その配線に多大な手間がかかり、特に微小な配線をするのは難しく多大な製造コストが必要となる。また、その電気配線を金属薄膜の蒸着又はフォトリソグラフィなどの手法を用いて形成すると、所望パターンのマスクを形成しなければならず多大な製造コストが必要になるとともに、配線位置の変更などの設計変更に対処するにも多大なコストが必要となる。
本発明は、上記事情に鑑みてなされたもので、微細な配線パターンであり且つ信頼性の高い電気配線を形成することができるタイル状素子用配線形成方法、タイル状素子用配線構造物及び電子機器を提供することを目的とする。
また、本発明は、基板上に微小タイル状素子を貼り付けて薄膜デバイス（回路装置）を構成する場合に、小型化することができ、製造コストを抑えながらその薄膜デバイスの配線が短絡又は断線することを低減するできることができるタイル状素子用配線形成方法、タイル状素子用配線構造物及び電子機器を提供することを目的とする。
上記の目的を達成するために、本発明のタイル状素子用配線形成方法は、少なくとも電極を有するとともにタイル形状を有するタイル状素子を、少なくとも電極を有する基板に接合して回路装置を形成する場合に、該タイル状素子の電極と該基板の電極とを電気的に接続する電気配線を形成するときに用いられるタイル状素子用配線形成方法であって、前記基板及びタイル状素子の少なくとも一方の表面における前記電気配線が形成される領域である配線領域の少なくとも一部の外側に、撥液処理を施すことを特徴とする。本発明によれば、例えば導電性材料を含む液状体材料を配線領域内に滴下（塗布）すると、その液状体材料が配線領域の外側に流出することを、撥液処理された領域が防ぐことができる。すなわち、撥液処理された領域が堤防の機能をもつことができる。また、撥液処理された領域に液状体材料が滴下（塗布）されると、その液状体材料を配線領域に弾き出す作用を及ぼす。そこで、配線領域内にのみ正確に液状体材料を塗布することができる。その液状体材料は、乾燥及び焼成などにより金属膜などの導電性膜となり電気配線となる。したがって本発明によれば、基板及びタイル状素子と密着性が高く、微細な形状の電気配線を容易に設けることができる。すなわち、タイル状素子を基板（最終基板）に貼り付けて回路装置（薄膜デバイス）を構成する場合に、そのタイル状素子と基板とを電気的に接続する電気配線を、液状体材料を用いて微細な配線パターンとして且つ信頼性の高いものとして簡易に形成することができる。
また、本発明のタイル状素子用配線形成方法は、少なくとも電極を有するとともにタイル形状を有するタイル状素子を、少なくとも電極を有する基板に接合して回路装置を形成する場合に、該タイル状素子の電極と該基板の電極とを電気的に接続する電気配線を形成するときに用いられるタイル状素子用配線形成方法であって、前記基板及びタイル状素子の少なくとも一方の表面における前記電気配線が形成される領域である配線領域の内側の少なくとも一部に、親液処理を施すことを特徴とする。本発明によれば、本発明によれば、親液処理された配線領域の内側部分の撥液性に比較して、その外側領域の撥液性が高いこととなるようにできる。そこで、例えば上記液状体材料を配線領域内に滴下又は塗布すると、上記発明と同様に、その液状体材料が配線領域の外側に流出することを、配線領域の外側領域が防ぐことができる。また本発明によれば、配線領域内のある箇所に着弾した液状体材料はその配線領域の隅々にまで濡れ広がることができるので、その着弾位置を正確にコントロールすることなく配線領域の全てに漏れなく液状体材料を塗布することができる。そこで、配線領域の全体のみ正確に液状体材料を塗布することができる。したがって本発明によれば、基板及びタイル状素子と密着性が高く、微細な形状の電気配線を容易に設けることができる。すなわち、タイル状素子を基板に貼り付けて回路装置（薄膜デバイス）を構成する場合に、そのタイル状素子と基板とを電気的に接続する電気配線を、液状体材料を用いて微細な配線パターンとして且つ信頼性の高いものとして簡易に形成することができる。
また、本発明のタイル状素子用配線形成方法は、前記撥液処理又は親液処理を、前記タイル状素子を前記基板に接合した後に行うこととしてもよい。本発明によれば、基板における配線領域のみならずタイル状素子における配線領域についても、同時に前記撥液処理又は親液処理をすることができ、基板上からタイル状素子上に到る配線領域の外側又は内側の所望領域について正確に前記撥液処理又は親液処理をすることができる。したがって本発明によれば、より正確に微細なパターンの電気配線を形成でき、その信頼性を高めることができる。
また、本発明のタイル状素子用配線形成方法は、撥液化された領域が前記配線領域を囲むこととなるように、前記撥液処理を行うこととしてもよい。本発明によれば、例えば配線領域全体が平坦であっても、その配線領域内に滴下又は塗布された上記液状体材料が配線領域の外側に流出することを防ぐことができる。また、本発明のタイル状素子用配線形成方法は、前記配線領域の内側が外側に対して親液性が高くなるように、前記親液処理を行うことが好ましい。本発明によれば、配線領域を囲むように撥液領域を設けたことと同様となり、配線領域内に滴下又は塗布された上記液状体材料が配線領域の外側に流出することを防ぐことができる。また、配線領域内は親液性が高いので、配線領域内の隅々まで漏れなく液状体材料を塗布することができる。
また、本発明のタイル状素子用配線形成方法は、前記基板について全体的に撥液処理を施した後に、前記親液処理を行うこととしてもよい。また、本発明のタイル状素子用配線形成方法は、前記基板について全体的に親液処理を施した後に、前記撥液処理を行うこととしてもよい。本発明によれば、前記撥液処理及び親液処理を効率的に且つ迅速に行うことができる。
また、本発明のタイル状素子用配線形成方法は、前記タイル状素子を前記基板に接合し、その後に該基板及びタイル状素子について全体的に撥液処理を施した後に、前記親液処理を行うこととしてもよい。また、本発明のタイル状素子用配線形成方法は、前記タイル状素子を前記基板に接合し、その後に該基板及びタイル状素子について全体的に親液処理を施した後に、前記撥液処理を行うこととしてもよい。本発明によれば、例えば基板上におけるタイル状素子の接合位置が若干ずれた場合においても、そのタイル状素子と基板とを接続する電気配線について高い信頼性をもたせて形成することができる。
また、本発明のタイル状素子用配線形成方法は、前記基板上に金からなる前記電極を形成した後に、前記撥液処理又は親液処理を行うことが好ましい。また、前記タイル状素子上に金からなる前記電極を形成した後に、前記撥液処理又は親液処理を行うことが好ましい。前記電極の周囲には、絶縁膜が露出していることとしてもよい。前記絶縁膜は、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、ポリイミド、エポキシ、アルミナ及びセラミックのうちのいずれかからなるものとすることができる。前記撥液処理は、自己組織化単分子膜を形成する処理であることが好ましい。その自己組織化単分子膜の形成は、フッ化アルキルシラン（ＦＡＳ）を用いることが好ましい。本発明によれば、例えばフッ化アルキルシラン（ＦＡＳ）の蒸気に前記基板又はタイル状素子を曝すことにより、金からなる電極以外の部分にフッ化アルキルシラン膜が形成され、その部分が撥液領域となる。そして、基板の電極とタイル状素子の電極とが近接するように配置することにより、配線領域の大部分がフッ化アルキルシラン膜の形成されない親液領域となる。ここで、フッ化アルキルシラン膜は、非常に微細なパターンに制御することができる。そこで、本発明によれば、非常に微細な形状からなる配線電極を高精度に且つ簡易に形成することができる。
また、本発明のタイル状素子用配線形成方法は、前記撥液処理又は親液処理をした後に導電性材料を含む液状体材料を前記配線領域に塗布することが好ましい。前記液状体材料を前記配線領域に塗布する処理は、液滴吐出方式により前記液状体材料の液滴を前記配線領域内に滴下することで行うことが好ましい。本発明によれば、インクジェットノズルなどから上記液状体材料の液滴を吐出することにより、撥液領域で囲まれた配線領域内に容易に液状体材料を滴下し、親液化された配線領域内にのみ液状体材料を濡れ広がせることができる。したがって、ホトレジスト工程のようにマスクを形成する必要がなく、またエッチングによって電気配線の構成材料が無駄となることがないので、製造コストを低減することが可能となる。
また、本発明のタイル状素子用配線形成方法は、前記タイル状素子を前記基板に接合するとき、該タイル状素子の電極と該基板の電極との間隔が数十μｍ以下となるようにしてもよい。この場合、タイル状素子の電極と基板の電極とで挟まれる領域に、撥液状態となっている部分があってもよい。このようにすると、その２つ電極で挟まれる領域が配線領域内であり撥液状態であっても、その２つの電極の表面が親液状態である。そこで、上記液状体材料の液滴を２つの電極で挟まれる領域に滴下することなどにより、その液状体材料の表面張力によりその液状体材料が２つの電極をつなぐように形成でき、電気配線を形成することができる。また、前記配線領域に塗布された液状体材料は、乾燥処理及び熱処理の少なくとも一方を施すことにより、導電膜を形成することとなり、電気配線となる。また、本発明のタイル状素子用配線形成方法は、前記自己組織化単分子膜を形成する処理を行う前に、前記基板及び前記タイル状素子の少なくとも一方を、オゾン又は（Ｏ２）プラズマに晒すことが好ましい。本発明によれば、金からなる電極以外の表面についてフッ化アルキルシラン膜が形成されやすくなり、良好に上記撥液処理をすることができる。
また、本発明のタイル状素子用配線構造物は、少なくとも電極を有するとともにタイル形状を有するタイル状素子を、少なくとも電極を有する基板に接合した構造物の構成要素となるものあり、該タイル状素子の電極と該基板の電極とを電気的に接続する電気配線を有してなるタイル状素子用配線構造物であって、前記電気配線に対して隣接又は接して設けられている膜である、撥液膜及び親液膜の少なくとも一方を有することを特徴とする。本発明によれば、撥液膜又は親液膜によってパターン形状が正確に制御された電気配線を構成することができる。したがって本発明によれば、基板及びタイル状素子と密着性が高く、微細な形状の電気配線を容易に構成できる。すなわち、タイル状素子を基板（最終基板）に貼り付けて回路装置（薄膜デバイス）を構成する場合に、そのタイル状素子と基板とを電気的に接続する電気配線を、液状体材料を用いて微細な配線パターンとして且つ信頼性の高いものとすることができる。
また、本発明のタイル状素子用配線構造物は、前記撥液膜が、前記基板及びタイル状素子の少なくとも一方の表面において、前記電気配線の少なくとも一部を囲むように、配置されていることが好ましい。また、本発明のタイル状素子用配線構造物は、前記親液膜が、前記基板及びタイル状素子の少なくとも一方において、前記電気配線の少なくとも一部の下に、形成されていることが好ましい。
また、本発明のタイル状素子用配線構造物は、前記基板の電極及び前記タイル状素子の電極の少なくとも一方が金からなることが好ましい。また、本発明のタイル状素子用配線構造物は、前記撥液膜が絶縁材料からなることが好ましい。前記撥液膜は、酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、ポリイミド、エポキシ、アルミナ及びセラミックのうちのいずれかからなることとすることができる。また、本発明のタイル状素子用配線構造物は、前記撥液膜が自己組織化単分子膜からなることが好ましい。前記自己組織化単分子膜は、フッ化アルキルシラン（ＦＡＳ）からなることとすることができる。本発明によれば、撥液膜をフッ化アルキルシラン膜により形成して、非常に微細なパターンの撥液膜にすることができる。そこで、本発明によれば、非常に微細な形状からなる配線電極を高精度に且つ簡易に提供することができる。
また、本発明のタイル状素子用配線構造物は、前記タイル状素子の電極と前記基板の電極との間隔は、数十μｍ以下であることが好ましい。このようにすれば、前記タイル状素子の電極と前記基板の電極とで挟まれている部分は、撥液状態になっていても、良好な電気配線を構成することができる。
また本発明の電子機器は、前記タイル状素子用配線構造物を有することを特徴とする。本発明によれば、エピタキシャルリフトオフ（ＥＬＯ）法などを用いて形成されたタイル状素子を備える電子機器を、コンパクト化することができ、且つ短絡故障及び断線故障などの発生確立が低い機器として低コストで提供することができる。
＜タイル状素子用配線形成方法＞
以下、本発明に係るタイル状素子用配線形成方法及びタイル状素子用配線構造物について説明する。本実施形態ではタイル状素子の一例として微小なタイル形状を有する微小タイル状素子を挙げて説明するが、本発明はこれに限定されるものではなく、微小ではないタイル状素子に適用することができる。そして、本発明に係るタイル状素子用配線形成方法は、少なくとも電極を有するタイル状素子を、少なくとも電極を有する基板（最終基板）に接合して、回路装置（薄膜デバイス）を形成する場合に、そのタイル状素子の電極と基板の電極とを電気的に接続する電気配線を形成するときに用いられる。また、本実施形態では、タイル状素子の電極と基板の電極とを電気的に接続する電気配線を形成する領域を「配線領域」という。
先ず、本配線形成方法が適用される微小タイル状素子について説明する。図１は本発明の実施形態に係る微小タイル状素子の一例を示す図であり、図１（ａ）は断面図であり、図１（ｂ）は平面図である。微小タイル状素子１は微小なタイル形状の半導体素子である。ただし微小タイル状素子１としては、半導体素子に限定されるものではなく、電極又は電子的機能部を有するタイル形状の部材であればよい。微小タイル状素子１は、例えば厚さが２０μｍ以下であり、縦横の大きさが数十μｍから数百μｍの板状部材である。微小タイル状素子１の製造方法は、半導体基板（第１基板）に犠牲層を形成し、その犠牲層の上層に微小タイル状素子１をなす機能層（電子的機能部）を積層する。次いで犠牲層をエッチングすることにより、微小タイル状素子１を半導体基板から切り離すことで、微小タイル状素子１が完成する。このようなエピタキシャルリフトオフ（ＥＬＯ）法を用いた微小タイル状素子１の製造方法については後で詳細に説明する。
本実施形態では微小タイル状素子１が面発光レーザ（ＶＣＳＥＬ；Vertical-cavity surface-emitting lasers）を備えている例を挙げて説明するが、上記のように本発明はこれに限定されるものではない。微小タイル状素子１は、ｎ型半導体からなるタイル部１１と、活性層（図示せず）と、ｐ型半導体１２と、絶縁層（絶縁部）１３と、アノード電極（電極）１４と、カソード電極（電極）１５とを備えている。
タイル部１１は、例えばｎ型のＡｌＧａＡｓ多層膜からなるＤＢＲ（Distributed Bragg Reflector）ミラーを構成している。タイル部１１の上には活性層が積層されている。活性層は、タイル部１１の上面における中央付近の領域に薄い円柱形状に積層されており、例えばＡｌＧａＡｓからなる。ｐ型半導体１２は、タイル部１１上の活性層の上面に円柱形状に積層されており、例えばｐ型のＡｌＧａＡｓ多層膜からなるＤＢＲミラーを構成している。これらのｎ型半導体からなるタイル部１１、活性層及びｐ型半導体１２によって面発光レーザをなす光共振器が形成されている。
カソード電極１５は、タイル部（ｎ型半導体）１１の上面に設けられている。具体的には、タイル部１１の上面における上記活性層及びｐ型半導体１２が設けられている領域以外の領域、すなわちタイル部１１の上面における中央付近以外の領域上に、カソード電極１５が設けられている。そして、カソード電極１５は、タイル部１１をなすｎ型半導体とオーミック接触している。
絶縁層１３は、タイル部１１の上面に設けられており、アノード電極１４側とタイル部１１（ｎ型半導体）側とが短絡することを防いでいる。そして、絶縁層１３は、タイル部１１の上面における中央付近からそのタイル部１１の一方端に向かって形成され、更にタイル部１１の側面を覆うように形成されている。絶縁層１３は、例えばポリイミド、樹脂、ガラス、セラミック又は酸化シリコン（ＳｉＯ２）などからなる材料で形成する。
絶縁層１３の表面における露出面は、撥液性を有することが好ましい。このようにすると、絶縁層１３の露出面が配線領域の一部であるアノード電極１４の外側においてその配線領域に一部を囲むように配置されており、その配線領域内に滴下された配線形成用の液状体材料が配線領域の外に流出することを回避できるからである。また、絶縁層１３はアノード電極１４とカソード電極１５とを分け隔てるように配置されているので、上記液状体材料がアノード電極１４とカソード電極１５とを短絡するように形成されることを、絶縁層１３が防ぐ作用を生じさせるためである。ここで、絶縁層１３は、本来、撥液性を有する材料からなるもの、親液化されにくい材料からなるもの、又は撥液化しやすい材料からなるものであってもよい。そして、絶縁層１３の露出面については、撥液処理を施してもよい。
アノード電極１４は、ｐ型半導体１２の上面及び絶縁層１３の上面を１つの金属膜で覆うように設けられている。そして、アノード電極１４はｐ型半導体１２とオーミック接触している。
そして、アノード電極１４及びカソード電極１５は、金（Ａｕ）からなる金電極であることが好ましい。これは、アノード電極１４及びカソード電極１５の表面が電気配線を形成する領域である配線領域の一部となるので、後述の撥液処理（微小タイル素子１全体の撥液処理）によってアノード電極及びカソード電極１５の表面まで撥液化されることを回避するためである。また、アノード電極１４及びカソード電極１５は、本来、親液性を有する材料からなるもの、撥液化されにくい材料からなるもの、又は親液化しやすい材料からなるものであってもよい。また、アノード電極１４及びカソード電極１５の表面については、親液処理を施してもよい。
また、微小タイル状素子１の表面又は露出面の全体について親液処理を施し、その後、配線領域（アノード電極１４及びカソード電極１５など）以外の領域又は配線領域を囲む領域について撥液処理を施してもよい。逆に、微小タイル状素子１の表面又は露出面の全体について撥液処理を施し、その後、配線領域のみについて親液処理を施してもよい。
次に、上記のように構成した微小タイル状素子１を図２に示すように最終基板５０に接合する。図２は微小タイル状素子１を最終基板５０に接合した状態を示す図であり、図２（ａ）は断面図であり、図２（ｂ）は平面図である。最終基板５０は、特に限定されず、シリコン、セラミック、ガラス、ガラスエポキシ、プラスチック、ポリイミドなど任意の部材を適用することができる。そして、最終基板５０には、電子素子、電気光学素子、電極又は集積回路（図示せず）などが設けられているものとする。
また、最終基板５０の表面の所望位置には、電極５１，５２が設けられている。電極５１は微小タイル素子１のアノード電極１４と接続される電極であり、電極５２は微小タイル状素子１のカソード電極１５と接続される電極である。電極５１，５２は、金（Ａｕ）からなる金電極であることが好ましい。これは、電極５１，５２の表面が上記配線領域の一部となるので、後述の撥液処理（最終基板５０全体の撥液処理）によって電極５１，５２の表面まで撥液化されることを回避するためである。また、電極５１，５２は、本来、親液性を有する材料からなるもの、撥液化されにくい材料からなるもの、又は親液化しやすい材料からなるものであってもよい。また、電極５１，５２の表面については、親液処理を施してもよい。
また、最終基板５０の表面又は露出面の全体について親液処理を施し、その後、配線領域（電極５１，５２など）以外の領域又は配線領域を囲む領域について撥液処理を施してもよい。逆に、最終基板５０の表面又は露出面の全体について撥液処理を施し、その後、配線領域のみについて親液処理を施してもよい。また、上記全体についての親液処理又は撥液処理は、微小タイル状素子１を最終基板５０に接合した後に、その微小タイル状素子１及び最終基板５０の全体について行ってもよい。
微小タイル状素子１と最終基板５０との接合は、例えば接着剤により、微小タイル状素子１の底面と最終基板５０の表面とを接着することで行う。この接合においては、微小タイル状素子１における絶縁層１３の側部すなわち突出部が最終基板５０の表面に接触するように行うことが好ましい。このようにすると、微小タイル状素子１を最終基板５０に接合することにより、自動的に、半導体素子の絶縁層１３が最終基板５０の表面及びタイル部１１の側面に密着して、自動的に絶縁層１３がタイル部１１の端部を被覆することとなる。
また、上記微小タイル状素子１と最終基板５０との接合においては、図２（ａ）に示すように、微小タイル状素子１のアノード電極１４の端部と最終基板５０の電極５１の端部との間隔ｄ１が、例えば数十μｍ以下となることが好ましい。また、微小タイル状素子１のカソード電極１５の端部と最終基板５０の電極５２の端部との間隔ｄ２も、例えば数十μｍ以下となることが好ましい。すなわち、接続対象とされる微小タイル状素子の電極と最終基板５０の電極との間隔は、なるべく短いほうがよく、例えば数十μｍ以下となることが好ましい。
次に、図３に示すように、配線領域に液状体材料５３，５４を滴下することにより、配線領域に液状体材料５３，５４を塗布する。図３は本発明の実施形態に係る配線形成方法とその配線形成方法で製造された回路装置（薄膜デバイス）を示し、図３（ａ）は断面図であり、図３（ｂ）は平面図である。具体的には、微小タイル状素子１のアノード電極１４と最終基板５０の電極５１とを接続する電気配線を形成する領域が配線領域６１である。また、微小タイル状素子１のカソード電極１５と最終基板５０の電極５２とを接続する電気配線を形成する領域が配線領域６２である。そして、導電性材料を含む液状体材料５３の液滴をインクジェットノズルなどから吐出して、その液滴を配線領域６１の内側に着弾させる。また、導電性材料を含む液状体材料５４の液滴をインクジェットノズルなどから吐出して、その液滴を配線領域６２の内側に着弾させる。
ここで、配線領域６１，６２の内側について親液処理が施されていると、配線領域６１，６２内に着弾した液状体材料５３，５４はその配線領域６１，６２の内側全体に濡れ広がり、配線領域６１，６２の全体について漏れなく良好に液状体材料５３，５４を塗布することができる。また、配線領域６１，６２を囲むように撥液処理が施されていると、配線領域６１，６２内に着弾した液状体材料５３，５４がその配線領域６１，６２の外側に流出しにくい作用を、その撥液処理された領域からうける。そして、液状体材料５３，５４の一部又は全部が配線領域６１，６２の外側に着弾したような場合であっても、その液状体材料５３，５４は撥液処理された領域から弾き出される作用をうけ配線領域６１，６２内に入れられることとなる。
これらにより、本実施形態によれば、液状体材料５３，５４を正確に配線領域６１，６２内にのみ塗布することができる。また、配線領域５３，５４について上記のように親液状態にしておくことにより、液状体材料５３，５４と配線領域６１，６２の表面との密着性を向上させることができる。
液状体材料５３，５４を上記のように配線領域６１，６２に塗布した後、その液状体材料５３，５４について乾燥処理及び焼結処理を施す。これにより、導電性材料を含む液状体材料５３，５４は、金属膜などの導電性膜となり、電気配線となる。これらにより、最終基板５０の電極５１と微小タイル状素子１のアノード電極１４とを接続する電気配線が完成し、最終基板５０の電極５２と微小タイル状素子１のカソード電極１５とを接続する電気配線が完成する。したがって、最終基板５０とその最終基板５０に電気的及び機械的に接続された微小タイル状素子１とからなる回路装置（薄膜デバイス）も完成する。
これらにより、本実施形態によれば、液状体材料５３，５４を正確に配線領域６１，６２内にのみ塗布でき、液状体材料５３，５４と配線領域６１，６２の表面との密着性を向上させることができるので、微小タイル状素子１の電極と最終基板５０の電極とを接続する電気配線を微細な配線パターンでありながら信頼性の高いものとして形成することができる。
上記実施形態において、微小タイル状素子１のアノード電極１４の端部と最終基板５０の電極５１の端部との間隔ｄ１、及び微小タイル状素子１のカソード電極１５の端部と最終基板５０の電極５２の端部との間隔ｄ２を、数十μｍ以下となるようにした場合は、その２つの電極間に挟まれている領域（配線領域の一部）が撥液状態であってもよい。すなわち、その２つの電極間に挟まれている領域付近に液状体材料５３，５４を滴下することにより、その液状体材料５３，５４の表面張力によって液状体材料５３，５４が２つの電極をつなぐように形成され、電気配線を形成することができる。
＜撥液処理及び親液処理の具体例＞
先ず、最終基板５０の電極５１，５２は、金（Ａｕ）からなる金電極としておく。またその電極５１，５２の周囲には例えばＳｉＯ２などの絶縁膜が露出している構造としておく。この最終基板５０に微小タイル状素子１を接合するとき、最終基板５０の電極５１，５２と微小タイル状素子１（の電極）とが近接するように、配置する。例えば、微小タイル状素子１のタイル部１１と最終基板５０の電極５１，５２が接するように、上記接合をする。また、微小タイル状素子１のタイル部１１の一部と最終基板５０の電極５１，５２の一部とが重なるように、上記接合をしてもよい。また、微小タイル状素子１のアノード電極１４又はカソード電極１５の一部と最終基板５０の電極５１，５２の一部とが重なるように、上記接合をしてもよい。なお、この接合においては、タイル部１１の裏面などと最終基板の電極５１又は電極５２とが短絡状態とならないようにする。
上記のようにして微小タイル状素子１を最終基板５０の所望位置に接合した後、その最終基板５０及び微小タイル状素子１の表面全体について自己組織化単分子膜を形成する処理を行う。
自己組織化単分子膜（ＳＡＭｓ：Self-Assembled Monolayers）は、固体表面へ分子を固定する方法であって高配向・高密度な分子層が形成可能な方法である自己組織化（ＳＡ：Self-Assembly）法によって作製される膜である。自己組織化法は、オングストロームオーダで分子の環境及び幾何学的配置を操作できる。また、自己組織化単分子膜は、有機分子の固定化技術の有力な一手段となり作製法の簡便さと分子と基板間に存在する化学結合のために膜の熱的安定性も高く、オングストロームオーダの分子素子作製のための重要技術である。また、自己組織化単分子膜は、基本的に自己集合プロセスであり、自発的に微細パターンを形成することができる。したがって、自己組織化単分子膜は、超微小電子回路で用いられるような、すなわち既存のリソグラフィー法が使えないような、緻密で高度なパターン形成を簡便に形成することができる。
次に、自己組織化単分子膜の形成処理の具体例について説明する。この処理は、微小タイル状素子１が接合された最終基板５０の表面を、例えばフッ化アルキルシラン（ＦＡＳ）の蒸気に曝すことで行う。フッ化アルキルシランは鎖状アルキル分子の一端にフッ素基が他端にシリコンが付いた分子構造をもつ。そこで、最終基板５０の表面（微小タイル状素子１の表面も含む、以下同じ）に存在するＯＨ基とシリコン端のみが結合する。これにより最終基板５０の表面には、フッ素基が自動的に露出するように配向した単分子膜（フッ化アルキルシラン膜）が形成される。この単分子膜の形成された最終基板５０の表面は、フッ素基が露出しているためほとんどの液状体に対して大きな接触角を有し、撥液状態となる。
また、最終基板５０の表面にはＳｉＯ２などの絶縁膜が露出している。そのＳｉＯ２などの絶縁膜の表面は、ＯＨ基が存在するので上記フッ化アルキルシランの単分子膜が形成され、撥液状態となる。そして、ＳｉＯ２などの絶縁膜が予め最終基板５０の電極５１，５２（及び微小タイル状素子１の電極）の周囲又は配線領域の周囲に露出していることにより、最終基板５０の電極５１，５２（及び微小タイル状素子１の電極）の周囲又は配線領域の周囲が撥液状態となる。
一方、最終基板５０の金電極（電極５１，５２）及び微小タイル状素子１の金電極（アノード電極１４，カソード電極１５）は、ＯＨ基が存在しないためフッ化アルキルシランの単分子膜が形成されず、金本来の性質により親液状態となっている。
次に、上記ように親液状態となっている金電極の表面に、金属微粒子を含む液状ペーストすなわち液状体材料５３，５４を滴下する。この滴下は、インクジェットノズルなどから液状体材料５３，５４を吐出することで行う。すると、その液滴は金電極の表面にのみ留まり、その液滴が金電極からはみ出すことはない。
さらに、最終基板５０の電極５１，５２と微小タイル状素子１のアノード電極１４又はカソード電極１５との間隔ｄ１，ｄ２が数十μｍ以下の場合は、その２つの電極で挟まれる領域面が撥液状態であっても、上記滴下により、電極５１とアノード電極１４との間を繋ぐように、及び、電極５２とカソード電極１５との間を繋ぐように、液滴（液状ペースト）が形成されれば、液滴の表面張力によりその形状は保持される。すなわち、図３に示すように、配線領域６１，６２の全体に液状ペースト（液状体材料５３，５４）が塗布される。
その後、最終基板５０について乾燥処理を行い、次いで熱処理を行うことで配線領域６１，６２の液状ペーストを焼結させ、導電性膜からなる電気配線にする。
これらのように、上記撥液処理（及び親液処理）により、最終基板５０及び微小タイル状素子１のそれぞれ電極に、液状体材料５３，５４が引きつけられ保持される作用を受けるので、その電極同士を接続する電気配線をセルフアライメント的に高精度に形成することができる。電極５１，５２などの周囲に露出させる上記絶縁膜の材質としては、ＳｉＯ２のほかにＳｉＮ、ポリイミド、エポキシ、アルミナ、各種セラミックなどを挙げることができる。また、前記自己組織化単分子膜を形成する処理を行う前に、最終基板５０の表面をオゾン又はＯ２プラズマに晒すことが好ましい。このようにすると、金電極（電極５１，５２など）以外の表面により多くのＯＨ基が生成され、その表面にフッ化アルキルシラン膜が形成されやすくなり、良好に上記撥液状態にすることができる。
＜他の撥液処理及び親液処理の具体例＞
次に、撥液処理及び親液処理の他の具体例として、所望の領域についてセルフアライメントに撥液処理する方法を挙げ、説明する。本具体例は、絶縁層１３の露出面のみをセルフアライメントに撥液処理するものである。先ず、予め絶縁層１３はポリイミドで形成しておく。ポリイミドの表面をフッ素プラズマ処理すると、その表面がフッ化され撥液表面になる。一方、ポリイミド以外の材質、例えば金属（アノード電極１４、カソード電極１５、電極５１，５２など）や無機物（ＳｉＯ２など）の表面は、フッ素プラズマ処理を行ってもフッ化されることはない。したがって、基板表面にポリイミドの露出している領域とそうでない領域が存在する場合、その基板全面にフッ素プラズマ処理するとセルフアラインにポリイミド露出領域だけを撥液化することができる。
そこで、予め絶縁層１３をポリイミドで形成しておき、微小タイル状素子１が接合された最終基板５０の表面について、上記のフッ化アルキルシラン処理の代わりにフッ素プラズマ処理を行う。これらにより、絶縁層１３の露出面のみをセルフアラインに撥液化することができる。ここで、絶縁層１３の露出面を、図３に示すように、配線領域６１の一部又は全部を囲むように配置することで、その配線領域６１内に塗布された液状体材料５３がその配線領域６１の外へ流出することを、絶縁層１３の露出面により、堰き止めることができる。
また、上記のフッ素プラズマ処理に先立って、微小タイル状素子１が接合された最終基板５０の表面について、酸素プラズマ処理をしておくことが好ましい。このようにすると電極（アノード電極１４，カソード電極１５、電極５１，５２など）表面がクリーニング（親液化）され、より好ましい。
フッ素プラズマ処理の方法としては次の方法が挙げられる。すなわち、例えば導入ガスにフッ素又はフッ素化合物を含んだガスを使用し、減圧雰囲気下や大気圧雰囲気下でプラズマ照射をする減圧プラズマ処理や大気圧プラズマ処理が挙げられる（特開２０００−３５３５９４号公報参照）。この参照文献では、フッ素処理により非極性液体に対し親液性になると記載されているが、実際はほとんどすべての液体に対して撥液性を示す。
＜その他の実施形態＞
次に、上記タイル状素子用配線形成方法を用いて形成したタイル状素子用配線構造物（回路装置）の別例について図４を参照して説明する。図４は本発明の他の実施形態に係る回路装置を示す平面図である。本実施形態では、特に、配線領域６１ａ，６２ａの配置が図３に示す回路装置示す回路装置と異なる。本回路装置は、最終基板５０上に微小タイル状素子１ａが接合されている。微小タイル状素子１ａにおける図１に示す微小タイル状素子１との相違点は、絶縁層１３の配置と、配線領域６１ａ，６２ａの配置である。また、配線領域６１ａを囲むように撥液膜７１が設けてあり、配線領域６２ａを囲むように撥液膜７２が設けてある。また、配線領域６１ａ，６２ａの表面には親液膜が設けてある。
最終基板５０の電極５１ａ，５２ａのレイアウトも、図３に示す最終基板５０の電極５１，５２のレイアウトとは相違している。そして、撥液膜７１で囲まれる配線領域６１ａに液状体材料５３ａを塗布して電気配線を形成し、最終基板５０の電極５１ａと微小タイル状素子１ａのアノード電極１４とを接続している。また、撥液膜７２で囲まれる配線領域６２ａに液状体材料５４ａを塗布して電気配線を形成し、最終基板５０の電極５２ａと微小タイル状素子１ａのカソード電極１５とを接続している。
これらにより、本実施形態によれば、微小タイル状素子１のタイル部１１の角部を介すように、撥液膜７１，７２で囲まれる配線領域６１ａ，６２ａが対向配置されている。そこで、本実施形態によれば、配線領域６１ａ，６２ａから液状体材料が溢れ出たとしても、その溢れた出たものが他方の配線領域６１ａ，６２ａに向かうこと及び侵入することをタイル部１１の角部が防ぎ、短絡を回避することができ信頼性の高い回路装置を簡易に形成することができる。
＜微小タイル状素子及び回路装置の製造方法の詳細＞
次に、本発明に係る上記微小タイル状素子の製造方法及び本発明に係る配線形成方法を用いた回路装置の製造方法について図５から図１４を参照して説明する。本製造方法は、エピタキシャルリフトオフ（ＥＬＯ）法をベースにしている。また本製造方法では、微小タイル状素子（微小タイル状素子）としての化合物半導体デバイス（化合物半導体素子）を最終基板上に接着する場合について説明するが、最終基板の種類及び形態に関係なく本製造方法を適用することができる。なお、本実施形態における「半導体基板（エピタキシャル基板）」とは、半導体物資から成る物体をいうが、板形状の基板に限らず、どのような形状であっても半導体物資であれば「半導体基板」に含まれる。
＜第１工程＞
図５は本製造方法の第１工程を示す概略断面図である。図５において、基板１１０は、半導体基板であり、例えばガリウム・ヒ素化合物半導体基板とする。基板１１０における最下位層には、犠牲層１１１を設けておく。犠牲層１１１は、アルミニウム・ヒ素（ＡｌＡｓ）からなり、厚さが例えば数百ｎｍの層である。
例えば、犠牲層１１１の上層には機能層１１２を設ける。機能層１１２の厚さは、例えば１μｍから１０（２０）μｍ程度とする。そして、機能層１１２において半導体デバイス１１３を作成する。半導体デバイス１１３としては、例えば発光ダイオード（ＬＥＤ）、面発光レーザ（ＶＣＳＥＬ）、フォトダイオード（ＰＤ）、ＤＦＢレーザなどが挙げられる。これらの半導体デバイス１１３は、何れも基板１１０上に多層のエピタキシャル層を積層して素子が形成されたものである。また、各半導体デバイス１１３には、例えば図１に示す微小タイル状素子１に相当するものとしてアノード電極１４及びカソード電極１５も形成し、動作テストも行う。
＜第２工程＞
図６は本製造方法の第２工程を示す概略断面図である。本工程においては、各半導体デバイス１１３を分割するように分離溝１２１を形成する。分離溝１２１は、少なくとも犠牲層１１１に到達する深さをもつ溝とする。例えば、分離溝の幅及び深さともに、１０μｍから数百μｍとする。また、分離溝１２１は、後述するところの選択エッチング液が当該分離溝１２１を流れるように、行き止まりなく繋がっている溝とする。さらに、分離溝１２１は、碁盤のごとく格子状に形成することが好ましい。
また、分離溝１２１相互の間隔を数十μｍから数百μｍとすることで、分離溝１２１によって分割・形成される各半導体デバイス１１３のサイズを、数十μｍから数百μｍ四方の面積をもつものとする。分離溝１２１の形成方法としては、フォトリソグラフィとウェットエッチングによる方法、またはドライエッチングによる方法を用いる。また、クラックが基板に生じない範囲でＵ字形溝のダイシングで分離溝１２１を形成してもよい。
＜第３工程＞
図７は本製造方法の第３工程を示す概略断面図である。本工程においては、中間転写フィルム１３１を基板１１０の表面（半導体デバイス１１３側）に貼り付ける。中間転写フィルム１３１は、表面に粘着剤が塗られたフレキシブルな帯形状のフィルムである。
＜第４工程＞
図８は本製造方法の第４工程を示す概略断面図である。本工程においては、分離溝１２１に選択エッチング液１４１を注入する。本工程では、犠牲層１１１のみを選択的にエッチングするために、選択エッチング液１４１として、アルミニウム・ヒ素に対して選択性が高い低濃度の塩酸を用いる。
＜第５工程＞
図９は本製造方法の第５工程を示す概略断面図である。本工程においては、第４工程での分離溝１２１への選択エッチング液１４１の注入後、所定時間の経過により、犠牲層１１１のすべてを選択的にエッチングして基板１１０から取り除く。
＜第６工程＞
図１０は本製造方法の第６工程を示す概略断面図である。第５工程で犠牲層１１１が全てエッチングされると、基板１１０から機能層１１２が切り離される。そして、本工程において、中間転写フィルム１３１を基板１１０から引き離すことにより、中間転写フィルム１３１に貼り付けられている機能層１１２を基板１１０から引き離す。
これらにより、半導体デバイス１１３が形成された機能層１１２は、分離溝１２１の形成及び犠牲層１１１のエッチングによって分割されて、所定の形状（例えば、微小タイル形状）の半導体素子（上記実施形態の「微小タイル状素子」）とされ、中間転写フィルム１３１に貼り付け保持されることとなる。ここで、機能層の厚さが例えば１μｍから８μｍ、大きさ（縦横）が例えば数十μｍから数百μｍであるのが好ましい。
＜第７工程＞
図１１は本製造方法の第７工程を示す概略断面図である。本工程においては、（微小タイル状素子１６１が貼り付けられた）中間転写フィルム１３１を移動させることで、最終基板１７１の所望の位置に微小タイル状素子１６１をアライメントする。ここで、最終基板１７１は、例えば、シリコン半導体からなり、金（Ａｕ）からなる電極１７２が形成されている。また、最終基板１７１の所望の位置には、微小タイル状素子１６１を接着するための接着剤１７３を塗布しておく。
＜第８工程＞
図１２は本製造方法の第８工程を示す概略断面図である。本工程においては、最終基板１７１の所望の位置にアライメントされた微小タイル状素子１６１を、中間転写フィルム１３１越しに裏押し治具１８１で押しつけて最終基板１７１に接合する。ここで、所望の位置には接着剤１７３が塗布されているので、その最終基板１７１の所望の位置に微小タイル状素子１６１が接着される。
＜第９工程＞
図１３は本製造方法の第９工程を示す概略断面図である。本工程においては、中間転写フィルム１３１の粘着力を消失させて、微小タイル状素子１６１から中間転写フィルム１３１を剥がす。
中間転写フィルム１３１の粘着剤は、紫外線（ＵＶ）又は熱により粘着力が消失するものにしておく。ＵＶ硬化性の粘着剤とした場合は、裏押し治具１８１を透明な材質にしておき、裏押し治具１８１の先端から紫外線（ＵＶ）を照射することで中間転写フィルム１３１の粘着力を消失させる。熱硬化性の接着剤とした場合は、裏押し治具１８１を加熱すればよい。あるいは第６工程の後で、中間転写フィルム１３１を全面紫外線照射するなどして粘着力を全面消失させておいてもよい。粘着力が消失したとはいえ実際には僅かに粘着性が残っており、微小タイル状素子１６１は非常に薄く軽いので中間転写フィルム１３１に保持される。
＜第１０工程＞
本工程は、図示していない。本工程においては、加熱処理などを施して、微小タイル状素子１６１を最終基板１７１に本接合する。
＜第１１工程＞
図１４は本製造方法の第１１工程を示す概略断面図である。本工程においては、微小タイル状素子１６１の電極（例えばカソード電極１５）と最終基板１７１上の電極１７２とを電気配線１９１により電気的に繋ぎ、一つのＬＳＩチップなど（回路装置又は薄膜デバイス）を完成させる。
この電気配線１９１を設けるときに、上述した本発明に係るタイル状素子用配線形成方法を用いる。すなわち、電気配線１９１を形成する前に、電気配線１９１が形成される領域である配線領域を囲むように、最終基板１７１及び微小タイル状素子１６１の表面について撥液処理を施す。ここで、アノード電極１４、カソード電極１５及び電極１７２を金電極で形成しておき、最終基板１７１及び微小タイル状素子１６１の表面についてフッ化アルキルシラン（ＦＡＳ）の蒸気に曝すことで、配線領域を囲むように自己組織化単分子膜からなる撥液膜を形成してもよい。アノード電極１４、カソード電極１５及び電極１７２は親液状態となっている。その後、導電性材料を含む液状体材料５４の液滴を配線領域内に滴下することにより、配線領域内にその液状体材料５４を塗布する。その後、液状体材料５４について乾燥処理及び焼結処理などを施すことにより、導電膜からなる電気配線１９１を形成する。これらにより、一つのＬＳＩチップなどをなす回路装置又は薄膜デバイスが完成する。
これらにより、最終基板１７１が例えばシリコンであっても、その最終基板１７１上の所望位置にガリウム・ヒ素製の面発光レーザなどを備える微小タイル状素子１６１を形成するというように、面発光レーザなどをなす半導体素子を当該半導体素子とは材質の異なる基板上に形成することが可能となる。また、半導体基板上で面発光レーザなどを完成させてから微小タイル形状に切り離すので、面発光レーザを組み込んだ集積回路などを作成する前に、予め面発光レーザなどをテストして選別することが可能となる。また、上記製造方法によれば、微小タイル状素子（面発光レーザなど）を含む機能層のみを、微小タイル状素子１６１として半導体基板から切り取り、フィルムにマウントしてハンドリングすることができるので、微小タイル状素子１６１を個別に選択して最終基板１７１に接合することができ、ハンドリングできる微小タイル状素子１６１のサイズを従来の実装技術のものよりも小さくすることができる。
さらに上記製造方法によれば、微小タイル状素子１６１の電極と最終基板１７１の電極とを接続する電気配線１９１を、液滴吐出方式を用いて微細なパターンとして且つ形成面に対して密着性よく設けることができる。したがって、上記製造方法によれば、従来よりもコンパクトであり、配線短絡及び断線の発生確率が低く、かつ高速に動作する薄膜デバイス（回路装置）を備えた集積回路などを容易かつ低コストで製造することができる。
＜電子機器＞
上記実施形態の回路装置（薄膜デバイス）を備えた電子機器の例について説明する。
上記実施形態の薄膜デバイスは、面発光レーザ、発光ダイオード、フォトダイオード、フォトトランジスタ、高電子移動度トランジスタ、ヘテロバイポーラトランジスタ、インダクター、キャパシター又は抵抗などに適用することができる。これらの薄膜デバイスを備えた応用回路又は電子機器としては、光インターコネクション回路、光ファイバ通信モジュール、レーザプリンタ、レーザビーム投射器、レーザビームスキャナ、リニアエンコーダ、ロータリエンコーダ、変位センサ、圧力センサ、ガスセンサ、血液血流センサ、指紋センサ、高速電気変調回路、無線ＲＦ回路、携帯電話、無線ＬＡＮなどが挙げられる。
図１５（ａ）は、携帯電話の一例を示した斜視図である。図１５（ａ）において、符号１０００は上記薄膜デバイスを用いた携帯電話本体を示し、符号１００１は表示部を示している。図１５（ｂ）は、腕時計型電子機器の一例を示した斜視図である。図１５（ｂ）において、符号１１００は上記薄膜デバイスを用いた時計本体を示し、符号１１０１は表示部を示している。図１５（ｃ）は、ワープロ、パソコンなどの携帯型情報処理装置の一例を示した斜視図である。図１５（ｃ）において、符号１２００は情報処理装置、符号１２０２はキーボードなどの入力部、符号１２０４は上記薄膜デバイスを用いた情報処理装置本体、符号１２０６は表示部を示している。
図１５に示す電子機器は、上記実施形態の回路装置（薄膜デバイス）を備えているので、配線短絡が起こりにくく、高速に動作し、薄くコンパクトであり、さらに低コストで製造できるものとすることができる。
なお、本発明の技術範囲は上記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能であり、実施形態で挙げた具体的な材料や層構成などはほんの一例に過ぎず、適宜変更が可能である。
上記実施形態では、微小タイル状素子が面発光レーザを備えている構成について説明したが、本発明はこれに限定されるものではなく、微小タイル状素子が発光ダイオード、フォトダイオード、フォトトランジスタ、高電子移動度トランジスタ、ヘテロバイポーラトランジスタ、インダクター、キャパシター及び抵抗のうちの少なくとも一つを有することとしてもよい。
また、上記実施形態の製造方法（配線形成方法）では、最終基板に接合された微小タイル状素子とその最終基板とを電気的に接続する電気配線を形成する例を挙げて説明したが、本発明はこれに限定されるものではなく、予め１つの基板上に形成された２つの電極同士間の配線など、液滴吐出方式を用いた各種電気配線の形成に適用することができる。
本発明の実施形態に係る配線形成方法に適用される微小タイル状素子を示す断面図と平面図である。 同上の微小タイル状素子の最終基板に接合した状態を示す断面図と平面図である。 本発明の実施形態に係る配線形成方法とその方法で製造された回路装置を示す断面図と平面図である。 本発明の他の実施形態に係る回路装置を示す平面図である。 本発明の実施形態に係る微小タイル状素子及び回路装置の製造方法の第１工程を示す断面図である。 同上の製造方法の第２工程を示す断面図である。 同上の製造方法の第３工程を示す断面図である。 同上の製造方法の第４工程を示す断面図である。 同上の製造方法の第５工程を示す断面図である。 同上の製造方法の第６工程を示す断面図である。 同上の製造方法の第７工程を示す断面図である。 同上の製造方法の第８工程を示す断面図である。 同上の製造方法の第９工程を示す断面図である。 同上の製造方法の第１１工程を示す断面図である。 本発明の半導体装置を備えた電子機器の一例を示す図である。
符号の説明
１，１ａ…微小タイル状素子、１１…タイル部、１２…ｐ型半導体、１３…絶縁層（絶縁部）、１４…アノード電極（電極部）、１５…カソード電極、５０…最終基板、５１，５１ａ，５２，５２ａ…電極、５３，５３ａ，５４，５４ａ…液状体材料、６１，６１ａ，６２，６２ａ…配線領域

Claims (19)

  1. 少なくとも電極を有するとともにタイル形状を有するタイル状素子を、少なくとも電極を有する基板に接合して回路装置を形成する場合に、該タイル状素子の電極と該基板の電極とを電気的に接続する電気配線を形成するときに用いられるタイル状素子用配線形成方法であって、
    前記基板及びタイル状素子の少なくとも一方の表面における前記電気配線が形成される領域である配線領域の少なくとも一部の外側に、撥液処理を施すことを特徴とするタイル状素子用配線形成方法。
  2. 少なくとも電極を有するとともにタイル形状を有するタイル状素子を、少なくとも電極を有する基板に接合して回路装置を形成する場合に、該タイル状素子の電極と該基板の電極とを電気的に接続する電気配線を形成するときに用いられるタイル状素子用配線形成方法であって、
    前記基板及びタイル状素子の少なくとも一方の表面における前記電気配線が形成される領域である配線領域の内側の少なくとも一部に、親液処理を施すことを特徴とするタイル状素子用配線形成方法。
  3. 前記撥液処理は、撥液化された領域が前記配線領域を囲むこととなるように行う請求項１記載のタイル状素子用配線形成方法。
  4. 前記親液処理は、前記配線領域の内側が外側に対して親液性が高くなるように行うことを特徴とする請求項２記載のタイル状素子用配線形成方法。
  5. 前記親液処理は、前記タイル状素子を前記基板に接合し、その後に該基板及びタイル状素子について全体的に撥液処理を施した後に、行うことを特徴とする請求項２又は４記載のタイル状素子用配線形成方法。
  6. 前記撥液処理は、前記タイル状素子を前記基板に接合し、その後に該基板及びタイル状素子について全体的に親液処理を施した後に、行うことを特徴とする請求項１又は３記載のタイル状素子用配線形成方法。
  7. 前記基板上に金からなる前記電極を形成した後に、前記撥液処理又は親液処理を行うことを特徴とする請求項１から６のいずれか一項記載のタイル状素子用配線形成方法。
  8. 前記タイル状素子上に金からなる前記電極を形成した後に、前記撥液処理又は親液処理を行うことを特徴とする請求項１から７のいずれか一項記載のタイル状素子用配線形成方法。
  9. 前記基板又はタイル状素子における前記電極の周囲には、絶縁膜が露出していることを特徴とする請求項１から８のいずれか一項記載のタイル状素子用配線形成方法。
  10. 少なくとも電極を有するとともにタイル形状を有するタイル状素子を、少なくとも電極を有する基板に接合した構造物の構成要素となるものあり、該タイル状素子の電極と該基板の電極とを電気的に接続する電気配線を有してなるタイル状素子用配線構造物であって、
    前記電気配線に対して隣接又は接して設けられている膜である、撥液膜及び親液膜の少なくとも一方を有することを特徴とするタイル状素子用配線構造物。
  11. 前記撥液膜は、前記基板及びタイル状素子の少なくとも一方の表面において、前記電気配線の少なくとも一部を囲むように、配置されていることを特徴とする請求項１０記載のタイル状素子用配線構造物。
  12. 前記親液膜は、前記基板及びタイル状素子の少なくとも一方において、前記電気配線の少なくとも一部の下に、形成されていることを特徴とする請求項１０又は１１記載のタイル状素子用配線構造物。
  13. 前記撥液膜は、絶縁材料からなることを特徴とする請求項１０から１２のいずれか一項記載のタイル状素子用配線構造物。
  14. 前記撥液膜は、酸化シリコン、窒化シリコン、ポリイミド、エポキシ、アルミナ及びセラミックのうちのいずれかからなることを特徴とする請求項１０から１３のいずれか一項記載のタイル状素子用配線構造物。
  15. 前記撥液膜は、自己組織化単分子膜からなることを特徴とする請求項１０から１３のいずれか一項記載のタイル状素子用配線構造物。
  16. 前記自己組織化単分子膜は、フッ化アルキルシランからなることを特徴とする請求項１５記載のタイル状素子用配線構造物。
  17. 前記タイル状素子の電極と前記基板の電極との間隔は、数十μｍ以下であることを特徴とする請求項１０から１６のいずれか一項記載のタイル状素子用配線構造物。
  18. 前記タイル状素子の電極と前記基板の電極とで挟まれている部分は、撥液状態になっていることを特徴とする請求項１７記載のタイル状素子用配線構造物。
  19. 請求項１０から請求項１８のいずれか一項記載のタイル状素子用配線構造物を有することを特徴とする電子機器。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008182064A (ja) * 2007-01-25 2008-08-07 Seiko Epson Corp 半導体装置の製造方法、半導体装置、電気光学装置、および電子機器
JP2012023107A (ja) * 2010-07-12 2012-02-02 Ricoh Co Ltd 面発光レーザ素子、光走査装置及び画像形成装置
JP2014212166A (ja) * 2013-04-17 2014-11-13 日本特殊陶業株式会社 光導波路デバイス

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000353594A (ja) * 1998-03-17 2000-12-19 Seiko Epson Corp 薄膜パターニング用基板
WO2001069679A1 (en) * 2000-03-15 2001-09-20 Thin Film Electronics Asa Vertical electrical interconnections in a stack
JP2002026229A (ja) * 2000-07-07 2002-01-25 Seiko Epson Corp 配線間接続孔の形成方法
JP2002164635A (ja) * 2000-06-30 2002-06-07 Seiko Epson Corp 導電膜パターンの形成方法および電気光学装置、電子機器
JP2003124213A (ja) * 2001-10-09 2003-04-25 Seiko Epson Corp パターン形成方法、半導体デバイス、電気回路、表示体モジュール、カラーフィルタおよび発光素子
JP2003124210A (ja) * 2001-10-15 2003-04-25 Seiko Epson Corp 表面処理方法、半導体デバイス、電気回路、表示体モジュール、カラーフィルタおよび発光素子
JP2003197881A (ja) * 2001-12-27 2003-07-11 Seiko Epson Corp 半導体集積回路、半導体集積回路の製造方法、半導体素子部材、電気光学装置、電子機器
JP2003217843A (ja) * 2002-01-24 2003-07-31 Seiko Epson Corp 表示装置の製造方法、電子機器の製造方法、表示装置および電子機器

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000353594A (ja) * 1998-03-17 2000-12-19 Seiko Epson Corp 薄膜パターニング用基板
WO2001069679A1 (en) * 2000-03-15 2001-09-20 Thin Film Electronics Asa Vertical electrical interconnections in a stack
JP2002164635A (ja) * 2000-06-30 2002-06-07 Seiko Epson Corp 導電膜パターンの形成方法および電気光学装置、電子機器
JP2002026229A (ja) * 2000-07-07 2002-01-25 Seiko Epson Corp 配線間接続孔の形成方法
JP2003124213A (ja) * 2001-10-09 2003-04-25 Seiko Epson Corp パターン形成方法、半導体デバイス、電気回路、表示体モジュール、カラーフィルタおよび発光素子
JP2003124210A (ja) * 2001-10-15 2003-04-25 Seiko Epson Corp 表面処理方法、半導体デバイス、電気回路、表示体モジュール、カラーフィルタおよび発光素子
JP2003197881A (ja) * 2001-12-27 2003-07-11 Seiko Epson Corp 半導体集積回路、半導体集積回路の製造方法、半導体素子部材、電気光学装置、電子機器
JP2003217843A (ja) * 2002-01-24 2003-07-31 Seiko Epson Corp 表示装置の製造方法、電子機器の製造方法、表示装置および電子機器

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008182064A (ja) * 2007-01-25 2008-08-07 Seiko Epson Corp 半導体装置の製造方法、半導体装置、電気光学装置、および電子機器
JP2012023107A (ja) * 2010-07-12 2012-02-02 Ricoh Co Ltd 面発光レーザ素子、光走査装置及び画像形成装置
JP2014212166A (ja) * 2013-04-17 2014-11-13 日本特殊陶業株式会社 光導波路デバイス

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