JP2003197881A - 半導体集積回路、半導体集積回路の製造方法、半導体素子部材、電気光学装置、電子機器 - Google Patents

半導体集積回路、半導体集積回路の製造方法、半導体素子部材、電気光学装置、電子機器

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Abstract

(57)【要約】 【課題】 半導体素子が形成される半導体基板の利用率
を向上させ、集積回路の製造プロセスにおける無駄を低
減する半導体集積回路、半導体集積回路の製造方法、半
導体素子部材、電気光学装置、電子機器を提供する。 【解決手段】 半導体の基板１０上に半導体デバイス
（半導体素子）１３を形成し、基板１０における表層で
あって半導体デバイス（半導体素子）１３を含む機能層
１２のみを、微小タイル形状に、当該基板１０から切り
離す。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路、
半導体集積回路の製造方法、半導体素子部材、電気光学
装置、電子機器に関する。特に、ある半導体素子を当該
半導体素子の材質とは異なる材質の物体（例えば、基
板）上に移設する方法に関する。
【０００２】
【従来の技術】シリコン半導体基板上に、ガリウム・ヒ
素製の面発光レーザ（ＶＣＳＥＬ）、フォトダイオード
（ＰＤ）又は高電子移動度トランジスタ（ＨＥＭＴ）な
どを設けたり、液晶ディスプレイ（ＬＣＤ）の各画素の
薄膜トランジスタ（ＴＦＴ）の代わりに微小シリコント
ランジスタをガラス基板へ貼り付けるというような、半
導体素子を材質の異なる基板上に形成する技術が考えら
れている。
【０００３】このような材質の異なる半導体を有する集
積回路としては、オプトエレクトロニクス集積回路（Ｏ
ＥＩＣ）が挙げられる。オプトエレクトロニクス集積回
路は、光による入出力手段を備えた集積回路である。集
積回路内での信号処理は電気信号を用いて行うが、集積
回路の外との入出力は光信号を用いて行う。
【０００４】
【発明が解決しようとする課題】ところで、コンピュー
タでは、集積回路の内部構造の微細化により、ＣＰＵ内
部の動作速度（動作クロック）が年々向上している。し
かし、バスにおける信号伝達速度はほぼ限界に達しつつ
あり、コンピュータの処理速度のボトルネックとなって
いる。このバスにおける信号伝達を光信号で行うことが
できれば、コンピュータの処理速度の限界を著しく高め
ることが可能となる。これを実現するためには、シリコ
ンで作られる集積回路に微小な発光・受光素子を内蔵さ
せる必要がある。
【０００５】しかしながら、シリコンは、間接遷移型半
導体であるため発光することができない。そこで、シリ
コンと、シリコンとは別の半導体発光素子とを組み合わ
せて集積回路を構成することが必要となる。ここで、半
導体発光素子として有望であるものは、ガリウム・ヒ素
（ＧａＡｓ）などの化合物半導体からなる面発光レーザ
（ＶＣＳＥＬ）である。しかし、面発光レーザは、シリ
コンと格子整合しないため、エピタキシーなどの半導体
プロセスによって直接にシリコン集積回路上に形成する
ことが非常に困難である。通常、面発光レーザは、ガリ
ウム・ヒ素基板上に形成される。そこで、ガリウム・ヒ
素基板上の面発光レーザをチップ化して、このチップを
機械的にシリコン集積回路基板に実装することで、電気
信号伝達回路と光信号伝達回路を融合する方法が考えら
れている。
【０００６】一方、集積回路が形成される半導体基板の
面積を無駄にしないためにも、また、融合後の取扱いの
し易さのためにも、集積回路上における面発光レーザ素
子のチップサイズは可能な限り小さいことが望ましい。
できればモノリシックで集積回路を形成した場合と同じ
程度の寸法＝（厚さ数μｍ×面積数十μｍ角）にした
い。しかし、従来の半導体実装技術では、ハンドリング
できるチップサイズが（厚さ数十μｍ×面積数百μｍ
角）以上のサイズとなっている。
【０００７】これらに対して、第１の先行文献（雑誌、
「エレクトロニクス」、２０００年１０月号、３７頁〜
４０頁）及び第２の先行文献（雑誌、「電子情報通信学
会論文誌」、２００１／９、Ｖｏｌ．Ｊ８４−Ｃ．Ｎｏ
９）に記載されている技術がある。これらの先行文献の
技術は、先ず、基板を研磨することで除去し、半導体素
子となる極表層の機能層（数μｍ）だけを別の保持基板
へ転写してハンドリング及びフォトリソグラフィ技術で
所望の大きさに整形し、最終基板へ接合するものであ
る。これで、最終基板の所望の位置に目的の半導体素子
となる厚さ数μｍの半導体層（機能層）が形成される。
これを通常の半導体プロセスで加工し、電極などを付け
て完成させる。
【０００８】これら第１及び第２の先行文献の技術の問
題点は、半導体基板を研磨によって除去するので、剛体
の保持基板が必要になる点である。そのため最終基板へ
の接合を全面一括で行うことが必要となる。つまり、接
合する前に最終的に必要となる部分以外の半導体膜を全
て除去しておかなければならず、非常に無駄が多くなっ
てしまう。また、接合される部分は機能層にすぎないの
で、接合後に半導体プロセスを施す必要がある。したが
って、目的の半導体素子の配置密度があまり大きくない
場合などは、最終基板ごと処理することで極めて無駄が
多くなる。
【０００９】本発明は、ある半導体素子を当該半導体素
子の材質とは異なる材質の物体上に形成するときにおけ
る上記した問題を解決し、半導体素子が形成される半導
体基板の利用率を向上させることができるとともに、集
積回路の製造プロセスにおける無駄を低減することがで
きる半導体集積回路、半導体集積回路の製造方法、半導
体素子部材、電気光学装置、電子機器の提供を目的とす
る。
【００１０】
【課題を解決するための手段】上記した目的を達成する
ために、本発明の半導体集積回路の製造方法は、半導体
基板に半導体素子を形成し、前記半導体基板における表
層であって前記半導体素子を含む機能層のみを当該半導
体基板から切り離すことを特徴とする。このような手法
によれば、微小タイル形状に切り離された半導体素子
を、任意の物体に接合して集積回路を形成することが可
能となる。ここで、半導体素子は化合物半導体でもシリ
コン半導体でもよく、半導体素子が接合される物体はシ
リコン半導体基板でも化合物半導体基板でもその他の物
質でもよい。そこで、本発明によれば、シリコン半導体
基板上に、ガリウム・ヒ素製の面発光レーザ又はフォト
ダイオードなどを形成するというように、半導体素子を
当該半導体素子とは材質の異なる基板上に形成すること
が可能となる。また、半導体基板上で半導体素子を完成
させてから微小タイル形状に切り離すので、集積回路を
作成する前に、予め半導体素子をテストして選別するこ
とが可能となる。
【００１１】また、本発明の半導体集積回路の製造方法
は、半導体基板に半導体素子を形成し、前記半導体基板
における前記半導体素子が形成された面側にフィルムを
張り付け、前記半導体基板における前記半導体素子を含
む機能層を当該半導体基板から切り離すことを特徴とす
る。このような手法によれば、半導体素子を含む機能層
のみを、微小タイル形状として半導体基板から切り取
り、フィルムにマウントしてハンドリングすることがで
きるので、半導体素子を個別に選択して最終基板に接合
できるとともに、ハンドリングできる半導体素子のサイ
ズを従来の実装技術のものよりも小さくすることができ
る。
【００１２】また、本発明の半導体集積回路の製造方法
は、前記半導体素子が、化合物半導体デバイスであっ
て、発光ダイオード、面発光レーザ、フォト・ダイオー
ド、高電子移動度トランジスタ、インダクター、キャパ
シター、抵抗及びヘテロバイポーラ・トランジスタの内
の少なくとも一つを有することが好ましい。
【００１３】また、本発明の半導体集積回路の製造方法
は、前記半導体素子が、シリコン半導体デバイスであっ
て、集積回路、フォト・ダイオード、トランジスタ及び
ダイオードの内の少なくとも一つをなすことが好まし
い。
【００１４】また、本発明の半導体集積回路の製造方法
は、前記フィルムに貼り付られた前記機能層を、シリコ
ン、石英、サファイヤ、金属、セラミックス及びプラス
チックフィルムのいずれかからなる基板に接合すること
を特徴とする。このような手法によれば、基板に接合さ
れる機能層には半導体素子が完成されているので、その
接合後に複雑な半導体プロセスを必要としない。したが
って、機能層を基板へ接合した後に、当該基板の全体を
処理する必要がないので、製造プロセスの無駄を低減す
ることが可能となる。また、機能層を基板へ接合した後
に、当該基板の全体を処理する必要がないので、当該接
合方法の制約を緩和することができ、例えば、低耐熱性
の接合方法を採用することが可能となる。
【００１５】また、本発明の半導体集積回路の製造方法
は、前記半導体基板が、前記機能層の下層に配置された
犠牲層を有し、当該犠牲層をエッチングすることで、当
該半導体基板から当該機能層を切り離すことを特徴とす
る。
【００１６】また、本発明の半導体集積回路の製造方法
は、前記半導体基板が、ガリウム・ヒ素化合物半導体か
らなり、前記犠牲層は、アルミニウム・ヒ素化合物半導
体、アルミニウム・ガリウム・砒素化合物半導体、イン
ジウム・燐化合物半導体もしくは、インジウム・ガリウ
ム・燐化合物半導体からなることが好ましい。
【００１７】また、本発明の半導体集積回路の製造方法
は、前記半導体基板は、シリコン・オン・インシュレー
タ（ＳＯＩ）基板に形成されており、前記犠牲層は、シ
リコン酸化膜からなることが好ましい。
【００１８】また、本発明の半導体集積回路の製造方法
は、分離溝が設けられ、当該分離溝を設けるとともに前
記犠牲層をエッチングすることで、当該半導体基板から
前記機能層を切り離すことが好ましい。このような手法
によれば、先ず始めに半導体素子が形成される半導体基
板については、分離溝の部分を除いた全ての面積を半導
体素子として利用することが可能となる。
【００１９】また、本発明の半導体集積回路の製造方法
は、分離溝が、ドライエッチング及びウエットエッチン
グのいずれかの方法で形成されることが好ましい。
【００２０】また、本発明の半導体集積回路の製造方法
は、前記分離溝が、少なくとも前記犠牲層に到達する深
さをもつことが好ましい。このような手法によれば、分
離溝にエッチング液を注入することで、分離溝から犠牲
層にエッチング液を送ることが可能となり、犠牲層をエ
ッチングすることができる。
【００２１】また、本発明の半導体集積回路の製造方法
は、前記犠牲層を、低濃度の塩酸によってエッチングす
ることが好ましい。
【００２２】また、本発明の半導体集積回路の製造方法
は、エッチングによって除去することが可能な犠牲層を
有する半導体基板に半導体素子を形成し、前記半導体基
板に、少なくとも前記犠牲層に到達する深さをもつ分離
溝を形成し、前記半導体基板の表面に、フィルムを貼付
し、前記分離溝にエッチング液を注入し前記犠牲層をエ
ッチングすることにより、前記半導体素子を前記半導体
基板から切り離すことを特徴とする。
【００２３】また、本発明の半導体集積回路の製造方法
は、前記フィルムに貼り付けられた前記半導体素子を、
前記半導体基板とは異なる基板に接合することが好まし
い。
【００２４】また、本発明の半導体集積回路の製造方法
は、前記基板に接合された前記半導体素子を、当該基板
上に形成された回路と接続することが好ましい。
【００２５】本発明の半導体素子部材は、半導体基板に
形成された半導体素子を、当該半導体基板から切り離し
て半導体素子部材としたものであって、当該半導体素子
部材がフィルムに貼り付けられていることを特徴とす
る。
【００２６】本発明の半導体集積回路は、前記半導体素
子部材が、前記半導体基板とは異なる基板に接合されて
おり、当該半導体素子部材と当該基板の回路とが接続さ
れ集積回路が形成されてなることを特徴とする。
【００２７】本発明の電気光学装置は、前記半導体集積
回路を備えたことを特徴とする。
【００２８】また、本発明の電気光学装置は、前記半導
体基板から切り離された半導体素子を含む機能層と、前
記半導体基板から切り離された半導体素子と、のうち少
なくとも１つを備えたことを特徴とする。
【００２９】また、本発明の電気光学装置は、マトリク
ス状に形成された複数の走査線及び複数のデータ線と、
前記走査線とデータ線に接続されたスイッチング手段
と、前記スイッチング手段に接続された画素電極とを有
することが好ましい。
【００３０】また、本発明の電気光学装置は、発光素子
を有することが好ましい。
【００３１】本発明の電子機器は、前記電気光学装置を
備えたことを特徴とする。
【００３２】
【発明の実施の形態】以下、本発明に係る半導体集積回
路の製造方法について、図１乃至図１０に基づいて説明
する。第１の実施形態では、化合物半導体デバイス（化
合物半導体素子）をシリコン・ＬＳＩチップ上に接合す
る場合について説明するが、半導体デバイスの種類及び
ＬＳＩチップの種類に関係なく本発明を適用することが
できる。なお、本実施形態における「半導体基板」と
は、半導体物資から成る物体をいうが、板形状の基板に
限らず、どのような形状であっても半導体物資であれば
「半導体基板」に含まれる。
【００３３】（第１の実施形態） ＜第１工程＞図１は本実施形態に係る半導体集積回路の
製造方法の第１工程を示す概略断面図である。図１にお
いて、基板１０は、半導体基板であり、本実施形態では
ガリウム・ヒ素化合物半導体基板である。基板１０にお
ける最下位層に、犠牲層１１を設けておく。犠牲層１１
は、アルミニウム・ヒ素（ＡｌＡｓ）からなり、厚さが
例えば数百ｎｍの層である。例えば、犠牲層１１の上層
には機能層１２を設ける。機能層１２の厚さは、例えば
１μｍから１０（２０）μｍ程度とする。そして、機能
層１２において半導体デバイス（半導体素子）１３を作
成する。半導体デバイス１３としては、例えば発光ダイ
オード（ＬＥＤ）、面発光レーザ（ＶＣＳＥＬ）、フォ
トダイオード（ＰＤ）、高電子移動度トランジスタ（Ｈ
ＥＭＴ）、ヘテロバイポーラトランジスタ（ＨＢＴ）な
どが挙げられる。これらの半導体デバイス１３は、何れ
も基板１０上に多層のエピタキシャル層を積層して素子
が形成されたものである。また、各半導体デバイス１３
は、電極も形成し、動作テストも行う。
【００３４】＜第２工程＞図２は本実施形態に係る半導
体集積回路の製造方法の第２工程を示す概略断面図であ
る。本工程においては、各半導体デバイス１３を分割す
るように分離溝２１を形成する。分離溝２１は、少なく
とも犠牲層１１に到達する深さをもつ溝とする。例え
ば、分離溝の幅及び深さともに、１０μｍから数百μｍ
とする。また、分離溝２１は、後述するところの選択エ
ッチング液が当該分離溝２１を流れるように、行き止ま
りなく繋がっている溝とする。さらに、分離溝２１は、
碁盤のごとく格子状に形成することが好ましい。また、
分離溝２１相互の間隔を数十μｍから数百μｍとするこ
とで、分離溝２１によって分割・形成される各半導体デ
バイス１３のサイズを、数十μｍから数百μｍ四方の面
積をもつものとする。分離溝２１の形成方法としては、
フォトリソグラフィとウェットエッチングによる方法、
またはドライエッチングによる方法を用いる。また、ク
ラックが基板に生じない範囲でＵ字形溝のダイシングで
分離溝２１を形成してもよい。分離溝２１の形成におい
て、ウェットエッチングでは硫酸系エッチング液が使用
でき、ドライエッチングでは塩素ガスが使用できる。分
離溝２１はパターン寸法が大きく精度を必要としないの
で、エッチングマスクはフォトリソグラフィでなくても
よい。例えば、エッチングマスクとしてオフセット印刷
なども使用できる。また、分離溝２１の形成において
は、基板１０の結晶方位に対する分離溝２１の方位も重
要となる。
【００３５】＜第３工程＞図３は本実施形態に係る半導
体集積回路の製造方法の第３工程を示す概略断面図であ
る。本工程においては、中間転写フィルム３１を基板１
０の表面（半導体デバイス１３側）に貼り付ける。中間
転写フィルム３１は、表面に粘着剤が塗られたフレキシ
ブルな帯形状のフィルムである。
【００３６】＜第４工程＞図４は本実施形態に係る半導
体集積回路の製造方法の第４工程を示す概略断面図であ
る。本工程においては、分離溝２１に選択エッチング液
４１を注入する。本工程では、犠牲層１１のみを選択的
にエッチングするために、選択エッチング液４１とし
て、アルミニウム・ヒ素に対して選択性が高い低濃度の
塩酸を用いる。選択エッチング液４１としては低濃度の
フッ酸も使えるが、選択性という点で塩酸を使う方が望
ましい。
【００３７】＜第５工程＞図５は本実施形態に係る半導
体集積回路の製造方法の第５工程を示す概略断面図であ
る。本工程においては、第４工程での分離溝２１への選
択エッチング液４１の注入後、所定時間の経過により、
犠牲層１１のすべてを選択的にエッチングして基板１０
から取り除く。その後、分離溝２１及び犠牲層１１のあ
った部位に純水を注入してリンスする。
【００３８】＜第６工程＞図６は本実施形態に係る半導
体集積回路の製造方法の第６工程を示す概略断面図であ
る。第５工程で犠牲層１１が全てエッチングされると、
基板１０から機能層１２が切り離される。そして、本工
程において、中間転写フィルム３１を基板１０から引き
離すことにより、中間転写フィルム３１に貼り付けられ
ている機能層１２を基板１０から引き離す。これらによ
り、半導体デバイス１３が形成された機能層１２は、分
離溝２１の形成及び犠牲層１１のエッチングによって分
割されて、所定の形状（例えば、微小タイル形状）の半
導体素子（以下、「微小タイル状素子６１」という。）
とされ、中間転写フィルム３１に貼り付け保持されるこ
ととなる。ここで、機能層の厚さが例えば１μｍから８
μｍ、大きさ（縦横）が例えば数十μｍから数百μｍで
あるのが好ましい。また、機能層１２が切り離された基
板１０は、半導体デバイスの形成に再利用することが可
能である。そして、犠牲層１１を複数層あらかじめ設け
ておくことで、前述の第１工程から第６工程を繰り返し
実行することができ、基板１０を再利用して、「微小タ
イル状素子６１」を繰り返し作成することが可能とな
る。
【００３９】＜第７工程＞図７は本実施形態に係る半導
体集積回路の製造方法の第７工程を示す概略断面図であ
る。本工程においては、（微小タイル状素子６１が貼り
付けられた）中間転写フィルム３１を移動させること
で、最終基板７１の所望の位置に微小タイル状素子６１
をアライメントする。ここで、最終基板７１は、シリコ
ン半導体からなり、ＬＳＩ領域７２が形成されている。
また、最終基板７１の所望の位置には、微小タイル状素
子６１を接着するための接着剤７３を塗布しておく。
【００４０】＜第８工程＞図８は本実施形態に係る半導
体集積回路の製造方法の第８工程を示す概略断面図であ
る。本工程においては、最終基板７１の所望の位置にア
ライメントされた微小タイル状素子６１を、中間転写フ
ィルム３１越しにコレット８１で押しつけて最終基板７
１に接合する。ここで、所望の位置には接着剤７３が塗
布されているので、その最終基板７１の所望の位置に微
小タイル状素子６１が接着される。本工程では、最終基
板７１への微小タイル状素子６１の接着方法として接着
剤を用いたが、他の接着方法を用いてもよい。
【００４１】＜第９工程＞図９は本実施形態に係る半導
体集積回路の製造方法の第９工程を示す概略断面図であ
る。本工程においては、中間転写フィルム３１の粘着力
を消失させて、微小タイル状素子６１から中間転写フィ
ルム３１を剥がす。中間転写フィルム３１の粘着剤は、
ＵＶ硬化性又は熱硬化性のものにしておく。ＵＶ硬化性
の粘着剤とした場合は、コレット８１を透明な材質にし
ておき、コレット８１の先端から紫外線（ＵＶ）を照射
することで中間転写フィルム３１の粘着力を消失させ
る。熱硬化性の接着剤とした場合は、コレット８１を加
熱すればよい。あるいは第６工程の後で、中間転写フィ
ルム３１を全面紫外線照射するなどして粘着力を全面消
失させておいてもよい。粘着力が消失したとはいえ実際
には僅かに粘着性が残っており、微小タイル状素子６１
は非常に薄く軽いので中間転写フィルム３１に保持され
る。
【００４２】＜第１０工程＞本工程は、図示していな
い。本工程においては、加熱処理などを施して、微小タ
イル状素子６１を最終基板７１に本接合する。
【００４３】＜第１１工程＞図１０は本実施形態に係る
半導体集積回路の製造方法の第１１工程を示す概略断面
図である。本工程においては、微小タイル状素子６１の
電極と最終基板７１上の回路を配線９１により電気的に
繋ぎ、一つのＬＳＩチップを完成させる。最終基板７１
としては、シリコン半導体のみならず、石英基板又はプ
ラスチックフィルムを適用してもよい。シリコン半導体
を最終基板７１とした場合は、ＣＣＤ（電荷結合素子）
を有する基板としてもよい。石英などのガラス基板を最
終基板７１とした場合は、これを液晶ディスプレイ（Ｌ
ＣＤ）、有機ＥＬ装置等のディスプレイに利用すること
ができる。また、プラスチックフィルムを最終基板７１
とした場合は、これを液晶ディスプレイ、有機エレクト
ロ・ルミネッセンス・パネル、又はＩＣフィルムパッケ
ージなどに利用することができる。
【００４４】（第２の実施形態）第２の実施形態では、
シリコントランジスタ（シリコン半導体素子）を液晶用
ガラス基板へ貼り付ける場合について説明する。本実施
形態における第１工程から第１１工程は、第１の実施形
態における第１工程から第１１工程に対応した工程であ
る。ここで、本実施形態と第１の実施形態との間での特
に大きな相違点は、第４工程における犠牲層の選択エッ
チングの方法が異なる点である。
【００４５】先ず、第１工程としては、ＳＯＩ（Silico
n On Insulator）基板上に、通常の一般的なプロセスで
シリコントランジスタを形成する。ここで、シリコント
ランジスタの代わりに、シリコンデバイスである集積回
路、フォト・ダイオード、トランジスタ又はダイオード
を形成してもよい。ＳＯＩ基板には、犠牲層となるシリ
コン酸化膜が設けられている。第２工程としては、ＳＯ
Ｉ基板に分離溝を形成する。この分離溝は、少なくとも
ＳＯＩ基板おける犠牲層をなすシリコン酸化膜に到達す
る深さを持ち、エッチングなどの方法で形成する。第３
工程としては、中間転写フィルムをＳＯＩ基板の表面
（シリコントランジスタ側）に貼り付ける。
【００４６】第４工程としては、犠牲層をなすシリコン
酸化膜のみを選択的にエッチングするために、分離溝へ
フッ酸を注入する。第５工程としては、第４工程の後、
所定時間の経過により、シリコン酸化膜の犠牲層をエッ
チングして、シリコン基板からからシリコントランジス
タ（シリコン半導体素子）を切り離す。第６工程として
は、中間転写フィルムをＳＯＩ基板から引き離すことに
より、中間転写フィルムに貼り付けられているシリコン
トランジスタをＳＯＩ基板から引き離す。
【００４７】第７工程としては、中間転写フィルムを移
動させることで、最終基板の所望の位置にシリコントラ
ンジスタをアライメントする。ここで、最終基板は、液
晶用ガラス基板である。第８工程としては、最終基板の
所望の位置にアライメントされたシリコントランジスタ
を、中間転写フィルム越しにコレットで押しつけて最終
基板に接合する。ここで、所望の位置には接着剤が塗布
されているので、その最終基板の所望の位置にシリコン
トランジスタが接着される。
【００４８】第９工程としては、中間転写フィルムの粘
着力を消失させて、シリコントランジスタから中間転写
フィルムを剥がす。第１０工程としては、加熱処理など
を施して、シリコントランジスタを最終基板に本接合す
る。第１１工程としては、シリコントランジスタの電極
と最終基板上の回路を配線で繋ぎ、液晶用ガラス基板及
びその駆動回路などを完成させる。本実施形態の第５工
程から第１１工程では、第１の実施形態の第５工程から
第１１工程で用いられた技術を適用することができる。
【００４９】これらにより、上述の第１及び第２の実施
形態の製造方法によれば、半導体素子を、モノリシック
プロセスでは製造困難な組み合わせの半導体基板上に、
あたかもモノリシック的に形成することが可能となる。
シリコン半導体基板上に、ガリウム・ヒ素製の面発光レ
ーザ、フォトダイオード又は高電子移動度トランジスタ
などを設けたり、液晶ディスプレイの各画素の薄膜トラ
ンジスタ（ＴＦＴ）の代わりに微小シリコントランジス
タをガラス基板へ貼り付けるというような、半導体素子
を材質の異なる基板上に形成するには、従来は、ハイブ
リッドプロセスで作成していた。図１８は従来のハイブ
リッド集積回路の一例を示す模式斜視図である。本図で
は、シリコンＬＳＩチップ１１１はＬＳＩ領域１１２を
有している。そして、シリコンＬＳＩチップ１１１の表
面には、フォトダイオードチップ１０１ａ、面発光レー
ザチップ１０１ｂ及び高電子移動度トランジスタチップ
１０１ｃが接合されている。ここで、従来の実装技術で
は、ハンドリングできるチップサイズが（厚さ数十μｍ
×面積数百μｍ角）が限界となっている。したがって、
フォトダイオードチップ１０１ａ、面発光レーザチップ
１０１ｂ及び高電子移動度トランジスタチップ１０１ｃ
のサイズは、（厚さ数十μｍ×面積数百μｍ角）以上と
なる。
【００５０】図１１は、本実施形態の製造方法で作成し
た集積回路の一例を示す模式斜視図である。最終基板７
１であるシリコンＬＳＩチップはＬＳＩ領域７２を有し
ている。そして、最終基板７１の表面には、フォトダイ
オードタイル６１ａ、面発光レーザタイル６１ｂ及び高
速動作トランジスタ（ＭＥＳＦＥＴ、ＨＢＴ、ＨＥＭＴ
を含む）６１ｃが接合されている。なお、ＨＢＴとは、
化合物半導体ヘテロバイポーラである。ここで、フォト
ダイオードタイル６１ａ、面発光レーザタイル６１ｂ及
び高速動作トランジスタ６１ｃは、微小タイル状素子６
１として、第１の実施形態の製造方法で作成され接合さ
れたものである。したがって、フォトダイオードタイル
６１ａ、面発光レーザタイル６１ｂ及び高速動作トラン
ジスタ６１ｃのサイズは、（厚さ数μｍ×面積数十μｍ
角）にすることが可能となる。そこで、本実施形態の製
造方法によれは、モノリシックで形成した場合と同程度
の小さいサイズの半導体素子（微小タイル状素子６１）
を、任意の種類の基板（例えば、シリコン、石英、サフ
ァイヤ、金属、セラミックス及びプラスチックフィルム
などの基板）上に形成することが可能となる。
【００５１】また、上述の第１及び第２の実施形態の製
造方法によれば、半導体基板（基板１０）上で、半導体
素子（半導体デバイス１３）を完成させてから、微小タ
イル状素子６１に加工するので、半導体素子につき予め
テストして選別することができる。
【００５２】また、上述の第１及び第２の実施形態の製
造方法によれば、微小タイル状素子６１の作成もとの半
導体基板（基板１０）については、分離溝２１の部分を
除き全て半導体デバイス１３（微小タイル状素子６１）
として利用できる。したがって、半導体基板（基板１
０）の利用面積効率を高めることが可能となり、製造コ
ストを低減することができる。
【００５３】また、上述の第１及び第２の実施形態の製
造方法によれば、微小タイル状素子６１がフレキシブル
な中間転写フィルム３１にマウントされるので、各微小
タイル状素子６１を選んで最終基板７１に接合すること
ができる。
【００５４】また、上述の第１及び第２の実施形態の製
造方法によれば、微小タイル状素子６１が半導体素子と
して完成した状態で最終基板７１に接合されるので、そ
の接合後に複雑な半導体プロセスを必要としない。した
がって、微小タイル状素子６１の最終基板７１への接合
後に、最終基板７１の全体を処理する必要がないので、
製造プロセスの無駄を低減することが可能となる。ま
た、微小タイル状素子６１の最終基板７１への接合後
に、複雑な半導体プロセスを必要としないので、その微
小タイル状素子６１の接合方法の制約が緩くなり、例え
ば、低耐熱性の接合方法を採用することが可能となる。
【００５５】（応用例）以下、本発明に係る半導体集積
回路の製造方法を使用して作成された半導体素子部材の
応用例について説明する。第１の応用例としては、上述
の第１の実施形態の方法を用いて、シリコンＬＳＩ上に
面発光レーザ（ＶＣＳＥＬ）及びフォトダイオード（Ｐ
Ｄ）を設ける。これにより、光パルスを用いてシリコン
ＬＳＩの外部とデータを送受信することが可能となる。
したがって、電気接続できない所とのデータの送受信が
可能となるのみならず、電子信号で送受信した場合より
も高速に信号を送受信することが可能となる。
【００５６】第２の応用例としては、上述の第１の実施
形態の方法を用いて、シリコンＬＳＩ上に高速動作トラ
ンジスタ（ＨＢＴ）を設ける。そして、携帯電話などの
構成部品として、ＨＢＴによる高速アナログアンプをシ
リコンＩＣに内蔵させることで、配線長が短縮されるの
で回路の高速動作が可能となる。また、微小タイル状素
子６１の作成もとの基板１０では、分離溝２１の部分を
除き全て半導体デバイス１３（微小タイル状素子６１）
として利用できる。したがって、高価なガリウム・ヒ素
基板の利用面積効率を高めることが可能となり、製造コ
ストを低減することができる。
【００５７】第３の応用例としては、電気光学装置であ
る液晶ディスプレイの各画素につき、本発明の製造方法
を用いて、薄膜トランジスタ（ＴＦＴ）の代わりに、微
小シリコントランジスタを貼り付ける。即ち、上述の第
２の実施形態の方法を用いて、液晶用ガラス基板へシリ
コントランジスタを貼り付ける。これにより、ＴＦＴを
用いた場合に比べて、高性能のスイッチング機能を得る
ことができる。液晶ディスプレイの画素におけるトラン
ジスタ面積の割合は数パーセントであるので、画素の全
面をＴＦＴプロセスで作成すると、画素におけるＴＦＴ
以外のほとんどの部分が無駄になってしまう。一方、上
述の第２の実施形態の製造方法を用いて、シリコン基板
において微小シリコントランジスタを高密度に形成し、
分離層及び犠牲層で分割して必要なところにだけ貼り付
ければ、無駄を極力低減することが可能となる。したが
って、製造コストを大幅に低減することができる。
【００５８】第４の応用例としては、電気光学装置であ
る有機ＥＬ（エレクトロ・ルミネッセンス）表示装置の
各画素につき、本発明の製造方法を用いて、薄膜トラン
ジスタ（ＴＦＴ）の代わりに、微小シリコントランジス
タを貼り付ける。以下に、この電気光学装置の製造方法
について詳細に説明する。
【００５９】（電気光学装置）以下、本実施形態の応用
例に係る電気光学装置について図１２及び図１３を参照
しながら説明する。図１２は本実施形態の電気光学装置
である有機ＥＬ装置の一例を示す断面図である。図１２
において、有機ＥＬ装置１は、光を透過可能な基板（光
透過層）２と、基板２の一方の面側に設けられ一対の陰
極（電極）７及び陽極（電極）８に挟持された有機エレ
クトロルミネッセンス材料からなる発光層５と正孔輸送
層６とからなる有機ＥＬ素子（発光素子）９と、必要に
応じて、基板１と有機ＥＬ素子９との間に積層されてい
る低屈折率層３及び封止層４とを備えている。低屈折率
層３は封止層４より基板２側に設けられている。
【００６０】また、有機ＥＬ装置１のうち、有機ＥＬ素
子９を挟んで封止層４と反対側の表面にも、電極７，８
を含む有機ＥＬ素子９に対して大気が侵入するのを遮断
する封止部材３２０が形成されている。
【００６１】封止層４上にスパッタリングやイオンプレ
ーティング、真空蒸着法などを用いて陽極８を形成し、
陽極８上に順次、正孔輸送層６、発光層５、陰極７を蒸
着して積層することにより、有機ＥＬ装置１が製造され
る。
【００６２】ここで、図１２に示す有機ＥＬ装置１は、
発光層５からの発光を基板２側から装置外部に取り出す
形態であり、基板２の形成材料としては、光を透過可能
な透明あるいは半透明材料、例えば、透明なガラス、石
英、サファイア、あるいはポリエステル、ポリアクリレ
ート、ポリカーボネート、ポリエーテルケトンなどの透
明な合成樹脂などが挙げられる。特に、基板２の形成材
料としては、安価なソーダガラスが好適に用いられる。
一方、基板と反対側から発光を取り出す形態の場合に
は、基板は不透明であってもよく、その場合、アルミナ
等のセラミック、ステンレス等の金属シートに表面酸化
などの絶縁処理を施したもの、熱硬化性樹脂、熱可塑性
樹脂などを用いることができる。
【００６３】陽極８は、インジウム錫酸化物（ＩＴＯ：
Indium Tin Oxide）等からなる透明電極であって光を透
過可能である。正孔輸送層６は、例えば、トリフェニル
アミン誘導体（ＴＰＤ）、ピラゾリン誘導体、アリール
アミン誘導体、スチルベン誘導体、トリフェニルジアミ
ン誘導体等からなる。具体的には、特開昭６３−７０２
５７号、同６３−１７５８６０号公報、特開平２−１３
５３５９号、同２−１３５３６１号、同２−２０９９８
８号、同３−３７９９２号、同３−１５２１８４号公報
に記載されているもの等が例示されるが、トリフェニル
ジアミン誘導体が好ましく、中でも４，４’−ビス（Ｎ
（３−メチルフェニル）−Ｎ−フェニルアミノ）ビフェ
ニルが好適とされる。
【００６４】なお、正孔輸送層に代えて正孔注入層を形
成するようにしてもよく、さらに正孔注入層と正孔輸送
層を両方形成するようにしてもよい。その場合、正孔注
入層の形成材料としては、例えば銅フタロシアニン（Ｃ
ｕＰｃ）や、ポリテトラヒドロチオフェニルフェニレン
であるポリフェニレンビニレン、１，１−ビス−（４−
Ｎ，Ｎ−ジトリルアミノフェニル）シクロヘキサン、ト
リス（８−ヒドロキシキノリノール）アルミニウム等が
挙げられるが、特に銅フタロシアニン（ＣｕＰｃ）を用
いるのが好ましい。
【００６５】発光層５の形成材料としては、低分子の有
機発光色素や高分子発光体、すなわち各種の蛍光物質や
燐光物質などの発光物質、Ａｌｑ3（アルミキレート錯
体）などの有機エレクトロルミネッセンス材料が使用可
能である。発光物質となる共役系高分子の中ではアリー
レンビニレン又はポリフルオレン構造を含むものなどが
特に好ましい。低分子発光体では、例えばナフタレン誘
導体、アントラセン誘導体、ペリレン誘導体、ポリメチ
ン系、キサテン系、クマリン系、シアニン系などの色素
類、８−ヒドロキノリンおよびその誘導体の金属錯体、
芳香族アミン、テトラフェニルシクロペンタジエン誘導
体等、または特開昭５７−５１７８１、同５９−１９４
３９３号公報等に記載されている公知のものが使用可能
である。陰極７はアルミニウム（Ａｌ）やマグネシウム
（Ｍｇ）、金（Ａｕ）、銀（Ａｇ）等からなる金属電極
である。
【００６６】なお、陰極７と発光層５との間に、電子輸
送層や電子注入層を設けることができる。電子輸送層の
形成材料としては、特に限定されることなく、オキサジ
アゾール誘導体、アントラキノジメタンおよびその誘導
体、ベンゾキノンおよびその誘導体、ナフトキノンおよ
びその誘導体、アントラキノンおよびその誘導体、テト
ラシアノアンスラキノジメタンおよびその誘導体、フル
オレノン誘導体、ジフェニルジシアノエチレンおよびそ
の誘導体、ジフェノキノン誘導体、８−ヒドロキシキノ
リンおよびその誘導体の金属錯体等が例示される。具体
的には、先の正孔輸送層の形成材料と同様に、特開昭６
３−７０２５７号、同６３−１７５８６０号公報、特開
平２−１３５３５９号、同２−１３５３６１号、同２−
２０９９８８号、同３−３７９９２号、同３−１５２１
８４号公報に記載されているもの等が例示され、特に２
−（４−ビフェニリル）−５−（４−ｔ−ブチルフェニ
ル）−１，３，４−オキサジアゾール、ベンゾキノン、
アントラキノン、トリス（８−キノリノール）アルミニ
ウムが好適とされる。
【００６７】図示しないが、本実施形態の有機ＥＬ装置
１はアクティブマトリクス型であり、実際には複数のデ
ータ線と複数の走査線とが格子状に基板２に配置され
る。そして、データ線や走査線に区画されたマトリクス
状に配置された各画素毎に、従来は、スイッチングトラ
ンジスタやドライビングトランジスタ等の駆動用ＴＦＴ
を介して上記の有機ＥＬ素子９が接続されている。そし
て、データ線や走査線を介して駆動信号が供給されると
電極間に電流が流れ、有機ＥＬ素子９の発光層５が発光
して基板２の外面側に光が射出され、その画素が点灯す
る。
【００６８】ここで、本実施形態では、従来、各画素毎
に設けられていたスイッチングトランジスタやドライビ
ングトランジスタ等の駆動用ＴＦＴの代わりに、各画素
毎に、本発明の微小シリコントランジスタを貼り付け
る。この微小シリコントランジスタを貼り付けは、上述
の第１工程から第１１工程で示した製造方法で行う。
【００６９】これにより、ＴＦＴを用いた場合に比べ
て、高性能のスイッチング機能を得ることができ、高速
に表示状態を変更することができる有機ＥＬ装置１を製
造することが可能となる。
【００７０】次に、本実施形態の応用例に係る電気光学
装置の具体的な構成例について図１４を参照しながら説
明する。図１４は本実施形態に係る電気光学装置を、有
機エレクトロルミネッセンス素子を用いたアクティブマ
トリクス型の表示装置（電気光学装置）に適用した場合
の一例を示すものである。
【００７１】この有機ＥＬ装置Ｓ１は、回路図である図
１４に示すように基板上に、複数の走査線１３１と、こ
れら走査線１３１に対して交差する方向に延びる複数の
信号線１３２と、これら信号線１３２に並列に延びる複
数の共通給電線１３３とがそれぞれ配線されたもので、
走査線１３１及び信号線１３２の各交点毎に、画素（画
素領域素）ＡＲが設けられて構成されたものである。
【００７２】信号線１３２に対しては、シフトレジス
タ、レベルシフタ、ビデオライン、アナログスイッチを
備えるデータ線駆動回路３９０が設けられている。一
方、走査線１３１に対しては、シフトレジスタ及びレベ
ルシフタを備える走査線駆動回路３８０が設けられてい
る。また、画素領域ＡＲの各々には、走査線１３１を介
して走査信号がゲート電極に供給される第１のトランジ
スタ３２２と、この第１のトランジスタ３２２を介して
信号線１３２から供給される画像信号を保持する保持容
量ｃａｐと、保持容量ｃａｐによって保持された画像信
号がゲート電極に供給される第２のトランジスタ３２４
と、この第２のトランジスタ３２４を介して共通給電線
１３３に電気的に接続したときに共通給電線１３３から
駆動電流が流れ込む画素電極３２３と、この画素電極
（陽極）３２３と対向電極（陰極）２２２との間に挟み
込まれる発光部（発光層）３６０とが設けられている。
【００７３】ここで、第１のトランジスタ３２２及び第
２のトランジスタ３２４は、上述の第１工程から第１１
工程で示した製造方法で有機ＥＬ表示装置Ｓ１の基板上
に貼り付けられた微小シリコントランジスタである。
【００７４】このような構成のもとに、走査線１３１が
駆動されて第１のトランジスタ３２２がオンとなると、
そのときの信号線１３２の電位が保持容量ｃａｐに保持
され、該保持容量ｃａｐの状態に応じて、第２のトラン
ジスタ３２４の導通状態が決まる。そして、第２のトラ
ンジスタ３２４のチャネルを介して共通給電線１３３か
ら画素電極３２３に電流が流れ、さらに発光層３６０を
通じて対向電極２２２に電流が流れることにより、発光
層３６０は、これを流れる電流量に応じて発光するよう
になる。
【００７５】（電子機器）上記実施形態の電気光学装置
を備えた電子機器の例について説明する。図１５は、携
帯電話の一例を示した斜視図である。図１５において、
符号１０００は携帯電話本体を示し、符号１００１は上
記の電気光学装置を用いた表示部を示している。
【００７６】図１６は、腕時計型電子機器の一例を示し
た斜視図である。図１６において、符号１１００は時計
本体を示し、符号１１０１は上記の電気光学装置を用い
た表示部を示している。
【００７７】図１７は、ワープロ、パソコンなどの携帯
型情報処理装置の一例を示した斜視図である。図１７に
おいて、符号１２００は情報処理装置、符号１２０２は
キーボードなどの入力部、符号１２０４は情報処理装置
本体、符号１２０６は上記の電気光学装置を用いた表示
部を示している。
【００７８】図１５から図１７に示す電子機器は、上記
実施形態の電気光学装置を備えているので、表示品位に
優れ、特に、高速応答で明るい画面の有機ＥＬ表示部を
備えた電子機器を実現することができる。また、上記実
施形態の製造方法によって、従来のものよりも電子機器
を小型化することができる。さらにまた、上記実施形態
の製造方法によって、製造コストを従来のものよりも低
減することができる。
【００７９】なお、本発明の技術範囲は上記実施形態に
限定されるものではなく、本発明の趣旨を逸脱しない範
囲において種々の変更を加えることが可能であり、実施
形態で挙げた具体的な材料や層構成などはほんの一例に
過ぎず、適宜変更が可能である。
【００８０】
【発明の効果】以上の説明で明らかなように、本発明に
よれば、半導体基板上に形成した半導体素子を、微小タ
イル形状に当該半導体基板から切り離すので、その微小
タイル形状に切り離された半導体素子を、任意の物体に
接合して集積回路を形成することが可能となる。
【図面の簡単な説明】
【図１】 第１の実施形態に係る半導体集積回路の製造
方法の第１工程を示す概略断面図である。
【図２】 同上の製造方法の第２工程を示す概略断面図
である。
【図３】 同上の製造方法の第３工程を示す概略断面図
である。
【図４】 同上の製造方法の第４工程を示す概略断面図
である。
【図５】 同上の製造方法の第５工程を示す概略断面図
である。
【図６】 同上の製造方法の第６工程を示す概略断面図
である。
【図７】 同上の製造方法の第７工程を示す概略断面図
である。
【図８】 同上の製造方法の第８工程を示す概略断面図
である。
【図９】 同上の製造方法の第９工程を示す概略断面図
である。
【図１０】 同上の製造方法の第１１工程を示す概略断
面図である。
【図１１】 本発明の製造方法で作成した集積回路の一
例を示す模式斜視図である。
【図１２】 本実施形態の電気光学装置の概略断面図で
ある。
【図１３】 同上の電気光学装置の膜状部材を示す断面
図である。
【図１４】 アクティブマトリクス型の表示装置を示す
回路図である。
【図１５】 本実施形態の電気光学装置を備えた電子機
器の一例を示す図である。
【図１６】 本実施形態の電気光学装置を備えた電子機
器の一例を示す図である。
【図１７】 本実施形態の電気光学装置を備えた電子機
器の一例を示す図である。
【図１８】 従来のハイブリッド集積回路の一例を示す
模式斜視図である。
【符号の説明】
１０ 基板 １１ 犠牲層 １２ 機能層 １３ 半導体デバイス（半導体素子） ２１ 分離溝 ３１ 中間転写フィルム ４１ 選択エッチング液 ６１ 微小タイル状素子 ６１ａ フォトダイオードタイル ６１ｂ 面発光レーザタイル ６１ｃ 高速動作トランジスタ ７１ 最終基板 ７２ ＬＳＩ領域 ７３ 接着剤 ８１ コレット ９１ 電気的配線 １０１ａ フォトダイオードチップ １０１ｂ 面発光レーザチップ １０１ｃ 高電子移動度トランジスタチップ １１１ シリコンＬＳＩチップ １１２ ＬＳＩ領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/15 Ｈ０１Ｌ 21/306 Ｃ 29/737 29/778 29/786 29/812 Ｆターム(参考） 5F003 AZ03 AZ07 BA23 BF06 BM02 5F043 AA15 AA16 BB10 DD25 5F102 FA10 GB01 GC01 GD01 GJ10 GQ01 5F110 AA30 BB02 DD01 DD03 DD04 DD05 GG02 GG12 QQ16

Claims (22)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板に半導体素子を形成し、 前記半導体基板における表層であって前記半導体素子を
    含む機能層のみを当該半導体基板から切り離す、 ことを特徴とする半導体集積回路の製造方法。
  2. 【請求項２】 半導体基板に半導体素子を形成し、 前記半導体基板における前記半導体素子が形成された面
    側にフィルムを貼り付け、 前記半導体基板における前記半導体素子を含む機能層を
    当該半導体基板から切り離す、 ことを特徴とする半導体集積回路の製造方法。
  3. 【請求項３】 前記半導体素子は、化合物半導体デバイ
    スであって、発光ダイオード、面発光レーザ、フォト・
    ダイオード、高電子移動度トランジスタ、インダクタ
    ー、キャパシター、抵抗及びヘテロバイポーラ・トラン
    ジスタの内の少なくとも一つを有する、 ことを特徴とする請求項１又は２に記載の半導体集積回
    路の製造方法。
  4. 【請求項４】 前記半導体素子は、シリコン半導体デバ
    イスであって、集積回路、フォト・ダイオード、トラン
    ジスタ及びダイオードの内の少なくとも一つをなす、 ことを特徴とする請求項１乃至３のいずれかに記載の半
    導体集積回路の製造方法。
  5. 【請求項５】 前記フィルムに貼り付られた前記機能層
    を、シリコン、石英、サファイヤ、金属、セラミックス
    及びプラスチックフィルムのいずれかからなる基板に接
    合する、 ことを特徴とする請求項２乃至４のいずれかに記載の半
    導体集積回路の製造方法。
  6. 【請求項６】 前記半導体基板は、前記機能層の下層に
    配置された犠牲層を有し、当該犠牲層をエッチングする
    ことで、当該半導体基板から当該機能層を切り離す、 ことを特徴とする請求項１乃至５のいずれかに記載の半
    導体集積回路の製造方法。
  7. 【請求項７】 前記半導体基板は、ガリウム・ヒ素化合
    物半導体からなり、前記犠牲層は、アルミニウム・ヒ素
    化合物半導体、アルミニウム・ガリウム・砒素化合物半
    導体、インジウム・燐化合物半導体もしくは、インジウ
    ム・ガリウム・燐化合物半導体からなる、 ことを特徴とする請求項６に記載の半導体集積回路の製
    造方法。
  8. 【請求項８】 前記半導体基板は、シリコン・オン・イ
    ンシュレータ（ＳＯＩ）基板に形成されており、前記犠
    牲層は、シリコン酸化膜からなる、 ことを特徴とする請求項６に記載の半導体集積回路の製
    造方法。
  9. 【請求項９】 前記半導体基板には分離溝が設けられ、
    当該分離溝を設けるとともに前記犠牲層をエッチングす
    ることで、当該半導体基板から前記機能層を切り離す、 ことを特徴とする請求項６乃至８のいずれかに記載の半
    導体集積回路の製造方法。
  10. 【請求項１０】 前記分離溝は、ドライエッチング及び
    ウエットエッチングのいずれかの方法で形成される、 ことを特徴とする請求項９に記載の半導体集積回路の製
    造方法。
  11. 【請求項１１】 前記分離溝は、少なくとも前記犠牲層
    に到達する深さをもつ、ことを特徴とする請求項９又は
    １０に記載の半導体集積回路の製造方法。
  12. 【請求項１２】 前記犠牲層を、低濃度の塩酸又はフッ
    酸、緩衝フッ酸によってエッチングする、 ことを特徴とする請求項７に記載の半導体集積回路の製
    造方法。
  13. 【請求項１３】 エッチングによって除去することが可
    能な犠牲層を有する半導体基板に半導体素子を形成し、 前記半導体基板に、少なくとも前記犠牲層に到達する深
    さをもつ分離溝を形成し、 前記半導体基板の表面に、フィルムを貼付し、 前記分離溝にエッチング液を注入し前記犠牲層をエッチ
    ングすることにより、前記半導体素子を前記半導体基板
    から切り離す、 ことを特徴とする半導体集積回路の製造方法。
  14. 【請求項１４】 前記フィルムに貼り付けられた前記半
    導体素子を、前記半導体基板とは異なる基板に接合す
    る、 ことを特徴とする請求項１３に記載の半導体集積回路の
    製造方法。
  15. 【請求項１５】 前記基板に接合された前記半導体素子
    を、当該基板上に形成された回路と接続する、 ことを特徴とする請求項１４に記載の半導体集積回路の
    製造方法。
  16. 【請求項１６】 半導体基板に形成された半導体素子
    を、当該半導体基板から切り離して半導体素子部材とし
    たものであって、当該半導体素子部材がフィルムに貼り
    付けられている、 ことを特徴とする半導体素子部材。
  17. 【請求項１７】 請求項１６に記載の半導体素子部材
    が、請求項１６に記載の半導体基板とは異なる基板に接
    合されてなり、当該半導体素子部材と当該基板の回路と
    が接続され集積回路が形成されてなる、 ことを特徴とする半導体集積回路。
  18. 【請求項１８】 請求項１７に記載の半導体集積回路を
    備えたことを特徴とする電気光学装置。
  19. 【請求項１９】 請求項１乃至５のいずれかに記載の半
    導体基板から切り離された半導体素子を含む機能層と、
    請求項１３に記載の半導体基板から切り離された半導体
    素子と、のうち少なくとも１つを備えたことを特徴とす
    る電気光学装置。
  20. 【請求項２０】 前記電気光学装置は、マトリクス状に
    形成された複数の走査線及び複数のデータ線と、前記走
    査線とデータ線に接続されたスイッチング手段と、前記
    スイッチング手段に接続された画素電極とを有すること
    を特徴とする請求項１８又は１９に記載の電気光学装
    置。
  21. 【請求項２１】 前記電気光学装置は、発光素子を有す
    ることを特徴とする請求項１８又は１９に記載の電気光
    学装置。
  22. 【請求項２２】 請求項１８乃至２１のいずれか一項に
    記載の電気光学装置を備えたことを特徴とする電子機
    器。
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