KR101308548B1 - 프린터블 반도체 구조들 및 관련 제조 및 조립 방법 - Google Patents

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KR101308548B1
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랄프 지. 누조
존 에이. 로저스
에티엔 메나르드
이권재
강달영
유강 선
매튜 메이틀
쳉타오 츄
고흥조
맥 숀
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더 보오드 오브 트러스티스 오브 더 유니버시티 오브 일리노이즈
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Abstract

본 발명은 선택된 물리적 치수들, 형상들, 구성들 및 공간 배향들을 갖는 고품질의 프린터블 반도체 소자들의 제조, 이송 및 조립을 위한 고수율의 경로를 제공한다. 본 발명의 구성 및 방법은 큰 면적 기판들 및/또는 플렉서블 기판들을 포함하는 기판들 상으로의 마이크로사이즈 및/또는 나노사이즈 반도체 구조들의 어레이들의 고정밀도의, 레지스터드 이송 및 집적을 제공한다. 또한, 본 발명은 벌크 실리콘 웨이퍼들과 같은 지비용의 벌크 물질들로부터 프린터블 반도체 소자들을 제조하는 방법들, 및 넓은 범위의 기능성 반도체 디바이스들을 제조하기 위한 다용도의, 상업적으로 매력적인 프린팅-기반 제조 플랫폼을 가능하게 하는 스마트-물질 프로세싱 방법들을 제공한다.

Description

프린터블 반도체 구조들 및 관련 제조 및 조립 방법{PRINTABLE SEMICONDUCTOR STRUCTURES AND RELATED METHODS OF MAKING AND ASSEMBLING}
관련 출원
본 출원은 2005년 6월 2일 출원된 미국특허출원 제 11/145,542호, 2005년 6월 2일 출원된 미국특허출원 제 11/145,574호, 및 2005년 6월 2일 출원된 PCT출원 PCT/US05/19354의 우선권을 주장하는데, 이들 특허출원 모두는 본원의 개시물과는 일치하지 않는 범위로, 본원에서 전체적으로 참조문헌으로서 포함된다.
1994년의, 모든 프린터블 폴리머 트랜지스터의 최초 실연 이후에, 플라스틱 기판들 상에서 플렉서블(flexible) 집적 전자 디바이스들을 포함하는 잠재적인 새로운 클래스의 전자 시스템들에 대한 많은 관심이 집중되었다. [Garnier, F., Hajlaoui, R., Yassar, A. and Srivastava, P., Science, Vol.265, pgs 1684 - 1686] 최근에, 플렉서블 플라스틱 전자 디바이스용 도전체, 유전체 및 반도체 소자들을 위한 새로운 용액 가공성(solution processable) 물질들에 대한 실질적인 연구가 이루어졌다. 하지만, 플렉서블 전자장치 분야에서의 진보는, 새로운 용해 가공성 물질들의 개발에 의해서뿐만 아니라 플라스틱 기판에 적용가능한 고 정밀도 패터닝 기법들, 새로운 디바이스 콤퍼넌트 기하구조들 그리고 효율적인 디바이스 및 디바이스 콤포넌트 프로세싱 방법들에 의해 추진되고 있다. 이러한 물질들, 디바이스 구성들 및 제조 방법들은 급속도로 출현하는 새로운 클래스의 플렉서블 집적 전자 디바이스들에서 핵심적인 역할을 수행할 것으로 예상된다.
플렉서블 전자 디바이스 분야에 대한 관심은 이러한 기술에 의해 제공되는 여러 중요한 이점들로부터 발생하였다. 첫째로, 플라스틱 기판 물질들의 기계적인 러기드니스(ruggedness)는 전자 디바이스들이 기계적 응력에 의해 야기된 전자 성능 열화 및/또는 손상에 덜 영향받게 한다. 둘째로, 이러한 기판 물질들에 내재하는 유연성으로 인해 기판 물질들은 많은 형상들로 집적되며, 이에 따라 부서지기 쉬운 종래 실리콘 기반 전자 디바이스들로 가능하지 않은 다수의 유용한 디바이스 구성들을 제공한다. 예를 들어, 구부릴 수 있는 플렉서블 전자 디바이스들은, 확립된 실리콘 기반 기술들로 쉽게 달성되지 않는 전자 페이퍼, 착용가능 컴퓨터들 및 대-영역 고정밀도 디스플레이들과 같은 새로운 디바이스들의 제조를 가능하게 하는 것으로 예상된다. 마지막으로, 용해 가공성 콤포넌트 물질들과 플라스틱 기판들의 결합은 저비용으로 큰 기판 영역들에 걸쳐 전자 디바이스들을 생성할 수 있는 연속적이며, 고속의 프린팅 기법들에 의한 제조를 가능하게 한다.
그러나, 양호한 전자 성능을 나타내는 플렉서블 전자 디바이스들의 설계 및 제조는 다수의 중요한 문제점들을 제시한다. 첫째로, 종래의 실리콘 기반 전자 디바이스들을 제조하는 잘 전개된 방법들은 대부분의 플라스틱 물질들과 양립하지 않는다. 예를 들어, 전형적으로, 단결정 실리콘 또는 게르마늄 반도체들과 같은 전통적인 고품질 무기 반도체 콤포넌트들은, 대부분의 플라스틱 기판들의 용융 또는 분해 온도를 훨씬 초과하는 온도(섭씨 1000도 초과 온도)에서 박막들을 성장시킴으로써 프로세싱된다. 이에 부가하여, 대부분의 무기 반도체들은 용액 기반 프로세싱 및 전달을 허용하는 컨비니언트 솔벤트(convenient solvent)에서 본질적으로 용해가능하지 않다. 둘째로, 많은 비결정성 실리콘, 유기 또는 하이브리드 유기-무기 반도체들이 플라스틱 기판들에의 혼입이 가능하며 비교적 낮은 온도에서 프로세싱될 수 있지만은, 이러한 물질들은 양호한 전자 성능을 갖는 집적 전자 디바이스들을 제공할 수 있는 전자 특성들을 구비하지 않는다. 예를 들어, 이러한 물질들로 이루어진 반도체 소자들을 갖는 박막 트랜지스터들은, 상보형 단결정 실리콘 기반 디바이스들보다 대략 3 차수 크기 낮은 전계 효과 이동도(field effect transistor)를 나타낸다. 이러한 제한의 결과로서, 현재의 플렉서블 전자 디바이스들은 비-발광 픽셀들을 갖는 능동 매트릭스 플랫 패널 디스플레이용 스위칭 소자들 및 발광 다이오드들에서의 사용과 같은 고성능을 요구하지 않는 특정 응용들에 제한된다.
최근에, 플라스틱 기판상에서의 집적 전자 디바이스들의 이용가능성을 보다 광범위의 전자 응용들로 확장하기 위한 전자 성능 확장에서의 진보가 이루어졌다. 예를 들어, 여러 개의 새로운 박막 트랜지스터(TFT) 설계가 출현하였는데, 이러한 설계는 플라스틱 기판 물질들 상에서의 프로세싱과 양립가능하며, 비결정질 실리콘, 유기 또는 하이브리드 유기-무기 반도체 소자들을 갖는 박막 트랜지스터들보다 훨씬 고성능의 디바이스 성능 특성들을 나타낸다. 일 클래스의 고성능의 플렉서블 전자 디바이스들은, 비결정질 실리콘 박막들의 펄스 레이저 어닐링에 의해 제조되는 다결정 실리콘 박막 반도체 소자들에 기반한다. 이러한 클래스의 플렉서블 전자 디바이스들이 개선된 디바이스 전자 성능 특성들을 제공하지만, 펄스 레이저 어닐링의 사용은 이러한 디바이스들의 제조 용이성 및 제조 유연성을 제한하며, 이에 따라 비용을 크게 증가시킨다. 또 하나의 새로운 클래스의 유망한 고성능의 플렉서블 전자 디바이스들은, 다수의 마크로전자 디바이스 및 마이크로전자 디바이스들의 능동성 기능 콤포넌트로서 나노와이어들, 나노리본들, 나노파티클들 및 카본 나노튜브들과 같은 용액 가공성 나노스케일 물질들을 이용하는 디바이스이다.
개별적인 단결정 나노와이어들 또는 나노리본들의 사용은 개선된 디바이스 성능 특성들을 나타내는 플라스틱 기판들 상에서의 프린터블 전자 디바이스들을 제공하는 가능한 수단으로서 평가되었다. Duan 등은 반도체 채널로서 복수의 선택적으로 배향된 단결정 실리콘 나노와이어들 또는 CdS 나노리본들을 갖는 박막 트랜지스터 설계들을 설명하고 있다. [Duan, X., Niu, C., Sahl, V., Chen, J., Parce, J., Empedocles, S. and Goldman, J., Nature, Vol. 425, pgs, 274-278]. 저자들은 플라스틱 기판들 상에서의 용액 프로세싱과 양립가능한 것으로 주장되는 제조 공정을 보고하고 있는데, 여기서 150 나노미터보다 작은 두께를 갖는 단결정 실리콘 나노와이어들 또는 CdS 나노리본들은 박막 트랜지스터에서 반도체 소자를 생성하기 위해 흐름-방향 정렬 방법(flow-directed alignment method)들을 사용하여 용액으로 분산되며 기판 표면상에서 조립된다. 저자들에 의해 제공되는 광 마이크로그래프는, 개시된 제조 공정이 실질적으로 평행한 배향이며 대략 500 나노미터 내지 대략 1,000 나노미터로 이격된 단일층의 나노와이어들 또는 나노리본들을 준비하는 것으로 제안한다. 비록 저자들이 각 나노와이어들 또는 나노리본들에 대한 비교적 높은 고유 전계 효과 이동도를 보고하였지만은(
Figure 112012103783593-pat00001
119 ㎠V-1s-1), 최근에, 전체 디바이스 전계 효과 이동도는 Duan 등에 의해 보고된 고유 전계 효과 이동도 값보다 "대략 2 차수 크기 작은" 것으로 측정되었다. [Mitzi, D.B, Kosbar, L.L., Murray, C.E., Copel, M. Afzail, A., Nature, Vol. 428, pgs. 299-303]. 이 디바이스 전계 효과 이동도는 통상적인 단결정 무기 박막 트랜지스터들의 디바이스 전계 효과 이동도보다 몇 차수 크기 작으며, Duan 등에 개시된 방법들과 디바이스 구성들을 사용하여 개별적인 나노와이어들 또는 나노리본들을 정렬하고, 밀집 패킹하며(densely packing) 전기적으로 접촉함에 있어서의 실제적인 문제점들에 기인할 수 있다.
또한, 다결정 무기 반도체 박막들에 대한 전구체로서의 나노크리스탈 용액의 사용은, 고성능 디바이스 성능 특성들을 나타내는 플라스틱 기판들 상에서의 프린터블 전자 디바이스들을 제공하는 가능한 수단으로서 발견되었다. Ridley 등은 용액 프로세싱 제조 방법을 개시하는데, 여기서, 대략 2 나노미터 치수를 갖는 용액 카드뮴 셀레나이드 나노크리스탈은 전계 효과 트랜지스터에 반도체 소자를 제공하기 위하여 플라스틱 융화 온도에서 프로세싱된다. [Ridley, B.A., Nivi, B. and Jacobson, J.M., Science, Vo. 286, 746-749(1999)]. 저자들은 카드뮴 셀레나이드 나노크리스탈 용액에서의 저온 그레인 성장이 수백개의 나노크리스탈들을 함유하는 단결정 영역들을 제공하는 방법을 보고한다. 비록 Ridley 등의 보고가 유기 반도체 소자들을 구비한 동종의 디바이스들에 대한 전기적 특성들을 개선하였지만, 이러한 기법들에 의해 달성되는 디바이스 이동도(
Figure 112012103783593-pat00002
1㎠V-1s-1)는 통상적인 단결정 무기 박막 트랜지스터들의 디바이스 전계 효과 이동도보다 몇 차수 크기 작다. Ridley 등의 디바이스 구성 및 제조 방법들에 의해 달성되는 전계 효과 이동도에 관한 제한들은 각 나노파티클들 사이에 확립된 전기적 접촉으로부터 발생할 수 있다. 특히, 나노크리스탈 용액을 안정화시키고 응집을 방지하는 유기 말단기의 사용은, 높은 디바이스 전계 효과 이동도를 제공하는데 필요한 인접 나노파티클들간의 양호한 전기적 접촉을 확립하는 것을 방해할 수 있다.
비록 Duan 등과 Ridley 등이 플라스틱 기판들 상에서 박막 트랜지스터들을 제조하는 방법을 제공하지만은, 설명되는 디바이스 구성들은 전극, 반도체 및/또는 유전체와 같은 기계적으로 강성(rigid)인 디바이스 콤포넌트들을 포함하는 트랜지스터들을 이용한다. 양호한 기계적 특성들을 갖는 플라스틱 기판의 선택에 의해, 굴곡되거나 비틀린 배치들에서 수행할 수 있는 전자 디바이스들을 제공한다. 그러나, 이러한 이동은 개별적인 강성 트랜지스터 디바이스 콤포넌트들 상에서 기계적 응력을 발생하는 것으로 예상된다. 이러한 기계적 응력은 예를 들어, 균열에 의해 개별 콤포턴트들에서 손상을 유발할 수 있으며, 또한 디바이스 콤포넌트들 간의 전기적 접촉을 열화시키거나 파열시킬 수 있다.
2005년 6월 2일 출원된 미국특허 제 11/145,574호 및 제 11/145,542호는, 다용도, 저비용 및 넓은 영역의 프린팅 기법들에 의해 전자 디바이스들, 광전자 디바이스들 및 기타 기능적인 전자 어셈블리들을 제조하기 위해 프린터블 반도체 소자들을 사용하는 고수율의 제조 플랫폼을 개시한다. 개시된 방법들 및 구성들은 큰 기판 영역들에 걸쳐 양호한 위치 정확도, 레지스트레이션 및 패턴 충실도를 제공하는 건식 이송 접촉 프린팅 및/또는 용액 프린팅 기법들을 사용하여 마이크로사이즈 및/또는 나노사이즈 반도체 구조들의 이송, 조립 및/또는 집적을 제공한다. 개시된 방법들은 플렉서블 플라스틱 기판들을 포함하는 유용한 기판 물질들의 범위와 양립하는 비교적 저온(대략 400℃ 미만)에서 독자적으로 수행될 수 있는 프린팅 기법들에 의해 기판들 상에서 종래의 고온 프로세싱 방법들을 사용하여 제조되는 고품질 반도체 물질들의 집적을 가능하게 하는 중요한 프로세싱 이점들을 제공한다. 프린터블 반도체 물질들을 사용하여 제조되는 플렉서블 박막 트랜지스터들은 굴곡 형태나 비-굴곡 형태에 있는 때에, 300 ㎠V-1s-1보다 큰 디바이스 전계 효과 이동도 및 103보다 큰 ON/OFF 비율들과 같은 양호한 전자 성능 특성들을 나타낸다.
전술한 기재에서, 저비용의 벌크 시작 물질들로부터 고품질의 프린터블 반도체 소자들을 제조하는 방법들이 큰 영역의 플렉서블 전자 및 광전자 디바이스들과 디바이스 어레이들을 생성하는 프린팅 기술들의 상업적 매력을 향상시킬 수 있음이 이해될 수 있다. 또한, 기판들상에 프린트되는 반도체 소자들의 물리적 치수들, 공간 배향들 및 레지스트레이션에 대한 고도의 제어를 가능하게 하는 프린터블 반도체 구성들 및 프린팅-기반 조립 방법들은, 넓은 범위의 기능성 디바이스들을 제조하기 위한 이러한 방법들의 이용가능성을 향상시킬 것이다.
본 발명은 물리적 치수들, 형상들, 구성들 및 공간 배향들이 선택된 고품질의 프린터블 반도체 소자들의 제조, 이송 및 조립을 위한 고수율의 방법을 제공한다.
본 발명의 구성 및 방법들은 큰 영역의 기판들 및/또는 플렉서블 기판들을 포함하는 기판들 상에서 마이크로사이즈 및/또는 나노사이즈 반도체 구조들의 어레이들의 고정밀도로 일치된 이송 및 집적을 제공한다. 또한, 본 발명은 벌크 실리콘 웨이퍼들과 같은 저비용의 벌크 물질들로부터 프린터블 반도체 소자들을 제조하는 방법들, 및 넓은 범위의 기능성 반도체 디바이스들을 제조하기 위한 다용도의 상업적으로 매력적인 프린팅-기반 제조 플랫폼을 가능하게 하는 스마트-물질(smart-material) 프로세싱 방법들을 제공한다. 본 발명의 반도체 제조, 이송 및 집적 플랫폼은 프린터블 반도체 구조들의 기하구조, 상대적인 공간 배향 및 조직, 도핑 레벨들 및 물질 순도에 대한 고도의 제어를 포함하는 다수의 이점들을 제공한다.
본 발명의 방법들 및 구성들은 종래의 고온 프로세싱 방법들을 사용하여 제조되는 단결정성 반도체 기반 디바이스들에 필적하는 성능 특성들을 나타내는, 큰 영역의, 플렉서블인 고성능 마크로전자 디바이스들을 포함하는 일군의 복잡한 집적 전자 또는 광전자 디바이스들 또는 디바이스 어레이들을 제조할 수 있게 한다. 기판들상에 또는 기판들에 프린터블 반도체 소자들을 조립, 위치지정, 조직, 이송, 패터닝 그리고/또는 집적하는 본 발명의 구성들 및 관련 방법들은, 하나 이상의 반도체 소자들을 포함하는 거의 모든 구조를 제조하는데 사용될 수 있다. 하지만, 이러한 방법들은 다이오드 어레이들, 발광 다이오드들, 태양 전지들, 및 트랜지스터들(예를 들어, 박막 트랜지스터들(TFT), 금속-반도체 전계 효과 트랜지스터들(MESFET) FET 및 바이폴라)과 같은 복잡한 집적 전자 또는 광전자 디바이스들 또는 디바이스 어레이들을 제조하는데에 특히 유용하다. 또한, 본 발명의 구성들 및 관련 방법들은 NOA 및 NAND 논리 게이트들 및 상보형 논리 회로들과 같은 시스템 레벨 집적 전기 회로들을 제조하는데에 유용한데, 여기서, 프린터블 반도체 소자들은 잘 정의된 공간 배향들로 기판상에 프린팅되며, 바람직한 회로 설계를 형성하도록 배선된다.
일 양상에서, 본 발명은 물리적 치수들, 형상들 및 공간 배향들이 높은 정확도로 선택되는 고수율의 프린터블 반도체 소자들을 제공하도록 반복적으로 프로세싱될 수 있는 벌크 실리콘 웨이퍼 시작 물질들을 사용한 프로세싱 방법들을 제공한다. 본 발명의 일 양상의 일 실시형태에서, 배향(111)을 갖는, 외부 면을 갖는 실리콘 웨이퍼가 제공된다. 상업적으로 매력적인 실시형태에서, 웨이퍼는 저비용의, 벌크 실리콘 웨이퍼(111)이다. 복수의 리세스된 피쳐들은 실리콘 웨이퍼(111)의 외부 면상에 생성되며, 리세스된 피쳐들 각각은 노출된 실리콘 웨이퍼의 바닥면과 측면들을 포함한다. 리세스된 피쳐들의 측면들의 적어도 일부는 마스크된다. 본 상세한 설명의 문맥에서, "마스크(masked)" 표현은 식각을 방지 또는 억제시킬 수 있거나 혹은 마스킹된 면들의 식각 비율을 감소시킬 수 있는 식각 억제 마스크 물질과 같은 마스크 물질의 제공을 지칭한다. 리세스된 피쳐들 사이의 영역들은 실리콘 웨이퍼(111)의 방향들<110>을 따라 식각이 일어나도록 식각되며, 이에 따라 부분적으로 혹은 전체적으로 언더커트(undercut) 실리콘 구조(들) 포함하는 하나 이상의 프린터블 반도체 소자(들)을 제조한다. 유용한 실시형태에서, 인접하여 위치되어 있는 리세스된 피쳐들 사이의 영역들은 실리콘 웨이퍼의 방향들<110>을 따라 식각함으로써 언더커트되며, 이에 따라 프린터블 반도체 소자(들)를 생성한다. 선택적으로, 리세스된 피쳐들의 위치, 형상 및 공간 배향은 프린터블 반도체 소자와 웨이퍼를 연결하는 브리지 요소들과 같은 정렬 유지 요소들을 형성하도록 선택된다.
일 실시형태에서, 리세스된 피쳐들의 측면들의 일부(전부는 아님)는 마스킹되며, 이에 따라 측면들에서 마스킹된 영역 및 마스킹되지 않은 영역을 생성한다. 측면들의 마스킹되지 않은 영역들은 예를 들어, 이방성 식각 방법들을 통해 식각되며, 이는 리세스된 피쳐들 사이에 위치된 실리콘 웨이퍼(111) 영역들의 언더커트를 발생시킨다. 본 발명의 본 실시형태에서, 식각은 실리콘 웨이퍼의 방향들<110>을 따라 리세스된 피쳐들 사이에서 일어나며, 이에 따라 부분적으로나 전체적으로 언더커트 실리콘 구조를 포함하는 프린터블 반도체 소자(들)를 제조한다.
다른 실시형태에서, 리세스된 피쳐들의 측면들은 완전히 마스킹되며, 리세스된 피쳐들 사이의 영역들은 예를 들어, 마스킹된 영역들 아래의 물질을 식각함으로써 실리콘 웨이퍼의 방향들<110>을 따라 식각이 일어나도록 식각되며, 리세스된 피쳐들 사이에 위치된 실리콘 웨이퍼(111) 영역들의 언더커트를 발생시킨다. 이 프로세싱에 의해, 부분적으로 혹은 전체적으로 언더커트 실리콘 구조들을 포함하는 프린터블 반도체 소자(들)가 제조된다. 일부 실시형태들에서, 리세스된 피쳐들의 플로어 아래의 물질은 예를 들어, 이방성 식각 방법들에 의해 제거된다. 선택적으로, 리세스된 피쳐의 플로어들은 부분적으로 마스킹되며, 이에 따라 식각액을 위한 입구들을 남겨 놓게 되는데, 여기서, 입구들은 리세스된 피쳐들의 플로어들 위에 위치된다. 리세스된 피쳐들의 측면들이 완전하게 마스킹되는 제조 방법들은, 측면들의 부분 마스킹을 이용하는 일부 방법들에서보다 프린터블 소자들의 두께가 더욱 정밀하게 정의되고 선택되게 한다.
선택적으로, 본 발명의 방법은 프린터블 반도체 소자들의 제조 이전에, 리세스된 피쳐들의 기하구조, 물리적 치수들 및 형태를 정련하는 단계를 더 포함할 수 있다. 본 문맥에서, 정련은 리세스된 피쳐들의 측면들과 플로어들과 같은 리세스된 피쳐들의 면들의 물질 제거 프로세싱을 지칭한다. 정련은 더욱 매끄럽게 리세스된 피쳐 면들을 발생시키는 프로세싱 및/또는 더욱 균일한 물리적 치수들과 면 형태들을 갖는 리세스된 피쳐들을 발생시키는 프로세싱을 포함하며, 이에 따라 매끄러운 면들과 피쳐들을 가지며/또는 더욱 균일한 물리적 치수들과 형태들을 갖는 프린터블 반도체 소자들을 발생시킨다. 일 실시형태에서, 기하구조, 물리적 치수들 및/또는 형태는 이방성 식각 기법들, 예를 들어 더운(hot) KOH 용액을 사용한 식각에 의해 정련된다. 리세스된 피쳐들의 기하구조, 물리적 치수들 및 형태의 정련을 포함하는 프로세싱 단계들을 포함하는 본 발명의 방법들은, 마이크로전자기계 시스템(MEMS)과 나노전자기계 시스템(NEMS)을 제작하는 제조 방법들에서 유용하다.
물리적 치수들, 위치들 및 상대적인 공간 배향들이 선택된 복수의 리세스된 피쳐들을 갖는 웨이퍼(111)의 외부 면의 패터닝은, 디바이스 시스템들로의 결과적인 조립 및 집적을 용이하게 하기 위해 높은 정확도로 선택되는 위치들 및 공간 배향들로 제공되는 다수의(예를 들어, 대략 1×103 내지 1.0×1010) 프린터블 반도체 소자들의 어레이들을 동시에 제조하는 본 발명의 방법들의 본 양상에서 유용하다. 본 발명의 방법들은 실리콘 웨이퍼의 외부 면의 대부분(예를 들어, 대략 75% 내지 95%)에 대응하는 프린터블 반도체 소자들의 어레이들을 생성할 수 있다.
본 발명은 실리콘 웨이퍼(111)의 방향<110>을 따른 식각이 이웃하는 리세스된 피쳐들 사이에서 종료되도록 진행함으로써, 리세스된 피쳐들 사이의 실리콘 웨이퍼(111)의 영역들을 전체적으로 언더커트하여, 프린터블 반도체 소자(들)를 제조하는 방법들을 포함한다. 다른 방법으로, 본 발명은 실리콘 웨이퍼의 방향<110>을 따른 식각이 이웃하는 리세스된 피쳐들 사이에서 완료되지 않으며, 리세스된 피쳐들 사이의 실리콘 웨이퍼(111) 영역을 부분적으로 언더커트함으로써, 부분적으로 언더커트 프린터블 반도체 소자(들)를 생성하는 방법들을 포함한다. 이러한 식각 프로세싱 단계에 의해 프린터블 반도체 소자가 전체적으로 언더커트되는 일부 방법들에서, 웨이퍼의 외부 면상에서 리세스된 피쳐들의 공간 배향 및 물리적 치수들은, 제조되는 프린터블 반도체 소자(들)가 프린팅 가능 반도체 소자의 하나 이상의 단부들에서 실리콘 웨이퍼와 연결되도록, 선택적으로는 일체형으로 연결되도록 선택된다. 일부 실시형태들에서는, 프린터블 반도체 소자가 실리콘 웨이퍼와 직접적으로 연결되며, 다른 실시형태에서는, 프린터블 반도체 소자가 브리지 요소들과 같은 하나 이상의 정렬 유지 요소들을 통해 실리콘 웨이퍼와 연결된다.
본 발명의 식각 시스템과 관련하여 배향(111)을 갖는 실리콘 웨이퍼의 사용은, 프린터블 반도체 소자들을 적어도 부분적으로 혹은 완전하게 언더커트하는데에 유용한, 선택적으로 브리지 요소들과 같은 정렬 유지 요소들에 유용한 고유 식각 정지부를 제공한다. 예를 들어, 일부 실시형태들에서, 이방성 식각 시스템은 실리콘 웨이퍼의 방향들<110>을 따라 바람직한 식각을 제공하도록 선택된다. 이러한 실시형태들에서, 식각은 실리콘 웨이퍼의 방향들<111>보다 실리콘 웨이퍼의 방향들<110>을 따라 더욱 고속으로 진행하며, 바람직하게 일부 응용들에 있어서, 식각은 실리콘 웨이퍼의 방향들<111>보다 실리콘 웨이퍼의 방향들<110>을 따라 적어도 100배 이상의 고속으로 진행하며, 그리고 일부 실시형태들에서, 식각은 실리콘 웨이퍼의 방향들<111>보다 실리콘 웨이퍼의 방향들<110>을 따라 적어도 600배 이상의 고속으로 진행한다. 일부 프로세싱 조건들 하에서, 이방성 식각 시스템은 식각이 실리콘 웨이퍼의 방향들<111>을 따라 거의 진행하지 않도록 사용된다. 본 발명의 상세한 설명의 문맥에서, "식각이 방향들<111>을 따라 거의 진행되지 않는다"라는 표현은, 전형적인 프린터블 반도체 소자 제조 공정에 대하여 대략 수 퍼센트 이하의 식각 범위를 가리킨다. 이 언더커트 프로세싱 단계에 유용한 식각 시스템들은 매끄러운, 언더커트 바닥면(예를 들어, 0.5 나노미터 이하의 표면 거칠기를 갖는 언더커트 바닥면)을 갖는 프린터블 반도체 소자들을 생성한다. 본 발명의 방법들에서 유용한 이방성 식각 시스템들은, 상온에서 또는 298K보다 큰 온도에서 KOH, 알칼리금속 수산화물 용액, EDP(ethylene diamine pyrochatechol), TMAH(tetramethylammonium hydroxide), amine gallate(gallic acid, ethanolamine, pyrazine, surfactant aqueous solution) 및 히드라진과 같은 염기성 용액을 사용한 습식 화학 식각을 포함하지만, 이에 국한되지는 않는다.
리세스된 피쳐들의 측면들을 마스킹하기 위한 유용한 방법들은, 금속 또는 금속 화합물과 같은 마스크 물질의 앵글(angled) 전자빔 증착, 화학 증기 증착, 열 산화 및 마스크 물질들의 용액 증착을 포함한다. 예시적인 방법들은 리세스된 피쳐들의 측면의 부분적인 커버리지를 제공하는 2개의 금속(Ti/Au)의 앵글 전자빔 증착을 포함한다. 본 실시형태에서, 각도 증착 동안에 드리우진 "섀도우"의 적어도 일부는 프린터블 반도체 소자들의 두께를 정의한다. 본 방법들은 리세스된 피쳐들의 측면들을 완전하게 마스킹하는 프로세싱 단계들, 다른 방법으로는 리세스된 피쳐들의 측면의 일부만을 마스킹하는 프로세싱 단계들, 예를 들어 측면들의 선택된 부분들, 지역들, 영역들 또는 깊이들을 마스킹하는 프로세싱 단계들을 포함한다.
본 발명의 일 양상의 일 실시형태에서, 선택된 물리적 치수들, 배향들 및 위치들을 갖는 리세스된 피쳐들의 패턴이 외부 면에 제공된다. 본 실시형태에서, 외부 면상의 리세스된 피쳐들은 프린터블 반도체 소자들, 선택적으로는 브리지 요소들의 물리적 치수들, 형상들, 위치들 및 공간 배향들을 적어도 부분적으로 정의하도록 선택된 물리적 치수들(즉, 길이, 폭 및 깊이), 형상들, 위치들 및 상대적 공간 배향들을 갖는다. 인접 리세스된 피쳐들의 상대적 위치(예를 들어, 간격), 형상들 및 공간 배향들은 프린터블 반도체 소자(들)의 형상, 폭 또는 길이를 정의하도록 선택된다. 예를 들어, 인접 리세스된 피쳐들간의 간격은 프린터블 반도체 소자의 폭 또는 길이를 정의하고, 리세스된 피쳐들의 깊이는 적어도 부분적으로 프린터블 반도체 소자의 두께를 결정하도록 선택될 수 있다. 일부 실시형태들에서, 하나 이상의 실질적으로 균일한(즉, 5% 이내의) 물리적 치수들을 갖는 리세스된 피쳐들이 균일한 두께, 폭 또는 길이들과 같은 하나 이상의 균일한 물리적 치수들을 갖는 프린터블 반도체 소자들을 생성하는데 바람직하다. 리세스된 피쳐들은 근접장 위상 시프트 포토리소그래피, 소프트 리소그래피 프로세싱, 리프트-오프 방법들, 건식 화학 식각, 플라즈마 식각, 습식 화학 식각, 마이크로매칭, 전자빔 라이팅(electron beam writing), 및 반응성 이온 식각과 같은 포토리소그래피 프로세싱을 포함하는 기술분야에 공지된 임의의 수단에 의해 제조될 수 있지만, 이에 국한되지는 않는다. 물리적 치수들과 상대적 공간 배향들이 선택된 리세스된 피쳐들의 패턴들을 제공할 수 있는 하나의 유용한 실시형태에서, 실리콘 웨이퍼의 외부 면상에 하나 이상의 리세스된 피쳐들을 생성하는 단계는 (i) 마스크를 적용함으로써 외부 면의 하나 이상의 영역들을 마스킹하여 외부 면의 마스킹된 영역들과 마스킹되지 않은 영역들을 생성하는 단계; 및 (ii) 웨이퍼의 외부 면의 마스킹되지 않은 영역들의 적어도 일부를 예를 들어, 이방성 건식 식각 또는 등방성 건식 식각 기법들로 식각하는 단계를 포함한다.
본 발명의 일 양상의 일 실시형태에서, 리세스된 피쳐들은 웨이퍼의 외부 면에서 선택된 물리적 치수들, 위치들 및 상대적 공간 배향들을 갖는 복수의 채널들을 포함한다. 예컨대, 제 1 채널과 제 2 채널을 포함하는 리세스된 피쳐들은 서로로부터 물리적으로 분리되도록 실리콘 웨이퍼상에 패터닝될 수 있다. 본 실시형태에서 리세스된 피쳐들 간의 식각 단계는 실리콘 웨이퍼의 <110> 방향을 따라 제 1 채널에서 제 2 채널로 진행하며, 이에 따라 인접 채널들간에 위치된 실리콘 웨이퍼의 영역 중 적어도 일부를 언더커트하여 (111) 실리콘 웨이퍼로부터 제 1 채널과 제 2 채널 사이에 프린터블 반도체 소자(들) 및 선택적 브리지 요소들을 제조하게 된다. 이러한 프로세싱에 의해, 제 1 채널과 제 2 채널 사이에 위치된 부분적으로 혹은 전체적으로 언더커트 실리콘 구조를 포함하는 프린터블 반도체 소자(들)가 생성된다. 프린터블 반도체 소자들의 어레이를 제조하기 위한 유용한 실시형태들에서, 위치들과 치수들이 잘 정의된 다수의 채널들을 포함하는 패턴이 실리콘 웨이퍼의 외부 면상에 생성되며, 이에 따라 단일 프로세싱 프로토콜에서 다수의 프린터블 반도체 소자들을 동시적으로 제조할 수 있게 된다.
일 실시형태에서, 웨이퍼의 외부 면상의 제 1 채널과 제 2 채널은 실질적으로 평행 구성으로 가로방향으로 배향된다. 본 실시형태에서, 리세스된 피쳐들간의 식각 단계는 제 1 채널과 제 2 채널 사이에 부분적으로 혹은 전체적으로 언더커트 프린터블 반도체 리본(ribbon)을 생성시킨다. 일부 실시형태들에서, 제 1 채널과 제 2 채널의 위치 및 물리적 치수들은 프린터블 반도체 리본이 탄성중합체 스탬프(elastomeric stamp)를 포함하는(다만, 이에 국한되지는 않음) 이송 장치와의 접촉을 포함하는 프로세싱 단계들과 같은 추가적인 프로세싱이 있을 때까지 실리콘 웨이퍼에 일체형으로 연결되어 있도록 선택되는 것이 바람직하다. 일 실시형태에서, 예를 들어, 제 1 채널은 제 1 단부에서 종료하며, 제 2 채널은 제 2 단부에서 종료되고, 프린터블 반도체 리본은 실리콘의 제 1 채널의 제 1 단부와 제 2 채널의 제 2 단부 사이의 영역에 직접적으로 연결되거나 또는 브리지 요소와 같은 정렬 유지 요소를 통해 연결되어 있다. 추가적으로, 제 1 채널과 제 2 채널은 제 3 단부와 제 4 단부에서 각각 종료될 수 있으며, 선택적으로, 프린터블 반도체 리본은 또한 실리콘 웨이퍼의 제 3 단부와 제 4 단부 사이의 영역에 직접적으로 혹은 브리지 요소와 같은 정렬 유지 요소를 통해 연결될 수 있다.
본 발명의 본 양상의 방법들은 프린터블 반도체 소자 상에서 전기적 접촉들과 같은 전기적으로 도전성 구조들, 절연 구조들 및/또는 부가적인 반도체 구조들을 생성시키는 물질 증착 및/또는 패터닝; 어닐링 단계들; 웨이퍼 세정; 예를 들어, 외부 면의 거칠기를 감소시키기 위한 표면 연마와 같은 표면 프로세싱; 물질 도핑 프로세싱; 탄성중합체 스탬프와 같은 이송 장치 또는 용액 프린팅 기법들을 이용한 프린터블 반도체 소자들의 이송, 패터닝, 조립 및/또는 집적; 웨이퍼 표면 리피니싱(refinishing); 예를 들어, 친수기 혹은 소수기를 형성함으로써 프린터블 반도체 소자들의 표면을 기능화(funtionalize)하는 단계; 예를 들어, 식각에 의한 물질 제거; 프린터블 반도체 소자상에서 열 산화물층의 성장 및/또는 제거 및 이러한 선택적인 프로세싱 단계들의 임의의 조합을 포함하는(다만, 이에 국한되지는 않음) 다수의 선택적인 프로세싱 단계들을 더 포함할 수 있다.
본 발명의 프린터블 반도체 소자들을 제조하는 방법은 프린터블 반도체 소자(들)를 실리콘 웨이퍼로부터 릴리싱(releasing)하는 단계를 더 포함할 수 있다. 본 상세한 설명의 문맥에서, "릴리스(release)"는 프린터블 반도체 소자가 실리콘 웨이퍼로부터 분리되는 프로세싱을 가리킨다. 본 발명에서 릴리스 프로세싱은 하나 이상의 프린터블 반도체 소자(들)의 단부들과 마더 기판(mother substrate)을 연결시키는 브리지 요소들과 같은 하나 이상의 정렬 유지 요소들을 부수는 것을 포함할 수 있다. 실리콘 웨이퍼로부터 프린터블 반도체 소자(들)의 릴리스는, 건식 이송 접촉 프린팅과 같은 접촉 프린팅 이송 프로세싱에 유용한 탄성중합체 스탬프와 같은 이송 장치와 프린터블 반도체 소자와의 접촉에 의해 수행될 수 있다. 일부 실시형태들에서, 반도체 소자의 외부 면은 반도체 소자가 접촉 면에 결속되도록, 컨포멀(conformable) 탄성중합체 스탬프와 같은 이송 장치의 접촉 면과 접촉되며, 선택적으로는 컨포멀하게 접촉된다. 선택적으로, 본 발명의 본 양상의 방법들은 프린터블 반도체 소자(들)의 이송 장치로의 레지스터드(registered) 이송 단계를 더 포함한다. 선택적으로, 본 발명의 본 양상의 방법들은 프린터블 반도체 소자들의 탄성중합체 스탬프로의 레지스터드 이송을 용이하게 하는 동역학적으로 제어된 분리 속도의 이용을 더 포함한다.
프린터블 반도체 소자들을 제조하는 본 방법의 이점은, 벌크(111) 실리콘 웨이퍼와 같은 소정의(111) 실리콘 웨이퍼 시작 물질을 한번 이상 사용하여 수행될 수 있다는 것이다. 본 방법들의 반복 프로세싱 성능은, 하나의 시작 웨이퍼를 사용하여 본 방법들의 다수의 반복을 수행할 수 있으며, 이에 따라 일 평방 피트의 벌크 실리콘 웨이퍼 시작 물질로부터 수십 평방 피트 혹은 심지어는 수백 평방 피트의 프린터블 반도체 소자들을 제조할 수 있다는 점에서 유익하다. 일 실시형태에서, 상기 방법들은 프린터블 반도체 소자(들)의 릴리스 및 이송 이후에 실리콘 웨이퍼의 외부 면을 리피니싱하는 단계를 더 포함한다. 본 상세한 설명의 문맥에서, "실리콘 웨이퍼의 리피니싱"이라는 표현은 예를 들어, 하나 이상의 프린터블 반도체 소자들의 릴리스 및/또는 이송 이후에, 평평하고, 선택적으로 스무드(smooth)한 실리콘 웨이퍼의 외부 표면을 생성하는 프로세싱 단계들을 가리킨다. 리피니싱은 연마, 식각, 그라인딩, 마이크로매칭, 화학 기계적 연마, 이방성 습식 식각을 포함하는(다만, 이에 국한되지는 않음) 기술분야에 공지된 임의의 기법에 의해 수행될 수 있다. 유용한 실시형태에서, (i) 실리콘 웨이퍼의 외부 면상에서 복수의 리세스된 피쳐들을 생성하며, (ii) 리세스된 피쳐들의 측면들의 적어도 일부를 마스킹하며, 선택적으로는 측면의 전부를 마스킹하고; (iii) 측면들 사이에서 식각하며, 이에 따라 추가적인 프린터블 반도체 소자들을 생성하는 프로세싱 단계들은 외부 표면의 리피니싱 이후에 반복된다. 프로세싱 단계들의 릴리스 및 리피니싱을 포함하는 본 발명의 방법들은 하나의 실리콘 웨이퍼 시작 물질을 사용하여 많은 회수로 반복적으로 수행될 수 있다.
또 하나의 양상에서, 본 발명은 수신 기판상으로의 고정밀도의 레지스터드 이송(registered transfer), 레지스터드 조립 및/또는 레지스터드 집적을 가능하게 하는 프린터블 반도체 구성 및 구조들을 제공한다. 본 상세한 설명의 문맥에서, "레지스터드 이송", "레지스터드 조립" 및 "레지스터드 집적"이라는 표현들은 바람직하게 대략 5 미크론으로, 더욱 바람직하게는 일부 응용들에 대해 대략 0.1 미크론 내에서, 이송되는 소자들의 상대적 공간 배향을 유지시키는 일치된 프로세싱을 가리킨다. 또한, 본 발명의 레지스터드 프로세싱은 5 미크론으로, 바람직하게 일부 실시형태에서 500 나노미터로 프린팅 가능 반도체 소자들을 기선택된 수신 기판의 특정 영역들로 이송, 조립 및/또는 집적할 수 있는 본 발명의 방법들의 성능을 가리킨다. 본 발명의 본 양상의 프린터블 반도체 구성들 및 구조들은 이송 프린팅 조립 및 집적 기법들의 정밀도, 정확도 및 재생가능성을 향상시키며, 이에 따라 고성능의 전자 및 전기-광 디바이스들을 제조하기 위한 견고하고 상업적으로 실시가능한 제조 플랫폼을 제공한다. 본 발명의 레지스터드 프로세싱은 건식 이송 접촉 프린팅과 같은 접촉 프린팅 이송 프로세싱에 유용한 탄성중합체 스탬프 및 비-탄성중합체 스탬프와 같은 스탬프 이송 장치들을 포함하는(다만, 이에 국한되지는 않음) 다양한 이송 장치들을 사용하여 수행될 수 있다.
본 양상의 일 실시형태에서, 본 발명은 프린터블 반도체 소자를 포함하는 프린터블 반도체 구조와, 그리고 상기 프린터블 반도체 구조 및 마더 웨이퍼에 연결된, 선택적으로 일체형으로 연결된 하나 이상의 브리지 요소들을 제공한다. 프린터블 반도체 소자와 브리지 요소(들)의 물리적 치수들, 구성, 형상 및 기하구조들은 탄성중합체 스탬프와 같은 이송 장치와의 프린터블 반도체의 접촉이 브리지 요소(들)를 파손되게 할 수 있으며, 이에 따라 제어되는 방식으로 프린터블 반도체 구조를 마더 웨이퍼로부터 릴리스하게 된다.
일 실시형태에서, 브리지 요소(들), 프린터블 반도체 소자 및 마더 웨이퍼는 단위 구조(unitary structure)를 포함하도록 일체형으로 연결된다. 본 상세한 설명의 문맥에서, "단위 구조"는 마더 웨이퍼, 브리지 요소(들) 및 프린터블 반도체 소자가 모놀리식 구조를 포함하는 구성을 가리킨다. 일 실시형태에서, 예를 들어, 단위 구조는 단일의, 연속적인 반도체 구조를 포함하는데, 여기서, 하나 이상의 브리지 요소들은 마더 웨이퍼 및 프린터블 반도체 소자에 일체형으로 연결된다. 그러나, 본 발명은 또한 브리지 요소(들), 프린터블 반도체 소자 및 마더 웨이퍼가 단위 구조를 포함하기보다는 공유결합, 접착제, 및/또는 분자간 힘(예를 들어, 반데르 발스 힘, 수소결합, 쌍극자-쌍극자 상호작용, 유산력(London dispersion forces))과 같은 결합 메커니즘들을 통해 상호 연결되는 프린터블 반도체 구조들을 포함한다.
본 발명의 본 양상의 프린터블 반도체 구조들은 프린터블 반도체 소자 및 마더 웨이퍼에 연결된, 선택적으로는 일체형으로 연결된 단일의 또는 복수의 브리지 요소들을 포함할 수 있다. 본 발명의 브리지 요소들은 프린터블 반도체 소자의 면들과 마더 웨이퍼를 연결시키는 구조들을 포함한다. 일 실시형태에서, 하나 이상의 브리지 요소들은 프린터블 반도체 소자의 단부들 및/또는 바닥부와 마더 웨이퍼를 연결시킨다. 실시형태에서, 브리지 요소들은 프린터블 반도체 리본의 길이를 종료시키는 하나 이상의 단부들과 마더 웨이퍼를 연결시킨다. 일부 실시형태들에서, 프린터블 반도체 소자와 브리지 요소(들)는 마더 웨이퍼로부터 적어도 부분적으로 언더커트된다. 고정밀도 레지스터드 이송을 가능하게 하는 실시형태에서, 프린터블 반도체 소자와 브리지 요소는 마더 웨이퍼로부터 전체적으로 언더커트된다. 그러나, 본 발명은 또한 언더커트 구조가 아닌, 프린터블 반도체 소자와 마더 웨이퍼를 연결시키는 브리지 요소들을 포함한다. 이러한 비-언더커트 구성의 일 예가 프린터블 반도체 소자의 바닥부와 마더 웨이퍼를 연결시키는 그리고/또는 고정시키는 브리지 요소이다.
본 발명은 프린터블 반도체 소자의 적어도 2개의 서로 다른 단부들 또는 면들과 마더 웨이퍼를 연결시키는 브리지 요소들이 있는 실시형태들을 포함한다. 복수의 브리지 요소들을 갖는 프린터블 반도체 구조들은, 개선된, 고정밀도의 레지스터드 이송을 요구하는 응용들에서 유용한데, 이것은 이들이 이송 장치 및/또는 수신 기판의 접촉 면과의 접촉 및 이송 동안에, 반도체 소자들의 정렬, 공간 배향 및 위치에서의 더 큰 안정성을 제공하기 때문이다.
본 발명의 본 양상의 브리지 요소들은 프린터블 반도체 소자와 반도체 웨이퍼와 같은 마더 기판을 연결시키는 그리고/또는 고정시키는 정렬 유지 요소들이다. 브리지 요소들은, 이송, 조립 및/또는 집적 프로세싱 단계들 동안에 프린터블 반도체 소자들의 선택된 배향들 및/또는 위치들을 유지하는데 유용하다. 또한, 브리지 요소들은 이송, 조립 및/또는 집적 프로세싱 단계들 동안에 반도체 소자들의 패턴 또는 어레이의 상대적 위치들 및 배향들을 유지하는데 유용하다. 본 발명의 방법들에서, 브리지 요소들은 컨포멀 탄성중합체 스탬프와 같은 이송 장치의 접촉 면을 수반하는 접촉, 결합, 이송 및 집적 프로세싱 동안에 프린터블 반도체 소자들의 위치들과 공간 배향들을 보존하며, 이에 따라 마더 웨이퍼로부터 이송 장치로의 레지스터드 이송을 가능하게 한다.
본 발명의 본 양상에서의 브리지 요소들은, 이송 장치의 접촉 및/또는 이동하에서 프린터블 반도체 소자들의 위치들과 배향들을 크게 변경시키지 않고서 프린터블 반도체 소자들로부터 접속해제될 수 있다. 접속해제는 이송 장치의 접촉 및/또는 이동 동안에, 예를 들어, 건식 이송 접촉 프린팅 동안에 브리지 요소들의 파손 및/또는 연결해제에 의해 달성될 수 있다. 파손에 의한 접속해제는 탄성중합체 스탬프들과 같은 컨포멀 이송 장치들의 사용 및/또는 이송 장치의 접촉 면으로의 이송을 용이하게 하는 동역학적으로 제어되는 분리 속도의 사용에 의해 개선될 수 있다.
본 발명의 이러한 양상의 일 실시형태에서, 브리지 요소들의 공간 정렬, 기하구조, 구성들 및 물리적 치수들은 고정밀도의 레지스터드 이송을 제공하도록 선택된다. 본 상세한 설명의 문맥에서, "고정밀도의 레지스터드 이송"이라는 표현은 대략 10%보다 작은 상대적 공간 배향들과 상대적 위치들에서의 변화들을 갖는 프린터블 반도체 소자들의 이송을 가리킨다. 또한, 고정밀도의 레지스터드 이송은 마더 기판으로부터 이송 장치 및/또는 수신 기판으로의 양호한 위치 정확도를 갖는 프린터블 반도체 소자의 이송을 가리킨다. 또한, 고정밀도의 레지스터드 이송은 양호한 패턴 신뢰도를 갖는 프린터블 반도체 소자들의 패턴의 이송 장치 및/또는 수신 기판으로의 이송을 가리킨다.
본 발명의 브리지 요소들은 부분적으로 혹은 전체적으로 언더커트 구조들을 포함할 수 있다. 본 발명에서 유용한 브리지 요소들은 파손을 통한 릴리스를 용이하게 하는 좁은 목(neck)으로 끝이 가늘어지는 폭과 같은 조직적으로 가변의 폭 또는 균일한 폭을 가질 수 있다. 일부 실시형태들에서, 브리지 요소들은 대략 100 나노미터 내지 대략 1000 미크론 범위로부터 선택되는 평균 폭, 대략 1 나노미터 내지 대략 1000 미크론 범위로부터 선택되는 평균 두께, 및 대략 100 나노미터 내지 대략 1000 미크론 범위로부터 선택되는 평균 길이를 갖는다. 일부 실시형태들에서, 브리지 요소의 물리적 치수들과 형상은 자신이 마더 웨이퍼와 연결시키는 프린터블 반도체 소자의 물리적 치수들에 대하여 정의된다. 레지스터드 이송은 예를 들어, 프린터블 반도체 소자의 평균 폭보다 적어도 2배 작은, 바람직하게는 일부 응용들에 대해 10배 작은 평균 폭 및/또는 프린터블 반도체 소자의 평균 두께보다 1.5배 작은 평균 두께를 갖는 브리지 요소의 사용에 의해 달성될 수 있다. 또한, 브리지 요소들에는 마더 웨이퍼로부터 이송 장치 및/또는 수신 기판으로의 프린터블 반도체 소자의 파손 및 레지스터드 이송을 용이하게 하는 날카로운 피쳐들이 제공될 수 있다.
본 양상의 일 실시형태에서, 프린터블 반도체 소자는 기본 가로방향 축을 따라 연장하며 제 1 단부와 제 2 단부에서 종료하는 프린터블 반도체 리본을 포함한다. 제 1 브리지 요소는 프린터블 반도체 소자의 제 1 단부와 마더 웨이퍼를 연결하고, 제 2 브리지 요소는 반도체 리본의 제 2 단부와 마더 웨이퍼를 연결한다. 선택적으로, 프린터블 반도체 리본, 제 1 브리지 요소 및 제 2 브리지 요소는 전체적으로 언더커트 구조들이다. 실시형태에서, 제 1 브리지 요소, 제 2 브리지 요소, 프린터블 반도체 소자 및 마더 웨이퍼는 단위 반도체 구조를 포함한다. 실시형태에서, 제 1 브리지 요소와 제 2 브리지 요소는 프린터블 반도체 리본의 평균 폭보다 대략 1 내지 대략 20배 작은 평균 폭을 갖는다. 실시형태에서, 제 1 브리지 요소와 제 2 브리지 요소 각각은 프린터블 반도체 리본의 제 1 단부와 제 2 단부 각각의 1% 미만 내지 대략 100%의 단면 면적과 연결된다. 본 발명은 제 1 브리지 요소와 제 2 브리지 요소들이 서로 인접하거나 떨어져 있는 공간 구성을 갖는 실시형태들을 포함한다.
본 발명에서, 브리지 요소 및/또는 프린터블 반도체 소자들의 외부 면들은 탄성중합체 스탬프와 같은 이송 장치로의 레지스터드 이송을 개선시키도록 기능화될 수 있다. 레지스터드 이송에 유용한 기능화 방식들은 이송 장치의 접촉 면과의 결합을 개선시키기 위한 프린터블 반도체 소자 표면에 친수기 및/또는 소수기를 추가하는 것을 포함한다. 대안적인 화학 방법은 금을 포함하는(다만, 이에 국한되지는 않음) 금속들로 하나 이상의 접촉 표면(프린터블 소자들상의 표면들 및/또는 수신 면상의 표면들)을 코팅하는 것이다. 이러한 금속들은 수신 면과 프린터블 소자들을 화학적으로 브리지할 수 있는 자기 정렬 모노층으로 처리될 수 있다. 또한, 2개의 공칭의 순수 금(gold) 표면들이 (예를 들어, 냉간 용접을 통해) 접촉 상에서 금속 용접된 결합을 형성할 수 있다.
본 발명의 프린터블 반도체 소자들은 넓은 범위의 물질들로부터 제조될 수 있다. 프린터블 반도체 소자들을 제조에 유용한 전구체 물질들은, 단결정 실리콘 웨이퍼들, 다결정 실리콘 웨이퍼들, 게르마늄 웨이퍼들과 같은 벌크 반도체 웨이퍼들; 초박막 실리콘 웨이퍼들과 같은 초박막 반도체 웨이퍼들; P-타입 또는 N-타입 도핑된 웨이퍼들 및 선택된 공간 분포들의 도펀트를 갖는 웨이퍼들(실리콘 온 인슐레이터(예를 들어, Si-SiO2, SiGe)와 같은 반도체 온 인슐레이터 웨이퍼들)과 같은 도핑된 반도체 웨이퍼들; 및 실리콘 온 기판 웨이퍼들과 실리콘 온 인슐레이터와 같은 반도체 온 기판 웨이퍼들을 포함하는 반도체 웨이퍼 소스들을 포함한다. 더욱이, 본 발명의 프린터블 반도체 소자들은 종래 방법들을 사용한 반도체 디바이스 프로세싱으로부터 남겨진 부스러기 혹은 미사용된 고품질의 또는 재처리된 반도체 물질들로부터 제조될 수 있다. 또한, 본 발명의 프린터블 반도체 소자들은 희생층(sacrificial layer) 또는 기판(예를 들어, SiN 또는 SiO2)상에 증착되어 후속적으로 어닐링되는 다결정 및 단결정 반도체 물질들, 비정질 박막들(예를 들어, 다결정 실리콘, 비정질 실리콘, 다결정 GaAs 및 비정질 GaAs) 및 흑연, MoSe2 및 기타 전이 금속 칼코겐 화합물, 그리고 이트륨 바륨 구리 산화물을 포함하는(다만, 이에 국한되지는 않음) 기타 벌크 결정들과 같은 다양한 비-웨이퍼 소스들로부터 제조될 수 있다.
본 발명의 예시적 이송 장치는 탄성중합체 이송 스탬프와 같은 건식 이송 스탬프, 합성 이송 스탬프, 컨포멀 탄성중합체 스탬프와 같은 컨포멀 이송 장치, 및 다중층 탄성중합체 스탬프와 같은 다중층 이송 장치들을 포함한다. 탄성중합체 스탬프와 같은 이송 장치들은 건식 이송 접촉 프린팅과 같은 접촉 프린팅 프로세싱에 유용하다. 본 발명의 이송 장치들은 선택적으로 컨포멀하다. 본 발명에서 유용한 이송 장치들은 전체 내용이 참조문헌으로서 문헌에 포함되는, 2005년 4월 27일 미국 특허 및 상표청에 출원된, "Composite Patterning Devices for Soft Lithography"라는 명칭의 미국특허출원 제 11/115,954호에서 설명되는 바와 같은 복수의 중합체 층들을 포함하는 이송 장치들을 포함한다. 본 발명의 방법들에서 사용가능한 예시적인 패터닝 장치는 poly(dimethylsiloxane) (PDMS) 층과 같은 낮은 영률(Young's Modulus)을 갖는, 바람직하게는 일부 응용들에 대해 대략 1 미크론 내지 대략 100 미크론의 범위로부터 선택되는 두께를 갖는 중합체 층을 포함한다. 낮은 영률의 중합체 층의 사용은, 하나 이상의 프린터블 반도체 소자들, 특히, 곡선의, 거친, 평평한, 스무드한 그리고/또는 외형을 갖춘 노출된 면들을 갖는 프린터블 반도체 소자들과의 양호한 컨포멀 접촉을 확립할 수 있으며, 그리고 곡선의, 거친, 평평한, 스무드한 그리고/또는 외형을 갖춘 기판 면들과 같은 다양한 범위의 표면 형태들을 갖는 기판 면들과의 양호한 컨포멀 접촉을 확립할 수 있는 이송 장치를 제공한다는 점에서 유익하다.
또한, 본 발명은 고정밀도 레지스터 이송을 포함하는, 프린터블 반도체 소자들의 탄성중합체 스탬프와 같은 이송 장치로의 이송 방법 및 고정밀도의 레지스터드 조립 및/또는 집적을 포함하는, 수신 기판상에서의 프린터블 반도체 소자들의 조립 및/또는 집적 방법을 포함한다. 본 발명의 프린팅 방법들과 구성들의 이점은, 프린터블 반도체 소자들의 패턴들이 패턴을 정의하는 반도체 소자들의 선택된 공간 배향들을 보존하는 방식으로 기판 면들 상에 이송되어 조립될 수 있다는 것이다. 본 발명의 이러한 양상은, 복수의 프린터블 반도체 소자들이 선택된 디바이스 구성 또는 디바이스 구성들의 어레이에 직접적으로 대응하는 잘 정의된 위치들과 상대적 공간 배향들로 제조되는 응용들에 대해 특히 유익하다. 본 발명의 이송 프린팅 방법들은 트랜지스터들, 광 도파관들, 마이크로전자기계 시스템들, 나노전자기계 시스템들, 레이저 다이오드들, 또는 완전하게 형성된 회로들을 포함하는(다만, 이에 국한되지는 않음) 프린터블 기능성 디바이스들 및/또는 프린터블 반도체 소자들의 이송, 위치지정 및 조립을 수행할 수 있다.
본 프로세싱 방법들 및 구성은 반도체 물질들 이외에 벌크 반도체 물질들에 적용가능하다. 예컨대, 본 방법들, 구성들 및 구조는 흑연 및 흑연판(graphene)과 같은 탄소질 물질들 그리고 운모와 같은 기타 층으로 이루어진 물질들에서 사용될 수 있다.
일 실시형태에서, 본 발명은 프린터블 반도체 소자를 이송 장치로 이송하는 방법을 제공하는데, 상기 방법은 (i) 프린터블 반도체 소자를 포함하는 프린터블 반도체 구조 및 프린터블 반도체 구조에 연결되어 있고, 마더 웨이퍼에 연결되어 있는 적어도 하나의 브리지 요소를 제공하는 단계, 여기서, 프린터블 반도체 소자 및 브리지 요소(들)는 마더 웨이퍼로부터 적어도 부분적으로 언더커트되며; (ii) 프린터블 반도체 소자와 접촉 면을 갖는 이송 장치를 접촉하는 단계, 여기서, 접촉 면과 프린터블 반도체 소자와의 접촉은 프린터블 반도체 소자와 접촉 면을 결속하며; 그리고 (iii) 브리지 요소(들)를 파손시키는 방식으로 이송 장치를 이동시켜, 프린터블 반도체 구조를 마더 웨이퍼로부터 이송 장치로 이송하는 단계를 포함한다.
일 실시형태에서, 본 발명은 기판의 수신 면상에서 프린터블 반도체 소자를 조립하는 방법을 제공하는데, 상기 방법은 (i) 프린터블 반도체 소자, 및 상기 프린터블 반도체 구조에 연결되어 있고, 마더 웨이퍼에 연결되어 있는 적어도 하나의 브리지 요소를 제공하는 단계, 여기서, 상기 프린터블 반도체 소자와 상기 브리지 요소(들)는 상기 마더 웨이퍼로부터 적어도 부분적으로 언더커트되며; (ii) 상기 프린터블 반도체 소자와 접촉 면을 갖는 이송 장치를 접촉시키는 단계, 여기서, 상기 접촉 면과 상기 프린터블 반도체 소자간의 접촉은 상기 프린터블 반도체 소자와 상기 접촉 면을 결속하며; (iii) 상기 브리지 요소(들)를 파손시키는 방식으로 상기 이송 장치를 이송시켜, 상기 프린터블 반도체 구조를 상기 마더 웨이퍼로부터 상기 이송 장치로 이송하며, 이에 따라 상기 프린터블 반도체 소자가 그 위에 놓여진 상기 접촉 면을 형성하는 단계; (iv) 상기 접촉 면 위에 놓여진 상기 프린터블 반도체 소자와 상기 기판의 수신 면을 접촉시키는 단계; 그리고 (v) 상기 프린터블 반도체 소자와 상기 컨포멀 이송 장치의 상기 접촉 면을 분리시키며, 여기서, 상기 프린터블 반도체 소자는 상기 수신 면상으로 이동하며, 이에 따라 상기 기판의 수신 면상에서 상기 프린터블 반도체 소자를 조립하는 단계를 포함한다.
*일 실시형태에서, 본 발명은 (1) (111) 배향을 가지며 외부 면을 갖는 실리콘 웨이퍼를 제공하는 단계; (2) 상기 실리콘 웨이퍼의 외부 면상에서 복수의 리세스된 피쳐들을 생성하는 단계, 여기서, 상기 리세스된 피쳐들 각각은 노출된 실리콘 웨이퍼의 바닥면과 측면들을 포함하며; (3) 상기 리세스된 피쳐들의 측면들의 적어도 일부를 마스킹하는 단계; (4) 상기 리세스된 피쳐들 간에서 식각하며, 여기서, 식각은 상기 실리콘 웨이퍼의 <110> 방향들을 따라 발생하며, 이에 따라 상기 프린터블 반도체 소자를 제조하는 단계를 포함하는 프린터블 반도체 소자를 제조하는 방법을 제공한다.
도 1a는 (111) 배향을 갖는 벌크 실리콘 웨이퍼로부터 단결정 실리콘의 리본들을 포함하는 프린터블 반도체 소자들을 제조하는 본 발명의 예시적인 방법들을 도시하는 개략적인 단면도를 제공한다. 도 1b는 벌크 실리콘 웨이퍼들로부터 프린터블 반도체 소자들을 생성하는 상기 방법들에서의 프로세싱 단계들을 제시하는 흐름도를 제공한다.
도 1c는 리세스된 피쳐들의 측면들이 부분적으로 마스킹된(완전하게 마스킹되지 않음) 제조 방법들을 도시하는 개략적인 프로세싱 다이어그램에 대한 단면도를 제공한다. 도 1d는 리세스된 피쳐들의 측면들이 완전하게 마스킹된 제조 방법들을 도시하는 개략적인 프로세싱 다이어그램에 대한 단면도를 제공한다.
도 1e는 측면 정련(refining) 없이 트렌치 구성이 생성된 Si (111)에서 리세스된 피쳐들의 이미지를 제공한다. 도 1e에 도시된 리세스된 피쳐들은 위상 천이 포토리소그래피, 메탈 리프트-오프 및 반응성 이온 식각, 그리고 금속 식각 마스크의 후속적인 제거에 의해 정의되었다. 도 1f는 측면 정련으로 트렌치 구성이 생성된 Si (111)에서 리세스된 피쳐들의 이미지를 제공한다.
도 2a 및 2b는 프린터블 반도체 소자와 2개의 브리지 요소들을 포함하는 본 발명의 프린터블 반도체 구조들의 개략적인 상부 평면도를 제공한다. 도 2a에서 도시된 구조에서, 브리지 요소들은 서로로부터 떨어져 위치하며, 도 2b에서 도시된 구조에서, 브리지 요소들은 서로 인접하여 위치한다.
도 2c 및 2d는 프린터블 반도체 소자와 마더 웨이퍼를 연결시키는 브리지 요소들의 이미지를 제공한다.
도 3a는 단결정 GaAs 웨이퍼로부터 준비된, 옴 스트라이프들과 함께 집적된 이송 프린트 GaAs 와이어들을 사용하여 플라스틱 상에서 트랜지스터들, 다이오드들 및 논리 회로들을 제조하는 공정을 개략적으로 도시한다. 도 3b는 단부들이 마더 웨이퍼에 연결된 (옴 스트라이프들을 갖는) GaAs 와이어들의 어레이에 대한 SEM 이미지를 도시한다. 화살표로 표시되는 부분적인 와이어는 와이어 어레이의 하부에 놓여져 있는데, 이는 GaAs 와이어들이 벌크 웨이퍼로부터 분리되어 있음을 표시한다. 삽입물은 독립적인(free-standing) 개별 와이어를 제시하는데, 이는 자신의 삼각 단면도를 분명하게 보여준다. 도 3c는 PET 기판상의 도 2b의 이송 프린트에서 보여지는 GaAs 와이어 어레이로 형성된, 50 ㎛의 채널 길이와 5 ㎛ 게이트 길이를 갖는 개별 MESFET의 SEM 이미지를 도시한다. 도 3d는 PET 쉬트 상에서의 Ti/n-GaAs 쇼트키 다이오드의 광 마이크로그래프이다. 삽입물들은, 일 전극 패드가 와이어들의 일 단부상에서 옴 스트라이프들을 연결시키며, 타 전극(150 nm Ti/150 nm Au) 패드가 쇼트키 접촉들을 형성하기 위해 직접적으로 GaAs 와이어들에 연결됨을 보여준다. 도 3e는 평평한 면상에 마운팅된 다양한 논리 게이트들 및 개별 MESFET들을 갖는 PET 기판들의 광 이미지들을 도시하며, 도 3f는 백색 마커의 곡선 샤프트 상에 마운팅된 다양한 논리 게이트들 및 개별 MESFET들을 갖는 PET 기판들의 광 이미지들을 도시한다.
도 4는 PU/PET 기판들 상에서의 서로 다른 채널 길이들(도 4a와 도 4b에서 50 ㎛와 도 4c에서 25 ㎛)과 5 ㎛의 게이트 길이를 갖는 GaAs-와이어 MESFET들의 특성을 도시한다. 도 4a는 다른 게이트 전압(VGS)에서 도 3c에 보여진 트랜지스터의 전류-전압(즉, IDS 대 VDS) 커브들을 도시한다. 상부에서 바닥부 방향으로, VGS는 0.5V 스텝으로 0.5V에서 -3.0V로 감소한다. 도 4b는 VDS=4V의 포화 영역에서 동일한 트랜지스터의 전달 커브를 도시한다. 삽입물은 전달 커브의 도함수를 도시하며, 트랜스컨덕턴스의 게이트 전압에 대한 의존성을 나타낸다. 도 4c는 25 ㎛의 채널 길이를 갖는 트랜지스터에 대한 상이한 VGS에서의 소스-드레인 전류를 나타낸다. 상부에서 하부 방향으로 진행하는 때에, VGS는 0.5V 스텝으로 0.5V에서 -5.0V로 감소한다. 도 4d는 이와 같이 제조된 Au/Ti-GaAs 쇼트키 다이오드들의 I-V 특성을 도시하는데, 양호한 정류 성능들을 보여준다.
도 5a, 5b 및 5c 각각은 인버터의 회로도, 인버터의 광 이미지, 그리고 인버터 출력-입력 특성이다. 모든 MESFET들은 5 ㎛의 게이트 길이를 갖는다. Vdd는 접지(GND)에 대해 5V로 바이어스된다.
도 6a, 6b 및 6c 각각은 NOR 게이트의 회로도, NOR 게이트의 광 이미지, 그리고 NOR 게이트의 출력-입력 특성이다. 도 6d, 6e 및 6f는 NAND 게이트의 회로도, NAND 게이트의 광 이미지, 그리고 NAND 게이트의 출력-입력 특성이다. 모든 MESFET들은 5 ㎛의 게이트 길이를 갖는다. 스케일 바(scale bar)는 100 ㎛이다. 이러한 논리 게이트에 인가된 Vdd는 접지(GND)에 대해 5V이다. NOR 게이트와 NAND 게이트의 논리 "0" 및 "1" 입력 신호들은 각각 -5V와 2V로 구동된다. NOR 게이트의 논리 "0" 및 "1" 출력들은 각각 1.58-1.67V와 4.1V이다. NAND 게이트의 논리 "0" 및 "1" 출력들은 각각 2.90V와 4.83-4.98V이다.
도 7a는 PU/PET 기판상의 50 ㎛의 채널 길이와 2 ㎛의 게이트 길이를 갖는 개별 GaAs-와이어 MESFET의 SEM 이미지를 도시하는데, 여기서, 각 트랜지스터는 10개의 정렬된 GaAs 와이어들로 형성된다. 도 7b는 도 7a에 도시된 트랜지스터의 전류-전압(즉, IDS 대 VDS) 커브들을 도시한다. 상부에서 하부 방향으로 진행할 때에, VGS는 0.5V 스텝으로 0.5V에서 -3.0V로 감소한다. 삽입물은 VDS=4V의 포화 영역에서의 이 트랜지스터의 전달 커브를 도시한다.
도 8a와 도 8b는 각각 게이트 길이가 2 ㎛이고 5 ㎛인 GaAs-와이어 MESFET들의 RF 응답의 실험(청색) 결과와 모의실험(적색) 결과를 도시한다. 이러한 측정들은 도 8a의 삽입물에서 도시된 프로빙 구성으로 수행된다. 도 8c는 게이트 길이에 대한 fT의 의존도이다. 상이한 심볼들은 서로 다른 디바이스들 상에서의 측정들을 나타낸다. 점선은 모의실험에 해당된다.
도 9는 PU/PET 기판들상에서의 (2 ㎛의 게이트 길이를 갖는) 고속의 GaAs-와이어 MESFET들의 기계적 유연성 특성을 도시한다. 도 9a는 측정용 셋업의 광 이미지이다. 도 9b 및 9c 각각은 VDS=4V에서 소스에서 드레인으로 흐르는 포화 전류와 VDS=4V의 포화 영역에서 ON/OFF 전류 비율에 대한 표면 응력 효과(포지티브 값 및 네거티브 값은 각각 인장 응력과 압축 응력에 대응한다)를 나타낸다.
도 10은 단결정 실리콘 리본 제조에 대한 개략적인 공정 흐름을 도시한다. 도 10a는 (111) Si 표면에서 SF6 플라즈마 식각된 트렌치들이다. 도 10b는 열 산화 및 Ti/Au 층들의 앵글 증착(angled evaporation)이 측면들을 패시베이트함을 도시한다. 도 10c는 최종적으로, 더운(hot) KOH/IPA/H2O 용액이 Si 리본을 언더커트함을 도시한다. 도 10d는 부분적으로 언더커트 리본들의 단면 SEM 이미지를 도시한다. 도 10e는 릴리스된, 플렉서블 리본들을 도시한다.
도 11은 이방성 습식 식각 언더커트에 의해 생성된 마이크로구조 실리콘의 원자힘 현미경법(AFM)이다. 도 11a는 하부측이 노출된, PDMS 스탬프 상의 리본들의 AFM 높이 이미지이다. 가장자리에서 측정되는 때에, 리본들은 115 내지 130 nm 두께를 가지며, 중앙부에서 하향으로 숙여진다. 도 11b는 KOH/IPA/H2O 언더커트에 의해 도입된 나노스케일 거칠기를 나타내는 550 nm-두께 리본의 하부측의 AFM 이미지를 도시한다.
도 12는 "도너(donor)" 웨이퍼로부터 플라스틱 기판으로 마이크로구조 실리콘을 이송하는 개략적인 공정 흐름을 도시한다. 도 12a에서, PDMS 스탬프는 웨이퍼에 고정되어 있는 언더커트 리본들을 갖는 칩에 대해 라미네이트된다. 도 12b에서, 리본들은 스탬프에 결합되며, 스탬프를 벗겨냄으로써 웨이퍼로부터 제거될 수 있다. 도 12c에서, 리본들은 스탬프로부터 플라스틱 기판으로 프린트된다. 도 12d는 도너 웨이퍼에 고정된 거의-완전하게-언더커트 리본들의 SEM 이미지이다. 도 12e는 도너로부터 제거되어 스탬프에 부착된 리본들의 광 마이크로그래프이다. 도 12f는 이송된 실리콘 리본들로부터 제조된 TFT들을 하우징하는 플렉서블 플라스틱 "칩"의 사진이다.
도 13은 L=100 ㎛, W=100 ㎛, 선형 이동도 360 cm2V-1s-1, 포화 이동도 100 cm2V-1s-1를 갖는, PET/ITO 기판상의 단결정 실리콘 바닥부-게이트 트랜지스터의 전기적 특성을 나타낸다. 도 13a는 삽입된 상부 뷰잉을 갖는 디바이스의 ~4000 on/off 비율을 보여주는 전달 특성(VD=0.1V)을 도시한다. 도 13b는 전류-전압(I-V) 특성이다.
도 14a는 고전자 이동 트랜지스터들(HEMT, AlGaN과 GaN 인터페이스 사이에 형성된 2차원 전자 가스(2 DEG))을 제조하기 위한 이종구조 GaN 웨이퍼를 개략적으로 도시하고, 도 14b는 플라스틱 기판상의 HEMT 기하구조를 개략적으로 도시하고, 도 14c는 Ws-GaN 리본의 단부에서 2개의 "좁은 브리지들(narrow bridges)"에 의해 지지되는 Ws-GaN 설계를 개략적으로 도시한다. 스마트한 이방성 식각 배향이 독립적인 Ws-GaN 소자들을 만드는데 사용된다.
도 15는 플라스틱 기판상에서 Ws-GaN HEMT들을 제조하는 단계들을 개략적으로 도시한다.
도 16a는 하부의 Si에 대한 TMAH 습식 식각 이전의 GaN 웨이퍼를 도시한다.도 16b는 TMAH 식각 이후의 독립적인 GaN 리본을 도시한다. 희생 Si 층의 식각 영역과 비-식각 영역간의 컬러 차이가 주목된다. 도 16c 및 16d는 하부의 Si에 대한 TMAH 이방성 식각의 중간 단계의 SEM 이미지를 도시한다. 도 16e는 반데르 발스 힘에 의해 ㎲-GaN 물체들로 잉크가 묻혀진 PDMS 슬랩의 SEM 이미지이다. 도 16f는 PU-코팅 PUT로 이송된 ㎲-GaN의 SEM 이미지이다. 금속 및 중합체 영역들은 뷰잉의 편의를 위해 인공적으로 컬러화된다.
도 17은 플라스틱 기판상에서 Ws-GaN으로부터 형성된 고성능 HEMT들을 도시한다. 도 17a 및 17b는 실제 플렉서블 Ws-GaN 디바이스들의 광 마이크로그래프이다. 도 14b에서, 단면 디바이스 기하구조가 개략적으로 도시된다. 도 17c는 게이트 전압 범위(Vg=-4V 내지 1V)에서 Ws-GaN 기반 HEMT들의 I-V 커브들이다. 디바이스의 채널 길이, 채널 폭 및 게이트 폭은 각각 20 Wm, 170 Wm, 및 5 Wm이다. 도 17d는 일정한 소스-드레인 전압(Vds=2V)에서 측정된 전달 특성을 도시하는데, 1.5mS의 트랜스컨덕턴스로 표시된다.
도 18a는 실제 휨 단계 및 플라스틱 디바이스의 광 이미지이다. 도 18b는 다른 휨 반경(해당 응력)에서 획득된 전달 커브들이다. 도 18c는 플라스틱 쉬트가 최대 휨 반경에서 휘어진 때(오렌지색)와 휨 사이클 이후에 평평해진 때(파란색)에 획득된 I-V 커브들을 도시한다.
도 19는 프린터블 반도체 소자들의 다중층 어레이들을 형성하기 위한 본 발명의 방법을 예시하는 공정 흐름 개략도를 제공한다.
도 20은 각도-뷰(20a, 20c, 20e 및 20g)와 단면 뷰(20b, 20d, 20f 및 20h)에서 Si (111)의 SEM 이미지들을 제공한다. 도 20a 및 20b는 STS-ICPRIE 및 BOE 식각 이후를 나타내며, 도 20c 및 20d는 측면들 상에서 금속 보호 이후를 나타내며, 도 20e 내지 20h에서, 금속 세정이 후속되는, 2분 동안의(도 20e 및 20f) 그리고 5분 동안의(도 20g 및 20h) KOH 식각 이후를 나타낸다.
도 21a는 4개층의 Si (111) 리본들의 큰 스케일로 정렬된 어레이의 사진을 제공한다. 도 21b 및 21c는 도 21a의 4개층의 Si (111)의 상부-뷰 SEM 이미지를 나타내고, 도 21d 및 21e는 4개층의 Si (111)의 각도-뷰 SEM 이미지를 나타낸다.
도 22a는 릴리스된, 플렉서블 Si (111) 리본들의 사진을 제공하고, 도 22b 및 22c는 릴리스된, 플렉서블 Si (111) 리본들의 OM 이미지들을 제공한다. 도 22d 내지 22f는 도 22a에서 도시된 리본들의 SEM 이미지들을 제공한다.
도 23a는 PDMS 기판상으로 이송된 정렬된 Si (111) 리본들의 광 이미지를 제공한다. 도 23b는 도 23a에서 도시된 4개의 리본들의 AFM 이미지를 제공한다. 도 23c는 단일 Si 칩으로부터의 4 사이클의 이송으로부터 Si (111) 어레이들의 4개의 패턴들을 하우징하는 플렉서블 폴리에스테르 필름의 사진이다.
도면들을 참조하면, 동일한 참조번호는 동일한 요소들을 가리키며, 하나 이상의 도면에서 나타나는 동일한 번호는 동일한 요소를 가리킨다. 이하에서, 다음의 정의들이 적용된다.
"프린터블"은 기판을 고온에 노출함이 없이(즉, 대략 섭씨 400도 이하의 온도에서), 기판상에 또는 기판에 이송, 조립, 패터닝, 조직화 및/또는 집적할 수 있는 물질들, 구조들, 디바이스 콤포넌트들 및/또는 집적된 기능성 디바이스들을 가리킨다. 본 발명의 일 실시형태에서, 프린터블 물질들, 소자들, 디바이스 콤포넌트들 및 디바이스들은 용액 프린팅 혹은 건식 이송 접촉 프린팅을 통해 기판들상에 기판들에 이송, 조립, 패터닝, 조직화 및/또는 집적될 수 있다.
본 발명의 "프린터블 반도체 소자들"은 예를 들어, 건식 이송 접촉 프린팅 방법 및/또는 용액 프린팅 방법을 사용하여 기판 면들 상에 조립 및/또는 집적될 수 있는 반도체 구조들을 포함한다. 일 실시형태에서, 본 발명의 프린터블 반도체 소자들은 단결정, 다결정 또는 미정질 단위 구조이다. 일 실시형태에서, 프린터블 반도체 소자들은 하나 이상의 브리지 요소들을 통해 마더 웨이퍼와 같은 기판에 연결된다. 본 명세서의 문맥에서, 단위 구조는 기계적으로 연결된 피쳐들을 갖는 모놀리식 소자이다. 본 발명의 반도체 소자들은 도핑되거나 도핑되지 않을 수 있으며, 도펀트들의 선택된 공간 분포를 가질 수 있으며, 그리고 P 타입과 N 타입 도펀트를 포함하는 복수의 상이한 도펀트 물질들로 도핑될 수 있다. 본 발명은 대략 1 미크론 이상의 적어도 하나의 단면 치수를 갖는 마이크로구조의 프린터블 반도체 소자들, 및 대략 1 미크론 이하의 적어도 하나의 단면 치수를 갖는 나노구조의 프린터블 반도체 소자들을 포함한다. 많은 응용들에서 유용한 프린터블 반도체 소자들은, 종래의 고온 프로세싱 기법들을 사용하여 생성되는 고순도 결정성 반도체 웨이퍼들과 같은 고순도 벌크 물질들의 "탑 다운(top down)" 프로세싱으로부터 얻어지는 소자들을 포함한다. 일 실시형태에서, 본 발명의 프린터블 반도체 소자는 도전층, 절연층, 전극, 부가적인 반도체 구조 또는 임의의 이들의 조합과 같은 적어도 하나의 부가적인 디바이스 콤포넌트 또는 구조에 연결되어 기능하는 반도체를 갖는 합성 구조들을 포함한다. 일 실시형태에서, 본 발명의 프린터블 반도체 소자들은 신장가능한 반도체 소자들 및/또는 이질적인 반도체 소자들을 포함한다.
"단면 치수"는 디바이스, 디바이스 콤포넌트 또는 물질의 단면 치수들을 가리킨다. 단면 치수들은 폭, 두게, 반경 및 직경을 포함한다. 예컨대, 리본 형상을 갖는 프린터블 반도체 소자들은 길이 및 두께와 폭의 2개의 단면 치수들에 의해 특징된다. 예컨대, 실린더 형상을 갖는 프린터블 반도체 소자들은 길이와 단면 치수 직경(대안적으로는 반경)에 의해 특징된다.
"실질적으로 평행 구성으로 가로방향으로 배향된"은 프린터블 반도체 소자들과 같은 소자들의 가로방향 축들이 선택된 정렬 축과 실질적으로 평행하게 배향되는 배향을 가리킨다. 이러한 정의의 문맥에서, 선택된 축에 대한 실질적으로 평행한 배향은 절대적인 평행 배향의 10도 이내의 배향, 보다 바람직하게는 절대적인 평행 방향의 5도 이내의 배향을 가리킨다.
용어 "플렉서블" 및 "휠 수 있는"는 본 명세서에서 동의어로 사용되며, 물질, 구조, 디바이스 또는 디바이스 콤포넌트의 파손점을 특징짓는 응력과 같은 상당한 응력을 도입하는 변형을 겪지 않고서 커브 형상으로 변형되는 물질, 구조, 디바이스 또는 디바이스 콤포넌트의 성능을 가리킨다. 예시적인 실시형태에서, 플렉서블 물질, 구조, 디바이스 또는 디바이스 콤포넌트는 대략 5% 이상의 응력, 바람직하게는 일부 응용들에 대해 대략 1% 이상의 응력, 그리고 보다 바람직하게는 일부 응용들에 대해 0.5% 이상의 응력을 도입함이 없이 커브 형상으로 변형될 수 있다.
"반도체"는 매우 낮은 온도에서는 절연체지만, 대략 300도 Kelvin에서는 상당한 전기적 도전성을 갖는 물질인 임의의 물질을 가리킨다. 본 명세서에서, 반도체라는 용어의 사용은 미세전자공학과 전기 디바이스들의 기술분야에서 이러한 용어의 사용과 일치되도록 의도된다. 본 발명에서 유용한 반도체들은 실리콘, 게르마늄 및 다이아몬드와 같은 소자 반도체들과, 그리고 SiC 및 SiGe와 같은 IV 족 화합물 반도체들, AlSb, AlAs, Aln, AlP, BN, GaSb, GaAs, GaN, GaP, InSb, InAs, InN, 및 InP와 같은 III-V 족 반도체들, AlxGa1-xAs와 같은 3성분의 반도체 합금, CsSe, CdS, CdTe, ZnO, ZnSe, ZnS 및 ZnTe와 같은 II-VI 족 반도체들, I-VII 족 반도체들(CuCl), PbS, PbTe 및 SnS와 같은 IV-VI 족 반도체들, Pbl2, MoS2 및 GaSe와 같은 층 반도체들, CuO 및 Cu2O와 같은 산화물 반도체들과 같은 화합물 반도체들을 포함할 수 있다. 용어 "반도체"는 소정의 응용 또는 디바이스에 유용한 유익한 전기적 특성들을 제공하기 위해 p-타입 도핑 물질들과 n-타입 도핑 물질들을 갖는 반도체를 포함하는 하나 이상의 선택된 물질들로 도핑된 불순물 반도체, 및 진성 반도체를 포함한다. 용어 "반도체"는 반도체들 및/또는 도펀트들의 혼합물을 포함하는 합성 물질들을 포함한다. 본 발명의 일부 응용들에서 유용한 특수 반도체 물질들은 Si, Ge, SiC, AlP, AlAs, AlSb, GaN, GaP, GaAs, GaSb, InP, InAs, InSb, ZnO, ZnSe, ZnTe, CdS, CdSe, ZnSe, ZnTe, CdS, CdSe, CdTe, HgS, PbS, PbSe, PbTe, AlGaAs, AlInAs, AlInP, GaAsP, GaInAs, GaInP, AlGaAsSb, AlGaInP, 및 GaInAsP를포함하지만 이에 국한되지는 않는다. 다공성 실리콘 반도체 물질들은 발광 다이오드(LED)와 고체 상태 레이저들과 같은 센서들과 발광 물질들 분야에서의 본 발명의 응용에서 유용하다. 반도체 물질들의 불순물은 반도체 물질에 제공되는 반도체 물질(들) 자체 또는 임의의 도펀트들 이외의 원자들, 원소들, 이온들 및/또는 분자들이다. 불순물들은 반도체 물질들의 전기적 특성들에 부정적인 영향을 끼칠 수 있는 반도체 물질에 존재하는 바람직하지 않은 물질들이며, 산소, 탄소 및 중금속을 포함하는 금속들을 포함하지만 이에 국한되지는 않는다. 중금속 불순물들은 주기율표상의 구리와 납 사이의 원소 그룹들, 칼슘, 나트륨, 그리고 모든 이온들, 화합물들 및/또는 그 착화합물들을 포함하지만 이에 국한되지는 않는다.
"양호한 전자 성능" 및 "고성능"은 본 명세서에서 동의어로 사용되며, 이들은 전계 효과 이동도, 드레쉬홀드 전압 및 on-off 비율과 같은 전자 특성들을 가지며, 전자 신호 스위칭 및/또는 증폭과 같은 바람직한 기능성을 제공하는 디바이스들 및 디바이스 콤포넌트들을 가리킨다. 양호한 전자 성능을 나타내는 본 발명의 예시적인 프린터블 반도체 소자들은 대략 100 cm2V-1s-1 이상의 고유 전계 효과 이동도, 바람직하게는 일부 응용들에 대하여 대략 300 cm2V-1s-1 이상의 고유 전계 효과 이동도, 더욱 바람직하게는 일부 응용들에 대하여 대략 800 cm2V-1s-1 이상의 고유 전계 효과 이동도를 가질 수 있다. 양호한 전자 성능을 나타내는 본 발명의 예시적인 트랜지스터들은 5 볼트 이하의 드레쉬홀드 전압 및/또는 대략 1 × 104보다 큰 on-off 비율들을 가질 수 있다.
"플라스틱"은 일반적으로 가열되는 때에 몰딩되거나 성형되며, 원하는 형상으로 경화될 수 있는 임의의 합성 물질 혹은 천연 발생 물질 또는 물질들의 조합을 가리킨다. 본 발명의 디바이스들과 방법들에서 유용한 예시적인 플라스틱들은 중합체들, 레신들 및 셀룰로스 유도체들을 포함하지만 이에 국한되지는 않는다. 본 명세서에서, 용어 "플라스틱"은 구조 인핸서들, 필러(filler), 섬유들, 가소제들, 안정화제 또는 원하는 화학적 혹은 물리적 특성들을 제공할 수 있는 첨가제들과 같은 하나 이상의 첨가제들을 갖는 하나 이상의 플라스틱을 포함하는 합성 플라스틱 물질들을 포함하도록 의도된다.
"탄성중합체(Elastomer)"는 신장되거나 변형될 수 있으며 실질적인 영구 변형 없이 자신의 원 형상으로 되돌아갈 수 있는 중합체 물질을 가리킨다. 탄성중합체들은 일반적으로 실질적인 탄성 변형들을 겪게 된다. 본 발명에서 유용한 예시적인 탄성중합체들은 중합체들, 혼성 중합체들, 합성 물질들 또는 중합체들과 혼성 중합체들의 혼합물들을 포함할 수 있다. 탄성중합체 층은 적어도 하나의 탄성중합체를 포함하는 층을 가리킨다. 탄성중합체 층들은 적어도 하나의 탄성중합체를 포함하는 층을 가리킨다. 탄성중합체 층들은 또한 도펀트들과 기타 비-탄성중합체 물질들을 포함할 수 있다. 본 발명에서 유용한 탄성중합체들은 열가소성 탄성 중합체, 스틸렌계 물질, 올레페닉 물질(olefenic material), 폴리올레핀, 폴리우레탄 열가소성 탄성중합체, 폴리아미드, 합성 고무, PDMS, 폴리부타디엔, 폴리소부틸렌, 폴리(스틸렌-부타디엔-스틸렌), 폴리우레탄, 폴리클로로프렌 및 실리콘을 포함할 수 있지만 이들에 국한되지는 않는다. 탄성중합체들은 본 방법들에서 유용한 탄성중합체 스탬프들을 제공한다.
"이송 장치"는 프린터블 반도체 소자들과 같은 소자 혹은 소자들의 어레이를 수신 및/또는 이동시킬 수 있는 디바이스 또는 디바이스 콤포넌트를 가리킨다. 본 발명에서 유용한 이송 장치들은 이송되는 소자들과의 컨포멀 접촉을 확립할 수 있는 하나 이상의 접촉 면들을 갖는 컨포멀 이송 장치들을 포함한다. 특히, 본 방법들과 구성들은 접촉 프린팅 프로세싱에서 유용한 탄성중합체 스탬프를 포함하는 이송 장치와 관련된 사용에서 매우 적합하다.
"큰 면적"은 대략 36 평방 인치 이상의 디바이스 제조에 사용되는 기판의 수신 면의 면적과 같은 면적을 가리킨다.
"디바이스 전계 효과 이동도"는 전기 디바이스에 대응하는 출력 전류 데이터를 사용하여 계산되는 바와 같은, 트랜지스터와 같은 전기 디바이스의 전계 효과 이동도를 가리킨다.
"컨포멀 접촉"은 기판 면상에서 (프린터블 반도체 소자들과 같은) 구조들을 이송, 조립, 조직화 및 집적하는데 유용한 물질들이 그 위에 증착된 면들, 코팅 면들 및/또는 표면들 간에 확립된 접촉을 가리킨다. 일 양상에서, 컨포멀 접촉은 컨포멀 이송 장치의 하나 이상의 접촉 면들의 프린터블 반도체 소자와 같은 객체의 면 또는 기판 면의 전체 형성으로의 거시적인 적응을 포함한다. 다른 양상에서, 컨포멀 접촉은 컨포멀 이송 장치의 하나 이상의 접촉 면들의 기판 면으로의 거시적인 적응에 의해 유발되는 외부 공간과의 밀착된 접촉을 포함한다. 용어 "컨포멀 접촉"은 소프트 리소그래피 기술분야에서 이 용어의 사용과 일치되도록 의도된다. 컨포멀 접촉은 컨포멀 이송 장치의 하나 이상의 노출 접촉 면들과 기판 면간에 확립될 수 있다. 다른 방법으로, 컨포멀 접촉은 컨포멀 이송 장치와 기판 면의 하나 이상의 코팅 접촉 면들(예를 들어, 이송 물질, 프린터블 반도체 소자, 디바이스 콤포넌트, 및/또는 그 위에 증착된 디바이스를 갖는 접촉 면들) 간에 확립될 수 있다. 다른 방법으로, 컨포멀 접촉은 컨포멀 이송 장치의 하나 이상의 노출 접촉 면들 혹은 코팅 접촉 면들과 이송 물질, 고체 포토레지스트 층, 프리폴리머 층(prepolymer layer), 액체, 박막 혹은 유체와 같은 물질로 코팅된 기판 면간에 확립될 수 있다.
"위치 정확도"는 전극과 같은 기타 디바이스 콤포넌트의 위치에 대하여서나 또는 수신 표면의 선택된 영역에 대하여, 선택된 위치로의 프린터블 반도체 소자와 같은 프린팅 소자를 이송하기 위한 이송 방법 또는 이송 장치의 성능을 가리킨다. "양호한 위치" 정확도는 50 미크론 이하의, 더욱 바람직하게는 일부 응용들에 대해 20 미크론 이하의, 그리고 훨씬 더욱 바람직하게는 일부 응용들에 대해 5 미크론 이하의 절대적으로 정확한 위치로부터의 공간 편차들로, 다른 디바이스 또는 디바이스 콤포넌트에 대하여 혹은 수신 표면의 선택된 영역에 대하여 선택된 위치로 프린터블 소자를 이송할 수 있는 방법들 및 디바이스들을 가리킨다. 본 발명은 양호한 위치 정확도로 이송된 적어도 하나의 프린터블 소자를 포함하는 디바이스들을 제공한다.
"신뢰도"는 프린터블 반도체 소자들의 패턴과 같은 소자들의 선택된 패턴이 기판의 수신 면으로 얼마나 잘 이송되는지의 척도를 가리킨다. 양호한 신뢰도는 개별 소자들의 상대적 위치들과 배향들이 이송 동안에 보존되는 소자들의 선택된 패턴의 이송, 예를 들어, 선택된 패턴에서 자신의 위치들로부터 개별 소자들의 공간 편차들이 500 나노미터 이하인, 더욱 바람직하게는 100 나노미터 이하인 이송을 가리킨다.
"언더커트"는 프린터블 반도체 소자, 브리지 요소 혹은 이들 모두의 바닥 면들이 마더 웨이퍼 혹은 벌크 물질과 같은 다른 구조로부터 적어도 부분적으로 분리된 혹은 고착되지 않은 구조적 구성을 가리킨다. 전체적인 언더커트는 프린터블 반도체 소자, 브리지 요소 혹은 이들 모두와 같은 소자의 바닥 면들이 마더 웨이퍼 혹은 벌크 물질과 같은 다른 구조로부터 완전하게 분리되어 있는 구조적 구성을 가리킨다. 언더커트 구조들은 부분적으로나 전체적으로 독립적인 구조들이 될 수 있다. 언더커트 구조들은 마더 웨이퍼나 벌크 물질과 같은 다른 구조에 의해 부분적으로나 전체적으로 지지되어 이들로부터 분리될 수 있다. 언더커트 구조들은 바닥 면들이 아닌 면들에서 웨이퍼나 기타 벌크 물질과 같은 다른 구조에 부착, 첨부 및/또는 연결될 수 있다. 예를 들어, 본 발명은 프린터블 반도체 소자들 및/또는 브리지 요소들이 이들의 바닥면들이 아닌 면들 상에 위치된 단부들에서 웨이퍼에 연결된 방법들과 구성들을 포함한다(예를 들어, 도 2a 및 2b 참조).
하기의 설명에서, 본 발명의 디바이스들, 디바이스 콤포넌트 및 방법들의 수많은 특정 세부사항들이 본 발명의 정확한 특성에 대한 철저한 설명을 제공하도록 제시된다. 그러나, 본 발명이 이러한 특정 세부사항들 없이 실시될 수 있음이 기술분야의 당업자에게 분명할 것이다.
본 발명은 프린터블 반도체 소자들을 제조하기 위한 방법 및 디바이스들, 그리고 프린터블 반도체 소자들과 프린터블 반도체 소자들의 패턴들을 기판 표면들 상에 조립하기 위한 방법 및 디바이스들을 제공한다. 저비용의 벌크 반도체 물질들로부터 고품질의 프린터블 반도체 소자들을 제조하기 위한 방법들이 제공된다. 본 발명은 또한 마더 웨이퍼로부터 이송 장치 및/또는 수신 기판으로의 프린터블 반도체 소자들의 고정밀도 레지스터드 이송을 제공하는 반도체 구조들과 방법들을 제공한다. 본 발명의 방법들, 디바이스들 및 디바이스 콤포넌트들은 플렉서블 플라스틱 기판들상에 고성능의 전자 및 광전자 디바이스들과 디바이스들의 어레이를 생성할 수 있다.
도 1a는 (111) 배향을 갖는 벌크 실리콘 웨이퍼로부터 단결정 실리콘의 프린터블 반도체 리본들을 포함하는 프린터블 반도체 소자들을 제조하기 위한 본 발명의 예시적인 방법들을 도시한 개략적인 단면도이다. 도 1b는 벌크 실리콘 웨이퍼들로부터 프린터블 반도체 소자들을 생성하기 위한 본 방법들에서 반복가능한 프로세싱 단계들을 포함하는 프로세싱 단계들을 제시하는 흐름도이다.
도 1a(패널 1)와 1b에서 도시된 바와 같이, (111) 배향을 갖는 실리콘 웨이퍼(100)가 제공된다. (111) 배향을 갖는 실리콘 웨이퍼(100)는 벌크 실리콘 웨이퍼가 될 수 있다. 기선택된 물리적 치수들, 간격 및 공간 배향들을 갖는 복수의 채널들(110)이 예를 들어, 근접장 포토리소그래피, 리프트-오프 및 건식 식각 기법들을 사용하여 실리콘 웨이퍼(100)의 외부 면에서 식각된다. 본 실시형태에서, 채널들간의 간격(130)은 본 방법을 사용하여 제조되는 프린터블 반도체 리본들의 폭을 정의한다.
도 1a(패널 2)와 1b에서 도시된 바와 같이, 예를 들어, (111) 실리콘 웨이퍼(100)를 가열함으로써, 선택적으로 열 산화물 층(140)이 채널들(110)과 외부 면(120) 상에서 성장한다. 다음에, 예를 들어, 금속 또는 금속들의 조합과 같은 하나 이상의 마스크 물질들의 앵글 전자빔 증착을 사용하여 실리콘 웨이퍼(100)의 마스킹 영역과 마스킹되지 않은 영역을 생성함으로써, 마스크(150)가 채널들(110)의 측면들과 외부 면(120) 상에 증착된다. 이 마스킹 단계는 채널(110)의 측면들에서 마스킹 영역(160)과 마스킹되지 않은 영역(170)을 생성한다. 본 발명은 깊이(135)를 따른 채널들(110)의 전체 측면들이 마스킹되는 실시형태들을 포함한다(예를 들어, 도 1d 참조). 일부 실시형태들에서, 마스킹 영역이 측면들 아래로 연장하는 정도는 마스크 물질들의 증착 각도, 웨이퍼(100)의 외부 면(120)상의 표면 피쳐들에 의해 드리우진 "섀도우" 및 마스크 물질들의 플럭스의 콜리메이션 정도에 의해 제어된다. 트렌치(110)의 깊이(135)와 측면들의 마스킹 영역(160)의 정도는 적어도 부분적으로 이러한 방법들에 의해 생성되는 프린터블 반도체 리본의 두께를 정의한다. 선택적으로, 열 산화물 층(140)의 노출 영역들은 예를 들어, 건식 화학 식각 기법들을 사용하여 추가적인 프로세싱 이전에 제거된다.
도 1a(패널 3) 및 1b에서 도시된 바와 같이, 채널(110)의 측면들의 마스킹되지 않은 영역들(170)은 식각된다. 예시적인 실시형태에서, 채널들(110)의 측면들의 마스킹되지 않은 영역들(170)은 채널들간의 식각이 바람직하게 실리콘 웨이퍼(100)의 <110> 방향들을 따라 발생함으로써, 인접 채널들(110) 간에서 (111) 실리콘 웨이퍼(100)의 영역들을 언더커트하도록 이방성으로 식각된다. 식각 프론트 <110> 방향들의 방향은 도 1a의 패널 3에서 점선 화살표에 의해 개략적으로 도시된다. 일 실시형태에서, 식각이 실질적으로 실리콘 웨이퍼(100)의 <111> 방향을 따라 발생하지 않도록, 이방성 식각 시스템이 선택된다. 이방성 식각 시스템의 선택 및 실리콘 웨이퍼(100)의 (111) 배향은 점선(175)으로서 개략적으로 나타나는 고유 식각 정지를 제공한다. 본 발명의 이러한 양상에 대한 유용한 이방성 식각 시스템들은 더운 염기성 용액을 사용한 습식 화학 식각 시스템을 포함한다. 일부 실시형태들에서, 비교적 스무드한 하부측(예를 들어, 1 나노미터 이하의 거칠기)을 갖는 프린터블 반도체 리본을 생성하는 이러한 프로세싱 단계를 위한 식각 시스템이 선택된다.
도 1a(패널 4) 및 1b에서 도시된 바와 같이, 채널들 간의 식각은 실리콘 웨이퍼(100)로부터 전체적으로 언더커트된 프린터블 반도체 리본들(200)을 생성한다. 일 실시형태에서, 채널들(110)의 물리적 치수들, 형상들 및 공간 배향들은, 식각 프로세싱 단계들이 실리콘 웨이퍼(100)의 하나 이상의 단부들에 연결된 프린터블 반도체 리본들(200)을 생성하도록 선택된다. 본 방법들에 의해 생성된 프린터블 반도체 리본들(200)은 평평하고, 얇으며 그리고 기계적으로 유연할 수 있다. 선택적으로, 마스크(150)는 예를 들어, 습식 화학 식각 기법들에 의해 제거된다.
도 1b의 흐름도를 참조하면, 본 방법은 선택적으로 예를 들어, 탄성중합체 스탬프와의 접촉에 의해 실리콘 웨이퍼로부터 프린터블 반도체 소자들을 릴리스하는 단계를 포함한다. 예시적인 방법들에서, 프린터블 반도체 소자들과 탄성중합체 스탬프와의 접촉은 프린터블 반도체 소자들과 실리콘 웨이퍼(100)를 연결시키는 하나 이상의 브리지 요소들을 파손하며, 이에 따라 실리콘 웨이퍼(100)로부터 탄성중합체 스탬프로의 프린터블 반도체 소자(들)의 레지스터드 이송을 수행한다. 본 발명의 방법들은 실리콘 웨이퍼(100)로부터 탄성중합체 스탬프 이송 장치로의 레지스터 이송을 용이하게 하기 위한 동역학적으로 제어되는 박리 비율의 사용을 포함한다.
선택적으로, 본 발명은 고수율 제조 방법들을 포함하는데, 방법들은 예를 들어, 실리콘 웨이퍼(100)의 평평한 그리고/또는 스무드한 외부 면을 생성하는 표면 프로세싱 단계들(예를 들어, 연마, 그라인딩, 식각, 마이크로매칭 등)에 의해 실리콘 웨이퍼의 외부 면을 리피니싱하는 단계를 더 포함한다. 도 1b에서 도시된 바와 같이, 실리콘 웨이퍼(100)의 리피니싱은 제조 공정이 다수의 횟수로 반복되게 하며, 이에 따라 단일 실리콘 웨이퍼 시작 물질로부터 프린터블 반도체 리본들의 고수율을 제공한다.
도 1c는 리세스된 피쳐들의 측면들이 전체적으로는 아니지만 부분적으로 마스킹되는 제조 방법을 예시하는 단면의 개략적인 프로세싱 다이어그램을 제공한다. 도 1d는 리세스된 피쳐들의 측면들이 완전하게 마스킹되는 제조 방법들을 예시하는 단면의 개략적인 프로세싱 다이어그램을 제공한다. 도 1d에서 도시된 바와 같이, 리세스된 피쳐들의 플로어들의 전체는 아니지만 일부가 또한 마스킹된다. 본 실시형태에서, 방법은 리세스된 피쳐의 마스킹된 측면들의 하부에 있는 물질을 식각하는 프로세싱 단계를 포함한다. 부분적으로 마스킹된 플로어 구성은, 식각이 인접하는 리세스된 피쳐들과 같은 리세스된 피쳐들 사이에서 일어날 수 있도록 식각액 주입구를 제공한다. 리세스된 피쳐의 측면들의 완전한 마스킹을 이용하는 본 발명의 방법들은, 프린터블 반도체 소자들의 두께 선택 및 정의에서의 향상된 정확도 및 정밀도를 제공하는데에 유익하다. 일 실시형태에서, 패시베이션의 경계가 리세스된 피쳐들의 플로어 상에서 발생하도록, 측면들이 완전하게 마스킹된다. 이러한 방법들에서, 리본의 두께는 패시베이션의 경계에 의해서 정의되지 않으며, 대신에, 플로어 높이(트렌치의 플로어와 웨이퍼의 상부 면)에 의해 정의된다.
본 발명의 프린터블 반도체 소자들의 제조 방법들은 리세스된 피쳐들의 기하구조, 물리적 치수들 및 형태를 정련하는 단계를 더 포함할 수 있다. 리세스된 피쳐들의 정련은 리스세스된 피쳐들의 생성 이후 및 프린터블 반도체 소자들의 형성 및/또는 릴리스 이전의 제조 공정의 임의의 시점에서 수행될 수 있다. 유용한 실시형태에서, 리세스된 피쳐들의 정련은 리세스된 피쳐들의 측면들의 부분적인 혹은 완전한 마스킹을 포함하는 프로세싱 단계들 이전에 수행된다. 도 1e는 측면 정련 없이 생성된 트렌치 구성을 갖는 Si (111)에서 리세스된 피쳐들의 이미지를 제공한다. 도 1e에서 도시된 리세스된 피쳐들은 위상 천이 포토리소그래피, 금속 리프트-오프 및 반응성 이온 식각, 및 금속 식각 마스크의 후속적 제거에 의해 정의된다. 도 1f는 측면 정련으로 생성된 트렌치 구성을 갖는 Si (111)에서의 리세스된 피쳐들의 이미지를 제공한다. 도 1f에서 도시된 리세스된 피쳐들은 위상 천이 포토리소그래피, 금속 리프트-오프 및 반응성 이온 식각, 더운 KOH 용액에서 이방성 식각에 의한 정련, 및 금속 식각 마스크의 후속 제거에 의해 정의된다. 이 샘플은 또한 앵글 금속 증착에 의해 처리된다. 이들 도면의 비교에 의해 보여지는 바와 같이, 도 1f의 트렌치들의 플로어들과 측면들은 도 1e의 트렌치들의 플로어들과 측면들보다 스무드하게 정의되어 있다.
본 문맥에서, 정련은 리세스된 피쳐들의 측면들과 플로어들과 같은 리세스된 피쳐의 측면들의 물질 제거 프로세싱을 가리킨다. 정련은 더 스무드한 리세스된 피쳐 표면들을 가져오는 프로세싱 및/또는 더욱 균일한 물리적 치수들과 표면 형태들을 갖는 리세스된 피쳐들을 가져오는 프로세싱을 포함한다. 일 실시형태에서, 기하구조, 물리적 치수들 및/또는 형태는 이방성 식각 기법들, 예를 들어 더운 KOH 용액을 사용한 식각을 통해 정련된다. 트렌치들의 이방성 습식 식각 정련은 레지스터 이송을 할 수 있는 (111) 실리콘 리본들의 생성에 특히 유용하다. 정련 프로세싱 단계들의 이점들은 (1) 마더 웨이퍼의 결정축으로부터 결정되는 트렌치 플로어들의 개선된 정의의 제공, 및 (2) 마더 웨이퍼의 결정축에 의한 트렌치의 측면들의 개선된 정의의 제공을 포함한다.
도 2a 및 2b는 프린터블 반도체 소자와 2개의 브리지 요소들을 포함하는 본 발명의 프린터블 반도체 구조들의 개략적인 상부 평면도를 제공한다. 도 2a에 도시된 구조에서, 브리지 요소들은 서로로부터 떨어져 있으며, 도 2b에 도시된 구조에서, 브리지 요소들은 서로로부터 근접하여 있다. 도 2a와 2b에서 도시된 바와 같이, 프린터블 반도체 구조들(290)은 프린터블 반도체 소자(300)와 브리지 요소들(310)을 포함한다. 브리지 요소들(310)은 반도체 소자(300)와 마더 웨이퍼(320)를 연결하는, 선택적으로는 일체형으로 연결하는 정렬 유지 요소들이다. 일 실시형태에서, 프린터블 반도체 소자(300) 및 브리지 요소들(310)은 마더 웨이퍼(320)로부터 부부적으로나 전체적으로 언더커트된다. 일 실시형태에서, 프린터블 반도체 소자(300), 브리지 요소들(310) 및 마더 웨이퍼(320)는 단일의, 연속적인 반도체 구조와 같은 단위 구조이다.
프린터블 반도체 소자들(300)은 가로방향 축(340)을 따라 가로방향으로 길이(330) 연장하며, 폭(350)으로 연장한다. 길이(330)는 브리지 요소들(310)과 연결되는 제 1 단부 및 제 2 단부(400)에서 종료한다. 브리지 요소들(310)은 길이(360)로 연장하며, 폭(370)으로 연장한다. 도 2 및 2b에서 도시된 실시형태에서, 브리지 요소들은 프린터블 반도체 소자들(300)의 단부들(400)의 전체 폭 및/또는 단면적보다 작게 연결된다. 도 2a 및 2b에서 도시된 바와 같이, 브리지 요소들(310)의 폭(370)은 레지스터드 이송을 용이하게 하도록 프린터블 반도체 소자들(300)의 폭(350)보다 작다. 게다가, 반도체 소자들(300)은 브리지 요소들(310)의 노출된 외부 면들의 표면 영역들보다 큰 노출된 외부 면들의 표면 영역들을 갖는다. 본 발명의 일부 프로세싱 및 이송 방법들에 대해, 브리지 요소들(310)과 프린터블 반도체 소자들(300)의 이러한 치수 특성들은 프린터블 반도체 소자들(300)의 고정밀도의 레지스터드 이송, 조립 및/또는 집적을 용이하게 한다.
브리지 요소들(310)에 의해 제공되는 구조적 지지는 예를 들어, 탄성중합체 스탬프 이송 장치를 사용한 웨이퍼(320)로부터의 이송 이전에 그리고/또는 이송 동안에 기선택된 공간 배향에서 반도체 소자(300)를 유지시킨다. 브리지 요소들(310)의 고정 기능은 하나 이상의 프린터블 반도체 소자들의 상대적 위치, 간격 및 공간 배향이 원하는 기능 디바이스 및/또는 회로 설계에 대응하는 많은 제조 응용들에서 바람직하다. 브리지 요소들의 물리적 치수들, 공간 배향 및 기하구조는, 반도체 소자들(300)이 이송 장치와의 접촉 하에서 릴리스될 수 있도록 선택된다. 일부 실시형태들에서, 릴리스는 예를 들어, 도 2a 및 2b에서 도시된 점선들을 따라 파손에 의해 수행된다. 일부 응용들에 대해, 브리지 요소들(310)을 파손하는데 요구되는 힘은, 반도체 소자들(300)의 위치들과 공간 배향들이 이송 동안에 실질적으로 파열되지 않도록 충분히 낮다.
본 발명에서, 브리지 요소들의 공간 정렬, 기하구조, 구성들 및 물리적 치수들 또는 이들의 임의의 조합은 고정밀도의 레지스터드 이송을 제공하도록 선택된다. 도 2c 및 2d는 프린터블 반도체 소자와 마더 웨이퍼를 연결하는 브리지 요소들의 이미지를 제공한다. 도 2c에서, 프린터블 실리콘 소자들 및 프린터블 소자와 마더(SOI) 웨이퍼를 연결하는 (좁은) 브리지 요소들이 도시된다. 프린터블 반도체 소자와 브리지 요소의 기하구조는 SF6 식각에 의해 정의된다. 도 2c에서 도시된 바와 같이, 프린터블 반도체 소자와 브리지 요소의 확립은 라운드형 모서리를 갖는다. 이러한 모서리들의 라운드형과 이러한 소자들의 전체 기하구조는 PDMS 이송 장치로 프린터블 반도체 소자를 릴리스하는 성능을 감소시킨다. 도 2d에서, 프린터블 실리콘 소자들 및 프린터블 소자들과 마더(SOI) 웨이퍼를 연결하는 (좁은) 브리지 요소들이 또한 도시된다. 기하구조는 더운 KOH 이방성 식각에 의해 정의되어 있다. 도 2d에서 도시된 바와 같이, 프린터블 반도체 소자와 브리지 요소 확립은 날카로운 모서리들을 갖는다. 이러한 모서리들의 날카로움은 압력을 잘 정의된 파괴 지점들에 집중시키며, 이에 따라 PDMS 이송 장치로 이러한 소자들을 릴리스하는 성능을 향상시킨다.
제 1 실시예: 플라스틱 기판상의 플렉서블 트랜지스터들, 다이오드들, 및 회 로들을 위한 정렬된 GaAs 와이어들의 프린트된 어레이들
포토리소그래피와 이방성 화학 식각의 사용에 의해 고품질, 단결정 웨이퍼들로부터 발생된 집적된 옴 접촉들을 갖는 GaAs 와이어들의 정렬된 어레이들은, 플렉서블 플라스틱 기판들 상에서의 트랜지스터들, 쇼트키 다이오드들, 논리 게이트들 및 훨씬 더 복잡한 회로들에 유망한 종류의 물질을 제공한다. 이러한 디바이스들은, 종종 마크로전자기기로서 지칭되는 저비용의, 큰 면적의 플렉서블 전자기기들의 출현 영역에서 중요하게 되는 훌륭한 전자 특성 및 기계 특성들을 나타낸다.
단결정 무기 반도체들의 미크론 및 나노스케일 와이어들, 리본들, 혈소판 등은 많은 응용들에서 사용될 수 있는 기능 디바이스들(예를 들어, 광학기기, 광전자기기, 전자기기, 감지기기 등)을 위한 매력적인 빌딩 블록들이다. 예를 들어, "바텀-업(bottom-up)" 접근들에 의해 합성되는 Si 나노와이어들은, Langmuir/Blodgett 기법들(또는 미세유체공학)을 사용하여 정렬된 어레이들로 조립되어 플라스틱 기판들 상에서 플렉서블 박막 트랜지스터들(TFT들)를 위한 전송 채널들로서 사용될 수 있다. 다른 접근에서, 수 미크론에서 수백 미크론 범위의 폭과 ~100 nm의 두께를 갖는 리본 형태의 Si의 마이크로/나노스케일 소자들(마이크로구조 실리콘; ㎲-Si)이 "탑-다운" 접근들을 통해 고품질의 단결정 벌크 소스들(예를 들어, 실리콘-온-인슐레이터, SOI 웨이퍼들, 또는 벌크 웨이퍼들)로부터 생성될 수 있다. 이러한 타입의 물질은 플라스틱 상에서 300 cm2V-1s-1 만큼의 디바이스 이동도를 갖는 플렉서블 TFT들을 제조하는데 사용될 수 있다. (잘-정의된 도핑 레벨들, 도핑 균일성, 낮은 표면 거칠기, 및 표면 결함 밀도의 관점에서의) 고품질의 웨이퍼 기반 소스 물질은 신뢰성있는, 고성능의 디바이스 동작에서 유익한 성능인 마찬가지로 양호한 특성들을 갖는 실리콘 기반 반도체 물질을 발생시킨다. "탑-다운" 제조 공정은 최종(예를 들어, 플라스틱 또는 기타) 디바이스 기판으로의 "건식 이송 프린팅" 동안에, 웨이퍼 레벨에서 정의된 상당히 정렬된 조직의 나노/마이크로구조들을 보존할 수 있다는 점에서 또한 매력적이다. 비록 Si에서 고성능이 가능하지만은, 훨씬 양호한 특성들(예를 들어, 동작 속도)은 예를 들어, ~8500 cm2V-1s-1의 높은 고유 전자 이동도로 인해, GaAs로 달성된다. 이전의 연구들은 "탑-다운" 제조 단계들에 의해, 이방성 화학 식각 단계들을 사용하여 GaAs 웨이퍼들로부터 삼각형 단면들을 갖는 나노/마이크로와이어들을 생성하는 기법들을 증명하였다. 이러한 GaAs 와이어들이 여전히 웨이퍼에 묶여 있는 동안에 GaAs 와이어들 상에 옴 접촉을 형성하고, 이후에 이들을 플라스틱 기판들에 이송 프린팅함으로써, 훌륭한 특성을 갖는 기계적으로 플렉서블 금속-반도체 전계 효과 트랜지스터들(MESFET들)이 형성된다. 이러한 트랜지스터들은 기가헤르츠(gigahertz) 체제에서 단위 소신호 이득을 보여준다. 이러한 예는 조립/집적 방법으로서 이송 프린팅에 의해, 능동 콤포넌트로서 이러한 타입의 MESFET 뿐만 아니라 GaAs 와이어 기반 다이오드들을 사용한 플라스틱 기판들 상에 인버터와 논리 게이트들과 같은 기능 회로들의 다양한 소자 유닛들을 형성할 수 있는 성능을 증명하고 있다. 이러한 타입의 시스템들은, 경량 플라스틱 기판들 상에서의 고속, 고성능의 플렉서블 디바이스들에 대한 수요 요구들을 갖는 조종가능한 안테나들, 구조적 건강 모니터링(SHM) 및 기타 디바이스들을 위한 큰 면적의 전자 회로들에서 중요하다.
도 3a는 플라스틱상에 GaAs 트랜지스터들, 다이오드들 및 논리 게이트들을 제조하는 주요 단계들을 도시한다. 기본 접근법은 벌크 단결정 GaAs 웨이퍼들로부터 고순도의, 공지된 도핑 프로파일들을 갖는 마이크로/나노와이어들을 생성하기 위해 "탑-다운" 제조 기법들에 의존한다. 와이어들의 제조 이전에 웨이퍼 상에 형성된 옴 접촉들은 (100) 반-절연 GaAs (Si-GaAs) 기판상의 150-nm n-GaAs 에피택셜 층 상에 (유동 N2로 석영 튜브에서 1분 동안 450℃로) 증착되고 어닐링된 120 nm AuGe/20 nm Ni/120 nm Au로 구성된다. 접촉 스트라이프들은 (0 ⅰⅰ) 결정학적 배향을 따라 놓여지며, 2 ㎛의 폭을 갖는다. 트랜지스터의 경우에, 옴 스트라이트들간의 간격은 채널 길이를 정의한다. 포토리소그래피 및 이방성 화학 식각은 삼각 단면부(도 3b의 삽입물), ~2 ㎛의 폭 및 웨이퍼에 연결되는 단부들(도 3b)을 갖는 GaAs 와이어 어레이들을 생성한다. 이러한 연결들은 식각 마스크 레이아웃(즉, 포토레지스트 패턴)에 의해 정의된 바와 같은 와이어들의 잘 정의된 배향과 공간 위치를 유지하기 위한 "고정 장치"의 역할을 한다. 식각-마스크의 제거 및 전자-빔 증착에 의한 Ti(2 nm)/SiO2(50 nm) 이중층의 증착은 이송 프린팅을 위한 와이어 표면들을 예비한다. 삼각 단면부는 와이어 표면들상의 Ti/SiO2 막들이 마더 웨이퍼 상의 표면들과 연결되지 않음을 보증하며, 이에 따라 이송 프린팅의 수율을 촉진시킨다. 웨이퍼 표면상에서 약산화된 poly(dimethylsiloxane) (PDMS) 스탬프의 라미네이트는 응축 반응에 의한 PDMS 스탬프 표면과 새로운 SiO2 막간의 화학 결합을 유발한다. 도 3a의 상부 프레임을 참조한다. PDMS 스탬프의 박리(peeling back)는 웨이퍼에서 와이어들을 벗겨내며, 이들을 스탬프에 결속시켜 둔다. 이 "잉크가 묻혀진" 스탬프의 액체 폴리우레탄(PU)의 얇은 층으로 코팅된 poly(ethylene terephthalate) (PET) 쉬트와의 접촉, PU의 경화, 스탬프의 박리 및 이후에 1:10 HF 용액으로 Ti/SiO2의 제거는 도 3a에서 도시된 바와 같이, PU/PET 기판상에 GaAs 와이어들의 정렬된 어레이를 남겨 놓는다. Ti/SiO2 막은 GaAs 와이어들을 PDMS에 결속시키기 위한 접착층으로서 작용할 뿐만 아니라, 또한 프로세싱 동안에 (예를 들어, 용매 및 PU에 의한) 가능한 오염으로부터 GaAs 와이어 표면을 보호한다.
이러한 구성에서, 와이어와 옴 스트라이프들의 초기의, 베어(bare) 표면들은 와이어들상에서 집적된 옴 접촉들을 연결하는 소스 및 드레인 전극들(250 nm Au)을 정의하도록 추가적인 리소그래피 프로세싱과 금속화를 위해 노출된다. 트랜지스터의 경우에, 이러한 전극들은 소스와 드레인을 정의하고, 다이오드의 경우에, 이들은 옴 전극을 나타낸다. 플라스틱 기판들과 집적되어 있는 동안에 와이어들의 베어 부분들상에서 포토리소그래피 및 리프트오프에 의해 형성된 접촉들(150 nm Ti/150 nm Au)은 다이오드를 위한 쇼트키 접촉들과 MESFET들을 위한 게이트 전극들을 정의한다. 플라스틱 기판상에서의 모든 프로세싱은 110℃ 이하의 온도에서 발생한다. 열팽창계수의 부정합 또는 다른 가능한 효과들로 인한 기판들로부터 GaAs 와이어들의 어떤 결합해제도 관찰되지 않았다. 트랜지스터에서, 게이트 전극의 폭은 동작 속도를 제어하기 위한 임계 치수를 나타낸다. 소스와 드레인 사이의 이 전극의 위치는 이러한 작업에서 비교적으로 중요하지 않다. 비-자기 정렬 고속 MOSFET(금속-산화물-반도체 전계-효과 트랜지스터) 타입 디바이스들에서 존재하지 않는 불량 레지스트레이션에 대한 이러한 공차는, 프로세싱 동안 플라스틱에서 발생할 수 있는 약간의 제어되지않는 변형들로 인해 정확한 레지스트레이션이 종종 어렵거나 불가능한 플라스틱 기판들 상에서 고속 동작을 신뢰성있게 달성하는데에 상당히 중요하다. 적절한 기하구조로 트랜지스터들과 다이오드들의 함께 연결함으로써 기능성 논리 회로들이 생성된다. 도 3a의 구성은 NOR 게이트를 도시한다.
주사 전자 현미경(SEM) 이미지(도 3c)는 트랜지스터 반도체 콤포넌트를 형성하는 10개의 평행 와이어들을 도시한다. 이 디바이스의 채널 길이와 게이트 길이는 각각 50 ㎛와 5 ㎛이다. 이러한 기하구조는 단순 집적 회로들, 즉, 논리 게이트들을 형성하는데 사용된다. 소스 전극과 드레인 전극 사이의 간격에서 Ti/Au 스트라이프는 n-GaAs 표면을 갖는 쇼트키 접촉을 형성한다. 이 전극은 소스와 드레인 간의 전류 흐름을 조절하기 위한 게이트로서 동작한다. 다이오드(도 3d)는 일 단에서 옴 스트라이프들을 가지며 타 단에서 쇼트키 접촉들을 갖는 와이어들을 이용한다. 도 3e 및 3f는 PET 기판상의 GaAs 트랜지스터들, 다이오드들 및 단순 회로들의 집합 이미지들을 도시한다. 도 3f에서, 회로들을 갖는 PET 쉬트는 백색 마커의 축 주위에서 구부려지는데, 이는 이러한 전자 유닛들의 유연성을 나타낸다.
플라스틱 상의 와이어 기반 MESFET들(도 3c)의 DC 특성들은 웨이퍼상에 형성된 것들과 정량적으로 동일한 특성을 표시한다(도 4a). 소스와 드레인 사이의 전류 흐름(IDS)은 게이트에 인가된 바이어스(VGS)에 의해 잘 조절되는데, 즉, IDS는 VGS가 감소함에 따라 줄어든다. 네거티브 VGS는 채널 영역에서 유효 캐리어들(즉, n-GaAs의 경우에 전자들)을 공핍시키고 채널 두께를 감소시킨다. 일단 VGS가 충분히 네거티브가 되면, 공핍층은 n-GaAs의 두께와 일치하게 되며, 소스와 드레인 간의 전류 흐름은 핀치 오프된다(즉, IDS는 필수적으로 제로(0)가 된다). 도 4a에서 도시된 바와 같이, IDS는 -2.5V보다 작은 VGS에서 거의 제로로 강하한다. 0.1V의 드레인-소스 전압(VDS)(즉, 선형 영역)에서 핀치-오프 전압(즉, 게이트 전압(VGS))은 2.7V이다. 포화 영역(VDS=4V)에서, 이 트랜지스터의 전달 커브가 도 4b에서 도시된다. ON/OFF 전류 비율 및 최대 트랜스컨덕턴스 각각은 도 4b로부터 ~106 및 ~880 uS로 결정된다. 전체 소스-드레인 전류는 와이어 개수(즉, 유효 채널 폭)와 소스와 드레인 간의 거리(즉, 채널 길이)의 함수이다. 일정한 채널 폭에서, 단 채널을 갖는 트랜지스터들은 비교적으로 고전류를 제공할 수 있다. 예컨대, VGS=0.5V에서와 VDS=4V에서의 포화 IDS는 50 ㎛의 채널 길이를 갖는 트랜지스터의 1.75 mA에서 25 ㎛의 채널 길이를 갖는 트랜지스터의 3.8 mA로 증가한다(도 4c). 단채널을 갖는 트랜지스터들이 일정한 응용에 대해 고전류를 공급할 수 있지만은, ON/OFF 전류 비율은 전류를 완전하게 핀치 오프함에 있어서의 어려움으로 인해 감소하는 경향이 있다. 도 4c에서 도시된 바와 같이, 25 ㎛의 채널 길이를 갖는 트랜지스터의 IDS는 심지어 -5V의 VGS인 경우에도 여전히 수 마이크로암페어 정도이다.
플라스틱상의 GaAs-와이어 쇼트키 다이오드들은 정류기의 전형적인 특성(도 4d)을 나타내는데, 즉, 순방향 전류(I)는 순방향 바이어스 전압(V)이 증가함에 따라 신속하게 증가하며, 역방향 전류는 심지어 5V만큼 큰 역방향 바이어스에서도 작다. 이러한 쇼트키 다이오드들의 I-V 특성들은 V＞＞3kT/q에서 하기와 같이 표현되는 열이온 방출 모델에 의해 설명될 수 있다.
Figure 112012103783593-pat00003
Figure 112012103783593-pat00004
여기서, J는 인가된 바이어스 전압(V)에서의 순방향 다이오드 전류 밀도를 나타내며, k는 볼츠만 상수이며, T는 절대 온도(즉, 실험에서 298K)이며, φB는 쇼트키 장벽 높이이고, A**는 GaAs에 대한 유효 리처드슨 상수(즉, 8.64 A cm-2K-2)이다. lnJ와 바이어스(V)간의 관계를 도시함으로써(삽입물), 포화 전류(J)와 이상 계수(n)는 선형 관계(삽입물에서 직선)의 인터셉트와 슬로프로부터 결정된다. φB의 량은 식(2)로 추정된다. φB 및 n은 쇼트키 계면 특성들의 평가 기준으로서 일반적으로 사용된다. 이들은 금속과 GaAs 간의 계면 전하 상태(charge state)들에 크게 의존하는데, 즉, 전하 상태의 증가는 φB의 감소와 n 값의 증가를 야기할 것이다. 이러한 작업으로 제조된 다이오드의 경우에, φB 및 n은 도 4d의 삽입물로부터 각각 512 meV와 1.21로 결정된다. 이 디바이스들은 웨이퍼상에 형성된 다이오드들에 비해 다소 낮은 쇼트키 장벽(512 meV 대 ~800 meV)과 더 큰 이상 계수(1.21 대 ~1.10)를 갖는다.
이러한 GaAs-와이어 디바이스들(즉, MESFET 및 다이오드)은 복잡한 회로를 위한 논리 게이트로 집적될 수 있다. 예컨대, 상이한 채널 길이를 갖는, 상이한 포화 전류를 갖는 2개의 MESFET들의 연결은 인버터(논리 NOT 게이트)를 형성한다(도 5a 및 5b). 부하 트랜지스터(상부)와 스위칭 트랜지스터(하부)는 각각 100 ㎛와 50 ㎛의 채널 길이와, 150 ㎛의 채널 폭과, 그리고 5 ㎛의 게이트 길이를 갖는다. 이러한 설계는 부하 트랜지스터의 포화 전류가 스위칭 트랜지스터의 포화 전류의 ~50%가 되게 하며, 이는 부하 라인이 작은 턴-온 전압으로 선형 영역에 있는 스위칭 트랜지스터의 VGS=0 커브와 교차함을 보증한다. 인버터는 포화 영역에서 측정되는데, 즉, Vdd는 5V로 바이어스된다. 큰 네거티브 전압(논리 0)이 스위칭 트랜지스터를 턴 오프하도록 스위칭 트랜지스터(Vin)의 게이트에 인가되는 때에, 출력 노드(Vout) 전압은 Vdd(논리 1, 높은 포지티브 전압)이 되는데, 이는 부하 트랜지스터가 항상 온(on)이기 때문이다. Vin의 증가는 스위칭 트랜지스터를 턴 온시키며, 스위칭 트랜지스터와 부하 트랜지스터 모두를 통해 큰 전류를 제공한다. 스위칭 트랜지스터가 완전하게 턴 온되는 때에, 즉, Vin이 큰 포지티브 전압(논리 1)이 되는 때에, Vout은 낮은 포지티브 전압(논리 0)으로 감소한다. 도 5c는 전달 커브를 도시한다. 인버터는 단위 이득보다 큰 최대 전압 이득(즉, dVout/dVin)max=1.52)을 나타낸다. Vout의 논리 상태는 (도 3d에 도시된 바와 같은) 쇼트키 다이오드로 구성되는 레벨-쉬프트 브랜치를 추가함으로써 부가적인 회로 집적에 적합한 전압으로 쉬프트된다.
병렬 또는 직렬로의 이러한 타입의 여러 개의 디바이스의 결합은 NOR 게이트와 NAND 게이트와 같은 더욱 복잡한 논리 기능들을 산출한다. 도 6a 및 6b에 도시된 NOA 게이트의 경우에, 병렬로 된 2개의 동일한 MESFET들은 스위칭 트랜지스터 역할을 한다. 높은 포지티브 전압(논리 1)의 인가에 의한 하나의 스위칭 트랜지스터(VA 또는 VB)의 턴 온은 부하 트랜지스터의 드레인(Vdd)을 통해 접지(GND)로 흐르는 큰 전류 흐름을 제공할 수 있으며, 결과적으로 낮은 레벨(논리 0)의 출력 전압을 발생시킨다. 높은 포지티브 출력 전압(논리 1)은 오직 2개의 입력이 높은 네거티브 전압(논리 0)인 때에만 달성될 수 있다. 출력의 NOR 게이트 입력들에 관한 의존성은 도 6c에서 도시된다. NAND 게이트 구성(도 6d 및 6e)에서, 2개의 스위칭 트랜지스터들이 높은 포지티브 전압(논리 1)의 인가에 의해 턴 온되는 때에만, 모든 트랜지스터들을 통과하는 전류는 크다. 이러한 구성에서, 출력 전압은 비교적 낮은 값(논리 0)을 나타낸다. 다른 입력 조합들에 의해 트랜지스터를 통과하는 전류가 거의 없게 되면, Vdd에 필적할만한 높은 포지티브 출력 전압(논리 1)을 발생시킨다. 이러한 타입의 논리 게이트들 및/또는 다른 수동 소자들(예를 들어, 저항, 캐패시터, 인덕터 등)의 추가적인 집적은 플라스틱 상에서 고속의 큰-면적의 전자 시스템에 대한 전망을 제공한다.
요약하면, 고품질의, 벌크 단결정 웨이퍼들로 "탑-다운" 과정들을 사용하여 제조된 집적된 옴 접촉들을 갖는 GaAs 와이어들은 고성능 '프린터블' 반도체 물질, 및 플렉서블 플라스틱 기판상의 트랜지스터들, 다이오드들 및 집적 논리 게이트들에 대한 비교적 용이한 경로를 제공한다. 플라스틱 기판들로부터 고온 프로세싱 단계들의 분리(예를 들어, 옴 접촉들의 형성) 및 GaAs 와이어들의 잘 정렬된 어레이들의 이송 프린팅을 위한 PDMS 스탬프의 사용은 본원에서 설명되는 핵심 특징들이다. 반도체로서 GaAs 와이어들의 사용은 동작 속도에 관한 수요 요건을 갖는 큰 면적의 전자장치들에 대해 매력적인데, 이는 (i) GaAs가 큰 고유 전자 이동도(~8500 cm2V-1s-1)를 가지며, 통상적인 고주파 회로들에서 응용을 확립하였으며, (ii) GaAs로 형성된 MESFET들은 게이트 절연체들을 요구하지 않기 때문에 MOSFET들보다 단순한 프로세싱을 제공하며, (iii) GaAs MESFET들은 비-자기 정렬 MOSFET들에서 발생하는 기생 오버랩 캐패시턴스를 갖지 않으며, (iv) GaAs MESFET들에서의 고속 동작은 큰 면적의 플라스틱 기판들상에서 쉽게 달성될 수 있는 적당한 레벨의 레지스트레이션 및 분해능에서도 가능하기 때문이다. (Si와 비교할 때에) GaAs의 비교적 고비용과 GaAs-와이어 디바이스로 상보형 회로들을 생성하는데에 어려움은 결함들을 나타낸다. 이에 불구하고, 고성능의 트랜지스터들과 다이오드들이 플라스틱 기판들상에 형성될 수 있는 상대적 용이성, 및 이러한 콤포넌트들을 기능 회로들로 집적하는 능력은 기계적 유연성, 경량 구조 및 큰 영역의, 프린팅-유사 프로세싱과의 양립성이 요구되는 전자 시스템들로의 이러한 경로의 전망을 나타낸다.
실험 내용: GaAs 웨이퍼(IQE Inc., Bethlehem, PA)는 고진공 챔버에서 분자빔 에피택시(MBE) 증착을 통해 (100) 반-절연 GaAs 웨이퍼상에 성장된 (4.0×1017cm-3의 캐리어 농도를 갖는) 에피택셜 Si-도핑된 n-타입 GaAs 층을 갖는다. 리소그래피 공정은 플라스틱 기판, 즉, 얇은 층의 경화된 폴리우레탄(PU, NEA 121, Norland Products Inc., Cranbury, NJ)으로 덮혀진 poly(ethylene terephthalate)(~175 ㎛ 두께의 PET, Mylar film, Southwall Technologies, Palo Alto, CA) 쉬트들과 양립되는 온도(<110℃)에서 수행되는 AZ 포토레지스트(포지티브 이미징과 네거티브 이미징을 위한 AZ 5214 및 AZ nLOF 2020)를 이용한다. 포토레지스트 마스크 패턴들을 갖는 GaAs 웨이퍼들은 얼음-물 욕조에서 냉각된 식각액(4 mL H3PO4(85 wt%), 52 mL H2O2(30 wt%) 및 48 mL 탈이온수)으로 이방성으로 식각된다. 모든 금속들은 전자-빔 증착기(Temescal)에 의해 ~4Å/s 속도로 증착된다. 50 nm 두께 금속들이 증착된 때에, 증착은 플라스틱 기판들이 금속화되는 것을 방지하기 위해 (5분 동안) 샘플들을 냉각하도록 중단된다. 샘플들이 냉각된 이후에, 증착/냉각 사이클의 반복에 의해 더 많은 금속을 증착한다.
제 2 실시예: 플렉서블 플라스틱 기판들 상의 기계적으로 플렉서블 트랜지스 터들에서 기가헤르쯔 동작
벌크 웨이퍼들로부터 형성된 옴 접촉들을 갖는 GaAs 와이어들의 결합된 사용, 소프트 리소그래피 이송 프린팅 기법들, 및 최적화된 디바이스 설계들은 기계적으로 플렉서블 트랜지스터들이 기가헤르쯔 범위의 개별 디바이스 속도들로 그리고 고도의 기계적 굴곡성으로 저비용의 플라스틱 기판들 상에 형성되게 할 수 있다. 본원에서 개시된 접근들은 적당한 리소그래피 패터닝 분해능과 레지스트레이션으로 제조되는 단순한 레이아웃의 물질들을 포함한다. 결과들은 고속 통신과 고속 계산들, 그리고 큰 면적의 전자 시스템("마크로전자장치")의 이머징 클래스를 포함하는(다만, 이에 국한되지는 않음) 일정한 응용들에서 중요하다.
고-이동도 반도체들로 형성되는 큰 면적의, 플렉서블 전자 시스템들(즉, 마크로전자장치)는 관심의 대상인데, 이러한 타입의 회로들의 일부 잠재적인 응용이 고속 통신 및/또는 계산 성능을 요구하기 때문이다. 단결정 실리콘 나노와이어들 및 마이크로구조 리본들, 폴리실리콘 뿐만 아니라 비정질/다결정성 산화물 및 칼코겐 화합물과 같은 다양한 무기 물질들로 형성된 플렉서블 박막 트랜지스터들(TFT들)은 다결정성 유기 박막들(일반적으로 < 1 cm2V-1s-1)의 TFT보다 훨씬 더 큰 이동도(10~300 cm2V-1s-1)를 나타낸다. 이전의 작업은,매우 높은 고유 전자 이동도(~8500 cm2V-1s-1)를 갖는 단결정 GaAs의 와이어 어레이들이 금속-반도체 전계-효과 트랜지스터들(MESFET들)의 기하구조에서 TFT들에 대한 이송 채널들의 역할을 할 수 있음을 보여주었다. 본 실시예는, 유사한 디바이스들이 최적의 설계에 의해, 적당한 리소그래피 분해능과 양호한 굴곡성을 가지면서 GHz 범위의 주파수로 동작할 수 있음을 보여준다. 특히, 플라스틱 기판들 상의 GaAs 와이어-기반 MESFET들이, ~200 mm 두께 기판들이 사용되는 때에 ~1 cm 까지의 굴곡 반경을 위한 전기적 특성들의 적당한 변경들을 가지며, 2 ㎛의 게이트 길이를 갖는 트랜지스터들에 대해 1.5 GHz보다 높은 차단 주파수를 나타냄을 실험적 결과들이 보여주고 있다. 디바이스 특성의 단순한 모의실험들은 실험적 관찰들과 잘 들어맞으며, S-대역(5 GHz)의 동작 주파수가 달성될 수 있다.
기본적인 제조 방법은 명세서의 다른 곳에서 설명되는 방법과 유사하지만, 고속 동작을 가능하게 하는 최적화된 디바이스 기하구조들과 프로세싱 방법들을 갖는다. (N2 대기에서 1 분 동안 450℃에서의 120 nm AuGe/20 nm Au를 어닐링함으로써 형성되는) 집적된 옴 스트라이프들을 갖는 GaAs 와이어(~2 ㎛의 폭) 어레이들은, 포토리소그래피 및 이방성 화학 식각을 통해 150-nm n-GaAs의 에피택셜 층을 갖는 (100) 반-절연 GaAs(Si-GaAs) 웨이퍼로부터 제조된다. Ti(2 nm)/SiO2(50 nm)의 얇은 이중층은 이송 프린팅 공정을 용이하게 함과 아울러 공정에 포함된 유기물들(주로 스탬프의 표면들로부터 이송되는 것들)에 의한 오염으로부터 와이어들의 평평한 표면과 옴 접촉들을 보호하기 위해 접착층의 역할을 하도록 언더커트 GaAs 와이어들상에 증착된다. 이 층은 순차적 단계들에서 디바이스 제조를 위해 GaAs 와이어들의 세정된 표면들을 노출시키기 위해 샘플들을 1:10 HF 용액에 담금으로써 제거된다. 게다가, (이전 작업에서 이송 프린팅을 위해 접착층으로서 사용된 포토레지스트 층들의 두께에 비교할 때에) Ti/SiO2 층의 얇은 두께는, 폴리우레탄(PU)의 스핀 캐스트 얇은 층의 도움으로 GaAs 와이어 어레이들이 그 위에 프린팅된 비교적 평평한 표면의 플라스틱 poly(ethylene terephthalate)(PET) 쉬트를 발생시킨다. 향상된 표면 편평도는 길이 방향을 따른 균열 없이 좁은 게이트 전극들의 증착을 가능하게 하며, 이에 따라 디바이스들의 동작 속도를 증가시키는 효과적인 루트를 제공한다.
PET 기판들 상의 결과적인 MESFET들은(도 7a에 도시된 바와 같은 2 ㎛의 게이트 길이를 갖는 전형적인 트랜지스터의 SEM 이미지를 참조한다) 마더 웨이퍼들상에 형성된 트랜지스터들과 유사한 DC 전송 특성들을 나타낸다. 도 7b는 2 ㎛의 게이트 길이를 갖는 디바이스에 대해, 게이트 전압(VGS)(삽입물)의 함수로서 그리고 상이한 VGS에서 소스/드레인 전압의 함수로서 소스와 드레인간의 전류 흐름(IDS)을 도시한다. 0.1 V의 VDS에서(즉, 선형 영역) 핀치-오프 전압은 -2.7 V이다. 많은 디바이스에서의 평균 측정들로부터 결정된 ON/OFF 전류 비율은 ~106이다. 디바이스들은 고속 응답에서 특히 중요한 무시할만한 히스테리시스(삽입물)를 나타낸다. 디바이스들은 양호한 디바이스-대-디바이스 균일성을 보여준다. 표 1은 50 ㎛의 채널 길이와 상이한 게이트 길이를 갖는 MESFET들의 통계적 결과들(디바이스 개수 > 50)을 리스트한다. DC 특성들은, 큰 게이트 길이를 갖는 디바이스들이 다소 낮은 ON/OFF 비율을 나타낸다는 것을 제외하고 게이트 길이에 거의 무관한다. 그러나, 게이트 길이는 하기에서 설명되는 바와 같이 동작 주파수를 결정함에 있어서 중요한 역할을 한다.
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표 1은 상이한 게이트 길이를 갖는 MESFET들로부터 얻어진 파라메터들의 통계적 결과를 나타낸다. 모든 트랜지스터들은 10개의 병렬 와이어들과 50 ㎛의 채널 길이로 형성된다.
도 8a의 삽입물은 마이크로파 테스트를 위해 설계된 디바이스의 레이아웃을 보여준다. 테스트 구조의 각 유닛은 2 ㎛의 게이트 길이와 공통 게이트를 갖는 50 ㎛의 채널 길이들을 갖는 2개의 동일한 MESFET들, 및 RF 프로브들의 레이아웃을 매칭하도록 구성된 프로빙 패드들을 포함한다. 측정에서, 드레인(D) 단자는 (소스(S)에 대해) 4V로 유지되며, 게이트(G)는 50Ω을 가지며 224 mV의 등가적인 전압 진폭을 갖는 0 dBm의 RF 전력과 결합된 0.5V 바이어스에 의해 구동된다. 이 측정은 에러 보정을 위한 WinCal 3.2를 통해 CascadeMicrotech 101-190B ISS 기판(레이저 트림 골드 패턴들로 덮혀진 세라믹 칩) 상에 표준 SOLT(Short-Open-Load-Through) 기법을 사용하여 50 MHz에서 1 GHz로 교정되는 HP8510c Network Analyzer를 사용하여 수행된다. 바꾸어 말하면, 쇼트 교정은 완전한 쇼트로서 간주되며, 오픈 교정은 완전한 오픈으로서 간주된다. 교정이 디-임베딩(de-embedding) 없이 수행되기 때문에, 측정의 기준 평면은 입력 프로브와 출력 프로브 사이에 설정된다. 바꾸어 말하면, 접촉 패드들의 기생 성분들이 측정에서 포함된다. 그러나, 접촉 패드의 길이가 200 ㎛인 반면에 1 GHz의 주파수를 갖는 RF 신호의 파장이 300 mm이라는 사실을 고려하는 때에, 접촉 패드들에 관한 이러한 기생 성분들의 영향은 무시할 만하다. 접촉 패드가 단지 파장의 1/1500이기 때문에, 그 임피던스 변환 효과는 무시할 만하다.
소신호 전류 이득(h21)은 디바이스의 측정된 S-파라메터로부터 도출될 수 있다. 이 양(quantity)은 입력 RF 신호의 주파수에 관한 로그 의존성을 표시한다(도 8a). 단위 전류 이득 주파수(fT)는 단락회로 전류 이득이 단위 이득이 되는 주파수로서 정의된다. 이 양은 20 dB/decade 라인의 최소자승법(least-square fit)에 따라 도 8a의 커브를 외삽하고 그 x-절편을 찾음으로써 결정될 수 있다. 이러한 방식으로 결정된 값은 fT=1.55 GHz이다. 이 디바이스는 플라스틱 상의 가장 고속의, 기계적인 플렉서블 트랜지스터이며, 기가헤르쯔 범위의 fT를 갖는 최초의 디바이스를 나타냄을 알 수 있다. 또한, 측정된 DC 파라메터들과 전극들 간의 계산된 캐패시터들을 사용하여 소신호 등가 회로 모델에 따라 GaAs MESFET들의 RF 응답을 추정하였다. 모의실험 결과로부터의 플롯은 실험 결과와 잘 들어맞으며 fT=1.68 GHz를 산출한다. 이 모델은 또한 다른 게이트 길이들을 갖는 트랜지스터들에 대해 잘 동작하는데, 예를 들어, 5 ㎛의 게이트 길이를 갖는 MESFET의 실험적인 fT(730 MHz)는 모의실험된 양(795 MHz)에 근접한다(도 8b). 모델에서, MESFET의 고유 파라메터들만이 고려되는데, 외부 파라메터들은(즉, 프로빙 패드들과 관련된 인덕턴스 및 저항) 무시할 만한 것으로 고려되기 때문이다. 트랜스컨덕턴스(gm), 출력 저항(RDS), 및 채널의 전하가 VDS의 변화에 순간적으로 응답할 수 없다는 사실을 설명하는 차징 저항(charging resistance; Ri)이 DC 측정들로부터 도출된다. MESFET와 관련된 고유 캐패시턴스는 공핍층, 에지 프린징(edge fringing) 및 기하구조 프린징 캐패시턴스(geometric fringing capacitance)들로부터의 기여를 포함한다. 이들 각각은 개별 GaAs 와이어들의 합산된 폭과 일치하는 채널 폭을 갖는 통상적인 디바이스들에 대한 표준식들을 사용하여 계산된다.
공핍층 캐패시턴스는 게이트 길이(LG), 유효 디바이스 폭(W), 및 공핍 높이로 특징된다. 공핍 높이는 하기와 같다.
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이 식에서,
Figure 112012103783593-pat00007
상기 식에서, 공핍층이 평행판 캐패시터로서 동작함을 가정한다. 에지 프린징 캐패시턴스와 기하구조 프린징 캐패시턴스는 하기 식들 각각에 의해 결정된다.
Figure 112012103783593-pat00008
Figure 112012103783593-pat00009
150 ㎛와 200 ㎛은 소스 혹은 드레인 패드의 폭과 길이이다. K(k)는 제 1 종의 타원 적분이다.
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게이트와 소스 간의 캐패시턴스(CGS)는 모든 3개의 종류의 캐패시턴스를 포함하지만, CDS와 CDG는 에지 프린징 캐패시턴스와 기하구조 프린징 캐패시턴스만을 포함한다. Cedge와 Cgeometric의 기여들은 대부분의 경우에서 모의실험 결과들에 큰 영향없이 무시될 수 있는데, 이들이 게이트 길이에 적당한 Cdepletion보다 훨씬 작다. 이 모델은 게이트 길이에서 fT의 변화를 포함하는 플라스틱 상의 와이어 어레이 디바이스들의 특성을 설명한다. 도 8c는 상이한 게이트 길이와 50 ㎛의 채널 길이를 갖는 GaAs-와이어 MESFET들의 측정된(심볼) fT와 계산된(점선) fT를 비교한다. 이 모델은 게이트 길이를 감소함으로써 또는 GaAs 마더 웨이퍼의 층들의 설계를 더 최적화함으로써 fT가 크게 증가할 수 있음을 시사한다.
15 ㎛의 게이트 길이를 갖는 와이어 기반 MESFET들에 관한 인장 응력의 영향에 대한 초기 측정들을 보고하였다. 본 실시예에서, 파손점까지의 압축 및 인장 모두에서의 고속 디바이스들의 특성을 조사한다. 측정들은 기판(도 9a)을 다른 곡면 반경을 갖는 볼록한 형상 및 오목한 형상으로 구부림에 따른 전체 DC 전기 특성으로 구성된다. 휨 반경(bending radii)은 구부려진 샘플들의 측면 뷰 이미지들의 기하학적 피팅을 통해 도출된다. 볼록한 휨 표면과 오목한 휨 표면은 디바이스들 상에서 인장 응력(양의 값으로 지정됨)과 압축 응력(음의 값으로 지정됨)을 유도한다. 도 8a에 도시된 삽입물과 유사한 디바이스는 성능에 관한 휨-유도 응력의 영향을 평가하는데 사용된다. 포화 전류(즉, VDS=4V, VGS=0V)는 인장 응력의 0.71% 증가(본 작업에서 사용되는 200-㎛ 두께 기판에 대한 14 mm의 휨 반경에 대응함)와 함께 ~10%만큼 증가하며, 압축 응력의 0.71% 증가와 함께 ~20%만큼 감소한다(도 9b). 전류는 어느 방향으로의 휨 이후에 기판이 릴리스된 때에 회복하며, 이는 플라스틱 기판과 디바이스들의 다른 콤포넌트들의 변형이 이 범위에서 탄성임을 시사한다. (PET 및 PU는 > ~2%의 응력에서 플라스틱으로 변형되는 것으로 예상된다). (100) GaAs 웨이퍼들상의 GaxIn1-xAs 혹은 GaxIn1-xAs의 변형된 에피층(epilayer)들에 관한 연구는, 쌍축 압력뿐만 아니라 외부적으로 가해진 단축 압력(본 실시예와 유사한 사례)이 에피층들에서 밴드-갭 에너지와 가전자대 분리에 큰 변화를 야기할 수 있음을 보여준다. 인장 응력은 밴드-갭 에너지를 감소시키며, 이에 따라 전체 캐리어 농도(전자들 및 정공들)를 증가시키고 전류 흐름을 향상시킨다. 대조적으로, 압축 응력은 밴드-갭 에너지를 증가시키고 전류 흐름을 감소시킨다. 이러한 현상은 상기 디바이스들에서의 관찰과 일관된다. SEM 현미경으로의 휨 공정에 대한 인 시투(in situ) 이미징은 < +/-0.71%의 응력에서 어떤 GaAs 와이어들이 파손되지 않음을 확인한다. ~1% 이상의 인장 응력에서, 디바이스 열화는 일부 와이어들의 파손(혹은 게이트 전극들의 균열)로 인해 발생한다. 여기에서 사용되는 것들보다 실질적으로 폭이 넓은 와이어들의 경우에(예를 들어, 10 ㎛ 폭), 와이어들은 이들의 비교적 높은 휨강성(flexural rigidity)으로 인해, 파손되기보다는 인장 휨 응력을 해제하도록 플라스틱으로부터 결합해제된다.
휨 응력이 20% 이하만큼 포화 전류를 변경시키기 때문에, ON/OFF 비율의 변화들은 주로 OFF 전류들의 변경에 의해 결정된다. 응력에 의해 유도된 n-GaAs 층의 전위(dislocation) 및 표면 결함의 개수와 가전자대의 정공 농도의 변화는 트랜지스터의 OFF 전류의 변화에 기여할 수 있다. 인장 응력과 압축 응력 모두가 전위와 표면 결함 개수를 증가시킬 수 있으며, 이에 따라 디바이스의 OFF 전류를 증가시킨다. 인장 응력은 추가적인 정공들뿐만 아니라 전자들을 생성하며, 이들은 또한 OFF 전류를 증가시킨다. 반면에, 압축 응력은 정공 농도를 낮춘다. 결과적으로, 인장시에 MESFET의 OFF 전류는 미변형 디바이스보다 높은 것으로 예상된다. 압축 응력은 디바이스의 OFF 전류에 작은 영향을 미친다. 따라서, 대응하는 ON/OFF 전류 비율은 인장시에 감소하며, 압축시에 대략적으로 동일하게 유지되어야 한다. 도 9c는 포화 영역에서 측정된 ON/OFF 전류 비율의 응력에 관한 의존성을 제공하는데, 상기 논의와의 정량적인 일치를 보여준다.
요약하면, 본 실시예의 결과들은 (인장 및 압축 모두에서 0.71% 만큼 높게) 휨 유도된 표면 응력이 변형된 과정으로부터 제조된 MESFET들의 성능을 크게 열화시키지 않음을 보여준다. 더욱 중요한 것으로서, 휨 상태에서의 샘플의 릴리스는 디바이스 성능을 원래 상태로 복귀시킨다. 이러한 관찰들은, PU/PET 기판들 상의 GaAs-와이어 기반 MESFET들이 마크로전자장치의 많은 예기되는 응용들의 요건들을 만족시키는 기계적 특성들을 가짐을 보여준다. 게다가, 이러한 타입의 TFT들은 기계적 유연성, 경량 구조 및 큰 면적과의 양립가능성, 프린팅-유사 프로세싱이 요구되는 RF 통신 장치들과 기타 응용들에 적합한 것들에 접근하는 고속을 나타낸다. 통상적인 집적회로용 Si와 비교할 때에 GaAs의 일부 단점들(즉 높은 웨이퍼 비용, 신뢰성있는 상보형 회로들의 형성 불능, 기계적인 취약성 등)은 본 작업의 초점인 얇은, 구부릴 수 있는, 적당한 밀도와 큰 면적의 회로들의 클래스에서 와이어들 혹은 리본들을 사용하는 디바이스들에서 중요성이 감소된다.
제 3 실시예: 벌크 웨이퍼들로부터 얻어진 실리콘의 아주 얇은 리본들을 사용하는 기계적 플렉서블 박막 트랜지스터들
본 실시예는 벌크 실리콘 (111) 웨이퍼의 리소그래피 패턴화 및 이방성 식각에 의해 생성된 단결정 실리콘의 얇은(서브-미크론) 리본들의 정렬된 어레이들을 사용하는 일종의 박막 트랜지스터를 소개한다. 얇은 플라스틱 기판들 상에 프린팅된 이러한 리본들을 포함하는 디바이스들은 양호한 전기적 특성 및 기계적 유연성을 보여준다. 선형 영역에서 평가되는 바와 같은 유효 디바이스 이동도는 360 cm2V-1s-1만큼 높고, ON/OFF 비율은 > 103이다. 이러한 결과들은 구조적 건강 진단기, 센서, 디스플레이 및 기타 응용들을 위한 큰 면적의, 고성능의, 기계적 플렉서블 전자 시스템으로의 저비용 접근을 위한 중요한 단계들을 나타낸다.
한정-관련 특성들 및 광범위하게 사용되는 형태 인자들은 저-차원의 물질이 전자장치, 포토닉스(photonics), 마이크로전자기계 시스템 및 기타 영역들에서의 새로운 응용들에서 관심의 대상이 되게 한다. 예를 들어, 고성능의 플렉서블 전자 디바이스들(예를 들어, 트랜지스터, 단순 회로 요소 등)은 플라스틱 기판들 상에 캐스트, 페인팅 또는 프린팅되는 마이크로/나노와이어들, 리본들 또는 튜브들을 사용하여 구성될 수 있다. 얇은, 높은 종횡비 물질 구조들은 벌크에서 내재적으로 취약하고 깨지기 쉬운 물질들의 단결정 반도체들에서 휨 가능성, 일정한 구조 형태들에서의 신장가능성을 허용한다. 결과적으로, 이러한 타입의 반도체들은 캐리어 이동도의 관점에서 대개 상당히 낮은 성능을 나타내는 진공 및 용액 프로세싱가능 다결정/비결정 유기 물질들에 대한 매력적인 대안을 제공한다. 최근에 설명된 탑-다운 접근들은 물질의 웨이퍼 기반 소스들로부터 반도체 와이어들, 리본들, 및 쉬트들을 생성한다. 이 접근은 결과적인 구조들의 기하구조, 공간 조직, 도핑 레벨들 및 물질 순도에 대한 하이 레벨의 제어를 제공한다. 그러나, 특히 큰 면적의 커버리지를 요구하는 응용들에 대한 이 접근의 경제적인 매력은 웨이퍼들(실리콘 온 인슐레이터, 성장 기판상의 에피택셜 층 등)의 면적당 비용에 의해 제한된다.
본 실시예에서, 다른 접근을 보고한다. 특히, 저비용의 벌크 Si (111) 웨이퍼들로부터 얻어진 서브-미크론 두께를 갖는 실리콘 리본들의 정렬된 어레이들을 사용하는 일종의 박막 트랜지스터(TFT)를 제시한다. 이러한 구조들을 제조하는 과정과 이들을 탄성중합체 스탬프를 통해 플라스틱 기판들 상에 이송 프린팅하는 과정에 대한 설명으로 시작한다. 리본의 형상들, 그 두께들 및 표면 형태들의 구조적 특징을 제시한다. 이러한 프린팅 리본들로 형성된 쇼트키 장벽 TFT들 상에서 이루어진 전기 측정들은 360 cm2V-1s-1의 n-타입 전계 효과 이동도 및 4000의 ON/OFF 비율을 나타낸다.
도 10은 Si (111) 웨이퍼(Montco, Inc., n-타입, 0.8-1.8 Ω. cm) 표면으로부터 얇은(< 1 ㎛) 리본들을 생성하는 탑-다운 방법을 도시한다. 이 공정은 근접장 위상 쉬프트 포토리소그래피 및 이후의 금속 리프트-오프 및 SF6 플라즈마 식각(Plasmatherm RIE system, 40 sccm SF6, 30 mTorr, 45초 동안의 200 W RF 전력)으로 시작되며, Si 표면의 ~1 ㎛ 깊이 및 1 ㎛ 폭의 트렌치 어레이를 생성한다(도 10a). 트렌치들 간의 간격은 리본들의 폭(일반적으로 10 ㎛)을 정의한다. 다음으로, 100 nm의 열 산화물이 1100℃에서 웨이퍼 상에서 성장한다. Ti/Au(3/30 nm)의 앵글 전자빔 증착에 의해 수행되는 2개의 금속 증착 단계들은 트렌치 측면들의 부분적인 커버리지를 제공한다(도 10b). 이러한 앵글 증착 동안에 드리우진 '섀도우들'은 리본들의 두께를 정의한다. 트렌치 식각 조건, 증착 각도 및 금속 플럭스의 콜레메이션 정도가 이러한 섀도우 범위 및 이에 따른 리본 두께를 제어한다. CF4 플라즈마 식각(40 sccm CF4, 2 sccm O2, 50 mTorr 기초 압력, 5분 동안의 150 W RF 전력)은 노출된 산화물을 제거한다. 마지막으로, 더운 KOH 용액(질량비 3:1:1 H2O:KOH:IPA, 100℃)이 리본들을 언더커트한다. 식각 프론트는 (111) 평면을 유지하면서 <110> 방향으로 전진하며(도 10c), 본래 웨이퍼의 대부분(75-90%)을 커버하는 독립적인 리본들을 생성한다. 식각 마스크는 각 리본들이 트렌치의 단부들에서 웨이퍼에 고정되어 있도록 설계된다(도 12a 및 12b). 이 마스크를 물에서 KI/I2(2.67/0.67 wt%)로 및 이후에 HF로 제거하면 제조가 완성된다. 이러한 방식으로 생성된 리본들은 얇은, 평평한, 그리고 기계적으로 플렉서블한 것으로서(도 10e), 값비싼 실리콘-온-인슐레이터 웨이퍼를 갖는 이전에 설명된 접근들을 사용하여 생성된 것과 유사하다. 원자힘 현미경(도 11a)은 두께가 전형적인 리본에 걸쳐 ~115 내지 ~130 nm의 범위인 것으로 보여준다. 이러한 변화들은 광 마이크로그래프에서 근소한 컬러 변화들로서 나타난다(도 12e). 도 12b에 도시된, 이러한 리본들 중 하나의 하부측의 5×5 ㎛ 영역의 AFM에 의해 측정된 바와 같은 거칠기는 0.5 nm이다. 이 값은 동일한 방법에 의해 측정된 SOI 웨이퍼(0.18 nm)로부터 생성된 리본의 상부 연마 표면(0.12 nm) 혹은 하부측보다 크다. 이러한 거칠기를 낮추기 위한 다른 이방성 식각액들의 사용이 관심사이다. 두께 변화의 근원, 및 보다 작은 범위에서의 거칠기는 트렌치에서의 부분적인 에지(edge) 거칠기인데, 이는 또한 앵글 증착 동안에 측면 패시베이션에서의 거칠기를 유발한다. 측면 품질의 개선은 리본 두께 변화를 감소시킬 수 있다. 그러나, 하기에서 제시되는 바와 같이, 양호한 성능을 갖는 트랜지스터 디바이스들은 여기에서 설명되는 과정들을 사용하여 제조되는 리본들로 구성될 수 있다.
리본들은 도 12에서 도시된 바와 같이 높은(>95%) 수율 프린팅 공정을 통해 다른 (플렉서블) 기판으로 이송될 수 있다. 프린팅 공정을 수행하기 위해, PDMS 스탬프가 웨이퍼에 대해 라미네이트되며, 이후에 리본들을 회수하도록 신속하게 벗겨진다. 이러한 타입의 공정은 스탬프에 대한 접착의 동역학적 제어에 의존한다. 이에 따라 "잉크가 묻혀진" 스탬프(도 12b 및 12e)는 접촉에 의해 리본들을 다른 기판에 프린팅할 수 있다. ITO-코팅 0.2 mm 두께 PET 기판상에 프린팅된 리본들은 게이트 전극으로서 ITO를 갖는 플라스틱 상의 고성능 플렉서블 바닥부-게이트 TFT들을 제조하도록 사용될 수 있다. 프린팅 이전에 ITO 게이트에 증착된 SU-8 층이 리본 이송을 용이하게 하기 위한 접착제 및 게이트 유전체 역할을 한다. 프린팅 동안에, 리본들은 그 상부들이 접착제 표면과 동일 평면이 되고, 리본들의 바닥부 표면들과 ITO 간에 대략 2 ㎛의 유전체를 남겨놓도록 경화되지 않은 SU-8로 가라앉는다. 포토리소그래피(100 ㎛ 길이 × 100 ㎛ 폭)에 의해 정의되는 두꺼운(~0.2 ㎛) Ti 소스 및 드레인 접촉들과 HF/H2O2에 의한 습식 식각은 소스와 드레인 전극들을 위한 쇼트키 장벽 접촉들을 형성한다. 이러한 바닥부-게이트 디바이스들은 특성 n-타입 개선 모드 MOSFET 게이트-조정을 나타낸다. 트랜지스터들은 금속 산화물 반도체 전계 효과 트랜지스터들의 동작에 대한 표준식을 사용하여 결정되는 바와 같은, ~360 cm2V-1s-1 (선형) 및 100 cm2V-1s-1 (포화, Vd=5V에서 평가됨) 만큼 높은 디바이스-레벨 이동도들과 ~103의 ON/OFF 비율들을 달성한다. 리본들의 이동도는 디바이스 레벨 이동도보다 대략 20% 더 높아야 하는데(440 cm2V-1s-1 선형 및 120 cm2V-1s-1 포화), 이는 이들 간의 간격들로 인해 채널의 대략 83%만을 채우기 때문이다. 리본 디바이스들은 기판이 적당한(15 mm) 반경으로 구부려지는 때에 생존하지만, 0.2 mm 두께 기판들에 대해 날카로운(5 mm) 휨에서 크게 열화된다.
요약하면, 본 실시예는 벌크 실리콘 (111) 웨이퍼로부터 프린터블 단결정 실리콘 리본들을 생성하기 위한 고수율 제조 방법을 보여준다. 제조 이후에 벌크 웨이퍼 표면들의 리피니싱은 다수의 반복들을 허용하며, 시작 물질의 일 평방 피트로부터 수십 혹은 수백 평방 피트의 리본들을 생성한다. 플라스틱 상에서 이러한 리본들로부터 제조된 TFT들은 이러한 사용이 고성능의 플렉서블 반도체임을 증명한다. 이들을 제조하는 이러한 디바이스들과 방법들은 큰 면적의 플렉서블 전자장치에 유용할 뿐만 아니라, 또한 통상적인 실리콘 마이크로제조 접근들을 사용하여 달성하기가 어려운 3차원 혹은 이종 집적 혹은 기타 특징들을 요구하는 응용들에서 유용하다.
제 4 실시예: 플라스틱 기판들 상의 굴곡성 GaN 전자 이동도 트랜지스터 들(HEMT들)
마크로전자장치의 이머징 필드 내에서 포함되는 플렉서블, 큰 면적의 전자장치 기술들은 여러 주요 고객 및 가까운 미래에 상업화될 것으로 예상되는 군사 응용들과 함께 지난 수년 동안에 걸쳐서의 현저한 진보를 목격하였다. 신규한 형태 인자들을 갖는 마이크로전자 회로들은 이러한 시스템들의 중요한 콤포넌트가 되며, 새로운 제조 방법, 특히 프린팅은 이들을 제조하는데 필요하게 될 것이다. 이러한 이유로, 반도체들의 프린터블한 형태들에 대한 상당한 관심이 집중되고 있으며, 유기(예를 들어, pentacene 및 polythiophenes 등) 및 무기(예를 들어, 폴리 실리콘, 무기 나노와이어들) 물질들이 조사되었다. 이러한 작업은 플라스틱 기판들 상에서 집적되는 디바이스들에 대한 유망한 결과들을 보여주었다. 그러나, 현재의 응용 범위는 이들의 낮은 유효 디바이스 이동도 및 동작 주파수와 같은, 이러한 반도체들로부터 제조되는 내부적으로 불량한 디바이스 성능에 의해 크게 제한되고 있다. 통상적인 유기 폴리머 기판상에서 특별히 높은 성능의 디바이스들의 제조할 수 있게 하는 마이크로구조 반도체(㎲-Sc)로 불리는 새로운 형태의 프린터블 무기 반도체들을 조사하였다. 또한, ㎲-Sc 기반을 사용하여 완전하게 전개된 디바이스들이 반도체 웨이퍼들 상에서 제조하여, 이후에 성능의 감소없이 후속적으로 플렉서블 기판으로 이송될 수 있음을 보여주었다. 이 접근은 고품질의 웨이퍼 스케일 반도체들을 이용하며, 이들이 프린팅 기반 제조 방법들에 순응적으로 되게 한다. 이러한 물질들 중에서, 단결정 ㎲-GaN이 큰 관심의 대상인데, 이것이 높은 항복 필드(GaAs의 3 MV cm-1 대 0.4 MV cm-1)를 유발하는 넓은 밴드 갭(GaAs의 3.4 eV 대 1.4 eV), 높은 포화 캐리어 속도(GaAs의 2.5*107 cm s-1 대 107 cm s-1) 및 양호한 열 도전성(GaAs의 1.3 W cm-1 대 0.5 W cm-1)을 포함하는 우수한 물질 특성들을 갖기 때문이다. 게다가, AlGaN/GaN 이종구조 형태의 이종 집적은 1.0 ×1013 cm-2 범위에 놓이는 쉬트 캐리어 밀도들을 갖는 피에조전기 응답성과 높은 전도대 오프셋을 갖는 디바이스 그레이드 물질들(device grade materials)을 산출한다. 이러한 매력적인 특성들은 GaN가 무선 통신용 전자 디바이스들, 풀 컬러 발광 소자, 및 광전자 시스템용 UV 광검출기들과 같은 높은 주파수 성능 및 높은 전력 성능 모두를 요구하는데에 적합하게 되도록 하였다.
AlGaN/GaN 높은 전자 이동도 트랜지스터들(HEMT들)의 최초 시연 이후에, 이러한 영역에 초점을 맞춘 실질적인 연구 활동이 전개되었다. 이러한 노력은 사파이어, SiC, Si 및 AlN을 포함하는 다양한 기판들 상에서 집적되는 디바이스들을 야기하였다. 본 실시예에서, 플렉서블 AlGaN/GaN 이종구조 높은 전자 이동도 트랜지스터들(HEMT들, 도 14에서 요약된 공정에서 도시됨)의 제조를 설명하는데, 이들은 프로세싱되며 후속적으로 접촉-프린팅-기반 프로토콜을 통해 Si (111) 성장 기판으로부터 플라스틱 쉬트들로 이송된다. 이 작업은 이종구조 III-V 반도체 물질들 기반의 고성능 HEMT 디바이스들을 플라스틱 기판들 상에 집적하는 과정들을 설명한다.
도 15는 HEMT 디바이스들의 제조에서 사용되는 단계들을 개략적으로 도시한다. 공정은 표준 시퀀스 포토리소그래피 및 리프트-오프 단계들을 사용하여 벌크 GaN 이종구조 웨이퍼 상에서 옴 접촉(Ti/Au/Mo/Au)의 형성으로 시작된다(도 15a). 이후에, PECVD 산화물층 및 Cr 금속이 후속 건식 식각에 대한 마스크 역할을 하도록 증착된다. 포토리소그래피 및 Cr과 PECVD 산화물의 식각은 후속 프린팅을 위한 고체 잉크 역할을 하는 GaN 리본들에서 원해지는 기하구조들을 정의한다(도 15b). 상부 포토레지스트를 스트리핑한 이후에, 노광된 GaN을 제거하는데에 ICP 건식 식각이 사용된다(도 15c). Cr 층이 이 ICP 식각 단계에 의해 제거되지만, 더 두꺼운 PECVD 산화물층은 GaN 상부에서 필수적으로 손상되지 않은 채 남아있는다. TMAH(tetramethyl ammonium hydroxide)로의 이방성 습식 식각(도 15d)은 하부 Si를 제거하고, 마더 기판으로부터 GaN 리본들을 분리시킨다. 이 강한 알카라인 식각 동안에, PECVD 산화물은 열화로부터 옴 접촉들을 보호하는 역할을 한다. 플라즈마 및 습식 식각 단계들에 의해 크게 거칠게 된 잔여 PECVD 산화물은 이후에 BOE(buffered oxide etchant) 공정 단계를 사용하여 제거된다. 새로운 스무드한, 희생적인 실리콘 산화물층이 전자빔 증착에 의해 GaN 리본들의 상부에서 후속적으로 증착된다. GaN 리본들의 프린팅을 위해, 웨이퍼는 PDMS(poly-dimethylsiloxane) 슬랩과 접촉하며(도 15e), 마더 기판으로부터의 고속 제거와 동시에, ㎲-GaN의 PDMS로의 완전한 이송이 획득된다. 이후에, 이 "잉크가 묻혀진" 슬랩은 폴리우레탄(PU)으로 코팅된 폴리(ethyleneterepthalate) 쉬트(PET)로 라미네이트되며, 상부측으로부터의 UV 광이 PU를 경화하는데 사용된다(도 15h). PDMS의 박리는 ㎲-GaN 요소들의 플라스틱 기판으로의 이송을 발생시킨다. 이송은 GaN 리본들의 상부에 PU 잔여물을 남긴다. 이 잔여물은 도 15e의 단계에서 증착된 전자빔-증착 SiO2 층이 BOE로 스트립되는 때에 제거된다. 공정의 최종 단계는 소스/드레인 배선들과 쇼트키 게이트 금속 접촉들(Ni/Au)의 형성, 전자빔 증착에 의해 증착되고 표준 리프트오프 공정을 사용하여 패터닝된 층들을 포함한다(도 15f).
하부의 Si를 제거한 이후에(도 15d) 독립적인 ㎲-GaN의 원래 위치를 유지하기 위해, 도 14c의 공정에서 도시된 바와 같은 마이크로구조 반도체(㎲-Sc)의 새로운 기하구조를 채택한다. ㎲-GaN 리본은 PDMS 프린팅 툴로의 레지스터드 이송(도 15e)을 용이하게 하기 위해 GaN 리본의 단부들에서 2개의 좁은 브리지들(즉, 도 14c의 화살표로서 표시된 바와 같은 2개의 파손점)을 갖는다. 이 아키텍쳐는 이전에 보고된 '피넛(peanut)' 설계에 대한 큰 개선을 나타낸다. 이송 공정을 조정하는 파손은 이 설계에서 매우 효율적인 것으로 발견되었다. 초기의 '피넛' 설계는 프린팅에 적합한 ㎲-Sc 리본들을 생성하기 위해 큰 면적에 대해 식각 시간의 엄격한 최적화 및 매우 균일한 식각율을 요구한다. 현재의 '좁은 브리지' 설계는 식각율 차이에 훨씬 덜 민감하다. 이 나중 부분을 예시하기 위해, 도 16a 및 16b는 TMAH 이방성 식각 단계 이전 및 이후에 각각 얻어진 GaN 웨이퍼의 광 이미지들을 도시한다. 독립적인 그리고 지지되는 GaN 마이크로구조의 상이한 컬러들은 이러한 이미지들에서 쉽게 구별가능하다. 도 16c 및 16d는 하부의 Si를 절단하는 TMAH 식각 단계의 중단 스테이지들에서 얻어진 주사전자현미경(SEM) 이미지들을 도시한다. 도 16d의 확대 이미지 및 도 16b의 점선 영역은 매우 이방성인 특성을 예시하는데, Si 식각 공정이 필수적 GaN 리본 배향의 수직 방향으로만 전달됨을 나타낸다. 이 특정 시스템에서, 바람직한 식각은 (110) 방향을 따라 발생하며, 도 14c에서 주목된 바와 같은 Si (111) 표면들은 고유의 식각 차단 마스크의 역할을 한다. 도 16e는 잉크가 묻혀진 PDMS 슬랩의 SEM 이미지를 도시하는데, 여기서, ㎲-GaN은 온-웨이퍼 레지스트레이션의 전체 장력으로 이동된다. 도 16f의 이미지는 프린팅 구조들의 SEM 마이크로그래프를 도시하는데, 최종 단계인 여기서, ㎲-GaN은 이종구조 디바이스들은 PU 코팅 PET 기판으로 이송된다. 이러한 이미지들은, '좁은 브리지' ㎲-GaN 방식에 기반한 이송이 이종구조 리본들에 손상을 주지 않음을 증명한다.
도 17a 및 17b는 PET 기판으로의 이송 이후의 ㎲-GaN 기반 HEMT들의 대표적인 광 이미지들을 제시한다. 다양한 대비(contrast)는 도 14b에 도시된 이러한 디바이스의 단면 개략도의 다양한 부분에 대응한다. 이 기하구조에서, 활성 전자 채널은 2개의 옴 접촉(Ti/Al/Mo/Au) 사이에 형성되고, 전류 흐름율(혹은 전류)은 쇼트키(Ni/Au) 게이트 접촉에 의해 제어된다. 도 17b에 도시된 디바이스들의 채널 길이, 채널 폭, 및 게이트 폭은 각각 20, 170, 및 5 ㎛이다. 측면 습식 식각에 의해 야기되는 작은 채움 인자(filling factor)의 필수적인 제한을 갖는 종래기술의 ㎲-GaN 공정들과는 달리, 이러한 디바이스들에 대한 채움 인자는 프린팅 III-V 구조에 대한 초기 보고와 비교할 때에 매우 높다(㎲-GaAs의 경우에, 67% 대 13%). 도 17c는 플라스틱 지지되는 GaN HEMT 디바이스들의 전형적인 드레인 전류-전압(I-V) 특성들을 도시한다. 게이트는 1V의 스텝으로 -3 내지 1 V로 바이어스된다. 디바이스는 1V의 게이트 바이어스와 5V의 드레인 바이어스에서 ~5mA의 최대 드레인 전류를 나타낸다. 도 17d는 일정한 드레인 전압(Vd=2V)에서 측정된 이송 특성을 도시한다. 디바이스는 -2.7V의 문턱 전압(Vth). 103의 on/off 비율, 및 1.5 mS의 트랜스컨덕턴스를 나타낸다. 동일한 디바이스 기하구조를 갖지만 이송 이전의 GaN HEMT들의 트랜스컨덕턴스는 2.6 mS의 트랜스컨덕턴스를 갖는다. 이송 공정은 이 값의 대략 38% 감소를 야기할 것이다.
GaN HEMT들의 기계적 유연성이 도 18a에서 도시된 바와 같이 휨 스테이지를 사용하여 조사되었다. 도 18b는 휨 반경(및 그 대응 응력)에 따라 측정되는 일련의 이송 커브들을 도시한다. 1.1 cm(0.46% 정도의 응력에 대응함)까지의 휨 반경의 경우에, 측정된 트랜스컨덕턴스, 문턱 전압, 및 ON/OFF 비율에서 매우 안정된 응답을 관찰한다. 도 18c는 최대 응력 위치들 및 릴리스 이후에 측정된 전류-전압(I-V) 커브들의 시퀀스를 도시한다. 주목한 바와 같이, 발견된 영향은 비교적 적당하며, 도 17b와 도 18b의 2개의 I-V 커브들 간에서 보여진 작은 차이들은, ㎲-GaN HEMT 디바이스들이 가혹한 휨 사이클에 의해 손상되지 않음을 시사한다.
요약하면, 본 실시예는 고성능의 GaN HEMT들을 플렉서블 형태로 플라스틱 기판들 상에 프린팅하는데 적합한 공정을 설명한다. 추가적으로, 이송 프린팅 프로토콜들을 용이하게 하는 ㎲-Sc의 효율적인 기하구조, 및 이방성 습식 식각에 의해 희생적인 층들을 제거하는 스마트-물질 방법을 보여주었다. 결과들은, ㎲-GaN 기술이 고성능 모바일 컴퓨팅과 고속 통신 시스템과 같은 차세대 마크로전자 디바이스들을 개발하기 위한 흥미로운 기회를 제공한다.
방법들: GaN 마이크로구조들은 3개의 층의 III-V 반도체로 구성되는 실리콘 (100) 웨이퍼(Nitronex) 상의 이종구조 GaN 상에서 제조된다. 3개의 층은 AlGaN 층(18 nm, 도핑되지 않음), GaN 버퍼 층(0.6 ㎛, 도핑되지 않음), 및 AlN 전이층(0.6 ㎛)이다. AZ 5214 포토레지스트를 사용하면, 옴 접촉 영역은 개방되고, 이 노광된 영역은 O2 플라즈마(Plasmatherm, 50 mTorr, 20 sccm, 300 W, 30 초)를 사용하여 세정된다. 낮은 접촉 저항을 달성하기 위해, RIE 시스템에서 SiCl4 플라즈마를 사용한 옴 접촉 영역의 사전처리는 금속화 단계 이전에 수행된다. 이후에, Ti/Al/Mo/Au (바닥부에서 상부까지 15/60/35/50 nm) 금속층이 증착된다. 전자빔 증착이 Ti, Al 및 Mo를 증착하는데 사용되며, Au는 열 증착에 의해 증착된다. 접촉들은 리프트-오프 공정을 사용하여 정의된다. 접촉들은 N2 대기를 사용하여 급속 열 어닐링 시스템에서 30 초 동안 850℃에서 어닐링된다. PECVD 산화물(Plasmatherm, 400 nm, 900 mTorr, 350 sccm 2% SiH4/He, 795 sccm NO2, 250℃) 및 Cr 금속(전자빔 증착기, 150 nm) 층들이 후속 ICP 식각에 대한 마스크 물질들로서 증착된다. 포토리소그래피, 습식 식각(Cyantek Cr etchant) 및 RIE 프로세싱(50 mTorr, 40 sccm CF4, 100 W, 14 분)이 GaN의 리본 기하구조들을 정의한다. 아세톤으로 포토레지스트를 제거한 이후에, ICP 건식 식각(3.2 mTorr, 15 sccm Cl2, 5 sccm Ar, -100V 바이어스, 14 분)이 노광된 GaN을 제거하는데 사용되며, 이후에, 하부의 Si는 TMAH 습식 식각 용액(Aldrich, 160℃, 5 분 동안)을 사용하여 식각된다. 샘플은 PECVD 산화물을 제거하도록 90 초 동안 BOE(6:1, NH4F: HF)에 담그며, 새로운 50 nm 전자빔 증착된 SiO2 층이 GaN 리본들의 상부에 증착된다. 이후에, GaN 웨이퍼는 PDMS 슬랩(Sylgard 184, Dow corning)과 접촉하는데, PDMS 슬랩은 ㎲-GaN 요소들을 픽업하도록 > 0.01 ms-1 박리율로 벗겨진다. 이후에, ㎲-GaN로 잉크가 묻혀진 PDMS 슬랩은 폴리우레탄(PU, Norland optical adhesive, No. 73)으로 코팅된 poly(ethyleneterepthalate) 쉬트(PET, 100 ㎛ 두께, Glafix Plastics)로 라미네이트된다. 샘플은, PU를 경화하도록 상부로터 UV 광(home-built ozone active mercury lamp, 173 ㎼ cm-2)에 노광된다. PDMS의 박리 및 30 초 동안 BOE에 담금으로써 전자빔 산화물의 제거는 ㎲-GaN 요소들의 플라스틱 기판상으로의 이송을 가져온다. 네거티브 포토레지스트(AZ nLOF2020)가 쇼트키 접촉 영역을 패터닝하는데 사용되며, 이후에, Ni/Au (80/100 nm) 층이 전자빔 증착에 의해 증착된다. PR은 AZ 스트리퍼(KWIK, 5시간 동안)와 관련하여 리프트 오프 공정을 사용하여 제거된다.
제 5 실시예 : 다수의 에피택셜 층들을 갖는 GaAs의 벌크 웨이퍼로부터 얻 어진 프린터블 반도체 소자들
본 발명은 시작 물질들로서 GaAs 벌크 웨이퍼들을 사용하는 프린터블 반도체 리본들을 제조하는 방법들을 포함한다. 일 실시형태에서, 리본들은 다수의 에피택셜 층들을 갖는 GaAs의 고품질의 벌크 웨이퍼로부터 생성된다. 웨이퍼는 (100) 반-절연 GaAs (Si-GaAs) 웨이퍼 상에서 200-nm 두께 AlAs 층을 성장하고, 이후에 150 nm의 두께를 갖는 Si-GaAs 층과 120 nm의 두께와 4×1017 cm-3의 캐리어 농도를 갖는 Si-도핑된 n-타입 GaAs 층의 순차적 증착에 의해 예비된다. (0 I I) 결정 배향과 병렬로 정의된 포토레지스트 라인들의 패턴이 (GaAs와 AlAs 모두를 포함하는) 에피층들의 화학 식각에 대한 마스크 역할을 한다. H3PO4와 H2O2의 수용성 식각액으로의 이방성 식각이 이러한 상부 층들을 포토레지스트에 의해 정의되는 길이와 배향들을 가지며, 웨이퍼 표면에 대하여 예각을 형성하는 측면들을 갖는 개별적인 바(bar)들로 격리시킨다. 이방성 식각 이후에 포토레지스트 제거 및 HF(에탄올과 49% 수용성 HF간의 부피는 2:1)의 에탄올 용액에 웨이퍼를 담금으로써 AlAs 층을 제거하고 GaAs(n-GaAs/Si-GaAs)의 리본들을 릴리스한다. 이 단계에 대해 물 대신에 에탄올의 사용은, 건조 동안에 모세관력(capillary force)의 작용으로 인해 취약한 리본들에서 발생할 수 있는 균열을 감소시킨다. 또한, 물에 비교할 때에 에탄올의 낮은 표면 장력은 GaAs 리본들의 공간 레이아웃에서의 건조-유도 무질서를 최소화한다.
커스토머-설계 에피택셜 층들을 갖는 GaAs 웨이퍼들은 IQE Inc., Bethlehem, PA로부터 구입된다. 리소그래피 공정들은 포지티브 이미징 및 네거티브 이미징 각각을 위한 AZ 포토레지스트, 즉, AZ 5214 및 AZ nLOF 2020을 이용한다. 포토레지스트 마스크 패턴들을 갖는 GaAs 웨이퍼들은 얼음-물 욕조에서 냉각되는 식각액(4 mL H3PO4(85 wt%), 52 mL H2O2(30 wt%), 및 48 mL 탈이온수)에서 이방성으로 식각된다. AlAs 층들은 에탄올(부피는 1:2)에서 묽은 HF 용액(Fisher® Chemicals)으로 용해된다. 마더 웨이퍼들 상에서 릴리스된 리본들을 갖는 샘플들은 퓸 후드(fume hood)에서 건조된다. 건조된 샘플들은 전자빔 증착기(Temescal FC-1800)의 챔버에 위치되며, 2-nm Ti와 28-nm SiO2의 순차적인 층들로 코팅된다.
제 6 실시예: Si (111) 웨이퍼들로부터 얻어진 다중층 어레이들의 프린 팅 가능 반도체 소자들
본 발명은 또한 Si (111) 웨이퍼 전구체 물질들로부터 얻어진 다중층 어레이들의 프린터블 반도체 소자들을 제공하는 방법들 및 구조들을 포함한다. 도 19는 프린터블 반도체 소자들의 다중층 어레이들을 제조하는 본 발명의 방법을 도시하는 공정 흐름 개략도를 제공한다. 도 19의 패널 1에서 도시된 바와 같이, (111) 배향을 갖는 실리콘 웨이퍼가 제공된다. 웨이퍼의 외부 면은 식각 저항 마스크로 패터닝되며, 이에 따라 다중층 어레이에서 프린터블 반도체 리본의 길이와 폭을 정의하도록 선택된 치수들을 갖는 마스크 영역들을 생성한다. 도 19에서 도시된 실시예에서, 식각 저항 마스크는 열(thermally) 성장된 SiO2 층이다.
패널 2에서 도시된 바와 같이, 실리콘 웨이퍼는 패터닝 외부 면에 수직 방향으로 우세하게 식각된다. 이용되는 식각 시스템은 외형이 있는 측면들을 갖는 리세스된 피쳐들을 생성한다. 유용한 실시형태에서, 리세스된 피쳐들의 측면들은 주기적인 스캘럽(scalloped) 외형 프로파일 및/또는 리세스된 피쳐들의 측면들 상에 존재하는 깊은 리지(ridge)를 갖는 외형 프로파일을 갖는 측면들과 같은 복수의 외형 피쳐들을 갖는 선택된, 공간적으로 변하는 외형 프로파일을 갖는다. 선택된 외형 프로파일을 갖는 리세스된 피쳐들을 생성하는 예시적인 수단은, 반응성 이온 식각 가스들과 식각 저항 물질들에 대한 실리콘 웨이퍼의 순환적인 노출을 제공하는 STS-ICPRIE 및 BOE 식각 시스템을 포함한다. 도 19의 패널 3에서 도시된 바와 같이, 이 공정 단계는 선택적인 외형이 있는 측면들이 리세스된 피쳐들에 인접하여 위치된 복수의 실리콘 구조들을 생성한다.
도 19의 패널 3에서 도시된 바와 같이, 리세스된 피쳐들과 실리콘 구조를 갖는 프로세싱된 실리콘 웨이퍼는, 리세스된 피쳐들의 외형이 있는 측면들이 증착 물질로 부분적으로만 코팅되도록 식각 저항 마스크 물질들의 증착을 받게 된다. 본 발명의 이러한 양상에서, 리세스된 피쳐들의 측면들의 선택된 외형 프로파일은 적어도 부분적으로 측면들상의 마스크 물질의 공간 분포를 결정한다. 따라서, 이 공정 단계는 다중층 스택에서 프린터블 반도체 소자들의 두께를 정의한다. 예컨대, 웨이퍼는 금속 또는 금속들의 조합의 앵글 증기 증착에 노출될 수 있으며, 이에 따라 리세스된 피쳐들의 외형이 있는 표면들에 존재하는 리지들 상에서 우세한 물질을 증착시키며, 예를 들어, 측벽들의 리세스된 영역들에 존재하는 리지들의 "섀도우"에 있는 외형이 있는 표면 영역들 상에는 실질적으로 어떤 증착도 하지 않는다. 따라서, 리지, 리플(ripple) 및 스캘럽 형상의 피쳐들과 같은 선택된 외형 프로파일의 피쳐들에 의해 드리우진 "섀도우"는 적어도 부분적으로 다중층 어레이의 프린터블 반도체 소자들의 두께를 정의한다. 골드 증착 물질들의 사용은 노출된 실리콘 표면에 대한 양호한 접착성으로 인해 유익하다.
도 19의 패널 4에서 도시된 바와 같이, 웨이퍼는 예를 들어, KOH와 같은 염기성 용액에 대한 노출을 통해 후속적인 이방성 식각을 받게 된다. 리세스된 피쳐들 간의 영역들은, 식각이 실리콘 웨이퍼의 <110> 방향을 따라 발생하며, 이에 따라 각 반도체 소자가 부분적으로 혹은 전체적으로 언더커트 실리콘 구조들을 포함하는 프린터블 반도체 소자들의 다중층 어레이를 제조하게 되도록 식각된다. 본 발명은 실리콘 웨이퍼의 <110> 방향을 따른 식각이 인접하는 리세스된 피쳐들 간에서 완료되도록 진행하며, 이에 따라 프린터블 반도체 소자(들)를 전체적으로 언더커트하는 방법들을 포함한다. 앞서 상세히 설명한 바와 같이, 실리콘 웨이퍼의 (111) 배향과 관련하여 선택된 식각 시스템은 웨이퍼의 <111> 방향을 따라서 보다 <110> 방향들을 따라서 고속의 식각율을 갖는다. 선택적으로, 리세스된 피쳐들의 위치, 형상 및 공간 배향은 프린터블 반도체 소자와 웨이퍼를 연결하는 브리지 요소들과 같은 정렬 유지 요소들을 형성하도록 선택된다. 패널 4에서 도시된 다중층 구조에서, 다중층 어레이의 반도체 리본들의 단부들과 실리콘 웨이퍼를 연결하는 브리지 요소들이 제공된다.
도 19의 패널 5는, 브리지 요소들이 예를 들어, 워싱(washing), 식각 또는 기타 물질 제거 공정들을 통해 실리콘 웨이퍼로부터 릴리스되며, 이에 따라 프린터블 반도체 소자들의 다중층 스택을 생성하는 선택적 공정 단계를 도시한다. 대안적으로, 어레이의 프린터블 반도체 소자들은 접촉 프린팅 방법들을 통해 릴리스될 수 있다. 일 실시형태에서, 예를 들어, 다중층 어레이의 프린터블 반도체 소자들은 반복적으로 프린터블 반도체 소자들을 탄성중합체 스탬프와 같은 이송 장치와 접촉하게 함으로써 순차적으로 실리콘 웨이퍼로부터 릴리스되어 이송된다.
도 20은 각도-뷰(A, C, E, G)와 단면-뷰(B, D, F, H)에서 Si (111)의 SEM 이미지들을 제공하는데, 20a 및 20b는 STS-ICPRIE 및 BOE 식각 이후의 도면이며, 20c 및 20d는 측면들 상에 금속 보호 이후의 도면이며, 20e 내지 20h에서, 20e 및 20f는 금속 세정 이후 2분 동안 KOH 식각 이후의 도면이고, 20g 및 20h는 금속 세정 이후 5분 동안 KOH 식각 이후의 도면이다.
도 21a는 4개-층 Si (111) 리본들의 큰 스케일로 정렬된 어레이의 사진을 제공한다. 도 21b 및 21c는 도 21a에 도시된 4개-층 Si (111)의 상부-뷰 SEM 이미지들이고, 도 21d 및 21e는 4개-층 Si (111)의 각도-뷰 SEM 이미지들이다.
도 22a는 릴리스된 플렉서블 Si (111) 리본들의 사진이고, 도 22b 및 22c는 릴리스된 플렉서블 Si (111) 리본들의 OM 이미지들이다. 도 20d 내지 20f는 도 22a에 도시된 리본들의 SEM 이미지들이다.
도 23a는 PDMS 기판상으로 이송된 정렬된 Si (111) 리본들의 광 이미지들이며, 도 23b는 도 23a에 도시된 어레이로부터의 4개의 리본들의 AFM 이미지이다. 단일의 Si 칩으로부터 이송하는 4개의 사이클로부터 Si (111) 어레이들의 4개의 패턴을 하우징하는 플렉서블 폴리에스테르 필름의 사진이다.
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참조문헌 및 변형물들에 의해 포함되는 사항들에 관한 진술들
하기의 참조문헌들은 접촉 프린팅 및/또는 용액 프린팅 기법들을 통해 프린터블 반도체 소자들을 이송, 조립 및 배선하는 본 발명의 방법들에서 사용될 수 있는 자기 조립 기법들에 관한 것으로서, 본원의 전체 명세서에서 참조문헌으로서 포함된다. (1) "Guided molecular self-assembly: a review of recent efforts", Jiyun C Huie Smart Mater. Struct. (2003) 12, 264-271 ; (2) "Large-Scale Hierarchical Organization of Nanowire Arrays for Integrated
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본 출원 전체에서의 모든 참조문헌들, 예를 들어, 등록 특허공보 혹은 등가 문헌, 특허출원 공보, 미공개 특허출원, 및 비-특허 문헌 혹은 기타 문서 자료들이 본원에서 전체적으로 참조문헌으로서 포함되는데, 개별적으로 참조되는 문헌에서, 각 참조문헌이 본 출원의 개시와 적어도 부분적으로 일치하지 않을 수 있다(예컨대, 부분적으로 모순되는 문헌은 부분적으로 모순되는 부분을 제외하고 참조문헌으로서 포함된다).
임의의 첨부물이 명세서 및/또는 도면의 일부로서 참조를 위해 포함된다.
용어 "포함하다", "포함하는"는 본원에서 사용되는 경우에 진술된 특징, 정수, 단계 혹은 구성요소들의 존재를 상술하는 것으로 해석되어야 하지만, 하나 이상의 기타 특징, 정수, 단계, 구성요소 혹은 그 그룹의 존재나 추가를 배제하는 것이 아니다. 본 발명의 개별 실시형태들에서, 상기 용어 "포함하다" 또는 "포함하는"는 선택적으로 문법적으로 유사한 용어, 예를 들어 "구성되는/구성된다" 혹은 "필수적으로 구성되는/필수적으로 구성된다"로 대체됨으로써 필수적으로 함께 존재하지 않는 추가적인 실시형태를 설명할 수 있다.
본 발명이 다양한 특정의, 바람직한 실시형태들 및 기법들을 참조하여 설명되었다. 그러나, 많은 변형물과 변화물이 본 발명의 사상과 범주 내에서 생성될 수 있음을 이해해야 한다. 본원에서 특정적으로 설명된 것들 이외에 구성들, 방법들, 장치들, 장치 요소들, 물질들, 과정들 및 기법들이 과도한 실험에 의하지 않고도 본원에서 넓게 개시된 바와 같이 본 발명의 실시에서 적용될 수 있음이 기술분야의 당업자에게 분명할 것이다. 본원에서 설명되는 구성들, 방법들, 장치들, 장치 요소들, 물질들, 과정들 및 기법들의 모든 공지된 기능 등가물들이 본 발명의 범주에 포함된다. 범위가 개시되는 때에, 모든 하부범위 및 개별 값들은 이들이 개별적으로 제시된 바와 같이 포함된다. 본 발명은 제한 없이 실시예 혹은 예시에 의해 제공되는 도면들에서 도시된 사항과 명세서에서 예증된 사항을 포함하는 개시된 실시형태들에 의해 제한되지 않는다. 본 발명의 범주는 오직 청구범위에 의해서만 한정된다.

Claims (22)

  1. 프린터블 반도체 구조로서,
    프린터블 반도체 소자; 및
    상기 프린터블 반도체 소자와 연결되며 마더 웨이퍼와 연결된 제 1 브리지 요소를 포함하여 구성되며, 상기 프린터블 반도체 소자와 상기 제 1 브리지 요소는 상기 마더 웨이퍼로부터 적어도 부분적으로 언더커트되며,
    여기서, 상기 프린터블 반도체 소자와 이송 장치의 접촉에 의해 상기 제 1 브리지 요소를 파손할 수 있으며, 이에 따라 상기 마더 웨이퍼로부터 상기 프린터블 반도체 소자를 릴리스하는 것을 특징으로 하는 프린터블 반도체 구조.
  2. 제 1 항에 있어서,
    상기 제 1 브리지 요소는 상기 프린터블 반도체 소자의 상기 이송 장치로의 레지스터드 이송을 제공하는 것을 특징으로 하는 프린터블 반도체 구조.
  3. 제 1 항에 있어서,
    상기 이송 장치는 탄성중합체 스탬프인 것을 특징으로 하는 프린터블 반도체 구조.
  4. 제 1 항에 있어서,
    상기 프린터블 반도체 소자와 제 1 브리지 요소는 상기 마더 웨이퍼로부터 전체적으로 언더커트되는 것을 특징으로 하는 프린터블 반도체 구조.
  5. 제 1 항에 있어서,
    상기 제 1 브리지 요소, 상기 프린터블 반도체 소자 및 상기 마더 웨이퍼는 단위 반도체 구조를 포함하는 것을 특징으로 하는 프린터블 반도체 구조.
  6. 제 1 항에 있어서,
    상기 프린터블 반도체 소자는 제 1 평균 폭을 가지며, 상기 제 1 브리지 요소는 상기 제 1 평균 폭보다 적어도 1.5배 작은 제 2 평균 폭을 갖는 것을 특징으로 하는 프린터블 반도체 구조.
  7. 제 1 항에 있어서,
    상기 마더 웨이퍼로부터 적어도 부분적으로 언더커트되는 제 2 브리지 요소를 더 포함하며, 상기 제 2 브리지 요소는 상기 프린터블 반도체 소자와 연결되며 상기 마더 웨이퍼와 연결되고, 상기 프린터블 반도체 소자와 이송 장치와의 접촉에 의해 상기 제 2 브리지 요소를 파손할 수 있는 것을 특징으로 하는 프린터블 반도체 구조.
  8. 제 7 항에 있어서,
    상기 프린터블 반도체 소자는 기준 길이방향 축을 따라 길이를 연장하며 제 1 단부와 제 2 단부에서 종료하는 반도체 리본을 포함하고, 상기 제 1 브리지 요소는 상기 제 1 단부와 연결되고, 상기 제 2 브리지 요소는 상기 제 2 단부와 연결되는 것을 특징으로 하는 프린터블 반도체 구조.
  9. 제 8 항에 있어서,
    상기 제 1 브리지 요소, 상기 제 2 브리지 요소, 상기 반도체 리본 및 상기 마더 웨이퍼는 모놀리식 반도체 구조인 것을 특징으로 하는 프린터블 반도체 구조.
  10. 제 8 항에 있어서,
    상기 제 1 단부는 제 1 단면적을 가지며, 상기 제 2 단부는 제 2 단면적을 가지며, 상기 제 1 브리지 요소는 상기 제 1 단부의 상기 제 1 단면적의 50% 이하와 연결되며, 상기 제 2 브리지 요소는 상기 제 2 단부의 상기 제 2 단면적의 50% 이하와 연결되는 것을 특징으로 하는 프린터블 반도체 구조.
  11. 제 7 항에 있어서,
    상기 제 1 브리지 요소와 제 2 브리지 요소는 서로로부터 떨어져 위치되거나 혹은 근접하여 위치되는 것을 특징으로 하는 프린터블 반도체 구조.
  12. 제 7 항에 있어서,
    상기 제 1 브리지 요소와 제 2 브리지 요소는 100 나노미터 내지 1000 미크론의 범위로부터 선택되는 평균 폭과, 1 나노미터 내지 1000 미크론의 범위로부터 선택되는 평균 두께와, 그리고 100 나노미터 내지 1000 미크론의 범위로부터 선택되는 평균 길이를 갖는 것을 특징으로 하는 프린터블 반도체 구조.
  13. 제 1 항에 있어서,
    상기 프린터블 반도체 소자는 Si, Ge, SiC, AlP, AlAs, AlSb, GaN, GaP, GaAs, GaSb, InP, InAs, InSb, ZnO, ZnSe, ZnTe, CdS, CdSe, ZnSe, ZnTe, CdS, CdSe, CdTe, HgS, PbS, PbSe, PbTe, AlGaAs, AlInAs, AlInP, GaAsP, GaInAs, GaInP, AlGaAsSb, AlGaInP, 및 GaInAsP으로 구성되는 그룹으로부터 선택되는 물질을 포함하는 것을 특징으로 하는 프린터블 반도체 구조.
  14. 프린터블 반도체 소자를 이송 장치로 이송하는 방법으로서,
    프린터블 반도체 소자, 및 프린터블 반도체 소자와 연결되며 마더 웨이퍼와 연결되는 적어도 하나의 브리지 요소를 포함하는 프린터블 반도체 구조를 제공하는 단계와, 여기서, 상기 프린터블 반도체 소자와 상기 브리지 요소는 상기 마더 웨이퍼로부터 적어도 부분적으로 언더커트되며;
    상기 프린터블 반도체 소자와 접촉 면을 갖는 이송 장치를 접촉하는 단계와, 여기서, 상기 접촉 면과 상기 프린터블 반도체 소자간의 접촉은 상기 프린터블 반도체 소자를 상기 접촉 면에 결속하며; 그리고
    상기 브리지 요소의 파손을 야기하는 방식으로 상기 이송 장치를 이동하며, 이에 따라 상기 마더 웨이퍼로부터 상기 이송 장치로 상기 프린터블 반도체 소자를 이송하는 단계를 포함하는 프린터블 반도체 소자를 이송 장치로 이송하는 방법.
  15. 제 14 항에 있어서,
    상기 이송 장치로의 레지스터드 이송 방법을 포함하는 것을 특징으로 하는 프린터블 반도체 소자를 이송 장치로 이송하는 방법.
  16. 제 14 항에 있어서,
    상기 이송 장치는 컨포멀 이송 장치인 것을 특징으로 하는 프린터블 반도체 소자를 이송 장치로 이송하는 방법.
  17. 제 14 항에 있어서,
    상기 이송 장치는 탄성중합체 스탬프인 것을 특징으로 하는 프린터블 반도체 소자를 이송 장치로 이송하는 방법.
  18. 제 16 항에 있어서,
    상기 컨포멀 이송 장치의 접촉 면과 상기 프린터블 반도체 소자의 외부 면 간에 컨포멀 접촉이 확립되는 것을 특징으로 하는 프린터블 반도체 소자를 이송 장치로 이송하는 방법.
  19. 제 14 항에 있어서,
    상기 브리지 요소, 상기 프린터블 반도체 소자 및 상기 마더 웨이퍼는 단위 반도체 구조인 것을 특징으로 하는 프린터블 반도체 소자를 이송 장치로 이송하는 방법.
  20. 제 14 항에 있어서,
    상기 프린터블 반도체 구조는 상기 프린터블 반도체 소자와 연결되며 마더 웨이퍼와 연결된 제 2 브리지 요소를 더 포함하고, 상기 제 2 브리지 요소는 상기 마더 웨이퍼로부터 적어도 부분적으로 언더커트되며, 상기 이송 장치를 이동하는 단계는 상기 제 2 브리지 요소를 파손하는 것을 특징으로 하는 프린터블 반도체 소자를 이송 장치로 이송하는 방법.
  21. 기판의 수신 면상에서 프린터블 반도체 소자를 조립하는 방법으로서,
    프린터블 반도체 소자, 및 프린터블 반도체 소자와 연결되며 마더 웨이퍼와 연결된 제 1 브리지 요소를 제공하는 단계와, 여기서, 상기 프린터블 반도체 소자와 상기 브리지 요소는 상기 마더 웨이퍼로부터 적어도 부분적으로 언더커트되며;
    상기 프린터블 반도체 소자와 접촉 면을 갖는 컨포멀 이송 장치를 접촉하는 단계와, 여기서, 상기 접촉 면과 상기 프린터블 반도체 소자 간의 접촉은 상기 프린터블 반도체 소자를 상기 접촉 면에 결속하며;
    상기 제 1 브리지 요소를 파손하는 방식으로 상기 컨포멀 이송 장치를 이동하며, 이에 따라 상기 프린터블 반도체 소자를 상기 마더 웨이퍼로부터 상기 컨포멀 이송 장치로 이송함으로써 상기 프린터블 반도체 소자가 그 위에 놓여진 상기 접촉 면을 형성하는 단계와;
    상기 접촉 면상에 놓여진 상기 프린터블 반도체 소자와 상기 기판의 수신 면을 접촉하는 단계와; 그리고
    상기 컨포멀 이송 장치의 접촉 면과 상기 프린터블 반도체 소자를 분리시켜서 상기 프린터블 반도체 소자를 상기 수신 면상으로 이송하며, 이에 따라 상기 기판의 수신 면상에서 상기 프린터블 반도체 소자를 조립하는 단계를 포함하는 기판의 수신 면상에서 프린터블 반도체 소자를 조립하는 방법.
  22. 제 21 항에 있어서,
    상기 프린터블 반도체 소자가 그 위에 놓여진 상기 접촉 면과 상기 기판의 수신 면 간에 컨포멀 접촉이 확립되는 것을 특징으로 하는 기판의 수신 면상에서 프린터블 반도체 소자를 조립하는 방법.
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