JP5701331B2 - エラストマースタンプへの接着の動的コントロールによるパターン転送印刷 - Google Patents

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Description

[001]別個のクラスの個別製作されたオブジェクトの、空間的に組織化された機能的システムへの大規模集積を必要とするテクノロジーは増加しつつある。ここで本発明者らは、エラストマースタンプに対する固体の接着および剥離の動的コントロール切換えに基づいた異種集積に対するアプローチを紹介する。本プロセスに適用されるソフト接着の物理的過程を説明し、特殊設計の表面の化学的性質や個別の接着層のない多様な基板上に、単結晶シリコンおよびＧａＮ、雲母、高次熱分解黒鉛、シリカおよび花粉からなる広範囲のサイズおよび形状のオブジェクトを印刷することによる方法を明示する。本プロセスは、印刷ターゲットにオブジェクトを接着させるために特殊な表面の化学的性質や接着層を使用する手順と矛盾しない。大きく湾曲した表面に直接固定された印刷ｐ−ｎ接合およびフォトダイオードは、本アプローチの一意のデバイスレベル機能を図示している。
[002]異種集積に大きく左右されるシステム例は、レーザー、レンズおよび光ファイバーを制御電子回路に集積する光電子システムから、無機センサーアレイにインタフェースされた細胞に関する神経学的研究用ツール、柔軟性「マクロ電子」回路、および、無機デバイスコンポーネントを薄いプラスチック基板に結合させるアクチュエータにまで及ぶ。これらのタイプのシステムを実現するために最も重要な課題は、材料の異なる性質、および材料をデバイスに処理するために必要な、大きく異なることのある技術に基づいている。結果として、広く有用な集積戦略のすべてがコンポーネントの独立製作によって開始し、単一のデバイス基板への組立てが続く。本発明は、別個のコンポーネントを単一のデバイス基板に組み立てることができる確実かつ堅牢な転送印刷プロセスの当分野における必要性を示している。
[003]本発明は、印刷固体を基板間で転送するために、エラストマー転送デバイスつまりスタンプへの動的コントロール接着を使用する操作および異種集積に対する決定的なハイスピードアプローチを包含する。本技術は、「ｐｉｃｋ ａｎｄ ｐｌａｃｅ」テクノロジーや、ウェーハ接着や指向自己組立てに基づくものなどの他の組立て方法によっては提供されることのない機能の重要な組み合わせを提供する。
[004]本明細書に提示されている方法は、極めて並列かつ決定的な方法で粘弾性スタンプに対する動的コントロール可能な接着に基づくオブジェクトアレイの操作を可能にする。力学は、ソフトリソグラフィや関連領域では用いられなかった方法でスタンプの材料特性を最適化するための経路を示唆する。既存の材料によっても、印刷手順は、正確な移動パーツ、印加された電界や磁界を使用せずに、光電子工学、フォトニクス、非平面製作、およびバイオテクノロジーにおける用途を有するミクロ構造ハイブリッド材料システムおよびデバイスアレイを生成する堅牢な機能を有する。本発明のスタンプベースの方法は、これらのテクノロジーに基づいたデバイスを構築するためのナノテクノロジーおよび他の新たなテクノロジーの基礎を取り扱うには無意味なツールとなってしまうこともある。
[005]本発明は、選択されたナノサイズおよび／またはミクロサイズの物理的寸法、形状および空間配向を有する部材および部材アレイを転送、組立ておよび集積するための方法、システムおよびシステムコンポーネントを提供する。本発明の方法は、印刷可能な半導体要素や他の電子デバイスコンポーネントなどの部材の転送、組立ておよび／または集積をガイドするための「ソフト接着」の原理を利用する。本発明の方法は、ドナー基板からエラストマー転送デバイスの転送表面に、場合によってはエラストマー転送デバイスの転送表面から受け取り基板の受け取り表面に部材を転送するのに有用である。本方法およびシステムは、転送された部材の相対的な空間配向を維持する協調的な方法で、印刷可能な半導体要素などの部材および部材アレイの極めて効率的なレジスタ転送を提供する。
[006]一実施形態において、本方法およびシステムは、転送、組立てまたは集積によって処理を施される、転送デバイスの転送表面と部材間の接着の動的コントロールを提供するエラストマー転送デバイスの粘弾性特性を活用する。該転送デバイスの該エラストマー材料の粘弾性性質は、該転送表面が部材をその上に配置するドナー基板から剥離または分離される速度、あるいは部材をその上に配置する該転送表面が受け取り基板から剥離される速度に少なくとも部分的に左右される接着力をもたらす。例えば、印刷可能な半導体要素などの部材をドナー基板からエラストマー転送デバイスの転送表面に転送できるほど大きな接着力を生成するために、速い分離速度が本発明では使用されている。例えば、エラストマー転送デバイスの転送表面に配置された印刷可能な半導体要素などの部材のドナー基板への転送を容易にするほどの低い接着力を生成するために、遅い分離速度が本発明では使用されている。本発明の本態様の方法は、とりわけ転送接触印刷の点からは、広範囲の有用な材料および構造、デバイスコンポーネントおよび／または機能的デバイスを受取り基板に高い配置精度およびパターン忠実度で転送、組立ておよび集積するのに有用である。本発明の方法およびシステムは、広範囲の、ポリマー、セラミック、金属、半導体、紙およびガラス基板を含む受取り基板組成、平面および輪郭基板を含む基板の表面形状、平滑および粗基板を含む基板表面の表面形態と矛盾しない。
[007]本発明は、基板表面上の再生性、パターン忠実度および解像度に優れた部材パターンを生成するのにとりわけ有用である。本発明は、（約２３２ｃｍ２以上の）広い受取り基板面積の高スループットパターニングが可能であり、したがって、電子デバイスアレイ、ナノおよびミクロ電気機械システム、ナノおよびミクロ生物学的システム、センサー、エネルギー貯蔵デバイスおよび集積電子回路を含む広範囲の機能的システムおよびデバイスへの堅牢かつ商業的に魅力的な製造パスウェイを可能にする。さらに、本発明のナノパターニングおよびミクロパターニング方法およびシステムは、半導体、ウェーハ、金属、金属合金、半金属、絶縁体、結晶性材料、アモルファス材料、生物学的材料を含む広範囲の基板および材料と矛盾せず、または該方法は、（摂氏約４００度より低い）低温処理を含む広範な処理条件下で採用可能である。
[008]一実施形態において、本発明は、エラストマー転送デバイスの転送表面への部材の接着を可変的にコントロールするために表面の異なる動的分離（例えば「剥離速度」）を適用することによって、第１の基板表面から第２の基板表面に該部材を転送するエラストマー転送デバイスを使用して、ナノサイズおよび／またはミクロサイズの構造を含む部材を転送するための方法を提供する。
[009]一態様において、本発明は、ドナー基板表面から受取り基板表面に部材を転送し、場合によっては、該ドナー基板から該受取り基板への部材および部材アレイのレジスタ転送を提供するための方法を提供する。一実施形態において、本発明の本態様の方法は、転送表面を有するエラストマー転送デバイスを提供するステップと、ドナー表面を有するドナー基板を提供するステップとを備える。該ドナー表面は少なくとも１つの部材をこの上に配置している。該方法はさらに、該転送表面の少なくとも一部を該ドナー表面部材の少なくとも一部に接触させるステップと、該部材の少なくとも一部が該ドナー表面から該転送表面に転送されるように第１の速度で該転送表面を該ドナー表面から物理的に分離するステップとを備える。該方法はさらに、受取り表面を有する受取り基板を提供するステップと、該転送表面上に配置された該部材の少なくとも一部を該受取り表面に接触させるステップとを備える。部材をこの上に配置する該転送表面は、スタンプ表面の少なくとも一部が該受取り表面に転送されるように該第１の分離速度未満の第２の分離速度で該受取り表面から分離されることによって、部材を該ドナー表面から該受取り表面に転送できる。本実施形態において、該第２の分離速度よりも速い第１の分離速度の使用は、該ドナー基板から該受取り基板への効率的な転送を提供するのに有益である。
[010]本説明に関して、「部材」とは、エラストマー転送デバイスおよび／または受取り基板の受取り表面に転送されるドナー表面上の構造、またはこの一体的部分のことである。部材という用語は、全体的にアンダーカットされたフリースタンディング構造などの、ドナー表面によって支持されているフリースタンディング構造を包含しており、また、ブリッジ要素や他の整列維持要素を介して該ドナー表面に接続されている完全または部分的にアンダーカットされている構造などの、該ドナー表面に一体的に接続されている部材（例えば、接着層によって、またはｖａｎ ｄｅｒ Ｗａａｌｓ力などを含む表面力によって接続されたモノリシック構造や離散構造）を包含している。部材が１つ以上の印刷可能な半導体要素と、印刷可能な半導体要素パターンと、印刷可能な半導体要素アレイとを備える有用な実施形態もある。本発明において有用な幾つかの部材はミクロサイズ構造またはナノサイズ構造である。本明細書で使用されるような部材という用語はまた構造のパターンやアレイを示しており、ナノ構造パターン、ミクロ構造パターン、またはミクロ構造およびナノ構造のパターンを包含している。一実施形態において、部材は機能的デバイスコンポーネントや機能的デバイスを備える。
[011]本方法において、エラストマー転送デバイスの粘弾性特性は、ドナー基板から転送デバイスの転送表面へ、また転送デバイスの該転送表面から受取り基板への部材の転送に関する接着力の正確なコントロールを可能にする。本発明のエラストマー転送デバイスは、部材と該転送デバイス間の接着が速度反応的であるように該転送デバイスが粘弾性作用を呈する限り、複合材料を含む任意のエラストマー材料を備えてもよい。したがって、本方法で使用されているエラストマー転送デバイスの組成、物理的寸法（例えば厚さ）および機械的特性の選択は、高歩留まりの転送効率および、場合によってはレジスタ転送を提供するのに重要である。一実施形態において、該エラストマー転送デバイスは、約１ＭＰａ〜約２０ＭＰａのヤング率を有する少なくとも１つのエラストマー層を備える。一実施形態において、該エラストマー転送デバイスは、約１ミクロン〜約１００ミクロンの厚さを有する少なくとも１つのエラストマー層を備える。一実施形態において、該エラストマー転送デバイスは、エラストマースタンプ、エラストマーモールドまたはエラストマーフォトマスクを備える。一実施形態において、該エラストマー転送デバイスはポリジメチルシロキサンを備える。別の実施形態において、該転送デバイスはペルフルオロポリエーテルを備える。別の実施形態において、該転送デバイスはスコッチ（ｓｃｏｔｃｈ）（登録商標）テープを備える。
[012]エラストマー転送デバイスの使用はまた、部材、ドナー基板および／または受取り基板の表面とのコンフォーマル接触を提供可能であるために、本方法において有益である。一実施形態において、コンフォーマル接触は、該エラストマー転送デバイスの該転送表面と該部材の外部表面間に確立され、場合によっては、コンフォーマル接触は、該部材をこの上に配置する該転送表面と該受取り基板の該受取り表面間に確立される。本説明に関して、用語「外部表面」とは、該転送表面にアクセス可能な部材表面のことである。
[013]本発明において、該エラストマー転送デバイスが基板および／または基板上の部材から分離される速度は、部材を転送、組立ておよび集積するのに有用な接着力を生成するように選択される。一実施形態において、該第１の分離速度は該第２の剥離速度よりも約１００倍速い。一実施形態において、該第１の分離速度は、ドナー基板の該表面から該転送デバイスの該転送表面への１つ以上の部材の効率的な転送を提供するように約１０ｃｍ／ｓ以上であり、また該第２の分離速度は、該転送デバイスの該転送表面から受取り基板の該受取り表面への１つ以上の部材の効率的な転送を提供するように約１ｍｍ／ｓ以下である。一実施形態において、転送中の部材は、約１００ナノメーター〜約１０００ミクロンの範囲で選択された長さと、約１００ナノメーター〜約１０００ミクロンの範囲で選択された幅と、約１ナノメーター〜約１０００ミクロンの範囲で選択された厚さとを有しており、該第１の分離速度は約１００ｃｍ／ｓ〜０．１ｍｍ／ｓの範囲で選択され、かつ／または該第２の剥離速度は約０．１ｍｍ／ｓ〜１００ｃｍ／ｓの範囲で選択される。一実施形態において、該第１の剥離速度は、４Ｊ／ｍ２以上の面積ごとに該部材と該エラストマー転送デバイスの該転送表面間の分離エネルギーを生成するように選択されている。
[014]本発明において有用な分離速度は時間に対して一定、実質的に一定または可変的であってもよい。この点において、「時間に対して実質的に一定」という表現は、剥離時間間隔に対して１０％未満のばらつきの剥離速度のことをいう。同様に、「実質的に一定」である分離速度とは、分離時間間隔に対して１０％未満、または分離領域に対して１０％未満のばらつきの分離速度のことである。本発明は場合によってはさらに、時間の関数として実質的に一定の第１の分離速度、第２の分離速度、または第１および第２の分離速度の両方を使用することを備える。別の実施形態において、該第１の分離速度、該第２の分離速度、あるいは該第１および第２の分離速度の両方は、例えば該速度が増加する間隔または領域、および分離が距離または時間とともに進むと該速度が低下する第２の間隔または領域を増大、縮小または有する時間の関数として選択的に変化する。
[015]本発明における速い第１の分離速度の使用はまた、ドナー基板に接続されかつ／またはこれによって支持されている部材を解放するのに有用である。本発明は、該部材が、例えば１つ以上のブリッジ要素や他の整列維持要素によって該ドナー表面に接続されており、該第１の分離速度が該ドナー表面からの該部材の解放をもたらすほど速い方法を含む。一実施形態において、例えば該部材は少なくとも１つのブリッジ要素を介して該ドナー表面に接続されており、また該第１の分離速度は（複数の）ブリッジ要素の破砕をもたらすほど速いため、該ドナー表面からの該部材の解放をもたらすことができる。あるいはまた、本発明は、該部材が該ドナー表面によって支持されているフリースタンディング構造であり、該第１の分離速度が、該ドナー表面から該転送要素の該転送表面に該構造を解放するほど速い方法を含む。
[016]一実施形態において、本発明は、該転送表面の少なくとも一部を該部材の少なくとも一部に接触させるステップと、該第１の分離速度で該転送表面を該ドナー表面から分離するステップと、該転送表面上に配置された該部材の少なくとも一部を該受取り基板の該受取り表面に接触させるステップと、第２の分離速度で該転送表面を該部材から分離するステップとを備えており、これらのステップの任意の組み合わせが、該転送デバイスに動作可能に接続されている、ローラー印刷またはフレキソ印刷アセンブリあるいは機械的ステージなどのアクチュエータを介して実施される。
[017]一実施形態において、本発明はさらに、複数の印刷可能な半導体要素を提供するステップを備えており、該印刷可能な半導体要素の各々は、少なくとも１つのブリッジ要素を介して該ドナー基板に場合により接続されており、該方法はさらに、該転送表面の少なくとも一部を該印刷可能な半導体要素パターンの少なくとも一部に接触させるステップと、該ブリッジ要素の少なくとも一部が破砕され、かつ該印刷可能な半導体要素パターンの少なくとも一部が該ドナー表面から該転送表面に転送されるように第１の剥離速度で該転送表面を該ドナー表面から剥離することによって、該印刷可能な半導体要素をその上に配置する該転送表面を形成できるステップと、該転送表面上に配置された該印刷可能な半導体要素の少なくとも一部を該受取り基板の該受取り表面に接触させるステップと、第２の速度で該転送表面を該部材から分離するステップであって、該第１の速度は該第２の速度よりも速いステップであって、これによって該印刷可能な半導体要素パターンの少なくとも一部を該受取り表面に転送することができるステップとを備える。一実施形態において、該印刷可能な半導体要素は１つ以上のブリッジ要素（または他の整列維持要素）を介して該ドナー基板に接続されており、ここで該分離速度は該（複数の）ブリッジ要素（または他の整列維持要素）の破砕をもたらすほど速いため、該印刷可能な半導体要素の該ドナー表面からの解放、および該エラストマー転送デバイスの該転送表面への転送をもたらすことが可能である。一実施形態において、該印刷可能な半導体要素パターンの該一部は忠実に転送される。別の実施形態において、該印刷可能な半導体要素パターンの該一部は、約５ｃｍ２の受取り表面面積に対して約２５ミクロン以上の配置精度で該受取り表面の選択領域に転送される。
[018]一実施形態において、該転送された部材は、１つ以上のシリコン、単結晶シリコン、多結晶シリコン、ドープシリコン、ｎ型シリコン、ｐ型シリコン、ＧａＮ（窒化ガリウム）、ＧａＡｓ（ガリウムヒ素）、ＩｎＰ（リン化インジウム）雲母、高次熱分解黒鉛、シリカまたは花粉からなる構造を含有する半導体を備える。一実施形態において、該転送された部材はシリコンフォトダイオードを備える。一実施形態において、該部材は、電子デバイス、電子デバイスコンポーネント、ダイオード、トランジスタ、光起電デバイス、センサー、発光ダイオード、微小電気機械デバイス、ナノ電気機械デバイス、フォトダイオード、レーザー、Ｐ−Ｎ接合、ワイヤ、ピルおよび小型コンテナからなる群より選択される。一実施形態において、該部材はミクロ構造またはナノ構造あるいは両方のパターンを備えており、本発明はさらに、ミクロ構造またはナノ構造あるいは両方の該パターンを該ドナー表面から該受取り表面に転送するステップを備える。一実施形態において、該部材は、該転送表面と接触している実質的にすべての構造が該受取り表面に転送される構造パターンを備える。
[019]本明細書に開示されている方法のいずれかはさらに、該ステップの少なくとも一部を反復するステップを備えることができる。例えば、処理ステップが、多層構造を受取り表面に生成するために反復される実施形態もある。本発明の処理ステップが、異なる部材を、場合によっては異なるドナー表面からマルチコンポーネント電子デバイスや電子デバイスアレイに転送、組立ておよび集積するために反復される方法もある。
[020]本明細書に開示されている発明はさらに、ｐ−ｎ接合、フォトダイオード、トランジスタ、発光ダイオード、レーザー、光起電デバイス、メモリデバイス、微小電気機械デバイス、ナノ電気機械デバイスおよび補助論理回路などの電子デバイス、電子デバイスアレイ、または電子デバイスコンポーネントを作るための方法を備える。
[021]一実施形態において、該プロセスは、ＰＤＭＳなどのエラストマー層を備える転送デバイスを備えており、ドナー表面や受取り表面からの該転送表面の除去速度（例えば「剥離速度」や「分離速度」）は選択的にコントロール可能である。本発明の転送デバイスが、約１０ｃｍ／秒以上のドナー表面からの該転送表面の分離速度を提供し、約１ｍｍ／秒未満の、部材をその上に配置する該転送表面の該受取り表面からの分離速度を提供することができる実施形態もある。
[022]一実施形態において、該部材の一部のみが該受取り基板に転送される。一実施形態において、該転送表面と接触している実質的にすべての部材が該転送表面に転送される。一実施形態において、該受取り表面と接触している実質的にすべての部材が該転送表面から該受取り表面に転送される。
[023]一実施形態において、該ドナー表面および／または受取り表面は実質的に平坦である。平坦さは、平均表面位置に位置決めされた基準線に対する表面の高さを測定し、最大偏差を該表面の長さに正規化することによって算定される。実質的に平坦であるとは、基準線からの正規化された最大偏差が１％未満であることである。実質的に平坦ではない表面は輪郭付けされる。一実施形態において、該ドナー表面、受取り表面および／または転送表面のうちの１つ以上が輪郭付けされる。本方法において有用なドナー表面、受取り表面および転送表面は、輪郭付けされかつ平坦な部分を有することができる。
[024]一実施形態において、該ドナー基板、該受取り基板、該転送可能な部材、該転送要素、あるいは上記項目の任意の組み合わせは、本発明で説明された製作プロセス、または本発明によって説明された方法で製作されたデバイスおよびシステムの機能のいずれかに役立ちうる、モールド、エンボス、加工または他の方法で定義されたトポグラフィレリーフ部材を備えていてもよい。
[025]一実施形態において、本発明は、スタンプ表面を有するエラストマースタンプを提供するステップと、ドナー表面を有するドナー基板を提供するステップであって、該ドナー表面が少なくとも１つの部材を有するステップと、該スタンプ表面の少なくとも一部を該ドナー表面部材の少なくとも一部に接触させるステップと、該部材の少なくとも一部が該ドナー表面から該スタンプ表面に転送されるように第１の分離速度で該スタンプ表面を該ドナー表面から分離するステップと、デバイス表面を有するデバイス基板を提供するステップと、該転送された部材を有する該スタンプ表面の少なくとも一部を該デバイス表面に接触させるステップと、該スタンプ表面部材の少なくとも一部が該デバイス表面に転送されてデバイスを該デバイス基板に生成するように第２の分離速度で該スタンプ表面を該デバイス表面から分離するステップとを備えるデバイス製造方法である。
[026]一実施形態において、該デバイスはｐ−ｎ接合を備える。一実施形態において、該デバイスはフォトダイオードである。一実施形態において、該デバイスは光電子システムのコンポーネントである。一実施形態において、該デバイスはアクチュエータを備える。一実施形態において、該デバイスは生物学的エンティティである部材を備えており、該デバイスは、身体から隔離された細胞を含む生物学的システムと相互作用する。
[027]一実施形態において、本発明は、当分野において既知であるような、コントロールされた分離速度で分離するための手段および方法を備える。コントロールされた速度で分離するための例示的な手段および方法は、回転およびフレキソプリンタ構成、軸対称分離、および非軸対称分離の使用を含むが、これらに制限されない。「軸対称分離」とは、（１０％以内の）ほぼ均一な分離力を接触エリアに印加することによって転送要素をドナーまたは受取り基板から分離する手段のことである。「非軸対称分離」とは、例えば非均一な分離力を該接触エリアに印加することによって、また、例えば「剥離」運動を使用してより大きな分離力を該接触エリアの縁またはコーナーに印加することによって転送要素をドナーまたは受取り基板から分離する手段のことである。
[028]一実施形態において、転送要素の曲率半径や誘導曲率半径は、部材、特に硬質部材の転送を容易にするようにコントロールされる。
[029]本発明は、（１）良好な配置精度、（２）高いパターン忠実度、（３）表面の化学的性質に無関係のシステムへの汎用適用性、（４）印刷要素に対する印刷材料の切換え可能／コントロール可能な接着力レベル、および（５）良好な転送効率（つまり、ドナー表面から受取り表面に転送された要素の割合）を含む、当分野において既知の従来の印刷技術に比較して重要な機能的利点を提供する。
[030]該受取り表面および／または受取り基板は、該印刷される部材が該第２の分離速度で該転送表面から該受取り表面に転送可能である限り、任意の組成であってもよい。加えて、該受取り表面は、平面、輪郭付け、凸状、凹状、または凸状および凹状の組み合わせを含むがこれらに制限されない任意の形状であってもよい。該表面は平滑または粗くてもよい。１ｕｍ２の面積を有する領域内で原子間力顕微鏡検査によって判断されるように、表面の高さのばらつきが約３ｎｍ未満である場合に表面は「平滑」であると言われる。一実施形態において、該受取り表面は、特殊設計された表面の化学的性質も個別の接着層も有していない。あるいはまた、該受取り表面は、部材の転送、組立ておよび集積を容易にするために、１つ以上の平坦化または平滑層（例えばスピン・オン・ガラス）、接着層（例えばコンフォーマブル層）あるいは機能化領域（例えば親水性または疎水性領域）を有していてもよい。したがって、本発明の本態様の実施形態はさらに、１つ以上の接着層や（複数の）機能化領域を該受取り表面に提供するステップであって、該転送表面上に配置されている該部材は該接着層に接触しているステップを備えていてもよい。一実施形態において、該受取り基板は、ポリマー、半導体ウェーハ、セラミック材料、ガラス、金属、紙、誘電体材料またはこれらの組み合わせからなる群より選択される材料である。一実施形態において、該受取り基板は、シリコン、ＧａＡｓまたはＩｎＰなどの半導体を備える。一実施形態において、該受取り基板は、単結晶ウェーハを含むウェーハを備える。
[031]該受取り基板は、動的コントロール可能な接着力を呈する１つ以上の粘弾性および／またはエラストマー接着層を備えていてもよい。一実施形態において、受取り基板はＰＤＭＳ層でコーティングされている。本実施形態において、部材は、転送要素と該受取り基板間の分離速度によって判断され、かつ薄いＰＤＭＳ層（概して１０〜１０００００ｎｍ）の厚さによって判断される効率で該受取り基板に転送される。本実施形態において、転送印刷効率は、該薄いＰＤＭＳ層の厚さに応じた速いまたは遅い速度で最良の場合がある。
[032]該受取り基板は、該部材と該受け取り基板間のインタフェースへの電気接続を可能にする方法で、部材を受容するために金で部分的または完全にコーティングされたソフトコンフォーマブル層を備えていてもよい。一実施形態において、該部材は、印刷中に接合された該金層の金溶接によって該部材および該受取り基板の強力な接着を可能にするために、金でコーティングされてもよい。
[033]本発明の該転送デバイスは、スタンプ、マスクまたはモールドである転送デバイスの使用を含む。一実施形態において、該転送デバイスは単一のエラストマー層を備える。一実施形態において、該転送デバイスは複数のエラストマー層を備える。一実施形態において、該転送デバイスのいずれかは、取り扱いを容易にするために硬質下地を備える。一実施形態において、本発明はさらに、ローラー印刷アセンブリであるアクチュエータや、フレキソプリンタアセンブリであるローラーを含むがこれらに制限されない、表面・部材間接触を容易にするためのアクチュエータを内蔵することを備える。一実施形態において、該転送デバイスは、ドナー／受取り表面と接触して移動される。別の実施形態において、該受取り／ドナー表面は該転送デバイスと接触して移動される。さらに別の実施形態において、該転送スタンプおよび該受取り／ドナー表面の両方が移動されて接触される。
[034]本発明は、印刷可能な半導体要素を転送、組立ておよび／または集積するための方法にとりわけ適している。一実施形態において、本発明は、ドライ接触印刷を含む接触印刷を介して部材を転送する。一実施形態において、本発明は、レジスタ転送、組立ておよび／または集積プロセスを介して部材を転送する。一実施形態において、本発明は、該転送要素による該部材の汚染可能性を回避するために該転送要素の該表面から部材を分離する、ポリマーや誘電体材料からなる層を含むがこれらに制限されない層、場合によっては犠牲層でコーティングされた部材を転送した。
[035]本発明の該転送方法におけるコントロール可能な剥離速度の使用の利点は、印刷可能な半導体要素パターンが、該パターンを定義する半導体要素の選択された空間配向を保存する方法で基板表面に転送および組み立てられてもよい点である。本発明の本態様は、複数の印刷可能な半導体要素が、選択されたデバイス構成やデバイス構成アレイに直接対応する明確な位置および相対的な空間配向で製作されるという用途に対してとりわけ有益である。本発明の転送方法は、トランジスタ、光学導波管、微小電気機械システム、ナノ電気機械システム、レーザーダイオード、または完全に形成された回路を含むがこれらに制限されない機能的デバイスを含有する印刷可能な半導体要素および／または印刷可能な半導体を転送、位置決めおよび組み立てることができる。
[036]転送方法におけるコントロール可能な分離速度の使用の別の利点は、（ブリッジ要素、および雲母基板にフットプリント全体にわたってイオン接着された雲母シートによってＳＯＩ基板に接合された相対的に厚い（＞２μｍ）のシリコンビームを含む）ドナー基板からのある相対的に強力な接合部材の除去に必要な接着レベルが、転送要素や部材自体の化学修飾なしで達成可能である点である。結果として、相対的に弱い接着インタフェース（例えばｖａｎ ｄｅｒ Ｗａａｌｓ力による接着）は、雲母、黒鉛、および遷移金属カルコゲニド類を含む層化材料からなる部材を厚さ的に分割しかつ印刷するために使用されてもよい。
[037]一実施形態において、該転送要素の該表面は、該転送表面への部材の接着力をチューニングするために化学的または物理的に処置されてもよい（例えば、プラズマエッチングによって粗くされる、メタライゼーション化される、酸化される、化学的に機能化される）。一実施形態において、該転送表面への部材の接着力は該転送要素をオゾンで処置することによって大きくされてもよい。別の実施形態において、該転送表面への部材の接着力は、薄い金属層（０．１〜１０００ｎｍ）を該転送要素に堆積することによって小さくされてもよい。
[038]別の実施形態において、本発明は、提供されている該印刷可能な半導体の全部ではなく一部が基板上にまたはこの中に転送および組み立てられる選択的な転送および組立て方法を提供する。本実施形態において、該エラストマー転送デバイスは、提供されている具体的な印刷可能な半導体要素に選択的に接着可能である。例えば、該エラストマー転送デバイスは、へこみ領域およびレリーフ部材を有する外部表面に選択された３次元レリーフパターンを有していてもよい。本実施形態において、へこみ領域およびレリーフ部材は、選択された印刷可能な半導体要素のみが、該レリーフパターンによって提供される１つ以上の接触表面によって接触され、次いで該基板表面上に転送および組み立てられるように位置決めされてもよい。あるいはまた、該エラストマー転送デバイスは、該接触表面から延びているヒドロキシル基を有する化学修飾領域および／または１つ以上の接着表面コーティングを有する領域などの接着領域の選択パターンを有する１つの接触表面または複数の接触表面を有していてもよい。本実施形態において、該（複数の）接触表面上の接着領域と接触している半導体要素のみが該転送デバイスに接着されて、次いで該基板表面に転送および組み立てられる。別の実施形態において、該エラストマー転送デバイスは、例えば該接触表面から延びているメタライズ領域および／または１つ以上の反接着表面コーティングを有する領域を有する化学または物理修飾領域などの反接着領域の選択パターンを有する１つの接触表面または複数の接触表面を有していてもよい。本実施形態において、反接着修飾によって処置されていない該（複数の）接触表面上の該領域と接触されている半導体要素のみが該転送デバイスに接着されて、次いで該基板表面に転送および組み立てられる。本発明の選択的な転送および組立て方法の利点は、第１のセットの位置および空間配向によって特徴付けられた第１の印刷可能な半導体要素パターンが、該第１のパターンとは異なり、かつ、選択されたデバイス構成やデバイス構成アレイに対応する第２のセットの位置および空間配向によって特徴付けられる第２の印刷可能な半導体要素パターンを生成するのに使用されてもよいことである。本発明における選択的な転送および組立ての別の利点は、本明細書に説明された該方法が、選択的転送に適した転送要素を使用して該部材を該ドナーから検索するステップと、これらの部材をより大きな受取り基板に転送するステップの連続反復よって該より大きな受取り基板上の部材に所与のドナー基板上の部材を分布させるのに使用されてもよいという点である。
[039]本発明の例示的なエラストマー転送デバイスは、エラストマー転送スタンプや組成物などのドライ転送スタンプ、多層転送デバイスあるいは他のパターニングデバイスを備える。本発明に有用なエラストマー転送デバイスは、その全体が参照として本明細書に組み込まれている、２００５年４月２７日にＵ．Ｓ．Ｐａｔｅｎｔ ａｎｄ Ｔｒａｄｅｍａｒｋ Ｏｆｆｉｃｅによって出願された、「Ｃｏｍｐｏｓｉｔｅ Ｐａｔｔｅｒｎｉｎｇ Ｄｅｖｉｃｅｓ ｆｏｒ Ｓｏｆｔ Ｌｉｔｈｏｇｒａｐｈｙ」と題された米国特許出願第１１／１１５，９５４号に説明されているような複数のポリマー層を備える転送デバイスを含む。本発明の該方法の転送デバイスとして有用な例示的なパターニングデバイスは、好ましくは約１ミクロン〜約１００ミクロンの範囲から選択される厚さを有する用途に対して、ポリ（ジメチルシロキサン）（ＰＤＭＳ）層などの低ヤング率を有するポリマー層を備える。低率ポリマー層の使用は、１つ以上の印刷可能な半導体要素、とりわけ湾曲した、粗い、平坦な、平滑および／または輪郭付けされた暴露表面を有する印刷可能な半導体要素との良好なコンフォーマル接触を確立することができ、また湾曲した、粗い、平坦な、平滑および／または輪郭付けされた基板表面などの広範囲の表面形態を有する基板表面との良好なコンフォーマル接触を確立することができる転送デバイスを提供するために、有益である。
[040]場合によっては、本発明の転送デバイスはさらに、内部表面に対向する外部表面を有し、かつ高率ポリマー層、セラミック層、ガラス層または金属層などの高ヤング率を有する第２の層を備えていてもよい。本実施形態において、該第１のポリマー層の該内部表面と該第２の高率層の該内部表面は、該第２の高率層の該外部表面に印加される力が該第１のポリマー層に送られるように配列される。本発明の転送デバイスにおける第２の高率ポリマー層（または下地層）の使用は、良好な接着、転送および組立て特徴を提供できるほど大きな正味曲げ剛性を有する転送デバイスを提供するために有益である。例えば、約１×１０−７Ｎｍ〜約１×１０−５Ｎｍの範囲から選択された正味曲げ剛性を有する転送デバイスの使用は、基板表面とのコンフォーマル接触を確立する際に、該（複数の）接触表面に接着された半導体要素および／または他の構造の位置の歪みを最小化する。高率かつ硬質下地層の使用はまた、例えば該印刷可能な半導体層のひびを防止することによって、転送中の該印刷可能な半導体要素の劣化を防止するのに有益である。この属性は、高い配置精度および良好なパターン忠実度とを呈する印刷可能な半導体要素を組み立てるための方法およびデバイスを提供する。本発明の転送デバイスは、その全体が参照として本明細書に組み込まれている、２００５年４月２７日にＵ．Ｓ．Ｐａｔｅｎｔ ａｎｄ Ｔｒａｄｅｍａｒｋ Ｏｆｆｉｃｅによって出願された、「Ｃｏｍｐｏｓｉｔｅ Ｐａｔｔｅｒｎｉｎｇ Ｄｅｖｉｃｅｓ ｆｏｒ Ｓｏｆｔ Ｌｉｔｈｏｇｒａｐｈｙ」と題された米国特許出願第１１／１１５，９５４号において教示されたように、取り扱いおよびメンテナンスの容易さと良好な熱特性とを提供し、かつ該転送デバイスに印加された力を該（複数の）接触表面全体に均一に分布させるための、ポリマー層を含む追加層を備えていてもよい。
[041]一態様において、本発明は、部材をドナー基板表面から受取り基板の受取り表面に転送するための方法を提供しており、該方法は、転送表面を有するエラストマー転送デバイスを提供するステップと、ドナー表面を有するドナー基板を提供するステップであって、該ドナー表面は少なくとも１つの部材を有するステップと、該転送表面の少なくとも一部を該部材の少なくとも一部に接触させるステップと、該部材の少なくとも一部が該ドナー表面から該転送表面に転送されるように第１の分離速度で該転送表面を該ドナー表面から分離することによって、該部材をその上に配置する該転送表面を形成するステップと、該転送表面上に配置された該部材の少なくとも一部を該受取り基板の該受取り表面に接触させるステップと、第２の分離速度で該転送表面を該部材から分離するステップであって、該第１の速度は該第２の速度よりも速いステップであって、これによって該部材を該受取り表面に転送できるステップとを備える。
[042]別の態様において、本発明は、処理するために部材をドナー基板表面から受取り基板の受取り表面に一時的に転送し、次いで該受取り基板から該部材を除去するための方法を提供しており、該方法は、転送表面を有するエラストマー転送デバイスを提供するステップと、ドナー表面を有するドナー基板を提供するステップであって、該ドナー表面は少なくとも１つの部材を有するステップと、該転送表面の少なくとも一部を該部材の少なくとも一部に接触させるステップと、該部材の少なくとも一部が該ドナー表面から該転送表面に転送されるように第１の分離速度で該転送表面を該ドナー表面から分離することによって、該部材をその上に配置する該転送表面を形成するステップと、該転送表面上に配置された該部材の少なくとも一部を該受取り基板の該受取り表面に接触させるステップと、第２の分離速度で該転送表面を該部材から分離するステップであって、該第１の速度は該第２の速度より速いステップであって、これによって該部材を該受取り表面に転送することができるステップと、該受取り表面上の該部材を処理するステップと、該転送表面の少なくとも一部を該部材の少なくとも一部に接触させるステップと、該部材の少なくとも一部が該受取り表面から該転送表面に転送されるように第３の分離速度で該転送表面を該受取り表面から分離することによって、該部材を該受取り表面から除去することができるステップとを備える。一実施形態において、同一の転送デバイスが、該部材を該受取り表面に適用し、かつ該処理された部材を該受取り表面から除去するために使用される。あるいはまた、異なる転送デバイスが使用される。
[043]別の態様において、本発明は、部材をドナー基板表面から受取り基板の受取り表面に転送し、次いで、該部材が該受取り基板上で不要であれば該部材を該受取り基板から除去するための方法を提供しており、該方法は、転送表面を有するエラストマー転送デバイスを提供するステップと、ドナー表面を有するドナー基板を提供するステップであって、該ドナー表面は少なくとも１つの部材を有するステップと、該転送表面の少なくとも一部を該部材の少なくとも一部に接触させるステップと、該部材の少なくとも一部が該ドナー表面から該転送表面に転送されるように第１の分離速度で該転送表面を該ドナー表面から分離することによって、該部材をその上に配置する該転送表面を形成するステップと、該転送表面上に配置された該部材の少なくとも一部を該受取り基板の該受取り表面に接触させるステップと、第２の分離速度で該転送表面を該部材から分離するステップであって、該第１の速度は該第２の速度よりも速いステップであって、これによって該部材を該受取り表面に転送するステップと、該転送表面の少なくとも一部を不要な部材の少なくとも一部に接触させるステップと、該不要な部材の少なくとも一部が該受取り表面から該転送表面に転送されるように第３の分離速度で該転送表面を該受取り表面から分離することによって、該不要な部材の少なくとも一部を該受取り表面から除去することができるステップとを備える。
[044]別の態様において、本発明は、印刷可能な半導体要素を受取り基板の受取り表面上に組み立てるための方法を提供しており、該方法は、転送表面を有するエラストマー転送デバイスを提供するステップと、ドナー表面を有するドナー基板を提供するステップであって、該ドナー表面が少なくとも１つの印刷可能な半導体要素を有するステップであり、該印刷可能な半導体要素は少なくとも１つのブリッジ要素を介して該ドナー基板に接続されているステップと、該転送表面の少なくとも一部を該印刷可能な半導体要素の少なくとも一部に接触させるステップと、該ブリッジ要素が破砕され、かつ該印刷可能な半導体要素が該ドナー表面から該転送表面に転送されるように第１の分離速度で該転送表面を該ドナー表面から分離することによって、該印刷可能な半導体要素をその上に配置する該転送表面を形成するステップと、該転送表面上に配置された該印刷可能な半導体要素の少なくとも一部を該受取り基板の該受取り表面に接触させるステップと、第２の速度で該転送表面を該部材から分離するステップであって、該第１の速度は該第２の速度よりも速いステップであり、これによって該印刷可能な半導体要素を該受取り表面に転送することができるステップとを備える。場合によっては、本発明は、印刷可能な半導体要素のパターンアレイを基板の受取り表面上に組み立てるための方法を提供する。
[045]別の態様において、本発明は、印刷可能な半導体要素をドナー基板表面からエラストマー転送デバイスの転送表面に転送するための方法を提供しており、該方法は、該転送表面を有するエラストマー転送デバイスを提供するステップと、ドナー表面を有するドナー基板を提供するステップであって、該ドナー表面は該印刷可能な半導体要素を有するステップと、該転送表面の少なくとも一部を該印刷可能な半導体要素の少なくとも一部に接触させるステップと、該印刷可能な半導体要素の少なくとも一部が該ドナー表面から該転送表面に転送されるように、約１０ｃｍ秒−１以上の分離速度で該転送表面を該ドナー表面から剥離するステップとを備える。
[046]別の態様において、本発明は、印刷可能な半導体要素アレイをドナー基板表面からエラストマー転送デバイスの転送表面に転送するための方法を提供しており、該方法は、該転送表面を有するエラストマー転送デバイスを提供するステップと、ドナー表面を有するドナー基板を提供するステップであって、該ドナー表面は該印刷可能な半導体要素アレイを有するステップと、該転送表面の少なくとも一部を該印刷可能な半導体要素アレイの少なくとも一部に接触させるステップと、該印刷可能な半導体要素アレイの少なくとも一部が該ドナー表面から該転送表面に転送されるように約１０ｃｍ秒−１以上の分離速度で該転送表面を該ドナー表面から分離するステップとを備える。
図１Ａ〜図１Ｄは転送印刷固体の一般的なプロセスの概略図であり、図１Ａは、ドナー基板の表面上の部材とドナー基板に近接するスタンプとを図示している。 スタンプはドナー基板上の部材の少なくとも一部と物理的に接触させられて、次いでスタンプは、部材がドナー基板から除去される（例えば分離される）ように迅速にドナー基板から分離される状態を示す。 受取り基板に接触されている部材を含有するスタンプを描いている。 スタンプは、部材をスタンプから受取り基板表面に転送するためにゆっくりと分離される状態を示す。 スチールシリンダーがポリジメチルシロキサン（ＰＤＭＳ）の傾斜スラブの下方に回転するスピードを評価することによってスタンプ接着の速度依存性を分かりやすく図示している（挿絵参照）。グラフは、分離スピードｖ（ｃｍ／ｓ）の関数としての分離エネルギー、つまりエネルギー解放速度Ｇ（Ｊ／ｍ２）のプロットである。分離スピードはＰＤＭＳスラブの傾斜角度を変化させることによって変更され、対応するＧはシリンダーの重力ポテンシャルエネルギーの損失によって算出される。Ｇは、この実証において測定されたスピード範囲にわたってある次元の大きさ以上に変化する。結果として、ＰＤＭＳの転送要素はスピード分離に応じて印刷可能な部材により強くまたは弱く接着する。具体的なシステムにおける転送要素からの具体的な部材の検索および解放に適切な分離スピード範囲は原則として詳細なモデリングによって算出可能であるが、実際は検索および解放スピード範囲は実験的に判断される。 ミクロ加工されたシリコンビームからＰＤＭＳスタンプを低速（図３Ａ）および高速（図３Ｂ）で除去することの効果を図示する写真を提供している。図３Ａにおいては、ＰＤＭＳの低速除去は部材をそのままにしている。 高速（約１０ｃｍ／ｓ）のスタンプ除去と関連したより大きな接着力は明らかにこのアンカーから部材を破壊することを示している。 対応する「インク付き」ＰＤＭＳスタンプによって１００ｍｍ ＧａＡｓウェーハ上に印刷された約２４，０００個のシリコンミクロ構造の３０ｍｍ×３８ｍｍアレイの画像である。挿絵はウェーハの一部のＳＥＭ画像である。ＳＥＭ画像の分析は、１００個より少ないミクロ構造が印刷されたアレイから欠落していることを示している。 本発明のプロセスを使用してシリコン（１００）上に印刷されたＧａＮリボンのＳＥＭ画像である、 シリコン部材をシリコンウェーハ上に反復印刷することによって生成された多層アセンブリのＳＥＭ画像である。 ＩｎＰ基板上に印刷されたｐ型シリコン部材のＳＥＭ画像である。 ｐ型シリコン基板上に印刷されたｎ型シリコン部材のＳＥＭ画像である。 半透明の親水性（ＭｇＯ）基板上に印刷されたシリコン構造の画像である。 本発明によってｐ型シリコンウェーハ上に直接印刷されたｎ型シリコン部材の電流（ａｍｐ）対バイアス（ボルト）のプロットである。アニーリングが後続するこのような印刷は、１ボルトのフォワードバイアスで６．７ａｍｐｓ／ｃｍ２を搬送可能なｐ−ｎ接合を形成する。線は、実験的に得られたデータポイントにベストフィットしている。 ＰＤＭＳスタンプによって雲母基板から速い分離速度で開裂され、次いで遅い分離速度でＳｉＯ２（青）上に転送印刷された１００ｍｍ厚の白雲母（グレードＶ−１雲母）リボンの画像である。挿絵プロファイルはＳｉＯ２上に印刷された構造のＡＦＭライントレースを概説する。 約３〜１２ｎｍ厚に及び、高次熱分解黒鉛基板から開裂され、かつ遅い分離速度を使用してスタンプによってＳｉＯ２上に印刷された黒鉛シートの画像である。 ＰＤＭＳスタンプおよびコントロールされた分離速度によってシリコンウェーハからピックアップされ、次いでこの上に印刷されたシリカミクロスフェアの画像である。スタンプのレリーフ部材は基板表面上のストライプパターンを定義する。 ＰＤＭＳスタンプおよびコントロールされた分離速度によってシリコンウェーハからピックアップされ、次いでこの上に印刷されたアフリカスミレの花粉の画像である。 ミクロ構造によってインク付けされたスタンプにわたって円筒形ガラスレンズを回転させることによって形成された印刷アレイの画像である。挿絵はミクロ構造によってインク付けされたスタンプのＳＥＭ画像である。 両凸ポリカーボネート拡大鏡ガラスをソフトなインク付きスタンプに押圧することによって形成された印刷アレイの画像である。 丸いガラス表面に印刷されたシリコンフォトダイオードの画像である（ｐドープ領域のほうが明るく見える）。 図１７に示されたのと類似の印刷シリコンフォトダイオードの種々の照明条件に対する電圧バイアスの関数としての電流のプロットである。 紙に印刷された相対的に大きな（約１ｍｍ）のシリコン部材の画像である。シリコン部材は速い分離速度を使用してドナー基板から除去されてＰＤＭＳ転送要素上への効率的な検索を可能にし、Ｔｉ／ＡｕでコーティングされたＰＤＭＳの薄い（約１０ミクロン）コーティングでコーティングされた紙に印刷された。シリコン部材の底部表面は、紙と部材間の強力な接着が金のコールド溶接によって生じるようにＴｉ／Ａｕによってコーティングされた。 受取りまたはドナー基板から転送要素を分離するための異なる手段の概略である。Ａは軸対称分離を描いている。ＢおよびＣは、転送要素が剥離される（Ｂ）または基板が剥離される（Ｃ）剥離運動において実行された非軸対称分離を描いている。Ｄは、湾曲要素、この場合は湾曲転送要素に回転力を印加することによって提供される別のタイプの非軸対称分離を図示している。 （ａ）は、ｘ−ｙ平面においてドナーおよび受取り基板を転送要素に対して移動させ、コントロール可能な分離速度でｚ方向に転送要素を移動させるアクチュエータステージを示している（スケールバーは２インチである）。（ｂ）および（ｃ）は、ＰＤＭＳ転送要素を受取り基板からゆっくりと分離することと、一度に１層ずつシリコン部材を基板に転送することを４連続反復することによって印刷されたシリコンウェーハ上に印刷されたシリコン多層構造の走査電子顕微鏡写真を示している。 図２１（ａ）に示されたアクチュエータステージを使用してドナー基板からシリコン部材を検索する効率に対する分離速度の影響を明示している。図２２（ａ）は、アクチュエータステージに固定されたＰＤＭＳ転送要素の図面（縮尺していない）である。（ｂ）は、（ｃ）に列挙されている種々の分離速度での連続検索実験（ラベルi−vi）後のドナー基板を示している。（ｃ）に列挙された速度は垂直分離速度であり、（ドナー基板のｘ−ｙ平面における）転送要素とドナー基板間の接触領域の境界の伝播スピードと等しくなく、これは概して本構成における垂直分離速度よりもずっと速い。（ｄ）、（ｅ）および（ｆ）は、それぞれ１ｃｍ／ｓ、１μｍ／ｓおよび１００μｍ／ｓの垂直分離スピードでの実験i、iiiおよびiv後のドナー基板上の領域の光学顕微鏡写真を示している。（ｄ）における４つの明るく色付けされたパッチは、ここからドナー基板上の部材のほぼすべてが高速分離速度によって転送要素上に検索される領域である。（ｅ）は、１μｍ／ｓのゆっくりとした垂直分離速度で転送要素上に検索された部材はないことを示している。（ｆ）は、中程度の分離速度（１００μｍ／ｓ）で、わずかな部材のみが、ドナー基板と転送要素間ですでに接触している領域における多くで検索されることを示している。すでに接触された領域の中央の部材のみがドナーから検索されて、推定上、（ドナー基板のｘ−ｙ平面における）接触エリア境界の伝播スピードは最大であった。 図２２（ａ）に描かれたように、種々の厚さのＰＤＭＳの薄膜によってコーティングされたシリコンウェーハ上に、ＰＤＭＳ転送要素からシリコン部材を印刷する印刷効率または品質に対する分離スピードの効果を明示している。印刷品質は、０〜５（０：＜１％；１：１％〜１０％；２：１１％〜５０％；３：５１％〜９０％；４：９１％〜９９％；５：＞９９％）のスケールで薄いＰＤＭＳ膜に転送されたミクロ構造の概算比によって測定される。Ｂのパネルは、品質スケール０、１、２、３、４、４．５および５と関連した印刷効率を示す顕微鏡写真である。 受取り基板への転送を容易にするために平滑層としてスピン・オン・ガラスを使用して基板上に印刷された半導体（Ｓｉ）部材の顕微鏡写真を示している。平滑層によって、（ａ）効率のよい転送、および（ｂ）、（ｃ）適切なアリーニング後の受取り基板への強力な接着が可能になる。（ｂ）および（ｃ）の顕微鏡写真は、３００℃で数時間アニ−リングしてからシリコンウェーハを破壊した後で、スピン・オン・ガラスでコーティングされたシリコンウェーハに転送された部材を示している。シリコン部材はウェーハの破砕縁と同じ線に沿って破砕し、ウェーハとシリコン部材間の堅牢な接着を示している。 ＰＤＭＳの薄層によってコーティングされた薄カプトン下地からなる転送要素の写真を示している。転送要素は、これをフォームペイントローラーに巻きつけることによるローラー構成で使用される。転送要素はこの上に、ドナー基板から検索されたシリコン部材を有する。 転送要素と所与の分離速度（この場合は低速）を使用して受取り基板上に半導体部材を印刷し、続いて同一の転送要素を使用するが異なる分離速度（この場合は高速）で部材を除去する能力を明示している。（ａ）は、ゆっくりの（約１ｍｍ／ｓ）分離速度を使用してＰＤＭＳ転送要素からトポグラフィ的レリーフ構造のシリコン受取り基板上に印刷されたシリコン部材を示している。（ｂ）は、印刷されたシリコン部材が速い分離速度（１０ｃｍ／ｓより速い）で同一のＰＤＭＳ転送要素を使用して除去された後の、同じシリコンのトポグラフィ的レリーフ構造のシリコン基板を示している。 スコッチ（ｓｃｏｔｃｈ）（登録商標）テープ転送要素およびゆっくりの分離スピードによってシリコン上に印刷されたシリコン部材（帽子の形状）を示している。 aは、パターンマスクを結晶に印加することと（パネルi）、未マスク領域をエッチング／軟化させることと（パネルii）、動的コントロール可能なエラストマースタンプによってパターン層に接触しこれを除去すること（パネルiii）によって層を除去するプロセスを図示している。bは、aにおいて概説されたプロセスを使用してＳｉＯ２上に印刷された薄雲母のＳＥＭである。cは、aで概説されたプロセスを使用してＳｉＯ２上に印刷された雲母リボンの断面のＡＦＭライントレースである。
[075]本発明はさらに、以下の非制限的例によって理解可能である。本明細書に引用されているすべての参照は、本開示と矛盾しない限り参照して本明細書に組み込まれている。本明細書での説明は多数の特定性を含有するが、これらは、本発明の範囲を制限するのではなく、本発明の好ましい実施形態の幾つかの例示を提供するに過ぎないと解釈されるべきである。例えば、したがって本発明の範囲は、所与の例によるよりはむしろ添付の請求項およびその等化物によって判断されるべきである。
[076]本発明に関して、用語「転送」または「転送する」とは、ある基板の表面から除去され、かつ別の基板の表面に「印刷」または印加された部材、材料、構造、デバイスコンポーネントおよび／または集積された機能的デバイスのことである。
[077]本明細書で使用されるように、「部材」は、例えば接触印刷などの印刷技術によって転送される材料、構造、デバイスコンポーネントおよび／または機能的デバイスを示すために広く使用される。部材の定義は、ドナー基板からスタンプに転送可能であり、続いて、半導体構造、金属構造、セラミック構造、誘電体構造および複合構造を含むがこれらに制限されない受取り表面に印刷可能な任意の要素を包含している。本発明の部材が印刷可能な半導体要素および印刷可能な半導体要素パターンである実施形態もある。構造は、パターンに対する深さおよび／または高さを具備する表面上のパターンを有する３次元パターンであってもよい。したがって、部材という用語は、任意の２次元パターンまたは形状（円、三角形、矩形、正方形）、３次元容積（高さ／深さを有する任意の２次元パターンまたは形状）ならびに相互接続されたエッチング「チャネル」または堆積「壁」のシステムを含むがこれらに制限されない幾何学的部材を包含する。一実施形態において、部材は生物学的材料や要素を備える。一実施形態において、部材は球状である。球状部材とは、概して丸い材料、例えばミクロスフィア、種および他の湾曲オブジェクトのことである。部材の寸法はミクロサイズ、ナノサイズ、またはミクロサイズおよびナノサイズの両方であってもよい。ミクロ構造は、およそミリメーターおよび数ミリメーターを含む１ミクロンより大きな寸法の部材である。一実施形態おいて、転送された部材は複数のシリコンミクロ構造を備える。ナノ構造は、約１ミクロン未満の寸法の部材である。一実施形態において、ナノサイズ部材は約１００ｎｍ未満である。「水平寸法」とは、接触している転送表面およびパートナー表面に平行な距離のことである。「垂直寸法」とは、支持表面に対する部材の垂直高さのことである。
[078]一実施形態において、部材は「ミクロ構造」および／または「ナノ構造」を備える。本明細書に使用されているように、用語「ミクロ構造」および「ミクロサイズ構造」は同義的に使用され、用語「ナノ構造」および「ナノサイズ構造」は同義的に使用される。本明細書で使用されるように、「ナノ構造」とは、数十ナノメーター〜数百ナノメーターの範囲を含む、およそ数ナノメーター〜数ミクロンの少なくとも１つの寸法を有する構造のことである。一実施形態において、ナノ構造は、およそ数十ｎｍ以下の少なくとも１つの部材を有する。例えば、構造の幅はおよそ数十〜数百ｎｍであってもよく、また長さはおよそ数ミクロン〜数千ミクロンであってもよい。一実施形態において、ナノ構造は、およそ数十ｎｍ〜数百ｎｍに及ぶ１つ以上の部材を有する。本明細書に使用されているように、ミクロ構造とはナノ構造よりも大きな構造のことである。一実施形態において、ミクロ構造は、約１ミクロン〜約５０００ミクロンに及ぶ少なくとも１つの部材の物理的寸法を有する。
[079]部材は１つの層または１つの層部分を包含しており、層または層部分の厚さは、約３ｎｍ〜１２ｎｍを含むがこれに制限されない、およそ数ナノメーター〜数ミクロンである。部材転送は、生物製剤、化学薬品または幾何学的要素のうちの１つ以上の転送を伴うことが可能である。生物製剤は、生物学的システムを研究するためのデバイスにおいて使用され、かつＤＮＡ、ＲＮＡ、プロテインおよびポリペプチドを包含する部材である。本発明のデバイスは、デバイスが細胞に関連する物理的特性を検出可能である場合に細胞と相互作用すると言われている。一実施形態において、生物製剤または化学薬品は、ドナー表面から転送デバイス表面へ、次いで受取り表面への生物製剤または化学薬品の転送を容易にするために別の部材内で集積される。
[080]「パターン」とは、ドナー表面上に堆積および／またはエッチングされる複数の部材のことである。したがって、この用語は、表面上にエッチングされる複数の幾何学的部材、ならびに表面上に堆積される複数の幾何学的部材、および表面に対してフリースタンディングの複数の幾何学的部材を包含している。本方法およびシステムは、本明細書で論じられた部材を含み、明確かつ選択された物理的寸法、空間配向および位置を有する構造パターンの転送印刷が可能である。
[081]「回路」とは、電子ネットワークである部材のことであり、集積回路および集積回路アレイを包含する。
[082]本明細書で使用されているように、「基板」とは、部材を含有する少なくとも１つの表面、または部材を受取るための少なくとも１つの表面を有する材料のことである。一実施形態において、部材を受取るための表面は平滑であり、好ましくは、１μｍ２領域に約３ｎｍ未満の粗さを具備している。
[083]「エラストマー転送デバイス」とは、部材を受取りかつ転送可能な表面を有するエラストマー材料のことである。例示的なエラストマー転送デバイスはスタンプ、モールドおよびマスクを含む。転送デバイスは、ドナー材料から受取り材料への部材の転送に影響を与え、かつ／またはこれを容易にする。「エラストマー」または「エラストマー系」とは、ストレッチまたは変形可能であり、かつ実質的な恒久的変形なくその元の形状に戻ることが可能なポリマー材料のことである。エラストマーは一般的には実質的な弾性変形を受ける。本発明で有用な例示的なエラストマーは、ポリマー、コポリマー、複合材料、またはポリマーおよびコポリマーの混合を備えていてもよい。エラストマー層とは、少なくとも１つのエラストマーを備える層のことである。エラストマー層はまた、ドーパントおよび他の非エラストマー材料を含んでいてもよい。本発明で有用なエラストマーは、熱可塑性エラストマー、スチレン材料、オレフィン材料、ポリオレフィン、ポリウレタン熱可塑性エラストマー、ポリアミド、合成ゴム、ポリジメチルシロキサン（ＰＤＭＳ）を含むシリコンベース有機ポリマー、ポリブタジエン、ポリイソブチレン、ポリ（スチレン−ブタジエン−スチレン）、ポリウレタン、ポリクロロプレンおよびシリコンを含んでもよいが、これらに制限されない。
[084]「接触」とは、ある要素の表面上の部材が別の表面に転送可能な２つ以上の表面の構成のことである。例えば、スタンプまたは転送デバイスは、ドナー表面に面している転送表面がドナー表面と物理的に接触している場合にドナー材料と接触している。同様に、転送表面が受取り基板表面に物理的に接触している場合に転送表面が受取り基板表面と接触している。一実施形態において、接触は、部材の少なくとも一部が別の表面の少なくとも一部と物理的に接触していることを言う。一実施形態において、接触とは、別の表面と接触している表面上の実質的にすべての部材のことである。要素は、触れていると見られる場合は物理的に接触している。好ましくは、物理的接触は、接触している表面の一部の均一かつ密接な接触を保証するために印加された力の下で生じる。
[085]「パターン」とは、物理的接触領域および非物理的接触領域を有する１対の表面のことである。例えば、本明細書に開示されているプロセスにおいて、本発明の転送デバイスは、レリーフ部材を具備する表面を有するインク付き転送表面を生成するために、ドナー表面との「接触パターン」を有すると言われる。
[086]転送デバイスは、本明細書に開示されているプロセスのいずれかから適切な構造が得られることを保証するために当分野において既知であるように最適化される、ヤング率、圧縮率、曲げ剛性を含む機械的属性および特徴を有する。転送デバイスの少なくとも一部がエラストマーおよび／または粘弾性であるため、固体と転送デバイス間の接着力は速度感応性である。本明細書で使用されているように、「分離」または「剥離」とは、第２の表面と接触している第１の表面が第２の表面から分離されるプロセスのことである。分離は、垂直変位、水平変位、２つの表面の端から開始される変位、および２つの表面の内側から開始される変位によって実施されてもよい。分離は、図２０に図示されるように、軸対称および非軸対称（「軸非対称」）分離を包含する。本明細書に説明されているシステムについて、部材とエラストマー転送デバイス表面間の接着力は通常、剥離速度が速いほど大きくなるが、必ずしもそうではない。一実施形態において、転送デバイスは単一の材料を備えており、この材料はエラストマーである。転送デバイスの材料特性は、配置および／または除去プロセスが進むと、物理的接触が、部材転送中に転送デバイスと表面間で維持されることを保証する。一実施形態において、力アクチュエータは、転送デバイスとパートナー基板間に一定かつ均一の力および対応する圧力を印加するために、転送デバイスに接続されている。力は、転送デバイスのスタンプ表面とパートナー表面間の圧力分布が実質的に均一になるように表面に均一に印加されるとされ、これによって転送デバイスがパートナー表面に対するレベルを維持することを保証できる。パートナー基板からの転送デバイスの除去は、除去速度がコントロール可能である限り、手またはコントロール可能な変位速度アクチュエータ（図２０Ａおよび２１Ａ参照）による除去を含む、当分野において既知の任意の手段によるが、これに制限されない。転送要素を除去するための他の方法は、転送デバイスおよびドナーまたは受取り基板が、非軸対称分離、例えば接触本体の１つ以上が輪郭付けされている（図２０Ｄ）回転や、接触本体の１つ以上が柔軟な（図２０ＢまたはＣ）剥離によって分離される回転（図２０Ｄ）または剥離（図２０Ｂ−Ｃ）方法を含む。一実施形態において、転送デバイスは、エラストマー層および少なくとも１つの他の材料を備える。
[087]本明細書で使用されているように、転送表面と接触している「実質的にすべての」部材の転送は、転送表面と接触している部材の少なくとも９０％、少なくとも９５％および少なくとも９９％が転送されることを言う。
[088]「多層部材」とは、受取り表面上への部材の連続印刷を示しており、第１の印刷層は第１のドナー表面上の部材に対応しており、第２の印刷層は第２のドナー表面に対応している。あるいはまた、ドナー表面は同一であってもよく、そのかわり転送デバイスは異なるドナー表面位置に接触する。
[089]「実質的に一定の剥離速度」とは、剥離時間にわたってそれほど変化しない表面・部材間分離速度のことである。「実質的に一定」とは、１％未満のばらつきを含む、剥離時間中の平均剥離速度に対して２％より大きいばらつきのない速度のことである。
[090]「印刷可能な」とは、接触印刷および溶液印刷を含むがこれらに制限されない印刷技術によって、基板上またはこの中に転送、組立て、パターニング、組織化および／または集積可能な材料、構造、デバイスコンポーネントおよび／または一体化された機能的デバイスのことである。
[091]本発明の「印刷可能な半導体要素」は、例えばドライ転送接触印刷および／または溶液印刷方法によって基板表面上に組立ておよび／または集積可能な半導体構造を備える。一実施形態において、本発明の印刷可能な半導体要素はユニタリー単結晶、多結晶または微結晶無機半導体構造である。一実施形態において、印刷可能な半導体要素は、１つ以上のブリッジ要素を介してマザーウェーハなどの基板に接続されている。本説明のこの点に関して、ユニタリー構造は、機械的に接続された部材を有するモノリシック要素である。本発明の半導体要素は非ドープまたはドープであってもよく、ドーパントの選択された空間分布を有していてもよく、またＰおよびＮ型ドーパントを含む複数の異なるドーパント材料によってドープされてもよい。本発明は、約１ミクロン以上の少なくとも１つの断面寸法を有するミクロ構造の印刷可能な半導体要素と、約１ミクロン以下の少なくとも１つの断面寸法を有するナノ構造の印刷可能な半導体要素を含む。多数の用途において有用な印刷可能な半導体要素は、従来の高温処理技術を使用して生成される高純度結晶半導体ウェーハなどの高純度バルク材料の「トップダウン」処理から導き出された要素を備える。一実施形態において、本発明の印刷可能な半導体要素は、導電層、誘電体層、電極、追加半導体構造またはこれらの組み合わせなどの少なくとも１つの追加デバイスコンポーネントまたは構造に操作可能に接続された半導体を有する複合構造を備える。一実施形態において、本発明の印刷可能な半導体要素は、ストレッチ可能な半導体要素および／または異種半導体要素を備える。
[092]「基板によって支持されている」とは、基板表面に少なくとも部分的に存在するか、構造と基板表面間に位置決めされた１つ以上の中間構造に少なくとも部分的に存在する構造のことである。用語「基板によって支持されている」とはまた、基板に部分的または完全に埋め込まれている構造を示すこともある。
[093]「半導体」とは、超低温では絶縁体であるが、約３００Ｋｅｌｖｉｎ温度では適切な導電性を有する任意の材料のことである。本説明において、半導体という用語の使用は、マイクロエレクトロニクスおよび電気デバイスの分野におけるこの用語の使用と矛盾しないようにする。本発明において有用な半導体は、シリコン、ゲルマニウムおよびダイアモンドなどの要素半導体と、ＳｉＣおよびＳｉＧｅなどのIV族化合物半導体、ＡｌＳｂ、ＡｌＡｓ、Ａｌｎ、ＡｌＰ、ＢＮ、ＧａＳｂ、ＧａＡｓ、ＧａＮ、ＧａＰ、ＩｎＳｂ、ＩｎＡｓ、ＩｎＮおよびＩｎＰなどのIII−V族半導体、ＡｌｘＧａ１−ｘＡｓなどのIII−V族テマリー半導体合金、ＣｓＳｅ、ＣｄＳ、ＣｄＴｅ、ＺｎＯ、ＺｎＳｅ、ＺｎＳおよびＺｎＴｅなどのII−VI族半導体、I−VII族半導体ＣｕＣｌ、ＰｂＳ、ＰｂＴｅおよびＳｎＳなどのIV−VI族半導体、Ｐｂｌ２、ＭｏＳ２およびＧａＳｅなどの層半導体、ＣｕＯおよびＣｕ２Ｏなど酸化半導体などの化合物半導体とを備えていてもよい。半導体という用語は、所与の用途またはデバイスに有用な有益な電気特性を提供するために、ｐ型ドープ材料およびｎ型ドープ材料を有する半導体を含む１つ以上の選択材料によってドープされる内因性半導体および外因性半導体を含む。半導体という用語は、半導体および／またはドーパントの混合物を備える複合材料を含む。本発明の幾つかの用途に有用な具体的な半導体材料は、Ｓｉ、Ｇｅ、ＳｉＣ、ＡｌＰ、ＡｌＡｓ、ＡｌＳｂ、ＧａＮ、ＧａＰ、ＧａＡｓ、ＧａＳｂ、ＩｎＰ、ＩｎＡｓ、ＧａＳｂ、ＩｎＰ、ＩｎＡｓ、ＩｎＳｂ、ＺｎＯ、ＺｎＳｅ、ＺｎＴｅ、ＣｄＳ、ＣｄＳｅ、ＺｎＳｅ，ＺｎＴｅ，ＣｄＳ，ＣｄＳｅ、ＣｄＴｅ、ＨｇＳ、ＰｂＳ、ＰｂＳｅ、ＰｂＴｅ、ＡｌＧａＡｓ、ＡｌＩｎＡｓ、ＡｌＩｎＰ、ＧａＡｓＰ、ＧａＩｎＡｓ、ＧａＩｎＰ、ＡｌＧａＡｓＳｂ、ＡｌＧａＩｎＰおよびＧａＩｎＡｓＰを含むが、これらに制限されない。多孔性シリコン半導体材料は、発光ダイオード（ＬＥＤ）よび固体レーザーなどのセンサーおよび発光材料の分野における本発明の用途について有用である。半導体材料の不純物は、半導体材料に提供される（複数の）半導体材料自体またはドーパント以外の原子、要素、イオンおよび／または分子である。不純物は、半導体材料の電気的特性に悪影響を与えることがある半導体材料に存在する望ましくない材料であり、酸素、炭素、および重金属を含む金属を含むがこれらに制限されない。重金属不純物は、周期表の銅と鉛の間の要素、カリカム（ｃａｌｉｃｕｍ）、ナトリウムおよび全イオンのグループ、化合物および／またはこの錯体を含むがこれらに制限されない。
[094]「コンフォーマル接触」とは、受取り基板表面などの基板表面上に（印刷可能な半導体要素などの）構造を転送、組立て、組織化および集積するために有用である、表面、コーティング表面および／またはその上に材料を堆積する表面間に確立される接触のことである。一態様において、コンフォーマル接触は、基板表面の全体形状に対するエラストマー転送デバイスの１つ以上の接触表面の顕微鏡的適合を伴う。別の態様において、コンフォーマル接触は、間隙のない密接した接触をもたらす、基板表面に対するエラストマー転送デバイスの１つ以上の接触表面の顕微鏡的適合を伴う。コンフォーマル接触という用語は、ソフトリソグラフィの分野でのこの用語の使用と矛盾しないようにされる。コンフォーマル接触は、エラストマー転送デバイスの１つ以上の露出接触表面と基板表面間に確立されてもよい。あるいはまた、コンフォーマル接触は、エラストマー転送デバイスの１つ以上のコーティング接触表面、例えば、転送材料、印刷可能な半導体要素、デバイスコンポーネントおよび／またはデバイスをその上に堆積する接触表面と、基板表面間に確立されてもよい。あるいはまた、コンフォーマル接触は、エラストマー転送デバイスの１つ以上の露出またはコーティング接触表面と、転送材料、固体フォトレジスト層、プレポリマー層、液体、薄膜または流体などの材料でコーティングされた基板表面間に確立されてもよい。
[095]「配置精度」とは、電極などの他のデバイスコンポーネントの位置、または受取り表面の選択領域のいずれかに対する選択位置に、印刷可能な半導体要素などの印刷可能な要素を転送するための転送方法またはデバイスの能力のことである。「良好な配置」精度とは、５０ミクロン以下、より好ましくはある用途では２０ミクロン以下、さらに好ましくはある用途では５ミクロン以下の全く正確な位置からの空間的なずれで、別のデバイスまたはデバイスコンポーネントに対する、あるいは受取り表面の選択領域に対する選択位置に印刷可能な要素を転送可能な方法およびデバイスのことである。本発明は、良好な配置精度で転送された少なくとも１つの印刷可能な要素を備えるデバイスを提供する。
[096]「忠実度」とは、印刷可能な半導体要素パターンなどの選択された要素パターンが基板の受取り表面に転送される様子の程度のことである。良好な忠実度とは、個々の要素の相対的位置および配向が転送中保持される、例えば個々の要素の、選択パターンにおける位置からの空間的なずれが５００ナノメーター以下、より好ましくは１００ナノメーター以下である選択された要素パターンの転送のことである。
[097]「ヤング率」とは、所与の物質に対するストレス比を示す材料、デバイスまたは層の機械的特性である。ヤング率は以下の式によって提供可能である：

Ｅ＝(stress)／(strain)＝[(Ｌ０／ΔＬ)×（Ｆ／Ａ）] (II)

ここで、Ｅはヤング率、Ｌ０は平衡長さ、ΔＬは印加されたストレス下での長さ変化、Ｆは印加された力、Ａは力が印加される面積である。一実施形態において、ヤング率はストレスによって変化する。ヤング率はまた、Ｌａｍｅ定数の点から以下の式によって表されることが可能である：

Ｅ＝μ(３λ＋２μ)／(λ＋μ) (III)
[098]ここでλおよびμはＬａｍｅ定数である。高ヤング率（つまり「高率」）および低ヤング率（つまり「低率」）は、所与の材料、層またはデバイスにおけるヤング率の大きさの相対的な説明である。本発明において、高ヤング率は、好ましくはある用途では約１０倍を超えて、より好ましくは別の用途では約１００倍を超えて、さらに好ましくはさらに別の用途では約１０００倍を超えて、低ヤング率よりも大きい。
[099]「ポリマー」とは、通常モノマーと称される、複数の反復化学基を備える分子のことである。ポリマーはしばしば高分子質量によって特徴付けられる。本発明において有用なポリマーは有機ポリマーまたは無機ポリマーであってもよく、アモルファス、セミアモルファス、結晶または部分的結晶状態であってもよい。ポリマーは同じ化学組成を有するモノマーを備えていてもよく、あるいはコポリマーなどの異なる化学組成を有する複数のモノマーを備えていてもよい。リンクモノマー鎖を有する架橋ポリマーは本発明の幾つかの用途ではとりわけ有用である。本発明の方法、デバイスおよびデバイスコンポーネントにおいて有用なポリマーは、プラスチック、エラストマー、熱可塑性エラストマー、弾塑性プラスチック（ｅｌａｓｔｏｐｌａｓｔｉｃｓ）、サーモスタット、熱可塑性プラスチックおよびアクリレートを含むが、これらに制限されない。例示的なポリマーは、アセタールポリマー、生分解性ポリマー、セルロースポリマー、フッ素ポリマー、ナイロン、ポリアクリロニトリルポリマー、ポリアミド−イミドポリマー、ポリイミド、ポリアリレート（ｐｏｌｙａｒｙｌａｔｅｓ）、ポリベンゾイミダゾール、ポリブチレン、ポリカーボネート、ポリエステル、ポリエーテルイミド、ポリエチレン、ポリエチレンコポリマーおよび修飾ポリエチレン、ポリケトン、ポリ（メチルメタクリレート）、ポリメチルペンテン、ポリフェニレン酸化物およびポリフェニレン硫化物、ポリフタルアミド、ポリプロピレン、ポリウレタン、スチレン樹脂、スルホン系樹脂、ビニル系樹脂あるいはこれらの組み合わせを含むが、これらに制限されない。
[0100]本説明に関して、「レジスタ転送」、「レジスタ組立て」および「レジスタ集積」という表現は、転送要素の相対的な空間配向を、好ましくは５０％に、より好ましくはある用途では約１％以内に維持する協調的プロセスのことである。本発明のレジスタプロセスはまた、１００ミクロン以内、好ましくはある実施形態では５０ナノメーターに事前選択された受取り基板の具体的な領域に印刷可能な半導体要素を転送、組立ておよび／または集積するための本発明の方法の能力をいうこともある。
[0101]ブリッジ要素は、印刷可能な半導体要素などの部材を、半導体ウェーハなどのドナー基板に接続する整列維持要素である。一実施形態において、ブリッジ要素は、部材の１つ以上の端をドナー基板に接続する部分的または完全にアンダーカットされた構造である。別の実施形態において、ブリッジ要素は部材の底部をドナー基板に接続する。ブリッジ要素は、転送、組立ておよび／または集積処理ステップ中に、印刷可能な半導体要素などの部材の選択された配向および／または位置を維持するのに有用である。ブリッジ要素はまた、転送、組立ておよび／または集積処理ステップ中に、印刷可能な半導体要素などの部材のパターンやアレイの相対的な位置および配向を維持するのに有用である。本発明の方法において、ブリッジ要素は、コンフォーマブルエラストマースタンプなどの転送デバイスの接触表面に関する接触、接着および転送プロセス中に、印刷可能な半導体要素などの部材の位置および空間配向を保持することによって、マザーウェーハから転送デバイスへのレジスタ転送を可能にする。本発明の本態様のブリッジ要素は、転送デバイスの接触および／または移動時に印刷可能な半導体要素の位置および配向を大きく変化させることなく印刷可能な半導体要素からの係合解除が可能である。係合解除は通常、転送デバイスの接触および／または移動中にブリッジ要素の破砕によって達成される。
[0102]以下の説明において、本発明のデバイス、デバイスコンポーネントおよび方法についての多数の具体的詳細が、本発明の正確な性質についての徹底した説明を提供するためになされる。しかしながら、本発明はこれらの具体的詳細なしで実践可能である点は当業者には明らかである。
[0103]本発明は、ミクロパターン、ナノパターン、およびミクロおよびナノパターンの組み合わせを含む部材の転送方法を提供している。本発明は、レリーフおよび／またはへこみ部材を直接表面に提供するための、エラストマースタンピングによるパターニング方法を提供している。転送デバイス上の表面材料の粘弾性性質は、分離速度に左右される分離力（つまりオブジェクトを表面から持ち上げることができる力）をもたらす。有用な一実施形態において、高速分離速度では、転送デバイスの静的表面エネルギーが基板より小さくても、この力は、オブジェクトを基板から除去しかつ転送デバイスに転送するには十分な大きさである。低速分離速度では、この分離力は小さい。オブジェクトアレイを最終基板に対して支持する転送デバイスに接触して、次いで要素をゆっくりと分離することは、これらのオブジェクトの転送デバイスから基板への転送をもたらす。本明細書に開示されている転送印刷に対してコントロールされた分離速度のプロセスは、参照として本明細書に組み込まれている、２００５年６月２日に出願された米国特許出願第１１／１４５，５４２号に説明されている転送アプローチを含む他の転送アプローチと併用可能である。
[0104]図１は、固体をある基板から別の基板に転送印刷するためのプロセスを概略的に図示している。図１Ａは、固体（「部材」４０）（例えば、デバイス、材料、要素、生物学的エンティティなど）の完全に形成された組織化アレイを支持するドナー基板２０が準備されているプロセスのスタートを図示している。ドナー基板は、トップダウン製作、ボトムアップ成長、自己組立てまたは他の手段を使用して準備可能である。ソフトエラストマー転送デバイス（スタンプ）１０をこれらの固体に接触させることは、ｖａｎ ｄｅｒ
Ｗａａｌｓ相互作用によって通常支配される一般的な接着力によって駆動されるコンフォーマル接触をもたらす。部材４０と転送表面１５間の接着はエラストマーの粘弾性作用ゆえに速度感応性（つまり動的コントロール可能）であり、かなり速い分離速度（通常は、本明細書に提示されているシステムについては約１０ｃｍ／ｓ以上の速さ）でドナー基板２０から転送デバイス１０を分離することは、転送デバイス１０の表面１５に部材４０を優先的に接着させ、ドナー基板表面２５から持ち上げるのに十分な接着力をもたらす(図１Ｂ)。これらの部材４０によって「インク付け」された転送デバイス１０は受取り（デバイス）基板３０に接触させられる（図１Ｃ）。かなり遅い分離速度（約１ｍｍ／ｓ以下の速さ）で転送デバイス１０を除去することによって部材４０は、受取り基板表面３５に優先的に接着し、かつ転送表面１５から分離する（図１Ｄ）。転送は、平坦なスタンプによって、または幾つかのセットのオブジェクトのみに接触し、かつこれらをドナー基板から転送する構造要素によって均一に実施可能である。図１に図示された実施形態は（表面にストレスが加えられていない場合の）平坦な表面を描いている。しかしながら、以下に論じられるように、転送表面１５、ドナー表面２５および受取り表面３５のいずれかは湾曲されてもよい（図２０Ｄ参照）。
[0105]接着プロセスの動的依存性を支配する物理的過程はエラストマースタンプの粘弾性応答を起源とする。本発明者らは、市販のポリジメチルシロキサン（ＰＤＭＳ）ゴム（Ｓｙｌｇａｒｄ（登録商標）１８４、ＤｏｗＣｏｒｎｉｎｇ）の場合のこの依存性に関する定量的情報を獲得するために回転実験を実行した。ＰＤＭＳ（Ｄｏｗ−Ｓｙｌｇａｒｄ１８４）のスラブは、ＰＤＭＳスペーサを使用して約７ｍｍ分離され、かつ６５℃で硬化された２つの２００ｍｍシリコンウェーハ間で鋳造される。ウェーハは、ＰＤＭＳスラブの除去を容易にするために、減圧デシケータにおいて１時間（トリデカフルオロ−１、１、２、２−テトラヒドロオクチル）−１−トリクロロシラン（Ｕｎｉｔｅｄ Ｃｈｅｍｉｃａｌ Ｔｅｃｈｎｏｌｏｇｉｅｓ）によって処置される。スラブは頑丈な傾斜ガラスプレートに置かれ、この傾斜はレベルカウンタートップに対して測定される。スチールシリンダー（ＭｃＭａｓｔｅｒ−Ｃａｒｒ、直径１２．７ｍｍ、長さ７５．５ｍｍ、７５．２ｇ）はスラブの上部に置かれて、回転可能にされる。スラブは、連続回転テスト間にほこり取りローラー（３Ｍ）によってきれいにされる。回転スピードは定規およびストップウォッチによって測定される。シリンダーが一定スピードでスラブに対して回転したことを確認するためにビデオ映像が捕捉されかつ分析された。
[0106]これらの実験において、ＰＤＭＳゴムの傾斜スラブの下方に回転するスチールシリンダーは終端速度に達し、この場合、重力は、接触領域の後縁でスチールをＰＤＭＳから分離するように動作する。重力ポテンシャルの損失は、測定された回転または分離スピードｖでの接着エネルギーヒステリシス（ＰＤＭＳからスチールを分離するのに必要な動作と、前部接触縁で生じるエネルギーとの差）とされる。回転シリンダーの前方の前部接触エリアと関連するエネルギーは通常小さいため、接着エネルギーヒステリシスは分離エネルギーつまりエネルギー解放速度Ｇとされる。図２はｖに対するＧの依存性を示している。ここで測定されたスピード範囲について（０．０２〜４．８ｃｍ／ｓ）、エネルギー解放速度はある大きさ以上に変化する。
[0107]転送印刷実験におけるピックアップおよび印刷効率は質的に類似の傾向をたどる。ＰＤＭＳスタンプが、ミクロ構造を支持する基板からゆっくりとデラミネーションされる場合、エラストマー・ミクロ構造の分離エネルギーＧＰＤＭＳは、ミクロ構造と基板間のインタフェースの対応するＧｓｕｂｓｔｒａｔｅよりも小さい。その結果エラストマー・ミクロ構造インタフェースはミクロ構造・基板インタフェースよりも容易に破壊する。しかしながら、分離エネルギーＧＰＤＭＳは、ＰＤＭＳの粘性作用ゆえにデラミネーションスピード（つまり「剥離速度」）ｖ（例えば図２参照）に大きく左右される。分離エネルギーおよびデラミネーションスピードは以下のように表すことができる：

[0108]ＧＰＤＭＳ＝Ｇ０［１＋φ（ｖ）］

[0109]ここでφはｖの増加関数であり、Ｇ０は定数である。
[0110]対照的に、ミクロ構造・基板インタフェースの分離エネルギーＧｓｕｂｓｔｒａｔｅは通常速度とは無関係である。デラミネーションスピードが増加すると、ＧＰＤＭＳは、エラストマー・ミクロ構造インタフェースがミクロ構造・基板インタフェースを破壊するほど強力になるまでＧｓｕｂｓｔｒａｔｅに対して増加する。いずれのインタフェースが破壊されたかについての判断はミクロ構造の表面形状に左右され、層化材料における相対する破砕モードを比較するのに使用されるのと類似のエネルギーベースの議論によって確立されることが可能である。表面形状デザインの考慮事項は、例えば破砕のコントロールを容易にするためにストレス集中ゾーンを提供することによって、または接着レベルを変えるように接触ゾーン面積を設計することによって、ミクロ構造の転送をガイドする際に有用でありうる。転送印刷基準の重要な概念は、エラストマーからの固体の速度依存性の大きい分離エネルギーと、基板インタフェースからの固体の速度非依存性分離である。
[0111]図３は、ドナー基板からスタンプに転送可能な部材の一例を提供している。図３Ａは、シリコン・オン・インシュレーター（ＳＯＩ）ウェーハからミクロ加工され、端を固定するウェーハの未エッチング部分に接続されたフリースタンディングシリコンビームを示している。スタンプの適用およびこれらの堅牢なフリースタンディング構造からの除去は構造をそのままに残す（図３Ａ）。しかしながら、高速除去は端においてこれらをきれいに破砕し（図３Ｂ）、スタンプに接着されたままにする。したがって、シリコンビームで「インク付け」されたスタンプはこれらのビームを、受取り基板に接触させ、かつこれからゆっくりと除去することによって転送することができる。
[0112]部材除去の効率に対する分離スピードの効果は図２２および２３に示されている。分離スピードが速いほど、より多くの部材が除去される（図２２ｄ−ｆを比較せよ）。図２３Ａはまた、印刷効率に対するエラストマー層または膜（この場合はＰＤＭＳ）の厚さの効果を図示している。
［実施例１］：半導体ウェーハ上への転送印刷
[0113]本発明は、ドナー基板表面から受取り基板表面に複数の構造を転送印刷する方法を包含している。例えば、図４は、単一のエラストマースタンプによるＩ形状のシリコンミクロ構造（挿絵参照）によって印刷された３０ｍｍ×３０ｍｍＧａＡｓウェーハを示している。単一のステップにおいて、インク付きエラストマースタンプは周囲条件におけるパターンを１００ｍｍＧａＡｓウェーハ上に直接印刷する。このアレイは約２４，０００個のミクロ構造を含有しており、ミクロ加工、ピックアップおよび印刷を含むプロセス全体の歩留まりは（アレイから欠落している１００個未満のミクロ構造に対応する）９９．５％よりも大きい。受取り基板の表面上の粒子は通常最も重大な欠陥要因である。受取り基板の慎重な処理および取り扱いを含めて慎重にすれば、印刷効率は１００％に近づくことが可能である。
[0114]半導体材料集積に対するウェーハ接着アプローチとは異なり、本明細書に開示されている印刷プロセスは面積増大の可能性を有しており、この場合は所与の面積の単一のドナー基板がミクロ構造を同一面積の複数の受取り基板に供給したり、単一の受取り基板に実質的により大きな面積を供給したりする。この機能は、印刷材料にコストがかかる場合、また面積の大きな粗いカバレージが所望の場合に重要である。図５に示されるような、（以下に説明されるように準備され、かつ）シリコン（１００）上に印刷されたＧａＮミクロ構造はこれらのシステムのうちの１つの一例である。
[0115]転送プロセスは追加にすぎないため、本発明の実施形態は反復印刷を包含している。このような反復印刷ステップは、面積の大きな、または処理ステップが少ない多層アセンブリ（図６）の容易な制作をもたらし、光バンドギャップ材料や多層電子システムなどの用途を含むがこれらに制限されない多様な用途で使用可能である。
[0116]本明細書に開示されている技術は、広範囲の形状およびサイズのオブジェクトを事実上任意の平滑な基板上に印刷することができる。例えば、図７は、本発明を使用してＩｎＰ上に印刷されたサブマイクロメーター（０．３μｍ×２０μｍ×０．１μｍ）のシリコン構造を示している。およそ数ナノメーターおよび／またはマイクロメーターのスケールのナノ構造および／またはミクロ構造を堆積する本発明の能力は、スタンプベースの転送印刷はデバイススケールやより小さなオブジェクトの生産に有用であることを示している。
[0117]本発明はより大きなサイズ（例えば、１００μｍ×１００μｍ×２．５μｍ）を印刷することを包含している。このような印刷サイズは精巧な回路を支持する構造に有用である（図８）。印刷オブジェクトと受取り基板間の単一アスペリティが転送を妨げる恐れがあるため、大型オブジェクトを印刷する歩留まりは概して小型オブジェクトよりも小さいにもかかわらず、印刷がクリーンルーム環境外で実行されたとしても、受け取り基板が平滑である場合は、９５％以上の歩留まりが、本明細書に提示されたウェーハ生成表面形状のすべてに対して達成可能である。１μｍ２に対して約３ｎｍ未満の表面粗さの基板は、化学組成や表面エネルギーとはかなり無関係に、エラストマースタンプから構造を受取るための効果的な表面として機能することができる。例えば、シリコンミクロ構造は、ＳｉＯ２、ＮａＣｌおよびＭｇＯ（図９）などの親水性表面、あるいは自然酸化物から新たにはがれたポリスチレンやシリコンを含むがこれらに制限されない疎水性表面のいずれかの確実に転送可能である。１μｍ２に対して３ｎｍより大きく表面粗さが増加すると、歩留まりは概して低下する。
[0118]本発明は、従来の添加剤や特殊な表面の化学的性質を使用せずに確実な印刷を提供する。このことは、中高温処理（−１５０℃以上の）および印刷構造と受取り基板間の良好な電気接触を可能にするために、ウェーハベースのミクロ構造印刷に関して重要である。ｎ型シリコンミクロ構造をｐ型シリコン基板に転送することによって形成された印刷ｐ−ｎ接合（図１０）はこれらの部材の両方を活用する。接合のアニーリングおよびメタライゼーションは、印加バイアスが−１〜１Ｖに変化する場合のモノリシックｐ−ｎ接合のフィットによって合理的に説明される特徴を具備する整流デバイスを生産する（図１０）。図１０のフィットは、１．７の理想係数を具備するダイオードと、２ＧΩ抵抗器によって分岐され、かつ４００Ω抵抗器と直列の０．９ｎＡの逆飽和電流の特徴を示す。１Ｖバイアスでは、この印刷接合は約６．７Ａｃｍ−２の電流を支持する。
［実施例２］：シート状表面形状の転送印刷
[0119]高速剥離速度での部材からスタンプへの強力接着は、実施例１に図示されているオブジェクトクラスの確実な高歩留まり印刷を達成するには必須である。この接着は、全長に沿ってドナー基板にイオン結合されている材料構造を実際に除去するにはかなり強力でありうる。図１１は、一例として、パターンリボンをバルク雲母のドナー基板から開裂するためにかなりの高速剥離速度で雲母と接触しているスタンプを除去することによって印刷された薄い高品質白雲母（グレードＶ−１雲母）のパターンを示している。ＰＤＭＳスタンプはまた、パターニングされていないグレードＶ−１雲母や黒鉛（図１２）からシートを開裂し、ＳｉＯ２に接着されている雲母シートを持ち上げることができ、このことはスタンプ・ミクロ構造インタフェースが、高速剥離速度で、少なくとも６Ｊ／ｍ２の強度でドナー基板に接着されている構造を除去するほど強力であることを示す。高速剥離速度で存在する大きな接着力は最小レベルの低速に削減される。
［実施例３］：球状表面形状の転送印刷
[0120]本明細書に開示されている転送デバイスは、例えば、シリカミクロスフィア（図１３）および花粉の粒（図１４）などの極めて非平面的かつ球状の構造をピックアップおよび解放することができ、これらは硬質の受取り基板に対する非常に小さい接触面積を有する。
［実施例４］：回転および押圧による湾曲表面上へのシリコンミクロ構造および太陽電池の転送印刷
[0121]本明細書に開示されている転送印刷プロセスは確立されたテクノロジーにおいて多数の用途を有しており、この例外的な機能は他のデバイスのチャンスを作成する。このような機能の１つを例示するために、シリコン構造およびフォトダイオードがレンズの湾曲表面上に印刷される。円筒形基板を回転させることによって、あるいは丸い基板を平坦かつ柔らかいスタンプに押圧することによって、非平面印刷は進行する。図１５は、円筒形ガラスレンズ上に印刷されたシリコンミクロ構造アレイを示している。図１６は、低コストの丸いポリカーボネートレンズ上に印刷されたシリコンミクロ構造アレイを示している。図１７は、通常のデバイスの電流・電圧特徴を具備するガラスレンズ上に印刷された完全に機能的な単結晶シリコンフォトダイオードを図示している（図１８）。このような非平面的なミクロ加工は、湾曲集光または結像光学での光検出およびエネルギー生成を含む用途で貴重である。
[0122]ドナー基板準備：一実施形態において、シリコンミクロ構造は、Ｓｈｉｐｌｅｙ１８０５フォトレジスト（ＰＲ）による従来のフォトリソグラフィおよび位相シフトフォトリソグラフィ２７によってパターニングされたＳＯＩウェーハ（Ｓｈｉｎ−Ｅｔｓｕ、上部シリコン３．０μｍ、埋め込み酸化物１．１μｍ、ｎ型抵抗率５−２０Ωｃｍ；あるいはＳｏｉｔｅｃ、上部シリコン１００ｎｍ、埋め込み酸化物２００ｎｍ、ｐ型）から生成される。上部シリコンは、ＰＲをエッチングマスクとして使用するＳＦ６プラズマ（３０ｍｔｏｒｒ、４０ｓ．ｃ．ｃ．ｍ．ＳＦ６、５０Ｗ）によって、または電子ビーム蒸着によって堆積されたＴｉ／Ａｕ（３／３０ｎｍ）のエッチングマスクを使用する水溶性ＫＯＨ（２０重量％、１００℃）によってエッチングされる。Ｔｉ／Ａｕエッチングマスクは、水中のＫｌ／Ｉ２（２．６７／０．６７重量％）を使用するＫＯＨエッチング後に除去される。次いで埋め込み酸化物が濃縮ＨＦにおいてエッチングされる。
[0123]ＧａＮミクロ構造は、ＧａＮ・オン・シリコン（１１１）ウェーハ（Ｎｉｔｒｏｎｅｘ）から生成される。窒素は、ＰＥＣＶＤ ＳｉＯｘ（５００ｎｍ）およびＣｒ（１５０ｎｍ）をエッチングマスクとして使用する誘導結合プラズマ反応イオンエッチャー（３ｍｔｏｒｒ、１５ｓ．ｃ．ｃ．ｍ．Ｃｌ２、５ｓ．ｃ．ｃ．ｍ．Ａｒ、−１００Ｖバイアス）においてエッチングされる。次いでミクロ構造は、シリコンを水溶性ＫＯＨ（２０重量％、１００℃）においてエッチングすることによってアンダーカットされる。
[0124]雲母（グレードＶ−１、Ｓｔｒｕｃｔｕｒｅ Ｐｒｏｂｅ）は、電子ビーム蒸着Ｃｒ（１００ｎｍ）およびＰＲをマスクとして使用する誘導結合プラズマ反応イオンエッチャー（３ｍｔｏｒｒ、１５ｓ．ｃ．ｃ．ｍ．ＢＣｌ３、５ｓ．ｃ．ｃ．ｍ．Ａｒ、−９０Ｖバイアス）において軟化される。パターニングされていないグレードＶ−１の雲母および黒鉛基板（グレードＳＰｌ−１、Ｓｔｒｕｃｔｕｒｅ Ｐｒｏｂｅ）が受取りとして使用される。
[0125]シリカミクロスフィア膜が、ＩＰＡ液滴およびミクロスフィアの水溶性懸濁液をシリコンウェーハ上に鋳造し、これを乾燥させることによって準備される。花粉膜はまた、シリコンウェーハ上で鋳造および乾燥する懸濁液によって準備される。
[0126]ＰＤＭＳ転送準備：ＰＤＭＳスタンプ（Ｄｏｗ−Ｓｙｌｇａｒｄ１８４）は、平坦な基板（例えば、ポリスチレンペトリ皿、Ｆｉｓｈｅｒ Ｓｃｉｅｎｔｉｆｉｃ）に対して鋳造され、また通常約２ｃｍ×２ｃｍ×７ｍｍ厚の寸法にカットされる。デラミネーションフロントが１０ｃｍ／ｓ以上の速さで走行する剥離方法でコンフォーマル接触が達成され、続いて手動で除去されるように、スタンプはドナー基板にラミネートされる。したがって、ドナーからのオブジェクトによる「インク付き」スタンプは次いで受取り基板にラミネートされ、そしてゆっくりとした（約１ｍｍ／ｓ）手動剥離によって除去されて転送印刷プロセスを完了させる。
[0127]印刷接合ダイオード製作：ＳＯＩチップ（Ｓｈｉｎ−Ｅｔｓｕ）は、スピン・オン・ドーパント（Ｚｈｕｅら）（Ｐ５０９、Ｆｉｌｍｔｒｏｎｉｃｓ）、および９５０℃で５秒間の活性化によって上部表面に大きくｎドープされる。上記のように生成されたミクロ構造はホウ素ドープテストグレードシリコンチップ（Ｍｏｎｔｃｏ、抵抗率１−１００Ωｃｍ）上に印刷される。印刷前に、受取り基板は、自然参加物を除去するために約１％ＨＦに浸され、脱イオン水によってリンスされて、Ｎ２で乾燥される。そして印刷された接合はＮ２において６００℃で２分間アニ−リングされる。金属接触は、Ｓｈｉｐｌｅｙ１８１８によるフォトリソグラフィ、および電子ビーム蒸着されたＡｌ／Ａｕ（２０／５０ｎｍ）の持ち上げによって定義される。接触は５００℃で４分間のアニーリングによって非整流にされる。
[0128]フォトダイオード製作：シリコンフォトダイオードは、大きくｎドープされた選択領域（Ｐ５０９、Ｆｉｌｍｔｒｏｎｉｃｓ）および大きくｐドープされた他の領域（Ｂ−７５Ｘ，Ｈｏｎｅｙｗｅｌｌ）を具備するｎ型ＳＯＩウェーハ（Ｓｈｉｎ−Ｅｔｓｕ）から生成される。ドープされた領域はスピン・オン・ガラス（７００Ｂ、Ｆｉｍｔｒｏｎｉｃｓ）のウィンドウを使用して定義され、ドーパントは、印刷接合製作について上述されたように、最初にｎ型、次いでｐ型をアニーリングすることによって活性化される。引き続き構造は、ＳＦ６プラズマを使用してミクロ加工され、かつＨＦによってアンダーカットされる。
［実施例５］：動的コントロール可能な深さの層化パターンの転送印刷
[0129]本発明の別の態様は、層を転送するために、本発明のエラストマーおよび／または粘弾性の転送デバイスを使用しており、転送された層の深さつまり厚さは動的コントロール可能である（図２８）。概して、分離速度が速いほど、転送層の厚さは厚くなる。したがって、分離速度をコントロールすることによって、転送層の厚さつまり深さはコントロールされる。
[0130]転送層の組成は、黒鉛、グラフェン（ｇｒａｐｈｅｎｅ）および雲母を含むがこれらに制限されない層を備える材料である。層は、黒鉛に関しては一連の反復平面層を備える構造を有することができ、層はｖａｎ ｄｅｒ Ｗａａｌｓ相互作用によって接着される。本方法はまた、一連の非平面層を備える材料から材料および構造を転送するのに有用である。層はまた、Ｌｏｎｄｏｎ、水素結合、共有結合およびイオン結合を含む１つ以上の力によって結合されることが可能である。層間結合の大きさは、ある深さの層を持ち上げるのに必要な分離速度に影響を与え、これらの層はより速い分離速度を必要とするより強力な接着を有する。
[0131]図２８のaは一般的なプロセスを要約している。まず、例えば黒鉛、グラフェンまたは雲母などの層化構造を備える基板の適切な外部表面がパターニングおよびマスクされる。一実施形態において、パターンは、選択された物理的寸法、空間配向および位置を有する１つ以上のマスク領域である。例示的なパターンは、リボン、血小板、ストライプ、ディスクまたはこれらの組み合わせを備える。本実施形態のマスク領域の表面形状および物理的寸法は、転送される部材の表面形状および物理的寸法を定義する。そして非マスク領域がドライまたはウェットプロセスによってエッチングおよび／または軟化されて、非マスク領域を化学的に変更する。基板の外部表面のマスクは場合によっては除去可能である。エラストマーデバイスは、パターンを持ち上げたり解放したりするためにパターンと接触される。パターンを具備する転送表面の分離速度を変更することによって、転送パターンの厚さは変更される。これは、黒鉛層（図１２）ならびに雲母層（図２８のbおよびc）について示されている。
[0132]持ち上げパターンまたは（複数の）層の深さは多数の要因に左右され、（i）マスク領域の物理的寸法、（ii）パターンの組成、（iii）採用されているエッチングまたは化学的交代システム、および（iv）パターンを含有するドナー表面からの転送デバイスの動的速度または分離速度を含んでおり、より速いプルオフ（ｐｕｌｌ−ｏｆｆ）速度は転送表面デバイスを持ち上げかつこれに転送される多数の層をもたらす。参照および変更による内蔵に関する記述
[0133]本出願にわたって引用されている全参照、例えば、発行または認可された特許あるいは等化物を含む特許文書、特許出願公開、および非特許参照文書や他の資料は、各参照が本出願の開示と少なくとも部分的に矛盾しない限り、個々に参照して組み込まれるように、その全体が参照として組み込まれている（例えば、部分的に矛盾する参照は、参照のうちの部分的に矛盾する部分以外が参照として組み込まれている）。
[0134]本明細書に説明または例証されているコンポーネントの各形成または組み合わせは、特段の記述がなければ、本発明を実践するために使用可能である。
[0135]範囲、例えば温度範囲、サイズ範囲、導電率範囲、時間範囲、あるいは組成または濃度範囲が明細書において与えられる場合は常に、全中間範囲およびサブ範囲ならびに所与の範囲に含まれるすべての個々の値は開示に含まれることが意図されている。本明細書での説明に含まれている範囲またはサブ範囲における任意のサブ範囲または個々の値は請求項から排除可能であることが理解される。
[0136]本明細書に述べられたすべての特許および公開物は、本発明が関連する当業者の技術レベルを示している。本明細書に引用されている参照は、この公開または出願日以後の技術状態を示すために全体が参照として本明細書に組み込まれており、従来技術の具体的な実施形態を排除するために、必要ならばこの情報がここで採用可能であることが意図されている。
[0137]本明細書で使用されているように、「備える」とは、「含む」、「含有する」または「特徴付けられる」の同義語であり、包括的または非制限的であり、またさらなる引用されていない要素や方法ステップを排除しない。本明細書で使用されているように、「〜からなる」とは、請求項要素に特定されていない任意の要素、ステップまたは原料を排除する。本明細書で使用されているように、「本質的に〜からなる」とは、請求項の基本的かつ新規の特徴に実質的に影響を与えない材料やステップを排除しない。本明細書での各例において、用語「備える」、「本質的に〜からなる」および「〜からなる」のうちのいずれかは、他の２つの用語の一方と置き換え可能である。本明細書に適切に例示的に説明された本発明は、本明細書に具体的に開示されていない任意の要素や複数の要素、制限または複数の制限が欠如しても実践可能である。
[0138]当業者は、出発材料、材料、試薬、合成方法、精製方法、分析方法、アッセイ方法、および具体的に例証された以外の方法が、必要以上の実験に訴えることなく本発明の実践に採用されることが可能である点を理解するであろう。任意のこのような材料および方法のうちの、当分野において既知の機能的等化物はすべて本発明に含まれることが意図されている。採用された用語および表現は、制限するためではなく説明するための用語として使用され、このような用語および表現の使用において、示されかつ説明されている部材の等化物やこの部分を排除する意図はないが、種々の修正が特許請求された本発明の範囲内で可能である点が認識される。したがって、好ましい実施形態および任意の部材によって本発明は具体的に開示されているが、本明細書に開示されている概念の修正および変更が当業者によってなされ、このような修正および変更は、添付の請求項によって定義されているような本発明の範囲内で考慮されることが理解されるべきである。
［参照］
１．Ｇｅｏｒｇａｋｉｌａｓ，Ａ．ｅｔ ａｌ．Ｗａｆｅｒ−ｓｃａｌｅ ｉｎｔｅｇｒａｔｉｏｎ ｏｆ ＧａＡｓ ｏｐｔｏｅｌｅｃｔｒｏｎｉｃ ｄｅｖｉｃｅｓ ｗｉｔｈ ｓｔａｎｄａｒｄ Ｓｉ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔｓ ｕｓｉｎｇ ａ ｌｏｗ−ｔｅｍｐｅｒａｔｕｒｅ ｂｏｎｄｉｎｇ ｐｒｏｃｅｄｕｒｅ．Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．８１，５０９９−５１０１（２００２）．

２．Ｙｅｈ，Ｈ．−Ｊ．Ｊ＆Ｓｍｉｔｈ，Ｊ．Ｓ．Ｆｌｕｉｄｉｃ ｓｅｌｆ−ａｓｓｅｍｂｌｙ ｆｏｒ ｔｈｅ ｉｎｔｅｇｒａｔｉｏｎ ｏｆ ＧａＡｓ ｌｉｇｈｔ−ｅｍｉｔｔｉｎｇ ｄｉｏｄｅｓ ｏｎ Ｓｉ ｓｕｂｓｔｒａｔｅｓ．ＩＥＥＥ Ｐｈｏｔｏｎ．Ｔｅｃｈｎｏｌ．Ｌｅｔｔ．６，７０６−７０８（１９９４）．

３．Ａｍｂｒｏｓｙ，Ａ．，Ｒｉｃｈｔｅｒ，Ｈ．，Ｈｅｈｍａｎｎ，Ｊ．＆Ｆｅｒｌｉｎｇ，Ｄ．Ｓｉｌｉｃｏｎ ｍｏｔｈｅｒｂｏａｒｄｓ ｆｏｒ ｍｕｌｔｉｃｈａｎｎｅｌ ｏｐｔｉｃａｌ ｍｏｄｕｌｅｓ．ＩＥＥＥ Ｔｒａｎｓ．Ｃｏｍｐｏｎ．Ｐａｃｋ．Ａ１９，３４−４０（１９９６）．

４．Ｌａｍｂａｃｈｅｒ，Ａ．ｅｔ ａｌ．Ｅｌｅｃｔｒｉｃａｌ ｉｍａｇｉｎｇ ｏｆ ｎｅｕｒｏｎａｌ ａｃｔｉｖｉｔｙ ｂｙ ｍｕｌｔｉ−ｔｒａｎｓｉｓｔｏｒ−ａｒｒａｙ（ＭＴＡ）ｒｅｃｏｒｄｉｎｇ ａｔ ７．８μｍ ｒｅｓｏｌｕｔｉｏｎ．Ａｐｐｌ．Ｐｈｙｓ．Ａ７９，１６０７−１６１１（２００４）．

５．Ｍｅｎａｒｄ，Ｅ．，Ｌｅｅ，Ｋ．Ｊ．，Ｋｈａｎｇ，Ｄ．−Ｙ．，Ｎｕｚｚｏ，Ｒ．Ｇ．＆Ｒｏｇｅｒｓ，Ｊ．Ａ．Ａ ｐｒｉｎｔａｂｌｅ ｆｏｒｍ ｏｆ ｓｉｌｉｃｏｎ ｆｏｒ ｈｉｇｈ ｐｅｒｆｏｒｍａｎｃｅ ｔｈｉｎ ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒｓ ｏｎ ｐｌａｓｔｉｃ ｓｕｂｓｔｒａｔｅｓ．Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．８４，５３９８−５４００（２００４）．

６．Ｚｈｕ，Ｚ．−Ｔ．，Ｍｅｎａｒｄ，Ｅ．，Ｈｕｒｌｅｙ，Ｋ．，Ｎｕｚｚｏ，Ｒ．Ｇ．＆Ｒｏｇｅｒｓ，Ｊ．Ａ．Ｓｐｉｎ ｏｎ ｄｏｐａｎｔｓ ｆｏｒ ｈｉｇｈ−ｐｅｒｆｏｒｍａｎｃｅ ｓｉｎｇｌｅ−ｃｒｙｓｔａｌ ｓｉｌｉｃｏｎ ｔｒａｎｓｉｓｔｏｒｓ ｏｎ ｆｌｅｘｉｂｌｅ ｐｌａｓｔｉｃ ｓｕｂｓｔｒａｔｅｓ．Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．８６，１３３５０７（２００５）．

７．Ｓｕｎ，Ｙ．＆Ｒｏｇｅｒｓ，Ｊ．Ａ．Ｆａｂｒｉｃａｔｉｎｇ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｎａｎｏ／ｍｉｃｒｏｗｉｒｅｓ ａｎｄ ｔｒａｎｓｆｅｒ ｐｒｉｎｔｉｎｇ ｏｒｄｅｒｅｄ ａｒｒａｙｓ ｏｆ ｔｈｅｍ ｏｎｔｏ ｐｌａｓｔｉｃ ｓｕｂｓｔｒａｔｅｓ．Ｎａｎｏ Ｌｅｔｔ．４，１９５３−１９５９（２００４）．

８．Ｊａｃｏｂｓ，Ｈ．Ｏ．，Ｔａｏ，Ａ．Ｒ．，Ｓｃｈｗａｒｔｚ，Ａ．，Ｇｒａｃｉａｓ，Ｄ．Ｈ．＆Ｗｈｉｔｅｓｉｄｅｓ，Ｇ．Ｍ．Ｆａｂｒｉｃａｔｉｏｎ ｏｆ ａ ｃｙｌｉｎｄｒｉｃａｌ ｄｉｓｐｌａｙ ｂｙ ｐａｔｔｅｒｎｅｄ ａｓｓｅｍｂｌｙ．Ｓｃｉｅｎｃｅ２９６，３２３−３２５（２００２）．

９．Ｒｅｕｓｓ，Ｒ．Ｈ．ｅｔ ａｌ．Ｍａｃｒｏｅｌｅｃｔｒｏｎｉｃｓ：Ｐｅｒｓｐｅｃｔｉｖｅｓ ｏｎ ｔｅｃｈｎｏｌｏｇｙ ａｎｄ ａｐｐｌｉｃａｔｉｏｎｓ．Ｐｒｏｃ．ＩＥＥＥ９３，１２３９−１２５６（２００５）．

１０．Ｈａｉｓｍａ，Ｊ．＆Ｓｐｉｅｒｉｎｇｓ，Ｇ．Ａ．Ｃ．Ｍ．Ｃｏｎｔａｃｔ ｂｏｎｄｉｎｇ，ｉｎｃｌｕｄｉｎｇ ｄｉｒｅｃｔ−ｂｏｎｄｉｎｇ ｉｎ ａ ｈｉｓｔｏｒｉｃａｌ ａｎｄ ｒｅｃｅｎｔ ｃｏｎｔｅｘｔ ｏｆ ｍａｔｅｒｉａｌｓ ｓｃｉｅｎｃｅ ａｎｄ ｔｅｃｈｎｏｌｏｇｙ， ｐｈｙｓｉｃｓ ａｎｄ ｃｈｅｍｉｓｔｒｙ−ｈｉｓｔｏｒｉｃａｌ ｒｅｖｉｅｗ ｉｎ ａ ｂｒｏａｄｅｒ ｓｃｏｐｅ ａｎｄ ｃｏｍｐａｒａｔｉｖｅ ｏｕｔｌｏｏｋ．Ｍａｔｅｒ．Ｓｃｉ．Ｅｎｇ．Ｒ３７，１−６０（２００２）．

１１．Ｚｈｅｎｇ，Ｗ．＆Ｊａｃｏｂｓ，Ｈ．Ｏ．Ｓｈａｐｅ−ａｎｄ ｓｏｌｄｅｒ−ｄｉｒｅｃｔｅｄ ｓｅｌｆ−ａｓｓｅｍｂｌｙ ｔｏ ｐａｃｋａｇｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｄｅｖｉｃｅ ｓｅｇｍｅｎｔｓ．Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．８５，３６３５−３６３７（２００４）．

１２．Ｂｏｗｄｅｎ，Ｎ．，Ｔｅｒｆｏｒｔ，Ａ．，Ｃａｒｂｅｃｋ，Ｊ．＆Ｗｈｉｔｅｓｉｄｅｓ，Ｇ．Ｍ．Ｓｅｌｆ−ａｓｓｅｍｂｌｙ ｏｆ ｍｅｓｏｓｃａｌｅ ｏｂｊｅｃｔｓ ｉｎｔｏ ｏｒｄｅｒｅｄ ｔｗｏ−ｄｉｍｅｎｓｉｏｎａｌ ａｒｒａｙｓ．Ｓｃｉｅｎｃｅ２７６，２３３−２３５（１９９７）．

１３．Ｏ’Ｒｉｏｒｄａｎ，Ａ．，Ｄｅｌａｎｅｙ，Ｐ．＆Ｒｅｄｍｏｎｄ，Ｇ．Ｆｉｅｌｄ ｃｏｎｆｉｇｕｒｅｄ ａｓｓｅｍｂｌｙ：ｐｒｏｇｒａｍｍｅｄ ｍａｎｉｐｕｌａｔｉｏｎ ａｎｄ ｓｅｌｆ−ａｓｓｅｍｂｌｙ ａｔ ｔｈｅ ｍｅｓｏｓｃａｌｅ．Ｎａｎｏ Ｌｅｔｔ．４，７６１−７６５（２００４）．

１４．Ｔａｎａｓｅ，Ｍ．ｅｔ ａｌ．Ｍａｇｎｅｔｉｃ ｔｒａｐｐｉｎｇ ａｎｄ ｓｅｌｆ−ａｓｓｅｍｂｌｙ ｏｆ ｍｕｌｔｉｃｏｍｐｏｎｅｎｔ ｎａｎｏｗｉｒｅｓ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．９１，８５４９−８５５１（２００２）．

１５．Ｈｓｉａ，Ｋ．Ｊ．ｅｔ ａｌ．Ｃｏｌｌａｐｓｅ ｏｆ ｓｔａｍｐｓ ｆｏｒ
ｓｏｆｔ ｌｉｔｈｏｇｒａｐｈｙ ｄｕｅ ｔｏ ｉｎｔｅｒｆａｃｉａｌ ａｄｈｅｓｉｏｎ．Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．８６，１５４１０６（２００５）．

１６．Ｈｕａｎｇ，Ｙ．Ｙ．ｅｔ ａｌ．Ｓｔａｍｐ ｃｏｌｌａｐｓｅ ｉｎ ｓｏｆｔ ｌｉｔｈｏｇｒａｐｈｙ．Ｌａｎｇｍｕｉｒ２１，８０５８−８０６８（２００５）．

１７．Ｒｏｂｅｒｔｓ，Ａ．Ｄ．Ｌｏｏｋｉｎｇ ａｔ ｒｕｂｂｅｒ ａｄｈｅｓｉｏｎ．Ｒｕｂｂｅｒ Ｃｈｅｍ．Ｔｅｃｈｎｏｌ．５２，２３−４２（１９７９）．

１８．Ｂａｒｑｕｉｎｓ，Ｍ．Ａｄｈｅｒｅｎｃｅ，ｆｒｉｃｔｉｏｎ ａｎｄ ｗｅａｒ ｏｆ ｒｕｂｂｅｒ−ｌｉｋｅ ｍａｔｅｒｉａｌｓ．Ｗｅａｒ１５８，８７−１１７（１９９２）．

１９．Ｓｈｕｌｌ，Ｋ．Ｒ．，Ａｈｎ，Ｄ．，Ｃｈｅｎ，Ｗ．−Ｌ．，Ｆｌａｎｉｇａｎ，Ｃ．Ｍ．＆Ｃｒｏｓｂｙ，Ａ．Ｊ．Ａｘｉｓｙｍｍｅｔｒｉｃ ａｄｈｅｓｉｏｎ ｔｅｓｔｓ ｏｆ ｓｏｆｔ ｍａｔｅｒｉａｌｓ．Ｍａｃｒｏｍｏｌ．Ｃｈｅｍ．Ｐｈｙｓ．１９９，４８９−５１１（１９９８）．

２０．Ｂｒｏｗｎ，Ｈ．Ｒ．Ｔｈｅ ａｄｈｅｓｉｏｎ ｂｅｔｗｅｅｎ ｐｏｌｙｍｅｒｓ．Ａｎｎｕ．Ｒｅｖ．Ｍａｔｅｒ．Ｓｃｉ．２１，４６３−４８９（１９９１）．

２１．Ｄｅｒｕｅｌｌｅ，Ｍ．，Ｌ’ｅｇｅｒ，Ｌ．＆Ｔｉｒｒｅｌｌ，Ｍ．Ａｄｈｅｓｉｏｎ ａｔ ｔｈｅ ｓｏｌｉｄ−ｅｌａｓｔｏｍｅｒ ｉｎｔｅｒｆａｃｅ：ｉｎｆｌｕｅｎｃｅ ｏｆ ｉｎｔｅｒｆａｃｉａｌ ｃｈａｉｎｓ，Ｍａｃｒｏｍｏｌｅｃｕｌｅｓ２８，７４１９−７４２８（１９９５）．

２２．Ｈｕｔｃｈｉｎｓｏｎ，Ｊ．Ｗ．＆Ｓｕｏ，Ｚ．Ｍｉｘｅｄ ｍｏｄｅ ｃｒａｃｋｉｎｇ ｉｎ ｌａｙｅｒｅｄ ｍａｔｅｒｉａｌｓ．Ａｄｖ．Ａｐｐｌ．Ｍｅｃｈ．２９，６３−１９１（１９９２）．

２３．Ｌｅｅ，Ｋ．Ｊ．ｅｔ ａｌ．Ｌａｒｇｅ−ａｒｅａ，ｓｅｌｅｃｔｉｖｅ ｔｒａｎｓｆｅｒ ｏｆ ｍｉｃｒｏｓｔｒｕｃｔｕｒｅｄ ｓｉｌｉｃｏｎ（μｓ−Ｓｉ）：ａ ｐｒｉｎｔｉｎｇ−ｂａｓｅｄ ａｐｐｒｏａｃｈ ｔｏ ｈｉｇｈ−ｐｅｒｆｏｒｍａｎｃｅ ｔｈｉｎ−ｆｉｌｍ ｔｒａｎｓｉｓｔｏｒｓ ｓｕｐｐｏｒｔｅｄ ｏｎ ｆｌｅｘｉｂｌｅ ｓｕｂｓｔｒａｔｅｓ，Ａｄｖ．Ｍａｔｅｒ．１７，２３３２−２３３６（２００５）．

２４．Ａｏｋｉ，Ｋ．ｅｔ ａｌ．Ｍｉｃｒｏａｓｓｅｍｂｌｙ ｏｆ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｔｈｒｅｅ ｄｉｍｅｎｓｉｏｎａｌ ｐｈｏｔｏｎｉｃ ｃｒｙｓｔａｌｓ．Ｎａｔｕｒｅ Ｍａｔｅｒ．２，１１７−１２１（２００３）．

２５．Ｎｏｄａ，Ｓ．，Ｙａｍａｍｏｔｏ，Ｎ．＆Ｓａｓａｋｉ，Ａ．Ｎｅｗ ｒｅａｌｉｚａｔｉｏｎ ｍｅｔｈｏｄ ｆｏｒ ｔｈｒｅｅ−ｄｉｍｅｎｓｉｏｎａｌ ｐｈｏｔｏｎｉｃ ｃｒｙｓｔａｌ ｉｎ ｏｐｔｉｃａｌ ｗａｖｅｌｅｎｇｔｈ ｒｅｇｉｏｎ．Ｊｐｎ Ｊ．Ａｐｐｌ．Ｐｈｙｓ．３５，Ｌ９０９−９１２（１９９６）．

２６．Ｈｏｒｎ，Ｒ．Ｇ．＆Ｓｍｉｔｈ，Ｄ．Ｔ．Ｃｏｎｔａｃｔ ｅｌｅｃｔｒｉｆｉｃａｔｉｏｎ ａｎｄ ａｄｈｅｓｉｏｎ ｂｅｔｗｅｅｎ ｄｉｓｓｉｍｉｌａｒ ｍａｔｅｒｉａｌｓ．Ｓｃｉｅｎｃｅ ２５６，３６２−３６４（１９９２）．

２７．Ｒｏｇｅｒｓ，Ｊ．Ａ．，Ｐａｕｌ，Ｋ．Ｅ．，Ｊａｃｋｍａｎ，Ｒ．Ｊ．＆Ｗｈｉｔｅｓｉｄｅｓ，Ｇ．Ｍ．Ｕｓｉｎｇ ａｎ ｅｌａｓｔｏｍｅｒｉｃ ｐｈａｓｅ ｍａｓｋ ｆｏｒ ｓｕｂ−１００ｎｍ ｐｈｏｔｏｌｉｔｈｏｇｒａｐｈｙ ｉｎ ｔｈｅ ｏｐｔｉｃａｌ ｎｅａｒ ｆｉｅｌｄ．Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．７０，２６５８−２６６０（１９９７）．
１０…転送デバイス、１５…転送表面、２０…ドナー基板、２５…ドナー基板表面、３０…受取り基板、３５…受取り基板表面、４０…部材。

Claims (14)

  1. 印刷可能な半導体要素をドナー基板表面からエラストマー転送デバイスの転送表面に転送するための方法であって、
    前記転送表面を有するエラストマー転送デバイスを提供するステップと、
    ドナー表面を有するドナー基板を提供するステップであって、前記ドナー表面が前記印刷可能な半導体要素を有するステップと、
    前記転送表面の少なくとも一部を前記印刷可能な半導体要素の少なくとも一部に接触させるステップと、
    前記印刷可能な半導体要素の少なくとも一部が前記ドナー表面から前記転送表面に転送されるように、１ｃｍ秒−１以上の剥離速度で前記転送表面を前記ドナー表面から分離するステップであって、前記剥離速度は、前記転送表面と前記印刷可能な半導体要素との間の接触エリアにおける非均一な分離力によってもたらされる、ステップと、
    を備える方法。
  2. 前記印刷可能な半導体要素が１つ以上のブリッジ要素を介して前記ドナー基板に接続されており、前記剥離速度が前記ブリッジ要素の破砕をもたらすほど速いため、前記ドナー表面からの前記印刷可能な半導体要素の解放をもたらす、請求項１に記載の方法。
  3. 印刷可能な半導体要素のパターンは、前記ドナー表面から前記転送表面に転送される、請求項１に記載の方法。
  4. 前記エラストマー転送デバイスは、エラストマー転送スタンプ、又は、複合多層転送デバイスを備える、請求項１に記載の方法。
  5. 前記エラストマー転送デバイスは、ポリ（ ジメチルシロキサン）層を備える、請求項１に記載の方法。
  6. 前記剥離速度は、１０ｃｍ／秒以上である、請求項１に記載の方法。
  7. 前記分離するステップは、前記転送表面と前記ドナー表面の垂直分離によって実行される、請求項１に記載の方法。
  8. 印刷可能な半導体要素のアレイをドナー基板表面からエラストマー転送デバイスの転送表面に転送するための方法であって、
    前記転送表面を有するエラストマー転送デバイスを提供するステップと、
    ドナー表面を有するドナー基板を提供するステップであって、前記ドナー表面が前記印刷可能な半導体要素のアレイを有するステップと、
    前記転送表面の少なくとも一部を前記印刷可能な半導体要素のアレイの少なくとも一部に接触させるステップと、
    前記印刷可能な半導体要素のアレイの少なくとも一部が前記ドナー表面から前記転送表面に転送されるように、１ｃｍ秒−１以上の剥離速度で前記転送表面を前記ドナー表面から分離するステップであって、前記剥離速度は、前記転送表面と前記印刷可能な半導体要素との間の接触エリアにおける非均一な分離力によってもたらされる、ステップと、
    を備える方法。
  9. 前記剥離速度は、１０ｃｍ／秒以上である、請求項８に記載の方法。
  10. 前記印刷可能な半導体要素のアレイは、ミクロ構造、ナノ構造、又は、ミクロ構造とナノ構造の両方を備える、請求項８に記載の方法。
  11. 前記転送表面と接触している前記印刷可能な半導体要素のアレイの少なくとも９５％が、前記ドナー表面から前記転送表面に転送される、請求項８に記載の方法。
  12. 前記分離するステップでは、前記印刷可能な半導体要素のアレイの前記少なくとも一部が前記ドナー表面から前記転送表面に転送されるように、前記印刷可能な半導体要素のアレイとマザーウェーハとを接続するアンカーが破壊される、請求項８に記載の方法。
  13. 前記印刷可能な半導体要素は、完全または部分的に前記ドナー表面からアンダーカットされている、請求項１２に記載の方法。
  14. 前記印刷可能な半導体要素は、完全または部分的に前記ドナー表面からアンダーカットされている、請求項２に記載の方法。
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Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2925221B1 (fr) * 2007-12-17 2010-02-19 Commissariat Energie Atomique Procede de transfert d'une couche mince
TWI723953B (zh) * 2008-03-05 2021-04-11 美國伊利諾大學理事會 可延展且可折疊的電子裝置
KR101004849B1 (ko) 2008-09-02 2010-12-28 삼성전기주식회사 박막소자 제조방법
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KR101221871B1 (ko) 2009-12-07 2013-01-15 한국전자통신연구원 반도체 소자의 제조방법
WO2012097163A1 (en) * 2011-01-14 2012-07-19 The Board Of Trustees Of The University Of Illinois Optical component array having adjustable curvature
WO2014104267A1 (en) 2012-12-28 2014-07-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6124051B2 (ja) * 2013-02-01 2017-05-10 国立大学法人九州工業大学 細胞培養シート、およびその製造方法、並びにこれを用いた細胞培養容器
JP6078920B2 (ja) * 2013-02-13 2017-02-15 国立大学法人広島大学 薄膜形成方法、及びそれを用いて作製した半導体基板ならびに電子デバイス
US10002700B2 (en) 2013-02-27 2018-06-19 Qualcomm Incorporated Vertical-coupling transformer with an air-gap structure
US9634645B2 (en) 2013-03-14 2017-04-25 Qualcomm Incorporated Integration of a replica circuit and a transformer above a dielectric substrate
DE102013006624B3 (de) * 2013-04-18 2014-05-28 Forschungszentrum Jülich GmbH Hochfrequenzleiter mit verbesserter Leitfähigkeit und Verfahren seiner Herstellung
US9449753B2 (en) 2013-08-30 2016-09-20 Qualcomm Incorporated Varying thickness inductor
EP3095137A2 (en) * 2014-01-15 2016-11-23 The Regents Of The University Of Michigan Integration of epitaxial lift-off solar cells with mini-parabolic concentrator arrays via printing method
US9906318B2 (en) 2014-04-18 2018-02-27 Qualcomm Incorporated Frequency multiplexer
JP6453437B2 (ja) * 2014-07-20 2019-01-16 エックス−セレプリント リミテッドＸ−Ｃｅｌｅｐｒｉｎｔ Ｌｉｍｉｔｅｄ マイクロ転写印刷のための装置および方法
US10522389B2 (en) 2014-10-28 2019-12-31 Analog Devices, Inc. Transfer printing method
US10748793B1 (en) 2019-02-13 2020-08-18 X Display Company Technology Limited Printing component arrays with different orientations
TWI728364B (zh) * 2019-05-21 2021-05-21 國立陽明交通大學 氮化鎵異質整合於矽基板之半導體結構及其製造方法
US11062936B1 (en) 2019-12-19 2021-07-13 X Display Company Technology Limited Transfer stamps with multiple separate pedestals
KR102300920B1 (ko) * 2020-11-09 2021-09-13 한국과학기술원 InP 기판을 이용한 소자 제조 방법

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US678752A (en) * 1901-03-18 1901-07-16 Hugh P Mcardle Automatic means for throwing switches.
JPS59232437A (ja) * 1983-06-15 1984-12-27 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
US4766670A (en) 1987-02-02 1988-08-30 International Business Machines Corporation Full panel electronic packaging structure and method of making same
JPH03110855A (ja) * 1989-09-26 1991-05-10 Nissan Motor Co Ltd 半導体装置の製造方法
US5376561A (en) * 1990-12-31 1994-12-27 Kopin Corporation High density electronic circuit modules
EP0784542B1 (en) * 1995-08-04 2001-11-28 International Business Machines Corporation Stamp for a lithographic process
JP3761269B2 (ja) * 1996-12-27 2006-03-29 シチズン時計株式会社 液晶表示装置の製造方法
FR2781925B1 (fr) * 1998-07-30 2001-11-23 Commissariat Energie Atomique Transfert selectif d'elements d'un support vers un autre support
US6787052B1 (en) * 2000-06-19 2004-09-07 Vladimir Vaganov Method for fabricating microstructures with deep anisotropic etching of thick silicon wafers
JP4538951B2 (ja) * 2000-12-15 2010-09-08 ソニー株式会社 素子の選択転写方法、画像表示装置の製造方法及び液晶表示装置の製造方法
TW574753B (en) * 2001-04-13 2004-02-01 Sony Corp Manufacturing method of thin film apparatus and semiconductor device
WO2003010825A1 (en) * 2001-07-24 2003-02-06 Seiko Epson Corporation Transfer method, method of manufacturing thin film element, method of manufacturing integrated circuit, circuit substrate and method of manufacturing the circuit substrate, electro-optic device and method of manufacturing the electro-optic device, and ic card and electronic equipmen
JP2003197881A (ja) 2001-12-27 2003-07-11 Seiko Epson Corp 半導体集積回路、半導体集積回路の製造方法、半導体素子部材、電気光学装置、電子機器
JP4757469B2 (ja) * 2002-05-17 2011-08-24 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6805809B2 (en) * 2002-08-28 2004-10-19 Board Of Trustees Of University Of Illinois Decal transfer microfabrication
JP4378672B2 (ja) * 2002-09-03 2009-12-09 セイコーエプソン株式会社 回路基板の製造方法
JP4042608B2 (ja) * 2003-04-01 2008-02-06 セイコーエプソン株式会社 トランジスタ及び電子機器
US7078298B2 (en) * 2003-05-20 2006-07-18 Sharp Laboratories Of America, Inc. Silicon-on-nothing fabrication process
JP4341296B2 (ja) * 2003-05-21 2009-10-07 富士ゼロックス株式会社 フォトニック結晶３次元構造体の製造方法
JP4877870B2 (ja) * 2004-01-30 2012-02-15 株式会社半導体エネルギー研究所 半導体装置の製造方法
US11394720B2 (en) 2019-12-30 2022-07-19 Itron, Inc. Time synchronization using trust aggregation

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