KR102085212B1 - 마이크로-전사 인쇄를 위한 장치 및 방법들 - Google Patents

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크리스토퍼 보워
매튜 메이틀
데이비드 크니부르크
데이비드 고메즈
살바토르 보나페데
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엑스-셀레프린트 리미티드
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Abstract

일 양상에서는, 목적지 기판의 수신 표면 상에 반도체 디바이스를 어셈블링하기 위한 시스템 및 방법이 개시된다. 다른 양상에서는, 토포그래픽 특징들을 갖는 목적지 기판 상에 반도체 디바이스를 어셈블링하기 위한 시스템 및 방법이 개시된다. 다른 양상에서는, 반도체 디바이스를 인쇄하기 위한 중력-보조 분리 시스템 및 방법이 개시된다. 다른 양상에서는, 반도체 디바이스들을 인쇄하기 위한 전사 디바이스의 다양한 특징들이 개시된다.

Description

마이크로-전사 인쇄를 위한 장치 및 방법들{APPARATUS AND METHODS FOR MICRO-TRANSFER PRINTING}
본 출원은 "Apparatus and Method for Micro-Transfer Printing"이란 명칭으로 2014년 7월 20일에 출원된 미국 가특허 출원 제62/026,694호, 및 "Methods and Tools for Micro-Transfer Printing"이란 명칭으로 2014년 7월 21일에 출원된 미국 가특허 출원 제62/027,166호의 우선권을 주장하며, 이 출원들 각각의 내용은 그 전체가 인용에 의해 본원에 통합된다.
본 발명은 목적지 기판들에 인쇄가능 디바이스들을 마이크로-전사-인쇄하기 위한 방법들 및 도구들에 관한 것이다.
개시된 기술은 일반적으로 마이크로-전사 인쇄를 위한 방법들 및 도구들에 관한 것이다. 이러한 기술을 사용하여 아주 얇은 그리고/또는 작은 디바이스들을 픽업하여 배치하는 것은 종종 어렵다. 마이크로 전사 인쇄는 이러한 아주 얇고 부서지기 쉬우며 그리고/또는 작은 디바이스들 그 자체에 손상을 유발하지 않고 그 디바이스들을 선택하여 적용하는 것을 가능하게 한다.
마이크로-전사 인쇄는 마이크로-규모 고성능 디바이스들의 어레이들을 비-네이티브(non-native) 기판들 상에 결정론적으로 어셈블링하고 집적하는 것을 가능하게 한다. 이의 가장 단순한 실시예에서, 마이크로-전사 인쇄는 액체-기반 잉크들을 잉크-패드로부터 종이 상으로 전사하기 위하여 고무 스탬프를 사용하는 것과 유사하다. 그러나, 마이크로-전사 인쇄에서는 "잉크들"이 고성능 고체-상태 반도체 디바이스들로 구성되며 "종이"가 플라스틱들 및 다른 반도체들을 포함하는 기판들일 수 있다. 마이크로-전사-인쇄 프로세스는 비-네이티브 목적지 기판들 상에 마이크로-규모 디바이스들의 큰 어레이들을 선택적으로 픽업하여 인쇄하기 위하여 고-정밀 모션-제어 인쇄-헤드들과 커플링된 엔지니어링 탄성중합체 스탬프들을 레버리지(leverage)한다.
탄성중합체 전사 디바이스와 인쇄가능 엘리먼트 간의 접착은 인쇄-헤드의 속도를 변경함으로써 선택적으로 튜닝될 수 있다. 이러한 레이트-종속 접착은 전사 디바이스를 구성하기 위하여 사용되는 탄성중합체의 점탄성 특성의 결과이다. 전사 디바이스가 본딩된 인터페이스로부터 멀리 빠르게 이동할 때 접착은 인쇄가능 엘리먼트들의 네이티브 기판들로부터 멀리 인쇄가능 엘리먼트들을 "피크(pick)"하기에 충분히 높으며, 역으로 전사 디바이스가 본딩된 인터페이스로부터 느리게 멀리 이동할 때 접착은 이질 표면에 대해 엘리먼트를 "분리(let go)"하거나 또는 "인쇄"하기에 충분히 낮다. 이러한 프로세스는 스탬프들이 단일 픽업 및 인쇄 동작에서 예컨대 수백 내지 수천 개의 이산 구조들을 전사하는 초병렬 동작들에서 수행될 수 있다.
마이크로 전사 인쇄는 또한 유리, 플라스틱들, 금속들 또는 다른 반도체들을 포함하는 사실상 임의의 기판 재료 상에 고-성능 반도체 디바이스들의 병렬 어셈블리를 가능하게 한다. 기판들은 가요성일 수 있으며, 따라서 가요성 전자 디바이스들의 생산을 가능하게 한다. 가요성 기판들은 브리틀 실리콘-기반 전자 디바이스들에서 가능하지 않은 구성들을 포함하는 많은 수의 구성들로 집적될 수 있다. 부가적으로, 플라스틱 기판들은 예컨대 기계적으로 강인하며, 기계적 응력에 의해 유발되는 손상 또는 전자 성능 열화에 덜 취약한 전자 디바이스들을 제공하기 위하여 사용될 수 있다. 따라서, 이 재료들은 큰 기판 영역들에 걸쳐 저비용으로 전자 디바이스들을 생성할 수 있는 연속하는 고속 인쇄 기법들(예컨대, 롤 투 롤 제조(roll to roll manufacturing))에 의해 전자 디바이스들을 제조하기 위하여 사용될 수 있다.
게다가, 이 마이크로 전사 인쇄 기법들은 플라스틱 폴리머 기판들 상의 어셈블리와 양립할 수 있는 온도들에서 반도체 디바이스들을 인쇄할 수 있다. 부가적으로, 반도체 재료들은 기판들의 큰 영역들 상에 인쇄될 수 있어서, 큰 기판 영역들에 걸쳐 복잡한 집적 전기 회로들의 연속적인 고속 인쇄가 가능하게 될 수 있다. 게다가, 다양한 가요성 전자 디바이스들을 가능하게 하도록, 구부러지거나 변형된 디바이스 배향들에서 양호한 전자 성능을 가진 완전 가요성 전자 디바이스들이 제공될 수 있다.
마이크로-구조 스탬프들은 마이크로 디바이스들을 픽업하고, 마이크로 디바이스들을 목적지로 이송하며, 그리고 마이크로 디바이스들을 목적지 기판 상에 인쇄하기 위하여 사용될 수 있다. 전사 디바이스(예컨대, 마이크로-구조 스탬프)는 다양한 재료들을 사용하여 생성될 수 있다. 전사 디바이스 상의 포스트들은 포스트들이 피크-가능 오브젝트로부터 재료를 픽업하고 이후 재료를 타겟 기판에 인쇄하도록 생성될 수 있다. 포스트들은 어레이 형식으로 생성될 수 있으며, 인쇄가능 재료의 사이즈에 따라 다양한 높이들을 가질 수 있다. 전사 디바이스의 (z 방향에서) 압축은 인쇄가능 오브젝트들의 어레이를 전사 디바이스의 포스트들에 완전히 적층하기 위하여 사용될 수 있다. 부가적으로, 압축은 수식
Figure 112017016624315-pct00001
에 기반하여 세팅된 가속도로 스탬프가 이동되는 거리를 증가시킴으로써 임계 속도에 도달되도록 하기 위하여 사용될 수 있다.
그러나, 전사 디바이스의 압축은 여러 문제점들을 내포한다. 특히, 포스트들 간의 새깅(sagging) 가능성이 존재한다. 이러한 새그는 원치않는 재료들이 소스 기판으로부터 픽업되게 한다. 인접한 포스트들 간의 폭이 증가함에 따라, 문제들을 유발하는 새그의 위험이 증가한다. 부가적으로, 예컨대 도 22에 도시된 바와같이, 벌크 재료와 하드-플레이트 인터페이스(예컨대, 유리) 간의 열 팽창 계수(CTE) 미스매치에 의해 유발되는, 전사 디바이스 벌크 재료의 에지에서 유의해야 하는 크라우닝 현상(crowning effect)이 존재한다. 따라서, 적어도 이 문제들을 최소화하거나 또는 제거하며 디바이스들이 인쇄될 때 본딩을 증가시키는 기법들의 필요성이 존재한다.
점탄성 스탬프 재료의 전사 인쇄는 칩들을 "피크"하기 위하여 스탬프와 소스 재료 간의 고속 분리를 필요로 한다. 통상적인 애플리케이션들은 칩 또는 다이 "피크" 프로세스 단계를 달성하기 위하여 대략 1g의 가속도를 사용한다. 그러나, 분리시 속도는 적층시 스탬프의 압축에 의존하여 짧은 거리들(예컨대, 수십 미크론 또는 그 미만)에서 발생한다. 따라서, 보다 높은 가속도가 짧은 거리들에서 더 높은 분리 속도들을 야기할 필요성이 존재하며, 이는 결국 스탬프와 소스 간의 접착을 증가시킨다.
본원에서 설명된 바와 같이, 본 개시내용은 마이크로 전사 인쇄를 위한 방법들 및 도구들을 제공한다. 소정의 실시예들에서, 개시된 기술은 소스 웨이퍼로부터 칩들을 픽업할 때 높은 가속도를 활용한다. "피크" 프로세스의 종래의 방법들은 기판으로부터 멀리 상향으로 빠르게 스탬프를 이동시키는 수직 스테이지(부착된 스탬프를 가짐)를 활용한다. 통상적으로 대략 1g의 가속도는 네이티브 기판으로부터 디바이스들을 픽업하기 위하여 사용된다. 소정의 실시예들에서, 픽 프로세스 동안 더 높은 속도들을 달성하기 위하여 초기 가속도(5-100 g)를 증가시키는 것이 유리하다. 분리시 속도는 적층에서 스탬프의 압축에 따라 매우 작은 이동 거리들로 발생한다. 더 높은 가속도는 작은 거리들에서 더 높은 분리 속도들을 생성할 수 있고, 결국 스탬프와 소스 간의 접착을 증가시킨다. "피크" 프로세스 동안 소스 기판으로 멀리 하향 방향으로 스탬프의 이동은 중력을 통해 이동시킴으로써 전체 가속도를 증가시킬 수 있고, 그러므로 부가적인 1 g의 가속도를 전달에 부가할 수 있다.
소정의 실시예들에서, 열-보조 마이크로-전사-인쇄가 비접착성 표면들 및 토포그래픽 표면들에 대해 수행된다. 폴리머 캡슐화부들은, 폴리머가 압축되도록 디자인될 때 비-네이티브 기판들에 반도체 디바이스들의 전사를 강화하고 그 다음으로 목적지 기판과 접촉하는 동안 리플로우하기 위하여 사용될 수 있다. 폴리머 층은 비-네이티브 기판 상에 전사된 디바이스 남겨 두면서 나중에 제거될 수 있다. 이것은 또한 토포그래픽 표면들로의 마이크로-전사-인쇄에 대한 능력을 개선시킨다.
플라즈마 처리(예컨대, 진공이 요구되지 않음)는 마이크로 전사 인쇄 동안 수행될 수 있다. 플라즈마는 탄성중합체 전사-엘리먼트에 부착된 디바이스들의 하단 표면들에 적용될 수 있다. 하단 표면들의 이런 처리는 (i) 디바이스들과 목적지 기판 간의 개선된 본딩을 제공하고, (ii) 에피택셜 리프트-오프 방법들을 사용하여 제조되었던 디바이스들의 하단 표면을 세정하고, 그리고 (iii) 하단 표면으로부터 산화물들의 얇은 층들(예컨대, Cu-Cu, CuSn-Cu, Cu-Sn-Sn-Cu, Au-Au)을 제거(예컨대, 가스, 암모니아, 포름산 등을 형성하는 것과 같은 환원성 가스가 플라즈마에 부가되면)하기 위하여 사용될 수 있다. 처리는, 디바이스들이 분배되지 않는(예컨대, 스탬프를 떨어뜨리지 않음) 방식으로 디바이스들이 전사 디바이스 상에 있는 동안, 디바이스들에 적용될 수 있다.
소정의 실시예들에서, 플라즈마 처리는 전사 디바이스에 부착된 디바이스들의 하단 표면들에 적용될 수 있다. 처리는 디바이스들과 목적지 기판 간의 본딩을 개선하기 위하여 사용될 수 있다. 처리는 하단 표면들을 세정하고 및/또는 하단 표면들로부터 산화물들의 임의의 층들을 제거하기 위하여 사용될 수 있다. 디바이스들이 후면 금속을 가지면, 플라즈마는 금속의 표면으로부터 산화물들을 제거하기 위하여 사용될 수 있다.
소정의 실시예들에서, 디바이스들이 후면 금속을 가지면, 반도체 엘리먼트들은 플럭스로 코팅된 메이팅(mating) 금속 패드들을 가진 목적지 기판에 인쇄된다. 디바이스들을 전달한 후, 플럭스는 리플로우될 수 있고 이에 의해 패드들과 디바이스들 상의 후면 금속 간에 우수한 금속 연결이 남겨진다.
크라우닝(crowning) 효과는 종래 기술 방법들을 사용하여 제조된 전사 디바이스 벌크 재료의 에지에서 주목될 수 있다. 크라우닝은 예컨대 도 22에 도시된 바와 같이 벌크 재료와 하드-플레이트 인터페이스(예컨대, 유리) 간의 열 팽창 계수(CTE) 미스매칭에 의해 유발된다. 소정의 실시예들에서, 개시된 기술은 크라우닝에 관련된 문제들을 제거하거나 감소시키도록 디자인된 전사 디바이스들을 포함한다. 소정의 실시예들에서, 크라운은, 인쇄가능 반도체 엘리먼트들이 인쇄 동작 동안 크라운에 의해 픽업되지 않도록 면도기로 절단된다.
소정의 실시예들에서, 제 2 재료는 벌크 볼륨과 하드-플레이트 인터페이스 간에 배치된다. 결과적으로, 제 2 재료 바로 위의 벌크 볼륨 재료는 그렇지 않은 경우보다 더 얇다. 이것은 크라운을 형성하기 위하여 재료가 더 적게 변형 및 블록해지기 때문에 더 작은 크라운을 형성한다.
일부 실시예들에서, 벌크 볼륨의 베젤 또는 측벽은, 크라우닝이 최소화되도록 한다. 아래에 설명된 바와 같이, 소정의 형상의 측벽들은 더 적은 크라우닝을 가지는 전사 디바이스를 초래한다.
소정의 실시예들에서, 다수의 벌크 재료 층들(예컨대, 점탄성 재료)이 제공된다. 제 1 벌크 재료 층은 하드-플레이트 인터페이스 상에 있고, 통상적으로 보통 문제의 크라운인 것을 가진다. 제 2 벌크 재료 층은 제 1 벌크 재료 층 상에 제공된다. 제 2 벌크 재료 층은 제 1 벌크 재료 층보다 얇다. 제 2 벌크 재료 층이 더 얇아짐에 따라, 그것은 더 작은 크라운을 가질 것이다. 포스트들은 제 2 벌크 재료 층 상에 배치되고 벌크 재료의 제 2 층 상의 크라운에 비해 두드러진다. 부가적으로, 포스트들은 제 1 벌크 재료 층에 비해 두드러지는데, 그 이유는 제 2 벌크 재료 층의 두께 및 결합된 포스트들의 높이가 벌크 재료의 제 1 층 상의 크라운보다 더 크기 때문이다.
소정의 실시예들에서, 전사 디바이스들은 포스트들의 연속적인 티어들 상에 연속적으로 더 작은 단면들을 가지는 다중-티어드 포스트들을 가진다. 마이크로-포스트는 포스트 상에 형성된다. 마이크로-포스트는 인쇄가능 반도체 디바이스들에 물리적으로 접촉하기 위하여 사용된다. 마이크로-포스트는 통상적으로 포스트보다 더 짧고 더 좁다. 다중-티어드 포스트들의 사용은 여전히 작은 디바이스들이 픽업되게 하면서 포스트들에 대해 원하는 종횡비들이 유지되게 한다. 다중-티어드 포스트에 의해 얻어진 높이는 포스트의 높이가 증가됨에 따라 크라우닝 문제들의 위험을 감소시킬 수 있다. 부가적으로, 다중-티어드 포스트들은 새깅(sagging)에 관련된 문제들을 감소시킬 수 있다.
전사 디바이스가 픽업 동작 동안 압축될 때, 포스트들 간의 새깅 가능성이 있다. 이런 새그는 소스 기판으로부터 원하지 않은 재료들이 픽업되게 한다. 인접한 포스트들 사이의 경간(span)이 증가됨에 따라, 문제들을 유발하는 새그의 위험은 증가한다.
다중-티어드 포스트들은 포스트들에 대해 원하는 종횡비들을 유지하면서 포스트들의 높이를 증가시키기 위하여 사용될 수 있고, 따라서 새깅 및 크라우닝에 관련된 문제들이 감소된다. 소정의 실시예들에서, 새그-방지 특징들은 전사 디바이스 상의 포스트들 간에 제공된다. 새그-방지 특징들은, 그들이 디바이스들이 픽업을 하지 못하도록 하는 종횡비를 가질 수 있다. 이런 방식으로, 새그-방지 포스트들은 전사 디바이스의 벌크 재료의 보디가 소스 기판에 접촉하는 것을 방지하고, 이에 의해 새깅에 관련된 문제들을 감소시킨다.
소정의 실시예들에서, 전사 디바이스에는 포스트들 간에 거친 표면이 제공된다. 거친 표면은, 거친 표면이 접착을 감소시키기 때문에 새깅이 발생하면 인쇄가능 반도체 엘리먼트들이 픽업될 위험을 감소시킨다.
일 양상에서, 본 개시된 기술은 목적지 기판의 수신 표면 상에 반도체 디바이스를 어셈블링하기 위한 방법을 포함하고, 방법은 네이티브 기판 상에 형성되는 반도체 디바이스를 제공하는 단계; 접촉 표면을 갖는 등각 전사 디바이스와 반도체 디바이스의 상단 표면을 접촉시키는 단계 ― 접촉 표면과 반도체 디바이스의 상단 표면 간의 접촉은 반도체 디바이스를 등각 전사 디바이스에 적어도 일시적으로 바인딩(bind)함 ―; 반도체 디바이스가 네이티브 기판으로부터 탈착되는 경우에 등각 전사 디바이스의 접촉 표면이 그 위에 배치되는 반도체 디바이스를 갖도록, 반도체 디바이스를 네이티브 기판으로부터 분리하는 단계; 반도체 디바이스를 목적지 기판의 수신 표면과 접촉시키기 이전에, 네이티브 기판으로부터의 분리에 이어서 반도체 디바이스의 후면 표면을 플라즈마(예컨대, 대기압 플라즈마)에 노출시키는 단계; 접촉 표면 상에 배치되는 반도체 디바이스를 목적지 기판의 수신 표면과 접촉시키는 단계; 및 목적지 기판의 수신 표면 상에 반도체 디바이스를 어셈블링하기 위해서, 등각 전사 디바이스의 접촉 표면을 반도체 디바이스로부터 분리하는 단계를 포함한다.
소정의 실시예들에서, 후면 표면을 플라즈마에 노출시키는 단계는 반도체 디바이스와 목적지 기판의 수신 표면 간의 본딩(bonding)을 개선시킨다.
소정의 실시예들에서, 후면 표면을 플라즈마에 노출시키는 단계는 반도체 디바이스의 후면 표면을 세정한다.
소정의 실시예들에서, 후면 표면을 플라즈마에 노출시키는 단계는 반도체 디바이스의 후면 표면으로부터 산화물들의 얇은 층들을 제거한다.
소정의 실시예들에서, 목적지 기판은 폴리머, 플라스틱, 수지, 폴리이미드, PEN, PET, 금속, 금속 포일, 유리, 반도체 및 사파이어로 구성되는 그룹으로부터 선택되는 부재이다.
소정의 실시예들에서, 목적지 기판은 가시 광에 대해 50%, 80%, 90%, 또는 95% 보다 크거나 동일한 투명성을 갖는다.
소정의 실시예들에서, 네이티브 기판은 무기 반도체 재료, 단결정 실리콘 웨이퍼들, 실리콘 온 절연체 웨이퍼들, 다결정 실리콘 웨이퍼들, GaAs 웨이퍼들, Si(1 1 1), InAlP, InP, GaAs, InGaAs, AlGaAs, GaSb, GaAlSb, AlSb, InSb, InGaAlSbAs, InAlSb, 및 InGaP로 구성되는 그룹으로부터 선택되는 부재를 포함한다.
소정의 실시예들에서, 플라즈마는 환원성 가스를 포함한다.
소정의 실시예들에서, 방법은, 등각 전사 디바이스의 접촉 표면으로부터 반도체 디바이스들의 전단(shearing) 및 박리(delamination)를 방지하기 위해서, 듀티 사이클, 체류 시간, 플라즈마의 전력, 및 반도체 디바이스까지의 플라즈마의 거리 중 적어도 하나를 제어하는 단계를 포함한다.
소정의 실시예들에서, 반도체 디바이스의 후면 표면은 금속을 포함한다.
소정의 실시예들에서, 금속은 구리, 주석, 알루미늄 및 이들의 혼합물 중 적어도 하나이다.
소정의 실시예들에서, 목적지 기판의 수신 표면은 적어도 부분적으로 금속을 포함한다.
소정의 실시예들에서, 금속은 구리, 주석, 알루미늄 및 이들의 혼합물 중 적어도 하나이다.
소정의 실시예들에서, 등각 전사 디바이스는 점탄성 스탬프 및 탄성 스탬프 중 적어도 하나를 포함한다.
소정의 실시예들에서, 방법은 접촉 표면 상에 배치되는 반도체 디바이스를 목적지 기판의 수신 표면과 접촉시키기 이전에, 네이티브 기판으로부터 반도체 디바이스를 픽업하기 위해서 등각 전사 디바이스를 네이티브 기판으로부터 분리하는 단계를 포함한다.
소정의 실시예들에서, 등각 전사 디바이스를 네이티브 기판으로부터 분리하는 단계는 5g 이상(예컨대, 5-100g)의 초기 가속도로 수행된다.
소정의 실시예들에서, 등각 전사 디바이스를 네이티브 기판으로부터 분리하는 단계는, (i) 등각 전사 디바이스를 네이티브 기판으로부터 멀리 이동시키는 단계; 및 (ii) 네이티브 기판을 등각 전사 디바이스로부터 멀리 이동시키는 단계 중 하나 또는 둘 모두를 포함한다.
소정의 실시예들에서, 등각 전사 디바이스는 원통형 포스트, 삼각형 포스트, 직사각형 포스트, 오각형 포스트, 육각형 포스트, 칠각형 포스트 및 팔각형 포스트 중 적어도 하나를 포함한다.
소정의 실시예들에서, 목적지 기판의 수신 표면 상에 반도체 디바이스들의 어레이를 어셈블링하기 위해서, 등각 전사 디바이스는 네이티브 기판 상의 개별 반도체 디바이스와 접촉하도록 각각 성형된 복수의 포스트들을 가진 전사 디바이스 층을 포함한다.
소정의 실시예들에서, 등각 전사 디바이스는 복수의 포스트들 중 두 개의 인접한 포스트들 간에 위치되는 하나 또는 그 초과의 새그-방지 포스트들을 포함한다.
소정의 실시예들에서, 새그-방지 포스트들은 포스트들 중 하나 또는 그 초과의 포스트의 높이보다 작은 높이를 갖는다.
소정의 실시예들에서, 복수의 포스트들의 각각의 포스트 간의 전사 디바이스의 표면은 거친 표면이다.
소정의 실시예들에서, 전사 디바이스의 벌크 볼륨은 제 1 재료를 포함하고, 복수의 포스트들은 제 2 재료를 포함하며, 복수의 포스트들은 벌크 볼륨 상에 배치된다.
소정의 실시예들에서, 방법은 접촉 표면 상에 배치되는 반도체 디바이스를 목적지 기판의 수신 표면과 접촉시킨 이후에, 가열 엘리먼트에 의해서 폴리머 층을 가열하는 단계를 포함한다.
소정의 실시예들에서, 방법은 네이티브 기판 상에 형성된 반도체 디바이스를 제공한 이후에, 반도체 디바이스와 네이티브 기판 간에 형성되는 탈착 층의 적어도 일부를 에칭하는 단계를 포함한다.
소정의 실시예들에서, 반도체 디바이스는 유니터리(unitary) 무기 반도체 구조를 포함한다.
소정의 실시예들에서, 목적지 기판은 Si를 포함한다.
소정의 실시예들에서, 반도체 디바이스는 캡슐화 폴리머 층을 포함한다.
소정의 실시예들에서, 등각 전사 디바이스는 복수의 포스트들과 동일한 높이의 하나 또는 그 초과의 새그-방지 포스트들을 포함하고, 각각의 새그-방지 포스트는 복수의 포스트들 중 적어도 두 개의 포스트들 간에 위치된다.
소정의 실시예들에서, 반도체 디바이스의 금속 후면 표면이 목적지 기판 상의 플럭스 층에 적어도 부분적으로 접촉하도록, 반도체 디바이스는 목적지 기판의 수신 표면 상에 어셈블링된다.
소정의 실시예들에서, 방법은 목적지 기판의 수신 표면 상에 반도체 디바이스를 어셈블링한 이후에, 금속 후면 표면을 금속 패드에 고정하기 위해서 플럭스 층을 열적으로 처리하는 단계를 포함한다.
소정의 실시예들에서, 반도체 디바이스는 반도체 디바이스의 상단 표면 상에 배치되는 폴리머 층을 갖는다.
다른 양상에서, 개시된 기술은 목적지 기판의 수신 표면 상에 반도체 디바이스를 어셈블링하기 위한 방법을 포함하며, 방법은 네이티브 기판 상에 형성되는 반도체 디바이스를 제공하는 단계 ― 반도체 디바이스의 상단 표면 상에 폴리머 층이 배치됨 ―; 접촉 표면을 갖는 등각 전사 디바이스와 반도체 디바이스의 폴리머 층을 접촉시키는 단계 ― 접촉 표면과 반도체 디바이스 간의 접촉은 반도체 디바이스를 등각 전사 디바이스에 적어도 일시적으로 바인딩함 ―; 반도체 디바이스가 등각 전사 디바이스의 접촉 표면 상에 배치되고 네이티브 기판으로부터 탈착되도록, 반도체 디바이스를 네이티브 기판으로부터 분리하는 단계; 접촉 표면 상에 배치되는 반도체 디바이스를 목적지 기판의 수신 표면에 접촉시키는 단계; 가열 엘리먼트에 의해서 폴리머 층을 가열하는 단계; 및 목적지 기판의 수신 표면 상에 반도체 디바이스를 어셈블링하기 위해서, 반도체 디바이스가 수신 표면 상에 전사되도록 등각 전사 디바이스의 접촉 표면을 반도체 디바이스로부터 분리하는 단계를 포함한다.
소정의 실시예들에서, 가열 엘리먼트는 열판이다.
소정의 실시예들에서, 가열 엘리먼트는 반도체 디바이스에 대향하는 목적지 기판의 측면 상에 배치된다.
소정의 실시예들에서, 목적지 기판은 반도체 디바이스들에 대해 비-네이티브적이다.
소정의 실시예들에서, 상기 방법은, 폴리머 층을 가열한 이후에, 폴리머를 적어도 부분적으로 제거하는 단계를 포함한다.
소정의 실시예들에서, 가열 엘리먼트로부터의 열은 폴리머 층의 점성을 감소시키고, 폴리머 층으로 하여금 유동하게 한다.
소정의 실시예들에서, 폴리머 층은 반도체 디바이스의 상단 표면 및 반도체 디바이스의 하나 또는 그 초과의 측면들 상에 배치된다.
소정의 실시예들에서, 폴리머 층은 인쇄가능 반도체의 적어도 일부를 네이티브 기판 상에 캡슐화한다.
소정의 실시예들에서, 목적지 기판의 수신 표면은 비-평면 토포그래피컬 표면을 포함한다.
소정의 실시예들에서, 목적지 기판은 폴리머, 플라스틱, 수지, 폴리이미드, PEN, PET, 금속, 금속 포일, 유리, 반도체 및 사파이어로 구성되는 그룹으로부터 선택되는 부재이다.
소정의 실시예들에서, 목적지 기판은 가시 광에 대해 50%, 80%, 90%, 또는 95% 보다 크거나 동일한 투명성을 갖는다.
소정의 실시예들에서, 네이티브 기판은 무기 반도체 재료, 단결정 실리콘 웨이퍼들, 실리콘 온 절연체 웨이퍼들, 다결정 실리콘 웨이퍼들, GaAs 웨이퍼들, Si(1 1 1), InAlP, InP, GaAs, InGaAs, AlGaAs, GaSb, GaAlSb, AlSb, InSb, InGaAlSbAs, InAlSb, 및 InGaP로 구성되는 그룹으로부터 선택되는 부재를 포함한다.
소정의 실시예들에서, 반도체 디바이스의 금속 후면 표면이 목적지 기판 상의 플럭스 층에 적어도 부분적으로 접촉하도록, 반도체 디바이스는 목적지 기판의 수신 표면 상에 어셈블링된다.
소정의 실시예들에서, 방법은 목적지 기판의 수신 표면 상에 반도체 디바이스를 어셈블링한 이후에, 금속 후면 표면을 금속 패드에 고정하기 위해서 플럭스 층을 열적으로 처리하는 단계를 포함한다.
소정의 실시예들에서, 방법은 반도체 디바이스를 목적지 기판의 수신 표면과 접촉시키기 이전에, 반도체 디바이스의 상단 표면에 대향하는 반도체 디바이스의 후면 표면을 네이티브 기판으로부터의 분리에 이어서 플라즈마에 노출시키는 단계를 포함한다.
다른 양상에서, 개시되는 기술은 목적지 기판의 수신 표면 상에 반도체 디바이스를 어셈블링하기 위한 방법을 포함하며, 방법은 네이티브 기판 상에 형성되는 반도체 디바이스를 제공하는 단계 ― 반도체 디바이스는 금속 후면 표면을 포함함 ―; 접촉 표면을 갖는 등각 전사 디바이스와 반도체 디바이스의 상단 표면을 접촉시키는 단계 ― 접촉 표면과 반도체 디바이스 간의 접촉은 반도체 디바이스를 등각 전사 디바이스에 적어도 일시적으로 바인딩함 ―; 반도체 디바이스가 네이티브 기판으로부터 탈착되는 경우에 등각 전사 디바이스의 접촉 표면이 그 위에 배치되는 반도체 디바이스를 갖도록, 반도체 디바이스를 네이티브 기판으로부터 분리하는 단계; 접촉 표면 상에 배치되는 반도체 디바이스를 목적지 기판의 수신 표면과 접촉시키는 단계 ― 수신 표면은 목적지 기판 상에 배치되는 금속 패드 상의 플럭스 층을 포함함 ―; 반도체 디바이스의 금속 후면 표면이 플럭스 층에 적어도 부분적으로 접촉하도록 목적지 기판의 수신 표면 상에 반도체 디바이스를 어셈블링하기 위해서, 등각 전사 디바이스의 접촉 표면을 반도체 디바이스로부터 분리하는 단계; 및 금속 후면 표면을 금속 패드에 고정하기 위해서 플럭스 층을 열에 노출시키는 단계를 포함한다.
소정의 실시예들에서, 플럭스 층을 열적으로 처리하는 것은 플럭스 층을 열에 노출시키는 것을 포함한다.
소정의 실시예들에서, 플럭스 층은 가열 엘리먼트를 사용하여 열에 노출된다.
소정의 실시예들에서, 가열 엘리먼트는 열판이다.
소정의 실시예들에서, 가열 엘리먼트는 인쇄가능 반도체 디바이스에 대향하는 목적지 기판의 측면 상에 배치된다.
소정의 실시예들에서, 네이티브 기판 상에 형성되는 반도체 디바이스를 제공하는 단계는 네이티브 기판 상에 형성되는 반도체 디바이스를 제공하는 단계를 포함하며, 반도체 디바이스의 상단 표면 상에 폴리머 층이 배치된다.
소정의 실시예들에서, 목적지 기판은 폴리머, 플라스틱, 수지, 폴리이미드, PEN, PET, 금속, 금속 포일, 유리, 반도체 및 사파이어로 구성되는 그룹으로부터 선택되는 부재이다.
소정의 실시예들에서, 목적지 기판은 가시 광에 대해 50%, 80%, 90%, 또는 95% 보다 크거나 동일한 투명성을 갖는다.
소정의 실시예들에서, 네이티브 기판은 무기 반도체 재료, 단결정 실리콘 웨이퍼들, 실리콘 온 절연체 웨이퍼들, 다결정 실리콘 웨이퍼들, GaAs 웨이퍼들, Si(1 1 1), InAlP, InP, GaAs, InGaAs, AlGaAs, GaSb, GaAlSb, AlSb, InSb, InGaAlSbAs, InAlSb, 및 InGaP로 구성되는 그룹으로부터 선택되는 부재를 포함한다.
소정의 실시예들에서, 네이티브 기판 상에 형성되는 반도체 디바이스를 제공하는 단계는 네이티브 기판 상에 반도체 디바이스를 형성하는 단계; 및 인쇄가능 반도체를 적어도 부분적으로 폴리머 층과 함께 캡슐화하는 단계를 포함한다.
소정의 실시예들에서, 네이티브 기판 상에 형성되는 반도체 디바이스는 폴리머 층과 함께 캡슐화된다.
소정의 실시예들에서, 목적지 기판의 수신 표면은 하나 또는 그 초과의 비-평면 토포그래피컬 특징들을 포함한다.
소정의 실시예들에서, 하나 또는 그 초과의 비-평면 토포그래피컬 특징들은 메사들, v-형상 채널들 및 트렌치들로 구성되는 그룹으로부터 선택되는 적어도 하나의 부재를 포함한다.
소정의 실시예들에서, 반도체 디바이스는 반도체 디바이스의 상단 표면 상에 배치되는 폴리머 층을 갖는다.
소정의 실시예들에서, 방법은 접촉 표면 상에 배치되는 반도체 디바이스를 목적지 기판의 수신 표면과 접촉시킨 이후에, 가열 엘리먼트에 의해서 폴리머 층을 가열하는 단계를 포함한다.
소정의 실시예들에서, 방법은 네이티브 기판으로부터의 분리에 이어서 그리고 반도체 디바이스를 목적지 기판의 수신 표면과 접촉시키기 이전에, 반도체 디바이스의 상단 표면에 대향하는 반도체 디바이스의 후면 표면을 플라즈마에 노출시키는 단계를 포함한다.
다른 양상에서, 개시되는 기술은 감소된 크라우닝을 갖는 등각 전사 디바이스를 포함하며, 전사 디바이스는 제 1 표면 및 제 1 표면에 대향하는 제 2 표면, 및 제 1 표면과 제 2 표면 간의 측면을 갖는 벌크 볼륨 ― 벌크 볼륨은 측면을 제 1 표면에 연결하는 테이퍼링된 표면을 포함함 ―; 및 인쇄가능 재료를 픽업하기 위해 벌크 볼륨의 제 1 표면 상에 배치되는 복수의 인쇄 포스트들을 포함하고, 복수의 인쇄 포스트들 및 벌크 볼륨은 벌크 볼륨의 제 2 표면에 적용되는 힘이 복수의 인쇄 포스트들에 전송되도록 배열된다.
소정의 실시예들에서, 복수의 포스트들의 각각의 포스트의 종횡비(높이-대-폭)는 4:1보다 작거나 동일하다(예컨대, 2:1 내지 4:1).
소정의 실시예들에서, 복수의 인쇄 포스트들의 각각의 포스트는 제 1 표면에 대향하는 포스트의 단부 상에 접촉 표면을 포함하고, 복수의 포스트들의 접촉 표면들은 실질적으로 동일 평면에 있다.
소정의 실시예들에서, 복수의 인쇄 포스트들의 두께는 1 미크론 내지 100 미크론(예컨대, 1 내지 5 미크론, 5 내지 10 미크론, 10 내지 15 미크론, 50 내지 25 미크론, 25 내지 40 미크론, 40 내지 60 미크론, 60 내지 80 미크론, 또는 80 내지 100 미크론)이다.
소정의 실시예들에서, 벌크 볼륨의 두께는 0.5 mm 내지 5 mm(예컨대, 0.5 내지 1 mm, 1 내지 2 mm, 2 내지 3 mm, 3 내지 4 mm, 또는 4 내지 5 mm)이다.
소정의 실시예들에서, 복수의 인쇄 포스트들의 두께와 벌크 볼륨의 두께의 비율은 1:1 내지 1:10(예컨대, 1:1 내지 1:2, 1:2 내지 1:4, 1:4 내지 1:6, 1:6 내지 1:8, 또는 1:8 내지 1:10)이다.
소정의 실시예들에서, 벌크 볼륨은 1 GPa 내지 10 GPa(예컨대, 1 내지 4 GPa, 4 내지 7 GPa, 7 내지 10 GPa)의 영률을 갖는다.
소정의 실시예들에서, 복수의 인쇄 포스트들은 1 MPa 내지 10 MPa(예컨대, 1 내지 4 MPa, 4 내지 7 MPa, 7 내지 10 MPa)의 영률을 갖는다.
소정의 실시예들에서, 복수의 인쇄 포스트들은 제 1 영률을 갖고, 기저부는 제 1 영률보다 큰 제 2 영률을 갖는다.
소정의 실시예들에서, 벌크 볼륨은 14.5 ppm보다 작거나 동일한 열 팽창 계수를 갖는 폴리머를 포함한다.
소정의 실시예들에서, 복수의 인쇄 포스트들은 10 cm2 내지 260 cm2(예컨대, 10 cm2 내지 40 cm2, 40 cm2 내지 80 cm2, 120 cm2 내지 160 cm2, 160 cm2 내지 200 cm2, 200 cm2 내지 240 cm2, 또는 240 cm2 내지 260 cm2)의 선택되는 영역을 점유한다.
소정의 실시예들에서, 복수의 인쇄 포스트들의 각각의 인쇄 포스트는 50 nm 내지 10 ㎛(예컨대, 50 nm 내지 100 nm, 100 nm 내지 200 nm, 200 nm 내지 400 nm, 400 nm 내지 600 nm, 600 nm 내지 800 nm, 800 nm 내지 1 미크론, 1 미크론 내지 5 미크론, 또는 5 미크론 내지 10 미크론)의 폭, 길이 및 높이 중 적어도 하나를 갖는다.
소정의 실시예들에서, 복수의 인쇄 포스트들은 연속적인 유니터리 층에 형성된다.
소정의 실시예들에서, 복수의 인쇄 포스트들은 폴리머를 포함한다.
소정의 실시예들에서, 벌크 볼륨은 폴리디메틸실록산(PDMS)이다.
소정의 실시예들에서, 벌크 볼륨 및 복수의 인쇄 포스트들은 단일 재료로 형성된다.
소정의 실시예들에서, 포스트들 중 적어도 일부는 제 1 표면의 에지로부터 1 mm 내지 15 mm(예컨대, 에지로부터 1 mm 내지 5 mm 또는 5 mm 내지 10 mm, 10 mm 내지 15 mm) 떨어져서 제 1 표면 상에 배열된다.
소정의 실시예들에서, 벌크 볼륨은 제 1 및 제 2 표면들 간의 측면 표면을 갖는다.
소정의 실시예들에서, 측면 표면은 베벨형 및/또는 라운드형 에지를 갖는다.
소정의 실시예들에서, 측면 표면은 라운드형 프로파일(예컨대, 볼록하거나 오목함)을 갖는다.
소정의 실시예들에서, 측면 표면은 75°이하(예컨대, 60°이하, 45°이하, 30°이하, 또는 15°이하)인 수평(제 1 표면에 평행)으로부터의 각도를 형성하는 베벨형 에지를 갖는다.
다른 양상에서, 개시된 기술은 복수의 포스트들(예컨대, 포스트들의 어레이)이 배치되는 표면을 가진 메사 구성을 갖는 탄성중합체(예컨대, PDMS) 슬래브(예컨대, 벌크 볼륨)를 포함하는 등각 전사 디바이스를 포함하며, (i) 메사의 에지가 표면의 왜곡을 감소시키고 복수의 포스트들의 정확한 간격을 허용하기 위해서 베벨형 및/또는 라운드형 에지들을 갖는 것; (ii) 복수의 포스트들이 에지로부터 적어도 1 mm(예컨대, 에지로부터 1 mm 내지 5 mm 또는 5 mm 내지 20 mm) 떨어져서 표면 상에 배열되는 것; 및 (iii) 메사가 10 mm 이하(예컨대, 1 내지 5 mm)의 두께를 갖는 것 중 하나 또는 그 초과[(i), (ii) 및/또는 (iii) 중 임의의 것]가 유지된다.
소정의 실시예들에서, 메사의 에지는 75°이하(예컨대, 60°이하, 45°이하, 30°이하, 또는 15°이하)인 수평(표면에 평행)으로부터의 각도를 형성하는 베벨형 에지를 갖는다.
소정의 실시예들에서, 메사의 에지는 라운드형 프로파일(예컨대, 볼록하거나 오목함)을 갖는다.
소정의 실시예들에서, 디바이스는 탄성중합체 슬래브가 배치되는 기판(예컨대, 유리)을 포함한다.
소정의 실시예들에서, 복수의 포스트들의 각각의 포스트의 종횡비(높이-대-폭)는 4:1보다 작거나 동일(예컨대, 2:1 내지 4:1)하다.
소정의 실시예들에서, 복수의 인쇄 포스트들의 각각의 포스트는 제 1 표면에 대향하는 포스트의 단부 상에 접촉 표면을 포함하고, 복수의 포스트들의 접촉 표면들은 실질적으로 동일 평면에 있다.
소정의 실시예들에서, 포스트들의 두께는 1 미크론 내지 100 미크론(예컨대, 1 내지 5 미크론, 5 내지 10 미크론, 10 내지 15 미크론, 50 내지 25 미크론, 25 내지 40 미크론, 40 내지 60 미크론, 60 내지 80 미크론, 또는 80 내지 100 미크론)이다.
소정의 실시예들에서, 메사의 두께는 0.5 mm 내지 5 mm(예컨대, 0.5 내지 1 mm, 1 내지 2 mm, 2 내지 3 mm, 3 내지 4 mm, 또는 4 내지 5 mm)이다.
소정의 실시예들에서, 복수의 포스트들의 두께 대 메사의 두께의 비율은 1:1 내지 1:10(예컨대, 1:1 내지 1:2, 1:2 내지 1:4, 1:4 내지 1:6, 1:6 내지 1:8, 또는 1:8 내지 1:10)이다.
소정의 실시예들에서, 메사는 1 GPa 내지 10 GPa(예컨대, 1 내지 4 GPa, 4 내지 7 GPa, 7 내지 10 GPa)의 영률을 갖는다.
소정의 실시예들에서, 포스트들은 1 MPa 내지 10 MPa(예컨대, 1 내지 4 MPa, 4 내지 7 MPa, 7 내지 10 MPa)의 영률을 갖는다.
소정의 실시예들에서, 포스트들은 제 1 영률을 갖고, 메사는 제 1 영률보다 큰 제 2 영률을 갖는다.
소정의 실시예들에서, 포스트들은 1 MPa 내지 5 MPa의 영률을 갖는다.
소정의 실시예들에서, 메사는 14.5 ppm보다 작거나 동일한 열 팽창 계수를 갖는 폴리머를 포함한다.
소정의 실시예들에서, 포스트들은 10 cm2 내지 260 cm2(예컨대, 10 cm2 내지 40 cm2, 40 cm2 내지 80 cm2, 120 cm2 내지 160 cm2, 160 cm2 내지 200 cm2, 200 cm2 내지 240 cm2, 또는 240 cm2 내지 260 cm2)의 선택되는 영역을 점유한다.
소정의 실시예들에서, 포스트들의 각각의 포스트는 50 nm 내지 10 ㎛(예컨대, 50 nm 내지 100 nm, 100 nm 내지 200 nm, 200 nm 내지 400 nm, 400 nm 내지 600 nm, 600 nm 내지 800 nm, 800 nm 내지 1 미크론, 1 미크론 내지 5 미크론, 또는 5 미크론 내지 10 미크론)의 폭, 길이 및 높이 중 적어도 하나를 갖는다.
소정의 실시예들에서, 포스트들은 연속적인 유니터리 층에 형성된다.
소정의 실시예들에서, 포스트들은 폴리머를 포함한다.
소정의 실시예들에서, 메사는 폴리디메틸실록산(PDMS)이다.
소정의 실시예들에서, 메사 및 포스트들은 단일 재료로 형성된다.
다른 양상에서, 개시된 기술은 등각 전사 디바이스를 포함하며, 전사 디바이스는 제 1 표면 및 제 1 표면에 대향하는 제 2 표면을 갖는 벌크 볼륨; 벌크 볼륨 상에 배치되는 메사; 인쇄가능 재료를 픽업하기 위해 벌크 볼륨에 대향하는 메사 상에 배치되는 복수의 포스트들(예컨대, 포스트들의 어레이)을 포함하는 층을 포함하고, 복수의 포스트들, 메사 및 벌크 볼륨은 벌크 볼륨의 제 2 표면에 적용되는 힘이 복수의 포스트들에 전송되도록 배열된다.
소정의 실시예들에서, 메사의 두께는 포스트들의 두께보다 크다.
소정의 실시예들에서, 복수의 포스트들의 각각의 포스트의 종횡비(높이-대-폭)는 4:1보다 작거나 동일하다(예컨대, 2:1 내지 4:1).
소정의 실시예들에서, 복수의 인쇄 포스트들의 각각의 포스트는 제 1 표면에 대향하는 포스트의 단부 상에 접촉 표면을 포함하고, 복수의 포스트들의 접촉 표면들은 실질적으로 동일 평면에 있다.
소정의 실시예들에서, 인쇄 포스트들의 두께는 1 미크론 내지 100 미크론(예컨대, 1 내지 5 미크론, 5 내지 10 미크론, 10 내지 15 미크론, 50 내지 25 미크론, 25 내지 40 미크론, 40 내지 60 미크론, 60 내지 80 미크론, 또는 80 내지 100 미크론)이다.
소정의 실시예들에서, 벌크 볼륨의 두께는 0.5 mm 내지 5 mm(예컨대, 0.5 내지 1 mm, 1 내지 2 mm, 2 내지 3 mm, 3 내지 4 mm, 또는 4 내지 5 mm)이다.
소정의 실시예들에서, 포스트들의 두께와 벌크 볼륨의 두께의 비율은 1:1 내지 1:10(예컨대, 1:1 내지 1:2, 1:2 내지 1:4, 1:4 내지 1:6, 1:6 내지 1:8, 또는 1:8 내지 1:10)이다.
소정의 실시예들에서, 벌크 볼륨은 1 GPa 내지 10 GPa(예컨대, 1 내지 4 GPa, 4 내지 7 GPa, 7 내지 10 GPa)의 영률을 갖는다.
소정의 실시예들에서, 포스트들은 1 MPa 내지 10 MPa(예컨대, 1 내지 4 MPa, 4 내지 7 MPa, 7 내지 10 MPa)의 영률을 갖는다.
소정의 실시예들에서, 포스트들은 제 1 영률을 갖고, 벌크 볼륨은 제 1 영률보다 큰 제 2 영률을 갖는다.
소정의 실시예들에서, 메사는 제 1 영률을 갖는다.
소정의 실시예들에서, 메사는 제 2 영률을 갖는다.
소정의 실시예들에서, 벌크 볼륨은 14.5 ppm보다 작거나 동일한 열 팽창 계수를 갖는 폴리머를 포함한다.
소정의 실시예들에서, 포스트들은 10 cm2 내지 260 cm2(예컨대, 10 cm2 내지 40 cm2, 40 cm2 내지 80 cm2, 120 cm2 내지 160 cm2, 160 cm2 내지 200 cm2, 200 cm2 내지 240 cm2, 또는 240 cm2 내지 260 cm2)의 선택되는 영역을 점유한다.
소정의 실시예들에서, 복수의 포스트들의 각각의 포스트는 50 nm 내지 10 ㎛(예컨대, 50 nm 내지 100 nm, 100 nm 내지 200 nm, 200 nm 내지 400 nm, 400 nm 내지 600 nm, 600 nm 내지 800 nm, 800 nm 내지 1 미크론, 1 미크론 내지 5 미크론, 또는 5 미크론 내지 10 미크론)의 폭, 길이 및 높이 중 적어도 하나를 갖는다.
소정의 실시예들에서, 포스트들은 연속적인 유니터리 층에 형성된다.
소정의 실시예들에서, 포스트들은 폴리머를 포함한다.
소정의 실시예들에서, 벌크 볼륨은 폴리디메틸실록산(PDMS)이다.
소정의 실시예들에서, 벌크 볼륨 및 포스트들은 단일 재료로 형성된다.
소정의 실시예들에서, 포스트들 중 적어도 일부는 제 1 표면의 에지로부터 1 mm 내지 15 mm(예컨대, 에지로부터 1 mm 내지 5 mm 또는 5 mm 내지 10 mm, 10 mm 내지 15 mm) 떨어져서 제 1 표면 상에 배열된다.
소정의 실시예들에서, 벌크 볼륨은 제 1 및 제 2 표면들 간의 측면 표면을 갖는다.
소정의 실시예들에서, 측면 표면은 베벨형 및/또는 라운드형 에지를 갖는다.
소정의 실시예들에서, 측면 표면은 라운드형 프로파일(예컨대, 볼록하거나 오목함)을 갖는다.
소정의 실시예들에서, 측면 표면은 75°이하(예컨대, 60°이하, 45°이하, 30°이하, 또는 15°이하)인 수평(제 1 표면에 평행)으로부터의 각도를 형성하는 베벨형 에지를 갖는다.
다른 양상에서, 개시된 기술은 크라우닝을 감소시키기 위해 등각 전사 디바이스를 수정하는 방법을 포함하고, 방법은 전사 디바이스를 제공하는 단계 ― 전사 디바이스는 제 1 표면 및 제 1 표면에 대향하는 제 2 표면, 및 제 1 표면과 제 2 표면 간의 하나 또는 그 초과의 측면들을 갖는 벌크 볼륨, 및 인쇄가능 재료를 픽업하기 위해 벌크 볼륨의 제 1 표면 상에 배치되는 복수의 인쇄 포스트들을 포함하고, 복수의 인쇄 포스트들 및 벌크 볼륨은 벌크 볼륨의 제 2 표면에 적용되는 힘이 복수의 인쇄 포스트들에 전송되도록 배열됨 ―; 및 벌크 볼륨의 제 1 표면의 에지에서 크라우닝을 감소시키기 위해서, 제 1 표면에 대해 비-제로 각도로 에지를 절단하는 단계를 포함한다.
소정의 실시예들에서, 복수의 포스트들의 각각의 포스트의 종횡비(높이-대-폭)는 4:1보다 작거나 동일하다(예컨대, 2:1 내지 4:1).
소정의 실시예들에서, 복수의 인쇄 포스트들의 각각의 포스트는 제 1 표면에 대향하는 포스트의 단부 상에 접촉 표면을 포함하고, 복수의 포스트들의 접촉 표면들은 실질적으로 동일 평면에 있다.
소정의 실시예들에서, 복수의 인쇄 포스트들의 두께는 1 미크론 내지 100 미크론(예컨대, 1 내지 5 미크론, 5 내지 10 미크론, 10 내지 15 미크론, 50 내지 25 미크론, 25 내지 40 미크론, 40 내지 60 미크론, 60 내지 80 미크론, 또는 80 내지 100 미크론)이다.
소정의 실시예들에서, 벌크 볼륨의 두께는 0.5 mm 내지 5 mm(예컨대, 0.5 내지 1 mm, 1 내지 2 mm, 2 내지 3 mm, 3 내지 4 mm, 또는 4 내지 5 mm)이다.
소정의 실시예들에서, 복수의 인쇄 포스트들의 두께와 벌크 볼륨의 두께의 비율은 1:1 내지 1:10(예컨대, 1:1 내지 1:2, 1:2 내지 1:4, 1:4 내지 1:6, 1:6 내지 1:8, 또는 1:8 내지 1:10)이다.
소정의 실시예들에서, 벌크 볼륨은 1 GPa 내지 10 GPa(예컨대, 1 내지 4 GPa, 4 내지 7 GPa, 7 내지 10 GPa)의 영률을 갖는다.
소정의 실시예들에서, 복수의 인쇄 포스트들은 1 MPa 내지 10 MPa(예컨대, 1 내지 4 MPa, 4 내지 7 MPa, 7 내지 10 MPa)의 영률을 갖는다.
소정의 실시예들에서, 복수의 인쇄 포스트들은 제 1 영률을 갖고, 벌크 볼륨은 제 1 영률보다 큰 제 2 영률을 갖는다.
소정의 실시예들에서, 벌크 볼륨은 14.5 ppm보다 작거나 동일한 열 팽창 계수를 갖는 폴리머를 포함한다.
소정의 실시예들에서, 복수의 인쇄 포스트들은 10 cm2 내지 260 cm2(예컨대, 10 cm2 내지 40 cm2, 40 cm2 내지 80 cm2, 120 cm2 내지 160 cm2, 160 cm2 내지 200 cm2, 200 cm2 내지 240 cm2, 또는 240 cm2 내지 260 cm2)의 선택되는 영역을 점유한다.
소정의 실시예들에서, 복수의 인쇄 포스트들의 각각의 인쇄 포스트는 50 nm 내지 10 ㎛(예컨대, 50 nm 내지 100 nm, 100 nm 내지 200 nm, 200 nm 내지 400 nm, 400 nm 내지 600 nm, 600 nm 내지 800 nm, 800 nm 내지 1 미크론, 1 미크론 내지 5 미크론, 또는 5 미크론 내지 10 미크론)의 폭, 길이 및 높이 중 적어도 하나를 갖는다.
소정의 실시예들에서, 복수의 인쇄 포스트들은 연속적인 유니터리 층에 형성된다.
소정의 실시예들에서, 복수의 인쇄 포스트들은 폴리머를 포함한다.
소정의 실시예들에서, 벌크 볼륨은 폴리디메틸실록산(PDMS)이다.
소정의 실시예들에서, 벌크 볼륨 및 복수의 인쇄 포스트들은 단일 재료로 형성된다.
소정의 실시예들에서, 포스트들 중 적어도 일부는 제 1 표면의 에지로부터 1 mm 내지 15 mm(예컨대, 에지로부터 1 mm 내지 5 mm 또는 5 mm 내지 10 mm, 10 mm 내지 15 mm) 떨어져서 제 1 표면 상에 배열된다.
소정의 실시예들에서, 벌크 볼륨은 제 1 및 제 2 표면들 간의 측면 표면을 갖는다.
소정의 실시예들에서, 측면 표면은 베벨형 및/또는 라운드형 에지를 갖는다.
소정의 실시예들에서, 측면 표면은 라운드형 프로파일(예컨대, 볼록하거나 오목함)을 갖는다.
소정의 실시예들에서, 측면 표면은 75°이하(예컨대, 60°이하, 45°이하, 30°이하, 또는 15°이하)인 수평(제 1 표면에 평행)으로부터의 각도를 형성하는 베벨형 에지를 갖는다.
다른 양상에서, 개시된 기술은 등각 전사 디바이스를 포함하고, 전사 디바이스는 제 1 표면 및 제 1 표면에 대향하는 제 2 표면을 갖는 벌크 볼륨; 및 인쇄가능 재료를 픽업하기 위해 벌크 볼륨의 제 1 표면 상에 배치되는 복수의 포스트들을 포함하고, 각각의 포스트들은 기저부 및 상단부를 포함하며, 상단부는 기저부보다 작은(예컨대, 기저부의 단면 영역의 50%, 30%, 25%, 10% 미만) 단면 영역을 갖는다.
소정의 실시예들에서, 복수의 포스트들의 각각의 포스트는 제 1 표면에 대향하는 포스트의 단부 상에 접촉 표면을 포함하고, 복수의 포스트들의 접촉 표면들은 실질적으로 동일 평면에 있다.
소정의 실시예들에서, 포스트들의 두께는 1 미크론 내지 100 미크론(예컨대, 1 내지 5 미크론, 5 내지 10 미크론, 10 내지 15 미크론, 50 내지 25 미크론, 25 내지 40 미크론, 40 내지 60 미크론, 60 내지 80 미크론, 또는 80 내지 100 미크론)의 범위에 있다.
소정의 실시예들에서, 벌크 볼륨의 두께는 0.5 mm 내지 5 mm(예컨대, 0.5 내지 1 mm, 1 내지 2 mm, 2 내지 3 mm, 3 내지 4 mm, 또는 4 내지 5 mm)이다.
소정의 실시예들에서, 포스트들의 두께 대 벌크 볼륨의 두께의 비율은 1:1 내지 1:10(예컨대, 1:1 내지 1:2, 1:2 내지 1:4, 1:4 내지 1:6, 1:6 내지 1:8, 또는 1:8 내지 1:10)이다.
소정의 실시예들에서, 벌크 볼륨은 1 GPa 내지 10 GPa(예컨대, 1 내지 4 GPa, 4 내지 7 GPa, 7 내지 10 GPa)의 영률을 갖는다.
소정의 실시예들에서, 포스트들은 1 MPa 내지 10 MPa(예컨대, 1 내지 4 MPa, 4 내지 7 MPa, 7 내지 10 MPa)의 영률을 갖는다.
소정의 실시예들에서, 포스트들은 제 1 영률을 갖고, 기저부는 제 1 영률보다 더 큰 제 2 영률을 갖는다.
소정의 실시예들에서, 벌크 볼륨은 14.5 ppm보다 더 작거나 동일한 열 팽창 계수를 갖는 폴리머를 포함한다.
소정의 실시예들에서, 포스트들은 10 cm2 내지 260 cm2(예컨대, 10 cm2 내지 40 cm2, 40 cm2 내지 80 cm2, 120 cm2 내지 160 cm2, 160 cm2 내지 200 cm2, 200 cm2 내지 240 cm2, 또는 240 cm2 내지 260 cm2)의 선택되는 영역을 점유한다.
소정의 실시예들에서, 복수의 포스트들의 각각의 포스트는 50 nm 내지 10 ㎛(예컨대, 50 nm 내지 100 nm, 100 nm 내지 200 nm, 200 nm 내지 400 nm, 400 nm 내지 600 nm, 600 nm 내지 800 nm, 800 nm 내지 1 미크론, 1 미크론 내지 5 미크론, 또는 5 미크론 내지 10 미크론)의 폭, 길이 및 높이 중 적어도 하나를 갖는다.
소정의 실시예들에서, 포스트들은 연속적인 유니터리 층에 형성된다.
소정의 실시예들에서, 포스트들은 폴리머를 포함한다.
소정의 실시예들에서, 벌크 볼륨은 폴리디메틸실록산(PDMS)이다.
소정의 실시예들에서, 벌크 볼륨 및 포스트들은 단일 재료로 형성된다.
소정의 실시예들에서, 복수의 포스트들의 각각의 포스트의 종횡비(높이-대-폭)는 4:1보다 더 작거나 동일하다(예컨대, 2:1 내지 4:1).
소정의 실시예들에서, 벌크 볼륨은 제 1 및 제 2 표면들 간의 측면 표면을 갖는다.
소정의 실시예들에서, 측면 표면은 베벨형 및/또는 라운드형 에지를 갖는다.
소정의 실시예들에서, 측면 표면은 라운드형 프로파일(예컨대, 볼록하거나 오목함)을 갖는다.
소정의 실시예들에서, 측면 표면은 75°이하(예컨대, 60°이하, 45°이하, 30°이하, 또는 15°이하)인 수평(제 1 표면에 평행)으로부터의 각도를 형성하는 베벨형 에지를 갖는다.
소정의 실시예들에서, 포스트들 중 적어도 일부는 제 1 표면의 에지로부터 1 mm 내지 15 mm(예컨대, 에지로부터 1 mm 내지 5 mm 또는 5 mm 내지 10 mm, 10 mm 내지 15 mm) 떨어져서 제 1 표면 상에 배열된다.
다른 양상에서, 개시된 기술은 등각 전사 디바이스를 포함하고, 전사 디바이스는 제 1 표면 및 제 1 표면에 대향하는 제 2 표면을 갖는 벌크 볼륨; 인쇄가능 재료를 픽업하기 위해 벌크 볼륨의 제 1 표면 상에 배치되는 복수의 인쇄 포스트들; 인쇄가능 재료가 복수의 인쇄 포스트들에 의해 픽업될 때 벌크 볼륨의 제 1 표면이 인쇄 재료를 새깅하고 부주의하게 픽업하는 것을 방지하기 위해서 벌크 볼륨의 제 1 표면 상에 배치되는 복수의 새그-방지 포스트들을 포함하고, 복수의 인쇄 포스트들 및 벌크 볼륨은 벌크 볼륨의 제 2 표면에 적용되는 힘이 복수의 인쇄 포스트들에 전송되도록 배열된다.
소정의 실시예들에서, 복수의 인쇄 포스트들 및 복수의 새그-방지 포스트들은 복수의 인쇄 포스트들과 복수의 새그-방지 포스트들 간에 포지셔닝되는 연결 층 상에 배치된다.
소정의 실시예들에서, 연결 층은 얇은 금속 층을 포함한다.
소정의 실시예들에서, 복수의 포스트들 각각은 제 1 표면에 대향하는 포스트의 단부 상에 접촉 표면을 포함하고, 복수의 포스트들의 접촉 표면들은 실질적으로 동일 평면에 있다.
소정의 실시예들에서, 인쇄 포스트들의 두께는 1 미크론 내지 100 미크론(예컨대, 1 내지 5 미크론, 5 내지 10 미크론, 10 내지 15 미크론, 50 내지 25 미크론, 25 내지 40 미크론, 40 내지 60 미크론, 60 내지 80 미크론, 또는 80 내지 100 미크론)이다.
소정의 실시예들에서, 벌크 볼륨의 두께는 0.5 mm 내지 5 mm(예컨대, 0.5 내지 1 mm, 1 내지 2 mm, 2 내지 3 mm, 3 내지 4 mm, 또는 4 내지 5 mm)이다.
소정의 실시예들에서, 인쇄 포스트들의 두께 대 벌크 볼륨의 두께의 비율은 1:1 내지 1:10(예컨대, 1:1 내지 1:2, 1:2 내지 1:4, 1:4 내지 1:6, 1:6 내지 1:8, 또는 1:8 내지 1:10)이다.
소정의 실시예들에서, 벌크 볼륨은 1 GPa 내지 10 GPa(예컨대, 1 내지 4 GPa, 4 내지 7 GPa, 7 내지 10 GPa)의 영률을 갖는다.
소정의 실시예들에서, 인쇄 포스트들은 1 MPa 내지 10 MPa(예컨대, 1 내지 4 MPa, 4 내지 7 MPa, 7 내지 10 MPa)의 영률을 갖는다.
소정의 실시예들에서, 인쇄 포스트들은 제 1 영률을 갖고, 벌크 볼륨은 제 1 영률보다 더 큰 제 2 영률을 갖는다.
소정의 실시예들에서, 벌크 볼륨은 14.5 ppm보다 더 작거나 동일한 열 팽창 계수를 갖는 폴리머를 포함한다.
소정의 실시예들에서, 인쇄 포스트들은 10 cm2 내지 260 cm2(예컨대, 10 cm2 내지 40 cm2, 40 cm2 내지 80 cm2, 120 cm2 내지 160 cm2, 160 cm2 내지 200 cm2, 200 cm2 내지 240 cm2, 또는 240 cm2 내지 260 cm2)의 선택되는 영역을 점유한다.
소정의 실시예들에서, 인쇄 포스트들 각각은 50 nm 내지 10 ㎛(예컨대, 50 nm 내지 100 nm, 100 nm 내지 200 nm, 200 nm 내지 400 nm, 400 nm 내지 600 nm, 600 nm 내지 800 nm, 800 nm 내지 1 미크론, 1 미크론 내지 5 미크론, 또는 5 미크론 내지 10 미크론)의 폭, 길이 및 높이 중 적어도 하나를 갖는다.
소정의 실시예들에서, 인쇄 포스트들은 연속적인 유니터리 층에 형성된다.
소정의 실시예들에서, 인쇄 포스트들은 폴리머를 포함한다.
소정의 실시예들에서, 벌크 볼륨은 폴리디메틸실록산(PDMS)이다.
소정의 실시예들에서, 벌크 볼륨 및 인쇄 포스트들은 단일 재료로 형성된다.
소정의 실시예들에서, 새그-방지 포스트들은 인쇄 포스트들 간에 배치된다.
소정의 실시예들에서, 복수의 새그-방지 포스트들은 인쇄 포스트들보다 더 큰 모듈러스(modulus)를 갖는다.
소정의 실시예들에서, 포스트들의 각각의 포스트의 종횡비(높이-대-폭)는 4:1보다 더 작거나 동일하다(예컨대, 2:1 내지 4:1).
소정의 실시예들에서, 포스트들 중 적어도 일부는 제 1 표면의 에지로부터 1 mm 내지 15 mm(예컨대, 에지로부터 1 mm 내지 5 mm 또는 5 mm 내지 10 mm, 10 mm 내지 15 mm) 떨어져서 제 1 표면 상에 배열된다.
소정의 실시예들에서, 벌크 볼륨은 제 1 및 제 2 표면들 간의 측면 표면을 갖는다.
소정의 실시예들에서, 측면 표면은 베벨형(beveled) 및/또는 라운드형(rounded) 에지를 갖는다.
소정의 실시예들에서, 측면 표면은 라운드형 프로파일(예컨대, 볼록하거나 오목함)을 갖는다.
소정의 실시예들에서, 측면 표면은 75°이하(예컨대, 60°이하, 45°이하, 30°이하, 또는 15°이하)인 수평(제 1 표면에 평행)으로부터의 각도를 형성하는 베벨형 에지를 갖는다.
다른 양상에서, 개시된 기술은 등각 전사 디바이스를 포함하며, 등각 전사 디바이스는 제 1 표면 및 제 1 표면에 대향하는 제 2 표면을 갖는 벌크 볼륨; 및 인쇄가능 재료를 픽업하기 위해 벌크 볼륨의 제 1 표면 상에 배치되는 복수의 포스트들을 포함하고, 복수의 포스트들 및 벌크 볼륨은 벌크 볼륨의 제 2 표면에 적용되는 힘이 복수의 포스트들에 전송되도록 배열되며, 복수의 포스트들에 의해 점유되지 않는 제 1 표면의 영역의 일부는 거친 영역을 포함한다(예컨대, 이로 인해서 새깅-방지함).
소정의 실시예들에서, 거친 영역은 복수의 특징들을 포함하고, 각각의 특징은 각각의 포스트의 폭보다 작은 폭 및 각각의 포스트의 높이보다 작은 높이를 갖다.
소정의 실시예들에서, 거친 영역은 포스트들 간의 제 1 표면 상에 위치된다.
소정의 실시예들에서, 거친 영역은 특징들의 패터닝된 어레이를 포함한다.
소정의 실시예들에서, 거친 영역은 특징들의 랜덤한 어레이를 포함한다.
소정의 실시예들에서, 복수의 포스트들 각각은 제 1 표면에 대향하는 포스트의 단부 상에 접촉 표면을 포함하고, 복수의 포스트들의 접촉 표면들은 실질적으로 동일 평면에 있다.
소정의 실시예들에서, 포스트들의 두께는 1 미크론 내지 100 미크론(예컨대, 1 내지 5 미크론, 5 내지 10 미크론, 10 내지 15 미크론, 50 내지 25 미크론, 25 내지 40 미크론, 40 내지 60 미크론, 60 내지 80 미크론, 또는 80 내지 100 미크론)이다.
소정의 실시예들에서, 벌크 볼륨의 두께는 0.5 mm 내지 5 mm(예컨대, 0.5 내지 1 mm, 1 내지 2 mm, 2 내지 3 mm, 3 내지 4 mm, 또는 4 내지 5 mm)이다.
소정의 실시예들에서, 포스트들의 두께와 벌크 볼륨의 두께의 비율은 1:1 내지 1:10(예컨대, 1:1 내지 1:2, 1:2 내지 1:4, 1:4 내지 1:6, 1:6 내지 1:8, 또는 1:8 내지 1:10)이다.
소정의 실시예들에서, 벌크 볼륨은 1 GPa 내지 10 GPa(예컨대, 1 내지 4 GPa, 4 내지 7 GPa, 7 내지 10 GPa)의 영률을 갖는다.
소정의 실시예들에서, 포스트들은 1 MPa 내지 10 MPa(예컨대, 1 내지 4 MPa, 4 내지 7 MPa, 7 내지 10 MPa)의 영률을 갖는다.
소정의 실시예들에서, 포스트들은 제 1 영률을 갖고, 벌크 볼륨은 제 1 영률보다 큰 제 2 영률을 갖는다.
소정의 실시예들에서, 벌크 볼륨은 14.5 ppm보다 작거나 동일한 열 팽창 계수를 갖는 폴리머를 포함한다.
소정의 실시예들에서, 포스트들은 10 cm2 내지 260 cm2(예컨대, 10 cm2 내지 40 cm2, 40 cm2 내지 80 cm2, 120 cm2 내지 160 cm2, 160 cm2 내지 200 cm2, 200 cm2 내지 240 cm2, 또는 240 cm2 내지 260 cm2)의 선택되는 영역을 점유한다.
소정의 실시예들에서, 포스트들 각각은 50 nm 내지 10 ㎛의 폭, 길이 및 높이 중 적어도 하나를 갖는다.
소정의 실시예들에서, 포스트들은 연속적인 유니터리 층에 형성된다.
소정의 실시예들에서, 포스트들은 폴리머를 포함한다.
소정의 실시예들에서, 벌크 볼륨은 PDMS이다.
소정의 실시예들에서, 벌크 볼륨 및 포스트들은 단일 재료로 형성된다.
소정의 실시예들에서, 등각 전사 디바이스는 점탄성 스탬프이다.
소정의 실시예들에서, 등각 전사 디바이스는 탄성중합체 스탬프이다.
소정의 실시예들에서, 탄성중합체 스탬프는 폴리디메틸실록산(PDMS)으로 제조된다.
소정의 실시예들에서, 포스트들의 각각의 포스트의 종횡비(높이-대-폭)는 4:1보다 작거나 동일하다(예컨대, 2:1 내지 4:1).
소정의 실시예들에서, 포스트들은 제 1 표면의 에지로부터 1 mm 내지 15 mm(예컨대, 에지로부터 1 mm 내지 5 mm 또는 5 mm 내지 10 mm, 10 mm 내지 15 mm) 떨어져서 제 1 표면 상에 배열된다.
소정의 실시예들에서, 벌크 볼륨은 제 1 및 제 2 표면들 간의 측면 표면을 갖는다.
소정의 실시예들에서, 측면 표면은 베벨형(beveled) 및/또는 라운드형(rounded) 에지를 갖는다.
소정의 실시예들에서, 측면 표면은 라운드형 프로파일(예컨대, 볼록하거나 오목함)을 갖는다.
소정의 실시예들에서, 측면 표면은 75°이하(예컨대, 60°이하, 45°이하, 30°이하, 또는 15°이하)인 수평(제 1 표면에 평행)으로부터의 각도를 형성하는 베벨형 에지를 갖는다.
개시된 기술의 다른 양상은 등각 전사 디바이스를 포함하며, 전사 디바이스는 제 1 재료를 포함하는 기저부; 제 2 재료를 포함하고 기저부 상에 배치되는 서브-기저부(예컨대, 서브-기저부는 기저부보다 작은 단면 영역을 가짐); 기저부 및 서브-기저부와 상이한 재료를 포함하고, 서브-기저부 상에 적어도 부분적으로(예컨대, 그리고 또한 기저부에 적어도 부분적으로) 배치되는 벌크 볼륨 ― 서브-기저부 상에 배치되는 벌크 볼륨의 일부의 두께는 서브-기저부의 두께보다 작음 ―; 및 인쇄가능 재료를 픽업하기 위해 서브-기저부에 대향하여 서브-기저부 위에서 벌크 볼륨 상에 배치되는 복수의 포스트들을 포함하고, 복수의 포스트들, 기저부, 서브-기저부 및 벌크 볼륨은 서브-기저부에 대향하는 기저부의 표면에 적용되는 힘이 복수의 포스트들에 전송되도록 배열된다.
소정의 실시예들에서, 제 1 재료는 유리를 포함한다.
소정의 실시예들에서, 제 1 및 제 2 재료들은 동일하다.
소정의 실시예들에서, 벌크 볼륨 및 복수의 포스트들은 단일 재료로 형성된다.
소정의 실시예들에서, 벌크 볼륨은 폴리머를 포함한다.
소정의 실시예들에서, 제 1 재료는 투명하다.
소정의 실시예들에서, 제 2 재료는 투명하다.
소정의 실시예들에서, 복수의 포스트들 각각은 벌크 볼륨에 대향하는 포스트의 단부 상에 접촉 표면을 포함하고, 복수의 포스트들의 접촉 표면들은 실질적으로 동일 평면에 있다.
소정의 실시예들에서, 포스트들의 두께는 1 미크론 내지 100 미크론(예컨대, 1 내지 5 미크론, 5 내지 10 미크론, 10 내지 15 미크론, 50 내지 25 미크론, 25 내지 40 미크론, 40 내지 60 미크론, 60 내지 80 미크론, 또는 80 내지 100 미크론)이다.
소정의 실시예들에서, 벌크 볼륨의 두께는 0.5 mm 내지 5 mm(예컨대, 0.5 내지 1 mm, 1 내지 2 mm, 2 내지 3 mm, 3 내지 4 mm, 또는 4 내지 5 mm)이다.
소정의 실시예들에서, 포스트들의 두께 대 벌크 볼륨의 두께의 비율은 1:1 내지 1:10(예컨대, 1:1 내지 1:2, 1:2 내지 1:4, 1:4 내지 1:6, 1:6 내지 1:8, 또는 1:8 내지 1:10)이다.
소정의 실시예들에서, 벌크 볼륨은 1 GPa 내지 10 GPa(예컨대, 1 내지 4 GPa, 4 내지 7 GPa, 7 내지 10 GPa)의 영률을 갖는다.
소정의 실시예들에서, 포스트들은 1 MPa 내지 10 MPa(예컨대, 1 내지 4 MPa, 4 내지 7 MPa, 7 내지 10 MPa)의 영률을 갖는다.
소정의 실시예들에서, 포스트들은 제 1 영률을 갖고, 기저부는 제 1 영률보다 큰 제 2 영률을 갖는다.
소정의 실시예들에서, 벌크 볼륨은 14.5 ppm보다 작거나 동일한 열 팽창 계수를 갖는 폴리머를 포함한다.
소정의 실시예들에서, 포스트들은 10 cm2 내지 260 cm2(예컨대, 10 cm2 내지 40 cm2, 40 cm2 내지 80 cm2, 120 cm2 내지 160 cm2, 160 cm2 내지 200 cm2, 200 cm2 내지 240 cm2, 또는 240 cm2 내지 260 cm2)의 선택되는 영역을 점유한다.
소정의 실시예들에서, 복수의 포스트들의 각각의 포스트는 50 nm 내지 10 ㎛(예컨대, 50 nm 내지 100 nm, 100 nm 내지 200 nm, 200 nm 내지 400 nm, 400 nm 내지 600 nm, 600 nm 내지 800 nm, 800 nm 내지 1 미크론, 1 미크론 내지 5 미크론, 또는 5 미크론 내지 10 미크론)의 폭, 길이 및 높이 중 적어도 하나를 갖는다.
소정의 실시예들에서, 포스트들은 연속적인 유니터리 층에 형성된다.
소정의 실시예들에서, 포스트들은 폴리머를 포함한다.
소정의 실시예들에서, 벌크 볼륨은 폴리디메틸실록산(PDMS)이다.
소정의 실시예들에서, 벌크 볼륨은 포스트들보다 큰 모듈러스를 갖는다.
소정의 실시예들에서, 포스트들의 각각의 포스트의 종횡비(높이-대-폭)는 4:1보다 작거나 동일하다(예컨대, 2:1 내지 4:1).
소정의 실시예들에서, 포스트들 중 적어도 일부는 제 1 표면의 에지로부터 1 mm 내지 15 mm(예컨대, 에지로부터 1 mm 내지 5 mm 또는 5 mm 내지 10 mm, 10 mm 내지 15 mm) 떨어져서 제 1 표면 상에 배열된다.
소정의 실시예들에서, 벌크 볼륨은 제 1 및 제 2 표면들 간의 측면 표면을 갖는다.
소정의 실시예들에서, 측면 표면은 베벨형 및/또는 라운드형 에지를 갖는다.
소정의 실시예들에서, 측면 표면은 라운드형 프로파일(예컨대, 볼록하거나 오목함)을 갖는다.
소정의 실시예들에서, 측면 표면은 75°이하(예컨대, 60°이하, 45°이하, 30°이하, 또는 15°이하)의 수평(제 1 표면에 평행)으로부터의 각도를 형성하는 베벨형 에지를 갖는다.
소정의 실시예들에서, 개시된 기술은 등각 전사 디바이스를 포함하며, 전사 디바이스는 제 1 표면 및 제 1 표면에 대향하는 제 2 표면을 갖는 벌크 볼륨 ― 벌크 볼륨은 제 1 조성물을 가짐 ―; 및 인쇄가능 재료를 픽업하기 위해 벌크 볼륨의 제 1 표면 상에 배치되는 복수의 포스트들을 포함하고, 복수의 포스트들 및 벌크 볼륨은 기저부에 의해서 기저부의 제 2 표면에 적용되는 힘이 복수의 포스트들에 전송되도록 배열되며, 각각의 포스트의 적어도 일부(예컨대, 각각의 포스트의 모두 또는 각각의 포스트의 상단 부분)는 제 1 조성물과 상이한 제 2 조성물을 갖는다.
소정의 실시예들에서, 각각의 포스트의 적어도 일부는 제 2 조성물을 갖는다.
소정의 실시예들에서, 벌크 볼륨에 가장 근접한 각각의 포스트의 하단 부분은 제 2 조성물을 갖는다.
소정의 실시예들에서, 제 1 조성물은 폴리머를 포함한다.
소정의 실시예들에서, 제 2 조성물은 폴리머를 포함한다.
소정의 실시예들에서, 제 1 조성물은 경화제를 포함한다.
소정의 실시예들에서, 제 2 조성물은 경화제를 포함한다.
소정의 실시예들에서, 기저부는 유리이다.
소정의 실시예들에서, 복수의 포스트들의 각각의 포스트는 제 1 표면에 대향하는 포스트의 단부 상에 접촉 표면을 포함하고, 복수의 포스트들의 접촉 표면들은 실질적으로 동일 평면에 있다.
소정의 실시예들에서, 포스트들의 두께는 1 미크론 내지 100 미크론(예컨대, 1 내지 5 미크론, 5 내지 10 미크론, 10 내지 15 미크론, 50 내지 25 미크론, 25 내지 40 미크론, 40 내지 60 미크론, 60 내지 80 미크론, 또는 80 내지 100 미크론)이다.
소정의 실시예들에서, 벌크 볼륨의 두께는 0.5 mm 내지 5 mm(예컨대, 0.5 내지 1 mm, 1 내지 2 mm, 2 내지 3 mm, 3 내지 4 mm, 또는 4 내지 5 mm)이다.
소정의 실시예들에서, 포스트들의 두께와 벌크 볼륨의 두께의 비율은 1:1 내지 1:10(예컨대, 1:1 내지 1:2, 1:2 내지 1:4, 1:4 내지 1:6, 1:6 내지 1:8, 또는 1:8 내지 1:10)이다.
소정의 실시예들에서, 벌크 볼륨은 1 GPa 내지 10 GPa(예컨대, 1 내지 4 GPa, 4 내지 7 GPa, 7 내지 10 GPa)의 영률을 갖는다.
소정의 실시예들에서, 포스트들은 1 MPa 내지 10 MPa(예컨대, 1 내지 4 MPa, 4 내지 7 MPa, 7 내지 10 MPa)의 영률을 갖는다.
소정의 실시예들에서, 포스트들은 제 1 영률을 갖고, 기저부는 제 1 영률보다 큰 제 2 영률을 갖는다.
소정의 실시예들에서, 벌크 볼륨은 14.5 ppm보다 작거나 동일한 열 팽창 계수를 갖는 폴리머를 포함한다.
소정의 실시예들에서, 포스트들은 10 cm2 내지 260 cm2(예컨대, 10 cm2 내지 40 cm2, 40 cm2 내지 80 cm2, 120 cm2 내지 160 cm2, 160 cm2 내지 200 cm2, 200 cm2 내지 240 cm2, 또는 240 cm2 내지 260 cm2)의 선택되는 영역을 점유한다.
소정의 실시예들에서, 복수의 포스트들의 각각의 포스트는 50 nm 내지 10 ㎛(예컨대, 50 nm 내지 100 nm, 100 nm 내지 200 nm, 200 nm 내지 400 nm, 400 nm 내지 600 nm, 600 nm 내지 800 nm, 800 nm 내지 1 미크론, 1 미크론 내지 5 미크론, 또는 5 미크론 내지 10 미크론)의 폭, 길이 및 높이 중 적어도 하나를 갖는다.
소정의 실시예들에서, 포스트들은 연속적인 유니터리 층에 형성된다.
소정의 실시예들에서, 복수의 포스트들의 각각의 포스트의 종횡비(높이-대-폭)는 4:1보다 작거나 동일하다(예컨대, 2:1 내지 4:1).
소정의 실시예들에서, 포스트들 중 적어도 일부는 제 1 표면의 에지로부터 1 mm 내지 15 mm(예컨대, 에지로부터 1 mm 내지 5 mm 또는 5 mm 내지 10 mm, 10 mm 내지 15 mm) 떨어져서 제 1 표면 상에 배열된다.
소정의 실시예들에서, 벌크 볼륨은 제 1 및 제 2 표면들 간의 측면 표면을 갖는다.
소정의 실시예들에서, 측면 표면은 베벨형 및/또는 라운드형 에지를 갖는다.
소정의 실시예들에서, 측면 표면은 라운드형 프로파일(예컨대, 볼록하거나 오목함)을 갖는다.
소정의 실시예들에서, 측면 표면은 75°이하(예컨대, 60°이하, 45°이하, 30°이하, 또는 15°이하)의 수평(제 1 표면에 평행)으로부터의 각도를 형성하는 베벨형 에지를 갖는다.
본 개시내용의 위의 및 다른 목적들, 양상들, 특징들, 및 이점들이 첨부된 도면들과 함께 취하여지는 다음 설명을 참조함으로써 더욱 명확해 지고 더 잘 이해될 것이다.
도 1a 내지 1c는 포토레지스트 캡슐화를 갖는 열-보조 마이크로-전사-인쇄의 예시이다.
도 2a 및 2b는 토포그래픽 특징들을 갖는 목적지, 비-네이티브 기판 상의 반도체 엘리먼트들의 열-보조 인쇄의 예이다.
도 3a는 비-네이티브 기판 상에 인쇄된 예시적인 반도체 엘리먼트들의 SEM 이미지이다.
도 3b는 토포그래픽 특징들을 갖는 비-네이티브 기판 상에 인쇄된 예시적인 반도체 엘리먼트들이 SEM 이미지이다.
도 4는 반도체 엘리먼트들의 접촉 표면으로 플라즈마의 적용을 예시한 예시적인 다이어그램이다.
도 5a는 반도체 엘리먼트들의 접촉 표면으로 플라즈마의 적용을 예시한 예시적인 다이어그램이다.
도 5b는 반도체 엘리먼트들의 접촉 표면에 플라즈마를 적용한 이후에 반도체 디바이스들의 목적지 기판으로의 금속-금속 접합의 예시이다.
도 6은 반도체 디바이스들의 접촉 표면으로 플라즈마의 적용을 예시한 예시적인 다이어그램이다.
도 7a 내지 7d는 플라즈마 소스의 출력들의 형상들의 예들이다.
도 8a 내지 8c는 상부에 플럭스 층을 갖는 목적지 기판에 반도체 엘리먼트들을 인쇄하는 예시들이다.
도 9a 내지 9c는 반도체 엘리먼트들을 픽업하는 통상적인 방법을 예시한다.
도 10a 및 10b는 네이티브 기판으로부터 반도체 엘리먼트들의 중력-보조 분리의 예를 예시한다.
도 11a 및 11b는 네이티브 기판으로부터 반도체 엘리먼트들의 중력-보조 분리의 다른 예를 예시한 다이어그램들이다.
도 12는 포스트들의 어레이를 갖는 예시적인 전사 디바이스의 다이어그램이다.
도 13a 및 13b는 통상적인 전사 디바이스, 및 압축 동안 발생하는 새그의 예시들이다.
도 14a 및 14b는 다중-티어드(tiered) 스탬프의 예시들이다.
도 15는 다중-티어드 스탬프의 예시이다.
도 16은 다중-층 포스트들을 이용하여 전사 디바이스를 형성하기 위한 캐스팅의 예시이다.
도 17a 내지 17c는 어레이로 구성된 다중-층 포스트들의 SEM 이미지들이다.
도 18 및 19는 새그-방지 특성들의 예들의 다이어그램들이다.
도 20a 및 20b는 포스트들 간의 전사 디바이스 상에 통합된 거친 영역들을 예시한 다이어그램들이다.
도 21a 및 21b는 예시적인 복합 전사 디바이스들의 예시들이다.
도 22는 스탬프의 벌크 재료(예컨대, PDMS 층)의 에지에서 크라우닝의 예시이다.
도 23은 탄성중합체의 피스 상에서 발생하는 크라우닝의 예시이다.
도 24는 상당한 크라우닝을 갖는 예시적인 전사 디바이스의 예시이다.
도 25는 크라우닝을 감소시키기 위해 다수의 컴포넌트들을 이용하여 제조된 예시적인 전사 디바이스의 예시이다.
도 26은 감소된 크라우닝을 갖는 예시적인 전사 디바이스의 예시이다.
도 27은 감소된 크라우닝을 갖는 예시적인 전사 디바이스의 예시이다.
도 28a 및 28b는 메사 및 메사 상에 포스트들의 어레이를 갖는 예시적인 전사 디바이스의 예시들이다.
도 29는 감소된 크라우닝을 갖는 예시적인 전사 디바이스의 예시이다.
도 30a 내지 30b는 전사 디바이스 상에서 크라우닝을 감소시키는 방법의 예시들이다.
도 31a 내지 31g는 전사 디바이스와 사용하기 위한 예시적인 측벽 프로파일들을 예시한다.
도 32는, 도 31a 내지 31g에 도시된 측벽 프로파일들 각각에 대한 탄성중합체 측벽의 상단 표면 상의 측면 포지션 좌표의 함수로서 탄성중합체의 상단 표면으로부터의 크라우닝 높이의 플롯이다.
도 33은, 도 31a 내지 31g에 도시된 측벽 프로파일들을 갖는 전사 디바이스들의 형성 동안 제조된 크라운 높이의 플롯이다.
본 개시내용의 특성들 및 이점들은, 도면들과 함께 취해진 경우, 아래에 기재된 상세한 설명으로부터 더 명백해질 것이며, 도면에서 동일한 참조 부호들은 전반에 걸쳐 대응하는 엘리먼트들을 식별한다. 도면들에서, 동일한 참조 번호들은 일반적으로, 동일한, 기능적으로 유사한, 그리고/또는 구조적으로 유사한 엘리먼트들을 표시한다.
본원에서 사용된 바와 같이, 표현 "반도체 엘리먼트" 및 "반도체 구조"는 동의어로 사용되며, 반도체 재료, 구조, 디바이스, 또는 디바이스의 컴포넌트를 광범위하게 지칭한다. 반도체 엘리먼트들은 고품질 단결정 및 다결정 반도체들, 고온 프로세싱을 통해 제조된 반도체 재료들, 도핑된 반도체 재료들, 유기 및 무기 반도체들, 및 하나 또는 그 초과의 부가적인 반도체 컴포넌트들 또는 비-반도체 컴포넌트들, 이를테면 유전체 층들 또는 재료들 또는 전도 층들 또는 재료들을 갖는 복합 반도체 재료들 및 구조들을 포함한다. 반도체 엘리먼트들은, 트랜지스터들, 태양 전지들을 포함한 광전지들, 다이오드들, 발광 다이오드들, 레이저들, p-n 접합들, 광다이오드들, 집적 회로들, 및 센서들을 포함하는(그러나 이들로 제한되지 않음) 반도체 디바이스들 및 디바이스 컴포넌트들을 포함한다. 부가적으로, 반도체 엘리먼트는 기능적인 반도체 디바이스 또는 제품을 형성하는 부분 또는 일부를 지칭할 수 있다.
"반도체"는, 매우 낮은 온도에서는 절연체이지만 약 300 Kevin의 온도들에서는 상당한 전기 전도성을 갖는 재료인 임의의 재료를 지칭한다. 반도체의 전기 특성들은 불순물들 또는 도펀트들의 첨가에 의해 변형되고 전기장들의 사용에 의해 제어될 수 있다. 본 설명에서, 반도체란 용어의 사용은 마이크로전자공학 및 전자 디바이스들의 분야에서의 이러한 용어의 사용에 부합하도록 의도된다. 본 발명에서 유용한 반도체들은 엘리먼트 반도체, 이를테면, 실리콘, 게르마늄 및 다이아몬드, 및 화합물 반도체들, 예컨대 IV 족 화합물 반도체들, 이를테면 SiC 및 SiGe, III-V 족 반도체들, 이를테면 AlSb, AlAs, Aln, AlP, BN, GaSb, GaAs, GaN, GaP, InSb, InAs, InN, 및 InP, III-V 족 3원 반도체 합금들, 이를테면 AlxGa1-xAs, II-VI 반도체들, 이를테면 CsSe, CdS, CdTe, ZnO, ZnSe, ZnS, 및 ZnTe, I-VII 반도체 CuCl, IV-VI 족 반도체들, 이를테면 PbS, PbTe 및 SnS, 층 반도체들, 이를테면 PbI2, MoS2 및 GaSe, 산화물 반도체들, 이를테면 CuO 및 Cu2O를 포함할 수 있다. 반도체란 용어는, 소정의 애플리케이션 또는 디바이스에 대해 유용한 유익한 전자 특성들을 제공하기 위해, p-타입 도핑 재료들 및 n-타입 도핑 재료들을 갖는 반도체를 포함하는 하나 또는 그 초과의 선택된 재료들로 도핑되는 진성 반도체들 및 외래 반도체들을 포함한다. 반도체란 용어는, 반도체들 또는 도펀트들의 혼합물을 포함하는 복합 재료들을 포함한다. 본 발명의 일부 애플리케이션들에서 유용한 특정 반도체 재료들은 Si, Ge, SiC, AlP, AlAs, AlSb, GaN, GaP, GaAs, GaSb, InP, InAs, GaSb, InP, InAs, InSb, ZnO, ZnSe, ZnTe, CdS, CdSe, ZnSe, ZnTe, CdS, CdSe, CdTe, HgS, PbS, PbSe, PbTe, AlGaAs, AlInAs, AlInP, GaAsP, GaInAs, GaInP, AlGaAsSb, AlGaInP, 및 GaInAsP을 포함하지만 이들로 제한되지는 않는다. 다공성 실리콘 반도체 재료들은 센서들 및 발광 재료들의 분야, 이를테면 발광 다이오드(LED)들 및 고체-상태 레이저들에서 본 발명의 애플리케이션들에 대해 유용하다. 반도체 재료들의 불순물들은 반도체 재료(들) 그 자체들 또는 반도체 재료에서 제공되는 임의의 도펀트들 이외의 원자들, 엘리먼트들, 이온들 또는 분자들이다. 불순물들은 반도체 재료들의 전자 특성들에 악영향을 줄 수 있는 반도체 재료들에 존재하는 바람직하지 않은 재료들이며, 산소, 탄소, 및 중금속들을 포함한 금속들을 포함하지만 이들로 제한되지는 않는다. 중금속 불순물들은 주기율 표 상의 구리와 납 사이의 엘리먼트들의 그룹, 칼슘, 나트륨, 및 모든 이온들, 화합물들 및/또는 이것들의 복합물들을 포함하지만 이들로 제한되지는 않는다.
"기판"은, 프로세스, 이를테면 반도체 엘리먼트들의 패터닝, 어셈블리 또는 집적이 그 상에서 또는 그 내에서 수행되는(또는 수행된) 구조 또는 재료를 지칭한다. 기판들은, (i) 반도체 엘리먼트들이 제작, 증착, 전사 또는 지지되게 하는 구조(네이티브 기판으로 또한 지칭됨); (ⅱ) 디바이스 기판, 예컨대, 전자 디바이스 기판; (ⅲ) 후속 전사, 어셈블리 또는 집적을 위한 엘리먼트들, 이를테면 반도체 엘리먼트들을 갖는 도너 기판; 및 (ⅳ) 인쇄가능 구조들, 이를테면 반도체 엘리먼트들을 수용하기 위한 타겟 기판을 포함하지만, 이들로 제한되지는 않는다. 도너 기판이 네이티브 기판일 수 있지만, 반드시 네이티브 기판은 아니다.
본원에 사용된 "목적지 기판"은 인쇄가능 구조들, 이를테면, 반도체 엘리먼트들을 수용하기 위한 타겟 기판(비-네이티브 기판으로 또한 지칭됨)을 지칭한다. 디스플레이 기판 재료들의 예들은 폴리머, 플라스틱, 수지, 폴리이미드, 폴리에틸렌 나프탈레이트, 폴리에틸렌 테레프탈레이트, 금속, 금속 포일, 유리, 가요성 유리, 반도체, 및 사파이어를 포함한다.
"인쇄가능"은, 고온들에(예컨대, 약 섭씨 400도, 200도, 또는 150도와 동일하거나 또는 그 미만의 온도들에서) 기판을 노출하지 않고 기판들 상으로의 또는 기판들 안으로의 전사, 어셈블리, 패터닝, 조직화, 또는 집적이 가능한 재료들, 구조들, 디바이스 컴포넌트들, 또는 통합 기능 디바이스들에 관련된다. 본 발명의 일 실시예에서, 인쇄가능 재료들, 엘리먼트들, 디바이스 컴포넌트들, 또는 디바이스들은 솔루션 인쇄, 마이크로-전사 인쇄, 또는 건식 전사 접촉 인쇄를 통해 기판들 상으로의 또는 기판들 안으로의 전사, 어셈블리, 패터닝, 조직화 또는 집적이 가능하다.
본 발명의 "인쇄가능 반도체 엘리먼트들"은 예컨대, 건식 전사 접촉 인쇄, 마이크로-전사 인쇄, 또는 솔루션 인쇄 방법들을 사용함으로써 기판 표면들 상으로 어셈블링되거나 또는 집적될 수 있는 반도체 구조들을 포함한다. 일 실시예에서, 본 발명의 인쇄가능 반도체 엘리먼트들은 유니터리 단결정, 다결정 또는 미정질 무기 반도체 구조들이다. 본 설명의 맥락에서, 유니터리 구조는 기계적으로 연결되는 특징들을 갖는 모놀리식 엘리먼트이다. 본 발명의 반도체 엘리먼트들은 미도핑되거나 또는 도핑될 수 있거나, 도펀트들의 선택된 공간 분포를 가질 수 있거나, 또는 p-형 및 n-형 도펀트들을 포함하는 복수의 상이한 도펀트 재료들로 도핑될 수 있다. 본 발명은 약 1 미크론과 동일하거나 또는 그 초과의 적어도 하나의 단면 치수를 갖는 마이크로구조 인쇄가능 반도체 엘리먼트들, 그리고 약 1 미크론과 동일하거나 또는 그 미만의 적어도 하나의 단면 치수를 갖는 나노구조 인쇄가능 반도체 엘리먼트들을 포함한다. 많은 애플리케이션들에서 유용한 인쇄가능 반도체 엘리먼트들은 고순도 벌크 재료들의 "하향식" 프로세싱으로부터 도출되는 엘리먼트들, 이를테면 통상적인 고온 프로세싱 기술들을 사용하여 생성되는 고순도 결정 반도체 웨이퍼들을 포함한다. 일 실시예에서, 본 발명의 인쇄가능 반도체 엘리먼트들은 적어도 하나의 부가적인 디바이스 컴포넌트 또는 구조, 이를테면 전도 층, 유전체 층, 전극, 부가적인 반도체 구조, 또는 이들의 임의의 조합에 동작가능하게 연결되는 반도체를 갖는 복합 구조들을 포함한다. 일 실시예에서, 본 발명의 인쇄가능 반도체 엘리먼트들은 스트레처블 반도체 엘리먼트들 또는 이종 반도체 엘리먼트들을 포함한다.
"플라스틱"은, 일반적으로 가열될 때 몰딩되거나 또는 형상화되고 그리고 원하는 형상으로 경화될 수 있는 임의의 합성 또는 자연 발생 재료 또는 재료들의 조합을 지칭한다. 본 발명의 디바이스들 및 방법들에서 유용한 예시적 플라스틱들은 폴리머들, 수지들 및 셀룰로스 유도체들을 포함하지만, 이들로 제한되지는 않는다. 본 설명에서, 플라스틱이란 용어는 하나 또는 그 초과의 첨가제들, 이를테면 구조적 개선제들, 충진제들, 섬유들, 가소제들, 안정제들 또는 원하는 화학적 또는 물리적 특성들을 제공할 수 있는 첨가제들을 갖는 하나 또는 그 초과의 플라스틱들을 포함하는 복합 플라스틱 재료들을 포함하는 것으로 의도된다.
"유전체"와 "유전체 재료"는 본 설명에서 동의어로 사용되며, 그리고 전류의 흐름에 매우 저항성이 있으며 인가되는 전기장에 의해 분극될 수 있는 물질을 지칭한다. 유용한 유전체 재료들은 SiO2, Ta2O5, TiO2, ZrO2, Y2O3, SiN4, STO, BST, PLZT, PMN, 및 PZT를 포함하지만, 이들로 제한되지는 않는다.
"폴리머"는, 통상적으로 모노너들로 지칭되는 복수의 반복되는 화학적 그룹들을 포함하는 분자를 지칭한다. 폴리머들은 높은 분자 질량들에 의해 종종 특성화된다. 본 발명에서 유용한 폴리머들은 유기 폴리머들 또는 무기 폴리머들일 수 있으며, 비정질, 반-정형(semi-amorphous), 결정 또는 부분 결정 상태들로 있을 수 있다. 폴리머들은 동일한 화학적 조성물을 갖는 모노너들을 포함할 수 있거나, 또는 상이한 화학적 조성물들을 갖는 복수의 모노너들, 이를테면, 코폴리머를 포함할 수 있다. 연결된 모노머 체인들을 갖는 가교 폴리머들이 본 발명의 몇몇 애플리케이션들에 특히 유용하다. 본 발명의 방법들, 디바이스들 및 디바이스 컴포넌트들에서 유용한 폴리머들은 플라스틱들, 탄성중합체들, 열가소성 탄성중합체들, 엘라스토플라스틱들, 서모스탯들, 서모플라스틱들 및 아크릴레이트들을 포함하지만, 이들로 제한되지는 않는다. 예시적 폴리머들은 아세탈 폴리머들, 생분해성 폴리머들, 셀룰로오스 폴리머들, 플루오르폴리머들, 나일론들, 폴리아크릴로니트릴 폴리머들, 폴리아미드-이미드 폴리머들, 폴리이미드들, 폴리아릴레이트들, 폴리벤즈이미다졸, 폴리부틸렌, 폴리카보네이트, 폴리에스테르들, 폴리에터이미드, 폴리에틸렌, 폴리에틸렌 공중합체들 및 변성 폴리에틸렌들, 폴리케톤들, 폴리메틸 메타크릴레이트, 폴리메틸펜텐, 폴리페닐렌 산화물들 및 폴리페닐렌 술피드들, 폴리프탈아미드, 폴리프로필렌, 폴리우레탄들, 스티레닉 수지들, 술폰계 수지들, 비닐계 수지들 또는 이들의 임의의 조합들을 포함하지만, 이들로 제한되지는 않는다.
본원에 사용된 "마이크로-전사 인쇄"는, 이차원 및 삼차원 레이아웃들을 갖는 공간적으로 조직화된 기능 어레인지먼트들로의 마이크로-재료 및 나노-재료, 디바이스들, 및 반도체 엘리먼트들의 결정론적 어셈블리를 위한 시스템들, 방법들, 및 기술들을 지칭한다. 극박 또는 작은 디바이스들을 픽업하여 배치하는 것은 종종 어렵지만, 마이크로-전사 인쇄는 디바이스들 자체에 손상을 유발하지 않고, 극박이거나, 부서지기 쉽거나, 또는 작은 이들 디바이스들, 이를테면, 마이크로-LED들의 선택 및 적용을 허용한다.
마이크로 디바이스들을 픽업하고, 이 마이크로 디바이스들을 목적지 기판으로 이송하며, 그리고 이 마이크로 디바이스들을 목적지 기판 상에 인쇄하기 위해, 마이크로구조 스탬프들(예컨대, 탄성중합체 스탬프들, 정전 스탬프들, 또는 하이브리드 탄성중합체/정전 스탬프들)이 사용될 수 있다. 일부 실시예들에서, 이들 디바이스들의 선택 및 목적지 기판 상으로의 인쇄를 제어하기 위해, 표면 접착력들이 사용된다. 이 프로세스는 대량으로 병렬로 수행될 수 있다. 스탬프들은, 단일 픽업-앤드-인쇄 동작에서 단일 디바이스 또는 수백 내지 수천 개의 이산 구조들을 전사시키도록 설계될 수 있다. 일반적으로, 마이크로-전사 인쇄의 논의에 대해, 미국 특허 번호 제 7,622,367호 및 미국 특허 번호 제 8,506,867호를 참조하라(이들 각각은 이로써 인용에 의해 그 전체가 통합됨).
비접착성 표면들 및 토포그래픽 표면들로의 열-보조 마이크로-전사-인쇄
도 1a 내지 1c는 열-보조 마이크로-전사-인쇄의 예시들이다. 전사 디바이스(102)(예컨대, 등각 전사 디바이스, 이를테면 탄성중합체 또는 점탄성 엘라스토머 스탬프(예컨대, PDMS(polydimethylsiloxane) 스탬프))는, (i) 인쇄가능 반도체 엘리먼트들(104)을 네이티브 기판(108)(예컨대, 이 인쇄가능 반도체 엘리먼트들(104)에 대해 네이티브이며, 이 인쇄가능 반도체 엘리먼트들(104)을 제작하기 위해 사용됨)으로부터 픽업하고, 그리고 (ⅱ) 이 인쇄가능 반도체 엘리먼트들(104)을 비-네이티브 목적지 기판(110)으로 전사시키기 위해 포스트들(114)의 어레이를 포함한다. 소정의 실시예들에서, 인쇄가능 반도체 엘리먼트들(104)은, 그들이 픽업되기 이전에 폴리머 층(106)(예컨대, 포토레지스트)에 캡슐화된다.
소정의 실시예들에서, 인쇄가능 반도체 엘리먼트들(104)은 벌크 반도체 기판 상에서 또는 그로부터 제조된다. 이러한 실시예들에서, 비-네이티브 목적지 기판(110)은 (i) 비-반도체 및/또는 비-금속성 재료(예컨대, 그 상에 전도성 상호연결성이 제조됨) 또는 (ii) 목적지 기판과 상이한 타입들의 하나 또는 그 초과의 반도체 재료로 만들어진다. 비-네이티브 기판(110)의 예들은 유리, 사파이어, 플라스틱, 금속 및/또는 다른 반도체들을 포함하지만, 이들로 제한되는 것은 아니다. 네이티브 기판(108)의 예들은 단결정 실리콘 웨이퍼들, 실리콘 온 절연체 웨이퍼들, 다결정 실리콘 웨이퍼들, GaAs 웨이퍼들, Si(1 1 1), InAlP, InP, GaAs, InGaAs, AlGaAs, GaSb, GaAlSb, AlSb, InSb, InGaAlSbAs, InAlSb 및 InGaP와 같은 무기 반도체 재료를 포함하지만, 이들로 제한되는 것은 아니다.
도 1a는 네이티브 기판(108)으로부터 인쇄가능 반도체 엘리먼트들(104)을 픽업한 이후이지만 인쇄가능 반도체 엘리먼트들(104)을 목적지 기판(110) 상에 증착시키기 전의 전사 디바이스(102)를 예시한다. 소정의 실시예들에서, 인쇄가능 반도체 엘리먼트들(104)은 네이티브 기판(108) 상에 제조되며, 그 다음, 전사 디바이스(102)가 네이티브 기판(108)으로부터 인쇄가능 반도체 엘리먼트들(104)을 픽업하기 전에 폴리머 층(106)으로 코팅된다. 소정의 실시예들에서, 폴리머(106)는 인쇄가능 반도체 엘리먼트(104)의 상단 표면 및 측면들 상에 있다. 소정의 실시예들에서, 폴리머(106)는 폴리머(106) 및 인쇄가능 반도체 엘리먼트(104)의 하단 둘 모두가 도 1b에 도시된 바와 같은 인쇄 동안 목적지 기판(110)과 접촉하도록 인쇄가능 반도체 엘리먼트(104)의 하단과 동일 평면에 있다.
소정의 실시예들에서, 인쇄가능 반도체 엘리먼트들(104)이 네이티브 기판(108)으로부터 픽업되기 전에, 폴리머 층(106)은 층(106)이 네이티브 기판(108) 상의 인쇄가능 반도체 엘리먼트(104)를 유지하기 위하여 인쇄가능 반도체 엘리먼트들(104)을 캡슐화한다는 점에서 인쇄가능 반도체 엘리먼트(104)에 대한 앵커 또는 테더로서 기능한다. 앵커링의 예시적 세부사항들은, 그 전체 내용이 본원에서 인용에 의해 포함되는 2015년 6월 18일자로 출원된 Systems and Methods for Controlling Release of Transferable Semiconductor Structures라는 명칭의 미국 특허 출원 번호 제14/743,988호에서 설명된다. 소정의 실시예들에서, 폴리머 층(106)은 포토레지스트이다.
도 1b는 인쇄가능 반도체 엘리먼트들(104)을 목적지 기판(110)에 전사하는 전사 디바이스(102)를 예시한다. 전사(예컨대, 인쇄 프로세스) 동안, 폴리머 층(106)은, 소정의 실시예들에서, 전사 디바이스(102)와 인쇄가능 반도체 엘리먼트들(104) 간에 위치되며, 인쇄가능 반도체 엘리먼트들(104)이 전사 디바이스(102)에 의해 픽업되는 경우 전사 디바이스(102)와 목적지 기판(110) 간의 분리를 위한 인터페이스로서 기능한다. 소정의 실시예들에서, 폴리머 층들(106)은 전사 디바이스(102)에 의한 인쇄가능 반도체 엘리먼트들(104)의 픽업 동안 전사 디바이스(102)에의 접착을 증가시킨다. 소정의 실시예들에서, 목적지 기판(110)으로부터 전사 디바이스(102)의 분리에 후속하여, 폴리머 층(106)은 후속적으로 제거되고, 그에 의해, 목적지 기판(110) 상의 전사된 인쇄가능 반도체 엘리먼트들(104)이 남는다.
소정의 실시예들에서, 전사 디바이스(102)는 목적지 기판(110)의 표면 상에 인쇄가능 반도체 엘리먼트들(104) 및 폴리머 층들(106)을 배치하며, 폴리머 층(106)이 플로우하게 하도록 미리-정의된 시간 동안 그 배치 포지션에 남아 있고, 그에 의해, 전사 디바이스(102)로부터 분리되거나, 또는 전사 디바이스(102)와의 감소된 접착을 가진다. 폴리머(106) 및 인쇄가능 반도체 엘리먼트(104)의 하단을 목적지 기판(110)에 접촉시킨 이후, 폴리머(106)가 (직접적으로 또는 간접적으로) 가열될 수 있다. 예컨대, 소정의 실시예들에서, 열판(112)은 목적지 기판(110)을 가열하는데 사용된다. 열판(112)은, 소정의 실시예들에서, 목적지 기판(110)과 직접 열 접촉한다. 목적지 기판(110)은 인쇄가능 반도체 엘리먼트들(104)이 기판(110)에 전사되기 전에 평형 온도로 가열될 수 있다. 이 평형 온도는, 예컨대, 폴리머 층(106)으로 하여금 리플로우하게 하기에 충분할 수 있고(예컨대, 열 엘리먼트로부터의 열은 폴리머 층(106)의 점성을 감소시키거나 또는 폴리머 층(106)으로 하여금 상기 접촉 동안 플로우하게 함), 그에 의해 전사 디바이스(102)와 폴리머 층(106) 간의 접착력을 감소시킨다. 소정의 실시예들에서, 비-접촉 열 소스는 목적지 기판(110)과의 직접적인 물리적 접촉 수행하지 않는 소스로부터 채용된다.
소정의 실시예들에서, 폴리머(106)를 가열하는 것은 인쇄를 가능하게 한다. 인쇄가능 반도체 엘리먼트(104)가 도 1a 및 도 1b에 도시되는 바와 같이 폴리머(106) 내에 임베딩되고, 폴리머(106)가 가열되는 경우, 폴리머는 플로우할 수 있고, 그에 의해, 인쇄(즉, 전사 디바이스(102)로부터 인쇄가능 반도체 엘리먼트(104)의 탈착)를 가능하게 한다. 소정의 실시예들에서, 열은 또한 전사 디바이스(102) 그 자체(예컨대, PDMS 전사 디바이스와 같은 점탄성 전사 디바이스)로 하여금 (CTE로 인하여) 칩보다 많이 확장하게 하고, 그에 의해 인쇄를 가능하게 하는 인쇄가능 반도체 엘리먼트(104)와 전사 디바이스(102) 간의 전단력들로 이어진다.
도 1c는 폴리머 층들(106)이 제거된 이후에 목적지 비-네이티브 기판(110) 상의 마이크로-전사-인쇄 반도체 엘리먼트들(104)을 예시한다. 예컨대, 인쇄 이후, 플라즈마 애싱(ashing)은 폴리머 층들(106)을 제거하기 위하여 수행될 수 있고, 그에 의해, 목적지 기판(110) 상에 인쇄된 반도체 엘리먼트들(104)이 남는다.
소정의 실시예들에서, 목적지 기판(110)은 인쇄가능 반도체 엘리먼트들(104) 및 폴리머 층들(106)과 접촉하기 위하여 목적지 기판(110)의 표면(204) 상의 토포그래픽 특징들(202)을 포함한다. 도 2a 및 도 2b는 토포그래픽 특징들(202)을 가지는 목적지 비-네이티브 기판(110)의 표면(204) 상에 반도체 엘리먼트들(104)을 인쇄하기 위한 열-보조 마이크로-전사 디바이스(102)를 예시한다. 소정의 실시예들에서, 토포그래픽 특징들은 홈들, v-형상 채널들, 트렌치들, 메사들 또는 커낼(canal)들이다. 토포그래픽 특징들은 다양한 깊이들 및 다양한 단면 영역들을 가질 수 있다. 도 2a는 목적지 기판(110)의 토포그래픽 특징들(202) 상의 폴리머 층들(106)을 가지는 인쇄가능 반도체 엘리먼트들(104)을 배치하는 전사 디바이스(102)를 도시한다. 도 2b는 폴리머 층들(106)이 도 1a 내지 도 1c와 관련하여 설명되는 바와 같이 제거된 이후 목적지 기판(110)의 토포그래픽 특징들(202) 상에 위치된 인쇄가능 반도체 엘리먼트들(104)을 도시한다. 소정의 실시예들에서, 인쇄가능 반도체 엘리먼트들(104)의 하단 상의 더 적은 표면 영역이 토포그래픽 표면(202)으로 인하여 목적지 기판(110)과 접촉하기 때문에, 토포그래픽 표면들(202)로의 인쇄는 어렵다. 다른 것들 중에서도, 토포그래픽 표면들(202)을 가지는 목적지 기판들(110)로 인쇄하는 경우, 그것이 전사 디바이스들과 폴리머 층 그 자체 간의 접착을 감소시키므로, 본원에서 설명되는 바와 같은 폴리머 층(106)의 사용이 유익하다. 따라서, 인쇄 동안 목적지 기판(110)의 표면이 반도체 엘리먼트들(104)과 접촉하는 것이 적더라도 반도체 엘리먼트들(104)은 인쇄될 수 있다.
도 3a는 비-네이티브 기판(310) 상에 인쇄된 예시적 반도체 디바이스들(304)의 SEM 이미지이다. 예에서, 디바이스들(304)은 InP 기판으로부터 제조되는 InP 디바이스들이다. 비-네이티브 기판(310)은 Si로 만들어진다. 소정의 실시예들에서, 예컨대, InGaAs로 만들어지는 제거가능 층은, 네이티브 기판으로부터의 디바이스(304)의 분리 시 허용 또는 보조하기 위하여 InP 디바이스(304)와 InP 벌크 기판 간에 채용된다.
도 3b는 토포그래픽 특징들(302)을 가지는 비-네이티브 기판(310) 상에 인쇄되는 예시적 반도체 디바이스(304)의 SEM 이미지이다. 도시되는 바와 같이, InP 디바이스(304)는 Si 목적지 기판(310)의 표면 상에 인쇄된다. 이 예에서, 토포그래픽 특징들(302)은 목적지 기판(310)의 표면 상에 형성되는 U-형상 채널들을 포함한다.
마이크로-전사-인쇄 동안의 플라즈마 처리
도 4는 목적지 기판(110)에 인쇄될 반도체 엘리먼트들(104)의 접촉 표면(404)에 플라즈마(402)가 적용되는 것을 예시하는 예시적인 도면이다. 소정의 실시예들에서, 반도체 엘리먼트들(104)이 전사 디바이스(102) 상에 있으면서, 플라즈마(402)가 목적지 기판(110)에 인쇄될 반도체 엘리먼트들(104)의 접촉 표면(404)에 적용된다. 예컨대, 플라즈마(402)는 탄성중합체 전사 디바이스(102)에 부착된 디바이스들의 하단 표면들(404)에 적용될 수 있다.
플라즈마(402)는 반도체 엘리먼트들(104)과 목적지 기판(110) 사이의 본딩을 개선하기 위해 반도체 엘리먼트들(104)의 접촉 표면(404)을 처리한다. 소정의 실시예들에서, 플라즈마(402)는 에피택셜 리프트-오프의 일부 방법을 사용하여 제작된 디바이스들의 하단 표면(404)을 세정하기 위해 사용된다. 예컨대, 플라즈마(402)는 반도체 엘리먼트들(104)의 접촉 표면(404)에서 접촉 표면(404)에 형성된 산화물 층을 세정한다. 접촉 표면들(404)로부터의 산화물들의 얇은 층들의 제거는 플라즈마(402)에 환원성 가스(포밍 가스, 암모니아, 포름산 등)를 부가함으로써 개선될 수 있다. 예컨대, 에피택셜 리프트-오프의 특정한 방법들을 사용하여 제작된 반도체 엘리먼트들(104)은 산화제(예컨대, 공기)에 노출되는 표면들에서 산화물 층들을 형성할 수 있다. 플라즈마(402)는 목적지 기판(110)과의 인쇄가능 반도체 엘리먼트(104)의 접촉 표면으로부터 산화물들의 얇은 층을 제거하기에 충분한 온도를 갖는다. 소정의 실시예들에서, 환원성 가스(예컨대, 포밍 가스, 암모니아, 포름산 등)가 플라즈마에 부가된다.
플라즈마(402)는, 처리가 수행되는 동안에, 전사 디바이스(102) 상의 반도체 엘리먼트들(104)이 분배되지 않는(즉, 스탬프로부터 떨어지지 않는) 방식으로 반도체 엘리먼트들(104)에 적용될 수 있다. 구체적으로, 플라즈마(402)는 주어진 인쇄가능 반도체 엘리먼트(104)가 전사 디바이스(102)로부터 떨어지게 하지 않는 방식으로 장착된 전사 디바이스(102)에 적용된다. 예컨대, 전사 디바이스(102)가 고 열 팽창 계수(CTE)를 갖는 소정의 실시예들에서, 전사 디바이스(102)의 온도는 전사 디바이스(102)로부터의 반도체 엘리먼트들(104)의 전단 및 박리를 야기할 레벨 미만으로 유지된다. 이러한 경우에서, 반도체 엘리먼트들(104)이 전사 디바이스(102) 상에 있게 되면, 제어되지 않는 탈착은 바람직하지 않다. 스탬프의 임의의 가열은 전사 디바이스(102)가 효과적으로 성장(예컨대, 팽창)되게 한다. 일부 경우들에서, 전사 디바이스(102)는 인쇄가능 반도체 엘리먼트(104)보다 더 많이 성장된다. 이는, 반도체 엘리먼트들(104)이 전사 디바이스(102)로부터 "떨어지게" 하는, 전사 디바이스(102)와 인쇄가능 반도체 엘리먼트(104) 사이의 전단력들을 초래할 수 있다. 그러나, 이러한 경우에서, 플라즈마(402)가 장착된 전사 디바이스(102)에 적용되는 경우에, 인쇄가능 반도체 엘리먼트(104)의 전단력들 및 탈착은 바람직하지 않다. 전사 디바이스(102)로부터의 반도체 엘리먼트들(104)의 전단 및 박리를 야기할 레벨 미만으로 전사 디바이스(102)의 온도를 유지하기 위해, 다수의 기법들이 사용될 수 있다. 소정의 실시예들에서, 플라즈마 출력의 듀티 사이클, 체류 시간(예컨대, 0.5 내지 5 mm/sec, 0.5 내지 1 mm/sec, 1 내지 2 mm/sec, 2 내지 5 mm/sec의 스캔 속도들), 플라즈마(402)의 전력(예컨대, 25-150 와트 또는 80-100 와트), 및 반도체 엘리먼트들(104)의 후면 표면과 플라즈마(402) 간의 거리(예컨대, 0.5 내지 5 mm, 0.5 내지 1 mm, 1 내지 2 mm, 2 내지 5 mm)는, 원하는 레벨미만(예컨대, 섭씨 50, 75, 또는 100도 미만; 예컨대, 섭씨 100도를 초과하는 짧은 피크들을 갖는 섭씨 50도 미만)으로 전사 디바이스(102)의 온도를 유지하기 위해 조절될 수 있다. 예컨대, 소정의 실시예들에서, 플라즈마의 전력은 80 내지 100 와트이고, 칩까지의 거리는 0.5 내지 1 mm(예컨대, 1 mm)이고, 스캔 속도는 0.5 내지 1 mm/sec이다. 이는, 섭씨 100도 초과의 짧은 피크들을 갖는 섭씨 50도 미만과 같은 원하는 온도로 스탬프를 유지한다. 소정의 실시예들에서, 이러한 타입의 고장 모드(칩으로부터 떨어지는 칩들)를 방지할 정도로 충분히 낮게 전사 디바이스(102)의 온도를 유지하기 위해, 실온 플라즈마(402)가 사용된다.
도 5a는 목적지 기판(110)에 인쇄될 반도체 엘리먼트들(104)의 접촉 표면(404)에 플라즈마(402)가 적용되는 것을 예시하는 예시적인 도면이다. 소정의 실시예들에서, 반도체 엘리먼트들(104)은 후면 금속(504)을 갖고, 그리고 플라즈마(402)는 금속(504)의 표면으로부터 산화물들을 제거하기 위해 사용될 수 있다. 이는, 도 5b에서 도시된 바와 같이, 목적지 기판(110) 상의 금속(506)과 반도체 엘리먼트들(104) 상의 후면 금속(504)의 금속-금속 접합을 개선한다. 디바이스들 상의 금속(504) 및 목적지 기판(110) 상의 금속(506)을 위한 금속-금속 재료들의 예들은 Cu-Cu, CuSn-Cu, Cu-Sn-Sn-Cu, 및 Au-Au를 포함하지만, 이들로 제한되지는 않는다.
도 6은 반도체 디바이스들의 접촉 표면에 대한 플라즈마(402)의 적용을 예시하는 예시적인 포토마이크로그래프이다.
도 7a 내지 7d는 플라즈마 소스의 출력 형상들의 예들이다. 플라즈마 출력들의 형상들은 포인트 소스, 빔 소스, 좁은 원형 소스, 및 넓은 소스(그러나 이들로 제한되지는 않음)로서 도시된다.
도 8a 내지 8c는 목적지 기판(110) 상에 금속 층-금속 연결(808)을 가지면서 반도체 엘리먼트들(104)을 인쇄하는 것의 예시들이다. 소정의 실시예들에서, 반도체 엘리먼트들(104)은 후면 금속(802)을 갖는다. 반도체 엘리먼트들(104)은 반도체 엘리먼트들(104)을 인쇄하기 전에 플럭스(806)로 코팅된 메이팅 금속 패드들(808)을 갖는 목적지 기판(110)에 인쇄될 수 있다. 플럭스(806)는 단지 금속 패드들(808), 금속 패드들(808)이 그 위에 있는 목적지 기판(110)의 전체 표면, 또는 금속 패드들(808)이 그 위에 있는 목적지 기판(110)의 (금속 패드들(808)을 포함하는) 부분을 코팅할 수 있다.
도 8a는 반도체 엘리먼트들(104)의 하단 상에 배치된 금속 층(802)을 가진 반도체 엘리먼트들(104)을 갖는 전사 디바이스(102)의 예시이다. 도 8b는 목적지 기판(110)에 인쇄된 반도체 엘리먼트들(104)의 예시이다. 반도체 엘리먼트들(104)은 플럭스(806)가 그 위에 있는 금속 패드들(808) 상에 인쇄된다. 플러스 층(806)은 목적지 기판(110) 상의 금속 패드들(808)과 반도체 엘리먼트들(104)의 금속 층(802) 간에 채용된다. 플럭스의 제거는 금속 패드들(808) 상의 금속 산화물들을 감소시키고, 그에 의해, 금속들 간의 우수한 접합 또는 본딩을 야기한다. 소정의 실시예들에서, 플럭스(806)는 수지이다. 소정의 실시예들에서, 플럭스(806)는 비-세정 플럭스 또는 수용성 플럭스이다. 예컨대, 소정의 실시예들에서, 플럭스(806)는 물(예컨대, 가열된 물 린스)을 사용하여 제거될 수 있다.
소정의 실시예들에서, 플럭스는 산화물들의 제거를 위한 환원제들을 함유하는 접착성 층이다. 반도체 엘리먼트들(104)이 인쇄된 후에, 플럭스(806)가 리플로우될 수 있고, 그에 의해, 반도체 엘리먼트들(104)의 후면 금속(802)과 목적지 기판(110) 상의 금속 패드들(808) 간에 우수한 금속 연결이 생성될 수 있다.
인쇄가능 반도체 엘리먼트(104) 및 목적지 기판(110)을 열적으로 처리하기 위해, 가열 챔버 또는 가열 환경이 사용될 수 있다. 도 8c에서 도시된 바와 같이, 처리는 플럭스 층(806)이 리플로우되게 하고, 그에 의해, 금속 층(802)이 금속 접촉 패드들(808)과 접촉하게 허용한다.
디바이스 픽업 동안의 고 가속도에 의한 마이크로-전사-인쇄
도 9a 내지 9c는 반도체 엘리먼트들(104)을 픽업하는 통상적인 방법을 예시한다. 도 9a에서 도시된 바와 같이, 디바이스들(904)은 이들의 네이티브 기판(108) 상에 형성된다. 이러한 예에서, 도 9b에서 도시된 바와 같이, 전사 디바이스(102)는 반도체 엘리먼트들(104)과 접촉하게 된다. 그 후에, 전사 디바이스가 소스 기판(108)으로부터 멀리 (상향 방향(902)으로) 이동되고, 그에 의해, 도 9c에서 도시된 바와 같이, 전사 디바이스(102)에 반도체 엘리먼트들(104)이 일시적으로 접착된다.
도 10a-b 및 도 11a-b와 관련하여 설명된 방법들은 초기 가속도를 (예컨대, 1 또는 그 초과의 g만큼) 증가시키기(예컨대, 5 내지 100g까지) 위해 사용되고, 이에 의해 픽업 프로세스 동안 더 높은 속도들이 달성될 수 있다. 분리 시의 속도는 적층에서의 전사 디바이스(102)의 압축에 따라 매우 작은 이동 거리들(예컨대, 수십 미크론 또는 그 미만)에서 발생한다. 더 높은 가속도는 작은 거리들에서 더 높은 분리 속도들을 생성할 수 있고, 이는 결국 스탬프와 소스 간의 접착을 증가시킨다.
탄성 스탬프 재료의 전사 인쇄와 같은 소정의 실시예들에서, 전사 디바이스(102)는 인쇄가능 엘리먼트들(예컨대, 반도체 엘리먼트들(104) 및 네이티브 기판(108))의 소스와 전사 디바이스(102) 간의 고속 분리를 이용한다. 더 높은 가속도는 더 작은 거리에 걸쳐 더 높은 분리 속도들을 생성할 수 있고, 그에 따라 전사 디바이스(102)와 인쇄가능 엘리먼트(예컨대, 인쇄가능 반도체 엘리먼트(104)) 간의 접착을 증가시킬 수 있다는 것이 확인되었다. 분리를 돕기 위해 중력을 사용하기 위하여, 소정의 실시예들에서, 소스 기판(108)은 분리 프로세스 동안 부가적인 1g의 가속도를 제공하기 위해 하향 방향으로 이동하도록 구성된다.
소정의 실시예들에서, 전사 디바이스(102)는 5 내지 100g의 초기 가속도로 인쇄가능 엘리먼트들(예컨대, 반도체 엘리먼트들(104) 및 네이티브 기판(108))의 소스를 가속하도록 구성된다. 초기 가속도는, 전사 디바이스(102)에 의해 픽업될 때 전사 디바이스(102)가 반도체 엘리먼트들(104)의 더 높은 속도를 달성하도록 허용한다. 주어진 전사 디바이스(102)와 주어진 인쇄가능 엘리먼트(예컨대, 반도체 엘리먼트들(104)) 간의 접착은, 전사 디바이스의 점탄성 특성으로 인해 전사 디바이스(102)와 네이티브 기판(108) 간의 분리의 속도에 따라 변한다. 이를 위해, 전사 디바이스(102) 및 인쇄가능 반도체 엘리먼트(104)가 충분한 속도로 멀리 이동할 때, 전사 디바이스(102)와 인쇄가능 반도체 엘리먼트(104) 간의 본드 인터페이스에서의 접착은, 인쇄가능 엘리먼트(예컨대, 인쇄가능 반도체 엘리먼트(104))를 그것의 네이티브 기판(108)으로부터 멀리 "픽업"하기에 충분히 크다. 역으로, 전사 디바이스(102)가 더 느린 속도로 이동할 때, 전사 디바이스(102)와 인쇄가능 반도체 엘리먼트(104) 간의 본드 인터페이스에서의 접착은, 인쇄가능 반도체 엘리먼트(104)를 비-네이티브 목적지 기판(110) 상에 "놓아두기"에 또는 "인쇄"하기에 충분히 낮다.
소정의 실시예들에서, 분리는 (수십 미크론 또는 그 미만의) 이동 거리에 걸쳐 발생한다. 분리 거리는 적층에서의 전사 디바이스(102)의 압축의 기능일 수 있다. 소정의 실시예들에서, 전사 디바이스(102)는, 픽업 프로세스에서 소스(예컨대, 인쇄가능 반도체 엘리먼트(104) 및 네이티브 기판(108))를 이동시키는 수직 스테이지를 이용한다.
도 10a 및 10b는 네이티브 기판(108)으로부터의 반도체 엘리먼트들(104)의 중력-보조 분리의 예를 예시한다. 이 예에서, 전사 디바이스(102)는, 전사 디바이스(102)를 이동시킴으로써, 기판(108)을 이동시킴으로써, 또는 이들의 조합으로 도 10a에 도시된 바와 같이 반도체 엘리먼트들(104)과 접촉하게 된다. 이 예에서, 어레인지먼트 및 방법은 반도체 엘리먼트들(104)을 네이티브 기판(108)으로부터 픽업하는 것을 돕기 위해 중력을 활용한다. 도시된 바와 같이, 네이티브 기판(108)은 분리 동안 하향 방향(1002)으로 이동하도록 구성된다. 이를 위해, 도 10b에 도시된 바와 같이 픽업 동작 동안 전사 디바이스(102)에 부착된 인쇄가능 반도체 엘리먼트(104)에 더 높은 가속도가 제공된다(예컨대, 중력을 통해 이동하기 때문임).
도 11a 및 11b는 네이티브 기판(108)으로부터의 인쇄가능 반도체 엘리먼트(104)의 중력-보조 분리의 다른 예를 예시한다. 도시된 바와 같이, 전사 디바이스(102)는 소스 기판(108) 아래에 배향되고, 도 11a에 도시된 바와 같이 반도체 엘리먼트들(104)은 소스 기판(108)의 하단에 위치된다. 이는, 기판(108)의 하단 상에 디바이스들을 형성함으로써, 또는 반도체 엘리먼트들(104)이 기판(108) 상에 형성된 후에 반도체 엘리먼트들(104)과 함께 기판(108)을 뒤집음으로써, 달성될 수 있다. 분리 동안 전사 디바이스(102)가 하향 방향(1102)으로 이동하고, 이에 의해 반도체 엘리먼트들(104)을 픽업하며, 그에 따라 그들은 도 11b에 도시된 바와 같이 전사 디바이스(102)의 포스트들 상에 있게 된다. 또한, (예컨대, 중력을 통해 이동하기 때문에) 인쇄가능 반도체 엘리먼트(104)를 픽업하는 것을 돕기 위해 더 높은 가속도가 제공된다.
소정의 실시예들에서, 소스 기판(108) 및 전사 디바이스(102) 둘 모두가 (수직 방향으로) 서로 멀리 이동되도록, 도 10a 및 10b에 도시된 방법 및 도 11a 및 11b에 도시된 방법이 조합된다. 이러한 실시예들에서, 분리 가속도는 전사 디바이스(102) 및 인쇄가능 엘리먼트들(예컨대, 반도체 엘리먼트들(104) 및 네이티브 기판(108))의 소스 둘 모두에 적용된다.
새그로 인한 엘리먼트들의 우발적 픽업을 방지하도록 설계된 전사 디바이스들
도 12는 포스트들(1202)(예컨대, 포스트들(1202)의 어레이)을 갖는 예시적 전사 디바이스(102)의 도면이다. 통상적으로, 각각의 포스트(1202)는 전사 디바이스(102)에 의해 픽업될 주어진 인쇄가능 반도체 엘리먼트(104)와 접촉하도록 배열된다. 포스트들(1202)은, 예컨대 전사 디바이스(102)에 의해 픽업될 소스(예컨대, 인쇄가능 반도체 엘리먼트(104)와 같은 인쇄가능 재료)의 사이즈에 의존하는 다양한 범위들의 높이들을 가질 수 있다. 소정의 실시예들에서, 포스트들(1202)은 원통형 포스트, 삼각형 포스트, 직사각형 포스트, 오각형 포스트, 육각형 포스트, 칠각형 포스트, 및 팔각형 포스트를 포함한다.
소정의 실시예들에서, 네이티브 기판(108)으로부터의 인쇄가능 반도체 엘리먼트(104)의 픽업 동안, 전사 디바이스(102)는 전사 디바이스(102)를 소스(예컨대, 인쇄가능 반도체 엘리먼트(104) 및 네이티브 기판(108))에 대해 압축한다. 소정의 실시예들에서, (예컨대, z-방향의) 압축은, 소스 기판 상의 인쇄가능 엘리먼트들 상으로의 포스트들(1202)의 어레이의 적층을 허용한다. 부가적으로, 압축은 전사 디바이스(102)와 인쇄가능 반도체 엘리먼트들(104) 간의 더 작은 간격 내에서 (픽업이 발생할) 임계 속도에 도달하도록 허용한다. 이를 위해, 전사 디바이스(102)는 더 작은 초기 가속도를 적용할 수 있다. 소정의 실시예들에서, 전사 디바이스(102)는 인쇄 사이클의 픽업 단계에서 압축 동안 새깅(sag)된다. 새그는 반도체 엘리먼트들(104)의 비의도적인 픽업을 야기할 수 있다.
도 13a는 전사 디바이스(1302)(예컨대, 도 12에 도시된 전사 디바이스와 동일하거나 유사함)를 예시하고, 도 13b는 전사 디바이스(1302)의 압축 동안(예컨대, 픽업 동안) 발생하는 새그(1304)를 예시한다. 이 새그(1304)는 불필요한 재료들이 소스 기판으로부터 픽업되는 것을 야기한다. 개별 전사(예컨대, 단일 픽업 및 인쇄) 동안 인쇄가능 디바이스들이 의도적으로 네이티브 기판(1306) 상에 남겨지도록, 네이티브 기판(1306) 상의 인쇄가능 반도체 디바이스들의 어레이(도시되지 않음)는 전사 디바이스(1302) 상의 포스트들(1308)보다 더 조밀할 수 있다. 그러나, 새그(1304)가 충분히 큰 경우, 새그(1304)가 인쇄가능 반도체 디바이스들과 접촉하여, 이들 디바이스들의 비의도적인 픽업이 초래될 수 있다. 다중-티어드 포스트들, 새그-방지 포스트들 또는 둘 모두를 갖는 전사 디바이스들을 포함하여, 새그로 인한 디바이스들의 비의도적인 픽업의 가능성을 감소시키기(또는 제거하기) 위한 다양한 솔루션들이 본원에서 개시된다.
다중- 티어드 포스트들을 갖는 전사 디바이스들
도 14a 및 14b는 예시의 다중-티어드 포스트(1400)를 예시한다. 소정의 실시예들에서, 다중-티어드 포스트는 도 13a 및 13b와 관련하여 앞서 설명된 새그가 갖는 문제들을 제거(또는 감소)하는데 사용될 수 있다. 도 13b와 비교하여 도 14b에 도시된 바와 같이, 도 14b에서의 전사 디바이스가 도 13b(새그(1304))에서의 전사 디바이스와 동일한 양의 새그(1404)를 경험한다고 하더라도, 도 14b에 도시된 전사 디바이스의 새그(1404)는 인쇄가능 디바이스와 인터페이싱할 포스트(예컨대, 마이크로-포스트)의 일부에 대해 적절한 종횡비를 유지하면서 포스트의 전체 높이를 증가시키는 다중-티어드 구조로 인해 반도체 디바이스들을 픽업하지 않을 것이다.
도 14a에 도시된 바와 같이, 소정의 실시예들에서, 각각의 포스트(1422)는 기저부 포스트(1412) 및 마이크로-포스트(1410)를 포함한다. 기저부 포스트(1412)는 마이크로-포스트(1410)보다 더 넓다. 예컨대, 소정의 실시예들에서, 각각의 기저부 포스트(1412) 및 각각의 마이크로-포스트(1410)에 대한 원하는 종횡비는 4:1 미만(예컨대, 4:1 내지 2:1)이다. 예컨대, 기저부 포스트(1412)는 20 미크론 폭 및 80 미크론 높이를 가질 것이고, 마이크로-포스트(1410)는 5 미크론 폭 및 20 미크론 높이를 가질 것이다. 따라서, 결과적인 다중-층 포스트는 5 미크론 디바이스들을 픽업할 수 있는 20 미크론 폭 및 100 미크론 높이를 갖는다. 기저부 포스트(1412)는, 예컨대 5, 10, 15, 20, 25, 30 또는 40 미크론의 폭, 및 10, 15, 20, 25, 30, 40, 50, 60, 70, 80, 90, 100, 110, 120, 130, 140, 150 또는 160 미크론의 높이를 가질 수 있다. 마이크로-포스트(1410)는, 예컨대 1, 2, 3, 4, 5, 10, 또는 15 미크론의 폭 및 2, 4, 6, 8, 10, 15, 20, 25, 30, 40, 50 또는 60 미크론의 높이를 가질 수 있다.
도 15는 다중-티어드 포스트들(1522)을 갖는 전사 디바이스(1500)의 예이다. 이 예에서, 마이크로-포스트(1510)는, 동일한 점탄성 재료로 형성되는 포스트(1512) 및 벌크 영역(1502) 둘 다(즉, 마이크로-포스트보다 더 높은 영률(Young’s modulus)을 가짐)보다 더 낮은 영률을 갖는 점탄성 재료로 형성된다. 마이크로-포스트들(1510)에서 더 낮은 영률을 사용하는 것은 인쇄가능 디바이스 픽업이 그에 따라 튜닝되도록 허용한다. 마이크로 포스트(1510)(또는 이 기법이 다중-티어드 포스트들을 갖지 않는 전사 디바이스에 적용되는 경우 포스트들)가 인쇄가능 디바이스들을 픽업하도록 튜닝될 수 있는 한편, 벌크 볼륨(1502)은 더 높은 영률을 가지는데, 이는 인쇄 동작 동안 벌크 영역(1502)이 인쇄가능 디바이스들을 의도치않게 픽업할 가능성을 감소시킨다. 소정의 실시예들에서, 전체 포스트(1522)는 벌크 영역(1502)보다 더 낮은 영률을 갖는 점탄성 재료로 형성된다.
도 16은 다중-티어드 전사 디바이스(예컨대, 전사 디바이스(1400 또는 1500))에 대한 캐스팅의 예시이다. 소정의 실시예들에서, 다중-층 포스트들(1602)(즉, 마이크로-포스트(1610) 및 포스트(1612)를 포함함)은 다수의 층들(1614, 1606, 1608)을 갖는 다중 티어드 마스터(1604)를 사용하여 생성된다. 이러한 층들은 상이한 두께들을 가질 수 있고 상이한 재료들로 이루어질 수 있다. 기저부(1614)는 층이며, 그 층 상에 마스터가 제조된다. 소정의 실시예들에서, 기저부(1614)는 실리콘 웨이퍼이다. 소정의 실시예들에서, 층들(1606 및 1608)은 폴리머 층들(예컨대, 포토-이미지가능 폴리머 재료들)이며, 스핀-코팅 및 포토리소그래피 기법들을 사용하여 형성될 수 있다. 다중-티어드 마스터(1604)는, 표준-사이즈의 기저부 포스트와 필적할만한 종횡비들을 유지하면서 더 작은 인쇄가능 오브젝트들을 픽업하기 위한 마이크로-포스트들을 갖고, 도 14a-14b 및 도 15에 도시된 것들과 같은 전사 디바이스들을 형성하는데 사용될 수 있다.
소정의 실시예들에서, 포스트(1602)는 기저부 포스트(1612) 및 마이크로-포스트(1610)를 포함한다. 기저부 포스트(1612)는 마이크로-포스트(1610)보다 더 넓다. 기저부 포스트(1612)는 마이크로-포스트(1610)로 하여금 작은 인쇄가능 디바이스들에 접촉하기 위한 더 작은 단면 영역을 갖도록 허용하면서, 전사 디바이스로 하여금 주어진 포스트 종횡비를 유지시키도록 허용한다. 다른 실시예들에서, 각각의 기저부 포스트(1612)는 그 위에 마이크로-포스트들(1610)의 어레이를 포함한다.
소정의 실시예들에서, 전사 디바이스는 단일 유리 시트 및 폴리머의 벌크 볼륨으로 구성된다. 전사 디바이스는 패턴이 생성되게 하는 실리콘을 커버하는 이미지가능 재료를 갖는 표준 실리콘 웨이퍼에 대해 캐스팅된다. 실리콘 웨이퍼는 마스터로서 지칭된다.
소정의 실시예들에서, 유리 전사 디바이스 및 실리콘 마스터는, 그 2개의 재료들 사이의 CTE 차이가 상승된 온도들에서 수행되는, 예컨대, 경화 단계 동안 최소화되거나 또는 제거되도록, 유리하게 구성된다. CTE 매칭은, 전사 디바이스(102)의 에지에 있는 풀백의 양이 감소되도록 허용하고, 이에 의해 벌크 구역의 에지에서 형성될 수 있는 크라우닝의 양을 감소시킬 뿐만 아니라 포스트마다 주목되는 임의의 종류의 전반적인 문제들을 감소시킨다. 소정의 실시예들에서, 실온 경화는 전사 디바이스의 에지에 있는 풀백을 최소화하는데 사용된다. 소정의 실시예들에서, 전사 디바이스(102)는 아래 설명된 바와 같은 복합 구조로 형성된다. 예컨대, 제 2 재료는 (예컨대, 크라우닝을 감소시키기 위해) 폴리머 층의 얇은 층 아래에 사용될 수 있다.
다중-티어드 포스트들의 예는 도 17a-17c에 도시된다. 도 17a-17c는 어레이 내에 구성된 다중-층 포스트들(1702)의 SEM 이미지들이다. 포스트들(1702)은 PDMS 또는 다른 점탄성 재료들로 형성될 수 있다. 일부 실시예들에서, 포스트들(1702) 및 벌크 볼륨(1702)은 동일한 재료로 형성된다. 다른 실시예들에서, 마이크로-포스트들(1710)은 기저부 포스트들(1712) 및 벌크 볼륨(1702)보다 더 낮은 영률을 갖는 재료로 형성될 수 있다. 다른 실시예들에서, 마이크로-포스트들(1710) 및 기저부 포스트들(1712)은 벌크 볼륨(1702)보다 더 낮은 영률을 갖는 재료로 형성될 수 있다. 다중-재료의 다중-티어드 포스트들을 포함하는 실시예들은, 예컨대, 도 16에 도시된 캐스트 내부로의 재료들의 선택적인 증착에 의해 달성될 수 있다. 예컨대, 재료는 캐스트의 마이크로-포스트(1610) 구역들 내부로 스크린 인쇄될 수 있고, 그 후 (예컨대, 기저부 포스트(1612) 내의) 상단 및 벌크 볼륨 영역(1702) 상에 더 높은 영률 재료로 사출 성형될 수 있다.
소정의 실시예들에서, 다중-티어드 포스트들은 또한 아래 설명되는 바와 같은 벌크 볼륨 상의 크라우닝과 관련된 문제들을 해결하는데 사용된다. 위에 설명된 바와 같은 다중-티어의 사용은 다중-티어드 포스트가 더 높도록(예컨대, 벌크 볼륨 상의 크라운보다 더 높음) 허용하면서, 또한 적합한 종횡비(들)를 유지하며 (예컨대, 마이크로-포스트의 작은 접촉 표면 영역으로 인해) 작은 디바이스들의 전사를 가능하게 한다.
새그-방지 특징들을 갖는 전사 디바이스들
새그-방지 특징들(1802)의 예시들이 도 18 및 19에 예시된다. 소정의 실시예들에서, 포스트들(예컨대, 도 12에 도시된 것과 같은 포스트들(1202)) 간의 전사 디바이스(102)의 새깅을 최소화하거나 또는 방지하기 위해, 전사 디바이스(102)는 새그-방지 특징들(1802)을 포함한다. 새그-방지 특징들(1802)은 전사 디바이스(102)의 압축 동안 벌크 볼륨이 새깅되는 것을 방지하고, 이에 의해 네이티브 기판(108)의 표면으로부터 의도되지 않은 또는 원치 않은 재료(예컨대, 픽업을 위해 선택되지 않은 반도체 엘리먼트들(104) 또는 네이티브 기판(108)의 표면에 위치된 잔해)의 비의도적인 픽업을 방지한다. 따라서, 새그-방지 특징들(1802)은 전사 디바이스(102)의 선택성을 개선시키도록 동작한다.
도 18에 도시된 바와 같이, 전사 디바이스(102)는 픽업 동작 동안 인쇄가능 구역들 사이에서 소스 기판(108)의 표면상의 새그-방지 구역들에 접촉할 수 있는 하나 또는 그 초과의 새그-방지 특징들(1802)을 포함한다. 포스트들(1806)은 픽업 동작 동안 인쇄가능 디바이스들을 픽업할 것이다. 스탬프의 구역들(1808)은 포스트들(1806) 또는 새그-방지 포스트들(1802)에 접촉하지 않는다. 이러한 지역들(1808)은, 인쇄가능 디바이스들이 위치되는, 소스 기판 상의 위치들(또는, 이미 픽업되었다면 이전에 위치되었던 위치들)에 해당한다. 새그-방지 특징들(1802)의 압축성 및/또는 사이즈는, 인쇄가능 오브젝트들(예컨대, 인쇄가능 반도체 엘리먼트(104))을 픽업하고 그리고 전사 디바이스(102)의 벌크 볼륨이 인쇄가능 기판을 새깅하고 터칭하는 것을 방지하는데 불충분하다.
새그-방지 특징들(1802)은 구역(1808)과 포스트들(1806)을 갖는 구역들 간의 새그-방지 구역들에 배치된다. 소정의 실시예들에서, 새그-방지 특징들(1802)은 전사 디바이스(102)의 픽업 포스트(1806)의 어레이보다 더 낮은 집합 접촉 단면 영역을 갖는다.
새그-방지 특징들(1802)은 임의의 사이즈 또는 형상으로 이루어질 수 있다. 소정의 실시예들에서, 새그-방지 특징들(1802)은 포스트들(1806)과 동일한 높이로 이루어진다. 소정의 실시예들에서, 새그-방지 특징들은 포스트들(1806)보다 더 높다. 새그-방지 특징들은, 예컨대, 원통형 포스트, 삼각형 포스트, 직사각형 포스트, 오각형 포스트, 육각형 포스트, 칠각형 포스트, 및 팔각형 포스트와 같이 성형될 수 있다.
도 19는, 소스(예컨대, 반도체 엘리먼트들(104) 및 네이티브 기판(108)) 상의 인쇄가능 구역들에 접촉하기 위해 새그-방지 특징들(1802)을 포함하는 예시적인 전사 디바이스(102)의 다이어그램이다. 도 19의 새그-방지 포스트들(1802)은 도 18에 도시된 것들뿐만 아니라 구역들(1808)과 동일한 위치에 있다. 따라서, 새그-방지 포스트들(1802) 중 일부는, 인쇄가능 오브젝트들이 위치되거나 이전에 위치되었던, 네이티브 기판 상의 위치들에 접촉할 것이다. 소정의 실시예들에서, 새그-방지 특징들(1802)은 픽업 능력을 갖지 않을 정도로 충분히 작다. 소정의 실시예들에서, 새그-방지 특징들(1802)은 픽업 능력을 갖기에 불충분한 압축성을 갖는다.
포스트들 간에 거친 영역들을 갖는 전사 디바이스들
소정의 실시예들에서, 소스로부터 인쇄가능 재료 또는 원하지 않는 재료의 비의도적인 픽업을 최소화하거나 또는 방지하기 위해, 전사 디바이스(102)는 전사 디바이스 포스트들(114) 사이에 위치된 영역에 거친 필드를 포함한다.
도 20a 및 20b는, 전사 디바이스(102) 상에 통합된 예시적인 거친 영역들(2002)을 예시하는 다이어그램들이다. 거친 필드(2002)는 전사 디바이스 포스트들(104) 간의 전사 디바이스(102)의 영역에 부가된다. 이러한 거친 영역(2002)은, 프로세스 포스트들(104) 사이에 새그가 존재하는 경우에, 인쇄가능 재료의 피크를 방지하는 것을 도울 것이다. 영역(2002)은 특정 패턴 어레이 또는 랜덤 패턴 어레이에 위치될 수 있는 작은 특징들로 구성될 수 있다. 소정의 실시예들에서, 거친 필드(2002)는 전사 디바이스 포스트들(104)보다 더 작은 특징들을 포함한다. 예컨대, 소정의 실시예들에서, 거친 특징들은 원통형 구조들, 프리즘 구조들, 오목한 구조들 및 절두-원추형 구조들을 포함할 수 있다. 소정의 실시예들에서, 거친 필드들(2002)은 균일한 또는 규칙적인 패턴화된 어레이에 배치된다. 다른 실시예들에서, 거친 필드들(2002)은 랜덤 패턴화된 어레이에 배치된다.
복합 전사 디바이스들
도 21a는 복합 전사 디바이스(2100)를 도시하고, 도 21b는 복합 전사 디바이스(2150)를 도시한다. 복합 전사 디바이스들(예컨대, 2100 및 2150)은 전사 디바이스의 다양한 부분들에서 상이한 점탄성 재료들을 사용하여 구성될 수 있다. 예컨대, PDMS는, 수지에서 경화제의 양을 변화시키는 것에 의해 또는 경화 온도를 제어하는 것에 의해 튜닝되는 튜닝가능한 영률을 갖는다. 폴리머 형성은, 함께 사용되는 여러 가지 상이한 재료들을 포함할 수 있거나, 또는 상이한 비율의 폴리머 및 경화제를 포함할 수 있다. 또한, 재료들(A & B)은 상이한 가교 밀도들을 가질 수 있다.
소정의 실시예들에서, 전사 디바이스(2100)는, 주어진 전사 디바이스(2100)와 인쇄가능 엘리먼트(예컨대, 인쇄가능 반도체 엘리먼트(104)) 간의 접착을 개선하기 위해, 포스트들(2104)에서 제 2 폴리머 형성이 채용되는 복합 재료로 만들어진다. 또한, 벌크 전사 디바이스에 대한 상이한 폴리머 형성은, 포스트들 간에 새깅이 발생하는 경우에 더 적은 접착을 허용하며, 이로써, 인쇄가능 오브젝트들을 픽업하지 않으면서 새깅을 허용한다. 예컨대, 점탄성 폴리머들 또는 점탄성 탄성중합체들이 포스트(2104) 또는 벌크 볼륨(2102)에서 사용될 수 있다. 소정의 실시예들에서, 포스트들(2104)은 벌크 볼륨(2012)과 비교하여 더 낮은 영률을 갖는다.
소정의 실시예들에서, 포스트(2104)는 포스트(2104)보다 더 높은 영률을 갖는 기저부(2106)를 포함한다. 기저부(2106)는, 도 21b에 도시된 바와 같이, 벌크 영역(2102)과 동일한 영률을 가질 수 있다.
전형적으로, 전사 디바이스는 단일 유리 시트 및 폴리머의 벌크 볼륨으로 구성된다. 전사 디바이스는, 마스터 패턴이 생성되는 것을 허용하는 실리콘을 덮는 이미지가능 재료(예컨대, 패터닝된 포토레지스트, 또는 SU8 또는 BCB와 같은 다른 포토-이미지가능 폴리머들)를 이용하여 표준 실리콘 웨이퍼에 대해 주조된다. 유리와 폴리머 양자 모두는, 상승된 온도들에서의 경화 단계 동안 그 둘 간의 CTE 차이가 감소되거나 제거될 수 있도록, 최적화될 수 있다. 이는, 벌크 구역의 에지에서 주목되는 크라우닝의 양을 감소시키고 포스트마다의 차이들을 감소시키는, 전사 디바이스의 에지에서의 풀백의 양을 감소시킨다. 실온 경화는 또한, 전사 디바이스의 에지에서의 풀백을 최소화할 수 있다.
감소된 크라운을 갖는 전사 디바이스들
도 22는, 전사 디바이스의 벌크 볼륨(2206)(예컨대, PDMS 층)의 에지(2204)에서의 크라우닝(2202)의 예시이다. 벌크 볼륨(2206)(예컨대, 이 예에서는, PDMS 층)은 다양한 형상들 및 형태들을 취할 수 있다. 소정의 실시예들에서, 벌크 볼륨(2206)은 형상이 원통형, 삼각형, 직사각형, 오각형, 육각형, 칠각형 또는 팔각형이다. 크라우닝(2202)은, 벌크 볼륨(2206)과 하드-플레이트 인터페이스(2208)(예컨대, 이 예에서는, 유리) 간의 열 팽창 계수들(CTE)의 미스매치에 의해 야기될 수 있다.
도 23은, 벌크 볼륨(2206)(예컨대, 점탄성 재료) 상에서 발생하는 크라우닝(2202)의 예시이다. 도 23은, 전사 디바이스의 벌크 볼륨(2206)의 절반의 단면도이다. 이러한 예시의 목적들을 위해, 포스트들은 생략되었다. 소정의 실시예들에서, 벌크 볼륨(2206)이 하드-플레이트 인터페이스(2208)(예컨대, 유리 기판) 상에서 냉각될 때, 벌크 볼륨(2206)이 왜곡된다. 이는 특히, 벌크 볼륨(2206)의 에지들(예컨대, 에지(2204))을 향하여 널리 퍼져있다. 도 22 및 23에 도시된 바와 같이, 왜곡은 크라운(2202)으로 하여금 탄성중합체(2206)의 상단 상에 형성되도록 할 수 있다. 크라우닝(2202)은 문제점을 만드는데, 그 이유는 크라우닝 자체가 전사 프로세스 동안 의도하지 않게 디바이스들을 픽업할 수 있기 때문이다.
도 24에 도시된 바와 같이, 크라우닝(2202)은 포스트들(2402)보다 더 높을 수 있다. 부가적으로, 왜곡은 또한 x 및 y 방향으로도 일어난다(즉, 측면 왜곡). 이로써, 왜곡이 발생할 때 포스트들(2402)의 간격이 변할 수 있기 때문에 측면 왜곡이 발생하는 벌크 볼륨(2206)의 영역 상에 포스트들을 위치시키는 것은 바람직하지 않다(즉, 인쇄가 올바르게 수행되는 것을 보장하기 위해, 포스트들의 간격은 알려지고 제어되어야 한다). 측면 왜곡들을 피하기 위해 포스트 어레이가 벌크 볼륨(2206)의 에지로부터 떨어져서 배치되는 통상적인 거리 "d"는 5 내지 20mm이다.
복합 구조를 갖는 전사 디바이스들
도 25는, 복합 구조를 갖는 예시적인 전사 디바이스(2500)의 예시이다. 통상적으로, 전사 디바이스(2500)는 단일 유리 시트(2208)(유리 외에 하드-플레이트 인터페이스(2208)를 위해 다른 재료들이 사용될 수 있음) 및 벌크 볼륨의 점탄성 재료(예컨대, PDMS)로 구성된다. 소정의 실시예들에서, 점탄성 재료(2506)의 얇은 층(2518)이 부가적인 층(2514)의 상단 상에 형성되는 것을 허용하기 위해, 부가적인 재료 층(2514)이 유리판(2208)과 점탄성 재료(2506) 간에 부가된다. 예컨대, 얇은 층(2518)은, 크라운을 형성할 재료가 에지에 더 적게 있기 때문에 에지들에서 더 적은 크라우닝을 갖는 전사 디바이스(2500)가 제조될 수 있게 할 수 있다.
소정의 실시예들에서, 제 2 재료(2514)는 제 1 재료(2208)에 영구적으로 본딩된다. 제 2 재료(2514)는 투명할 수 있으며, 그에 의해, 전사 디바이스(2500)를 통해 더 명확한 이미지를 보는 것이 허용된다. 제 2 재료(2514)는 더 얇은 벌크 재료의 사용을 허용하며, 그에 의해, 전사 디바이스(2500)가 더 적은 압축을 이용하여 인쇄가능 영역을 완전히 적층시키게 한다.
소정의 실시예들에서, 하드-플레이트 인터페이스(2208)(예컨대, 유리)와 전사 디바이스 벌크 볼륨(2506) 간의 제 2 재료(2514)로서 유리 디스크가 사용된다. 제 2 재료(2514)는 임의의 사이즈 또는 형상일 수 있다. 소정의 실시예들에서, 마이크로-포스트들(2520)의 어레이가 제 2 재료(2514)의 영역 위에 배치된다.
도 26 및 27은, 감소된 크라우닝을 갖는 복합 구조로 형성된 예시적인 전사 디바이스들의 예시들이다. 포스트들 아래의 탄성중합체의 볼륨(두께)을 감소시키는 것은, 더 작은 왜곡 구역들(크라운 및 측면)을 초래한다. 도 26은, 전사 디바이스의 절반의 단면도이다. 도 23과 비교하면, 도 26의 전사 디바이스는, 위에 설명된 바와 같은 제 2 재료(2514)의 사용으로 인해 더 적은 크라우닝을 갖는다. 도 27에 도시된 바와 같이, 크라운(2702)은 도 24에 도시된 크라운보다 작고, 전사 디바이스(2700)의 포스트들(2720)보다 작다. 이러한 예에서, 거리 "d"는 1 내지 5 mm로 감소될 수 있다. 부가적으로, 측면 왜곡은 더 적다.
포스트들의 어레이 주변의 전사 디바이스 메사
도 28a 및 28b는 그 위에 형성된 포스트들의 어레이(2804)를 갖는 예시적인 전사 디바이스 메사(2806)의 예시들이다. 작은 인쇄가능 오브젝트들을 픽업하는데 필요한 더 작은 포스트 사이즈들로 인해, 원하는 포스트 종횡비들을 고수하기 위해 전사 디바이스 포스트의 높이가 감소된다. 위에 설명된 바와 같이, 포스트(예컨대, 1202)의 길이가 포스트의 폭에 비해 너무 크면, 포스트는 압축 동안(예컨대, 디바이스를 픽업하는 경우) 구부러질 것이다. 그러나, 전사 디바이스의 에지 상의 크라우닝은, 포스트의 폭에 대한 포스트의 길이가 압축 동안 적합하게(예컨대, 원하지 않는 포스트 종횡비) 구부러지지 않게 이루어지는 경우, 디바이스들로 하여금 의도하지 않게 픽업되게 할 수 있다. 전사 디바이스의 더 작은 부분이 웨이퍼 표면에 노출되게 하는 것을 허용하는 메사(2806)가 전사 디바이스 어레이(2804) 주변에 현상된다. 메사 재료는, 어레이(2804)와 벌크 층(2808) 간의 큰 스텝을 허용할 수 있다. 소정의 실시예들에서, 메사(2806)의 두께는 벌크 재료(2808) 상의 크라우닝의 높이보다 크다. 이것은, 벌크 재료(2808) 상의 크라우닝이 전사 프로세스 동안 디바이스들을 의도하지 않게 픽업할 위험을 제거한다(또는 상당히 감소시킴). 부가적으로, 소정의 실시예들에서, 메사(2806)의 두께는 벌크 재료(2808)의 두께보다 작다. 그러므로, (존재한다면) 메사(2806) 상의 크라우닝은 벌크 재료(2808) 상의 크라우닝보다 작다.
메사(2806)는 전체 전사 디바이스 어레이(2804)를 포함하는 한 임의의 형상일 수 있다. 전사 디바이스 메사(2806)는, 그 자체가 단일 유리 시트(2802) 상에 있는, 폴리머(2808)의 벌크 볼륨 상에 제조될 수 있다.
도 29는 감소된 크라우닝(2920)을 갖는 예시적인 전사 디바이스(2900)의 예시이다. 메사(2806)는, 포스트들(2804) 주변/아래에 포지셔닝된다. 메사(2806)의 두께는 (예컨대, 메사(2806)의 두께 및 포스트들(2804)의 높이로 인해) 벌크 볼륨(2808)의 두께보다 작다. 그러므로, (존재한다면) 메사(2806) 상의 크라우닝(2920)은 벌크 재료(2808) 상의 크라우닝(2930)보다 작다. 메사(2806)의 두께는 메사(2806) 상의 크라우닝(2920) 및 벌크 볼륨(2808) 상의 크라우닝(2930) 둘 모두에 비해 포스트들(2804)이 두드러지도록 이루어진다. 따라서, 크라우닝(2920 및 2930)에 의해 디바이스들을 우연히 픽업하는 위험이 감소되거나 또는 제거된다.
크라운이 적어도 부분적으로 제거된 전사 디바이스들
크라우닝 효과를 감소시키기 위해, 에지들(1504)이 부분적으로 제거되어 각진 에지를 생성할 수 있다. 도 30a 및 30b는, 전사 디바이스의 측면/단면도로부터 도시된, 벌크 재료(2206) 상의 크라우닝(2202)을 감소시키는 방법의 예시들이다. (예컨대, 전사 디바이스들이 주조될 때 그리고 PDMS가 전사 디바이스 재료의 중심을 향해 풀링하는 경우 형성되는) 크라우닝의 양을 감소시키기 위해, 전사 디바이스의 에지(2204)에 대해 각진 절단들(3002)이 이루어질 수 있다. 절단들(3002)은 면도기(3004)를 사용하여 이루어질 수 있다. 이들 절단들(3002)은, 일정한 인터벌들로 전사 디바이스의 에지(2204) 주변에서 이루어져, 존재하는 크라우닝(2202)의 양을 상당히 감소시킬 수 있다. 소정의 실시예들에서, 이것은, 어레이가 완전히 적층되기 이전에 스탬프의 벌크 재료(2206)가 전사 디바이스의 에지에 접촉할 기회를 감소시키거나 또는 제거한다.
전사 디바이스 측벽 형상들
소정의 실시예들에서, 탄성중합체 측벽의 형상은 스탬프의 에지 주변에서의 왜곡들을 제어하기 위해 사용될 수 있다. 탄성중합체 측벽의 형상이 스탬프의 에지 주변의 왜곡들에 어떻게 영향을 미치는지를 이해하기 위해 유한적인 엘리먼트 모델링이 수행되었다. 아래에 설명되는 예에서는, 평면 스트레인(strain)에서, 3 mm 유리 상의 두께가 1 mm이고 폭이 20 mm인 PDMS 슬래브가 사용되었다. 유리의 CTE는 7 ppm/K였고, PDMS의 CTE는 300 ppm/K였다. 델타 T는 333 K(경화 온도) 내지 295 K(랩(lab) 온도)였다. PDMS 슬래브의 베벨(즉, 측벽)이 변형되었다. 다음의 베벨들/측벽들, 즉, 도 31a 내지 31g에 도시된 바와 같은 15도 베벨, 30도 베벨, 45도 베벨, 60도 베벨, 75도 베벨, 라운드 베벨, 세장형 라운드 베젤, 및 정사각형 베벨 각각을 갖는 전사 디바이스가 테스팅되었다.
도 32는, 도 31a 내지 31g에 도시된 측벽 프로파일들 각각에 대해서와 같은, 탄성중합체 측벽의 상단 표면 상에서의 측방향 위치 좌표의 함수로써 탄성중합체의 상단 표면으로부터의 크라우닝 높이의 플롯이다. 도 33은, 도 31a 내지 도 31g에 도시된 측벽 프로파일들을 갖는 전사 디바이스들의 형성 동안 생성되는 크라운 높이의 플롯이다.
이러한 분석은, 감소된 크라우닝을 초래하는 측벽 형상들을 예시한다. 도 32 및 33에 도시된 바와 같이, 15도 베벨, 30도 베벨, 45도 베벨, 60도 베벨, 75도 베벨, 라운드 베벨, 및 세장형 라운드 베젤 모두는 정사각형 베벨보다 적은 크라운을 갖는다.
소정의 실시예들에서, 위에 논의된 상이한 전사 디바이스들의 특징들은, 단일 전사 디바이스로 결합된다. 예컨대, 전사 디바이스는, 하나 또는 그 초과의 크라운-방지 특징들, 하나 또는 그 초과의 새그 픽업 감소 특징들 등을 포함할 수 있다. 또한, 본원에서 개시되는 방법들은, 단일 방법으로 결합될 수 있다. 예컨대, 방법은 반도체 엘리먼트들을 플라즈마 처리하는 단계 및 열-보조 인쇄하는 단계를 포함할 수 있다.
본 개시내용의 기술의 다양한 실시예들을 설명하였지만, 이제, 그 개념들을 포함하는 다른 실시예들이 사용될 수 있음이 당업자에게 명백해질 것이다. 따라서, 이들 실시예들은 개시된 실시예들로 제한되어서는 안되며, 오히려, 다음의 청구항들의 사상 및 범위에 의해서만 제한되어야 함을 알 수 있다.
장치 및 시스템들이 특정 컴포넌트들을 갖거나, 포함하거나, 또는 구비하는 것으로 설명되거나, 또는 프로세스들 및 방법들이 특정 단계들을 갖거나, 포함하거나, 또는 구비하는 것으로 설명되는 설명 전체에 걸쳐, 부가적으로, 인용된 컴포넌트들로 이루어지거나 또는 본질적으로 그들로 이루어지는 개시된 기술의 장치 및 시스템들이 존재하고, 그리고 인용된 프로세싱 단계들로 이루어지거나 또는 본질적으로 그들로 이루어지는 개시된 기술에 따른 프로세스들 및 방법들이 존재한다는 것이 고려된다.
개시된 기술이 동작가능하게 유지되는 한, 소정의 액션을 수행하기 위한 순서 또는 단계들의 순서는 중요하지 않다는 것이 이해되어야 한다. 더욱이, 2개 또는 그 초과의 단계들 또는 액션들이 동시적으로 실시될 수 있다.
본 발명의 다양한 설명된 실시예들은, 기술적으로 호환가능하지 않은 것이 아닌 한 다른 실시예들 중 하나 또는 그 초과와 함께 사용될 수 있다.
일 양상에서는, 목적지 기판의 수신 표면 상에 반도체 디바이스를 어셈블링하기 위한 시스템 및 방법이 개시된다. 다른 양상에서는, 토포그래픽 특징들을 갖는 목적지 기판 상에 반도체 디바이스를 어셈블링하기 위한 시스템 및 방법이 개시된다. 다른 양상에서는, 반도체 디바이스를 인쇄하기 위한 중력-보조 분리 시스템 및 방법이 개시된다. 다른 양상에서는, 반도체 디바이스들을 인쇄하기 위한 전사 디바이스의 다양한 특징들이 개시된다.

Claims (275)

  1. 등각 전사 디바이스로서,
    제 1 재료를 포함하는 기저부;
    제 2 재료를 포함하고 상기 기저부 상에 배치되는 서브-기저부 ― 상기 서브-기저부는 상기 기저부보다 작은 단면 영역을 가짐 ―;
    제 1 표면 및 상기 제 1 표면에 대향하는 제 2 표면을 갖는 벌크 볼륨 ― 상기 제 2 표면은 상기 서브-기저부 및 상기 기저부와 접촉하고, 상기 벌크 볼륨은 상기 제 1 재료 및 상기 제 2 재료와 상이한 재료를 포함하고, 상기 서브-기저부 상에 적어도 부분적으로 그리고 상기 기저부 상에 적어도 부분적으로 배치되고, 상기 서브-기저부 상에 배치되는 상기 벌크 볼륨의 일부의 두께는 상기 서브-기저부의 두께보다 작음 ―; 및
    인쇄가능 재료를 픽업하기 위해 상기 서브-기저부에 대향하여 그리고 상기 서브-기저부 위에서 상기 벌크 볼륨의 상기 제 1 표면 상에 배치되는 복수의 포스트들을 포함하고,
    상기 복수의 포스트들, 상기 기저부, 상기 서브-기저부 및 상기 벌크 볼륨은 상기 서브-기저부에 대향하는 상기 기저부의 표면에 적용되는 힘이 상기 복수의 포스트들에 전송되도록 배열되는,
    등각 전사 디바이스.
  2. 제 1항에 있어서,
    상기 제 1 재료는 유리를 포함하는,
    등각 전사 디바이스.
  3. 제 1항에 있어서,
    상기 제 1 재료와 상기 제 2 재료는 동일한,
    등각 전사 디바이스.
  4. 제 1항에 있어서,
    상기 벌크 볼륨 및 상기 복수의 포스트들은 단일 재료로 형성되는,
    등각 전사 디바이스.
  5. 제 1항에 있어서,
    상기 벌크 볼륨은 폴리머를 포함하는,
    등각 전사 디바이스.
  6. 제 1항에 있어서,
    상기 제 1 재료는 투명한,
    등각 전사 디바이스.
  7. 제 1항에 있어서,
    상기 제 2 재료는 투명한,
    등각 전사 디바이스.
  8. 제 1항에 있어서,
    상기 포스트들은 제 1 영률(Young's modulus)을 갖고, 상기 기저부는 상기 제 1 영률보다 큰 제 2 영률을 갖는,
    등각 전사 디바이스.
  9. 제 1항에 있어서,
    상기 포스트들 중 적어도 일부는 상기 제 1 표면의 에지로부터 1 mm 내지 15 mm 떨어져서 상기 제 1 표면 상에 배열되는,
    등각 전사 디바이스.
  10. 제 1항에 있어서,
    상기 벌크 볼륨은 상기 제 1 표면과 상기 제 2 표면 사이의 측면 표면을 갖고, 상기 측면 표면은 라운드형 프로파일, 볼록형 프로파일, 또는 오목형 프로파일을 갖는,
    등각 전사 디바이스.
  11. 제 1항에 있어서,
    상기 벌크 볼륨은 상기 제 1 표면과 상기 제 2 표면 사이의 측면 표면을 갖고, 상기 측면 표면은 75°이하인 수평(상기 제 1 표면에 평행)으로부터의 각도를 형성하는 베벨형 에지를 갖는,
    등각 전사 디바이스.
  12. 제 1항에 있어서,
    상기 복수의 포스트들 각각은 상기 벌크 볼륨에 대향하는 상기 포스트의 단부 상에 접촉 표면을 포함하고, 상기 복수의 포스트들의 접촉 표면들은 동일 평면에 있는,
    등각 전사 디바이스.
  13. 제 1항에 있어서,
    상기 복수의 포스트들의 두께는 1 미크론 내지 100 미크론인,
    등각 전사 디바이스.
  14. 제 1항에 있어서,
    상기 벌크 볼륨의 두께는 0.5 mm 내지 5 mm인,
    등각 전사 디바이스.
  15. 제 1항에 있어서,
    상기 복수의 포스트들의 두께와 상기 벌크 볼륨의 두께의 비율은 1:1 내지 1:10인,
    등각 전사 디바이스.
  16. 제 1항에 있어서,
    상기 복수의 포스트들의 각각의 포스트는 50 nm 내지 10 ㎛의 폭, 50 nm 내지 10 ㎛의 길이 및 50 nm 내지 10 ㎛의 높이 중 적어도 하나를 갖는,
    등각 전사 디바이스.
  17. 제 1항에 있어서,
    상기 복수의 포스트들은 연속적인 유니터리 층에 형성되는,
    등각 전사 디바이스.
  18. 제 1항에 있어서,
    상기 복수의 포스트들의 각각의 포스트의 종횡비(높이-대-폭)는 4:1보다 작거나 동일한,
    등각 전사 디바이스.
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  23. 제 1항에 있어서,
    상기 벌크 볼륨은 1 GPa 내지 10 GPa의 영률을 갖는,
    등각 전사 디바이스.
  24. 제 1항에 있어서,
    상기 포스트들은 1 MPa 내지 10 MPa의 영률을 갖는,
    등각 전사 디바이스.
  25. 제 1항에 있어서,
    상기 벌크 볼륨은 14.5 ppm보다 작거나 동일한 열 팽창 계수를 갖는 폴리머를 포함하는,
    등각 전사 디바이스.
  26. 제 1항에 있어서,
    상기 포스트들은 10 cm2 내지 260 cm2에서 선택되는 영역을 점유하는,
    등각 전사 디바이스.
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  29. 제 1항에 있어서,
    상기 포스트들은 폴리머를 포함하는,
    등각 전사 디바이스.
  30. 제 1항에 있어서,
    상기 벌크 볼륨은 폴리디메틸실록산(PDMS)인,
    등각 전사 디바이스.
  31. 제 1항에 있어서,
    상기 벌크 볼륨은 상기 포스트들보다 큰 모듈러스(modulus)을 갖는,
    등각 전사 디바이스.
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  33. 제 1항에 있어서,
    상기 벌크 볼륨은 상기 제 1 표면과 상기 제 2 표면 사이의 측면 표면을 갖는,
    등각 전사 디바이스.
  34. 제 33항에 있어서,
    상기 측면 표면은 베벨형(beveled) 에지 및 라운드형(rounded) 에지 중 적어도 하나를 갖는,
    등각 전사 디바이스.
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