JP3972825B2 - アクティブマトリクス型表示装置の製造方法 - Google Patents

アクティブマトリクス型表示装置の製造方法 Download PDF

Info

Publication number
JP3972825B2
JP3972825B2 JP2003019128A JP2003019128A JP3972825B2 JP 3972825 B2 JP3972825 B2 JP 3972825B2 JP 2003019128 A JP2003019128 A JP 2003019128A JP 2003019128 A JP2003019128 A JP 2003019128A JP 3972825 B2 JP3972825 B2 JP 3972825B2
Authority
JP
Japan
Prior art keywords
substrate
forming
insulating film
connection pad
contact hole
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2003019128A
Other languages
English (en)
Other versions
JP2004233444A (ja
Inventor
睦 木村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP2003019128A priority Critical patent/JP3972825B2/ja
Priority to US10/765,197 priority patent/US7071488B2/en
Publication of JP2004233444A publication Critical patent/JP2004233444A/ja
Application granted granted Critical
Publication of JP3972825B2 publication Critical patent/JP3972825B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/1262—Multistep manufacturing methods with a particular formation, treatment or coating of the substrate
    • H01L27/1266—Multistep manufacturing methods with a particular formation, treatment or coating of the substrate the substrate on which the devices are formed not being the final device substrate, e.g. using a temporary substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68363—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used in a transfer process involving transfer directly from an origin substrate to a target substrate without use of an intermediate handle substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04026—Bonding areas specifically adapted for layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01056—Barium [Ba]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/0781—Adhesive characteristics other than chemical being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12044—OLED
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/127—Active-matrix OLED [AMOLED] displays comprising two substrates, e.g. display comprising OLED array and TFT driving circuitry on different substrates

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Liquid Crystal (AREA)
  • Electroluminescent Light Sources (AREA)

Description

【０００１】
【発明の属する技術分野】
【０００２】
本発明は、アクティブマトリクス型表示装置、特に、第１基板上にアクティブ素子を形成し、第２基板上に配線を形成し、第３基板上に電気光学素子を形成し、第１基板上からアクティブ素子をひとつ以上含む素子チップを剥離し、第２基板または第３基板上へ転写し、第２基板と第３基板とを貼合する、アクティブマトリクス型表示装置の製造方法に関する。
【従来の技術】
【０００３】
アクティブ素子、例えば、薄膜トランジスタと、このアクティブ素子間の配線や支持基板を備えたアクティブマトリクス型表示装置では、アクティブ素子は全体の一部分で、それ以外は配線や支持基板である場合が少なくない。このアクティブマトリクス型表示装置を、アクティブ素子と配線や支持基板を一体として同一の製造プロセスを経て製造する場合には、高機能のアクティブ素子を作成するための高度で複雑な製造プロセスが必要とされるため、一般的に、製造コストが高額になる。しかしながら、配線や支持基板だけのためには、高度で複雑な製造プロセスは必要とされず、製造コストは安価である。もし、アクティブ素子と、配線や支持基板を別個に作成し、必要とされる部分にだけアクティブ素子を配置することができれば、全体として平均すれば、このアクティブマトリクス型表示装置の製造コストを低減することが可能である。
【０００４】
そこで、第１基板上にアクティブ素子を形成し、第２基板上に配線を形成し、第１基板上からアクティブ素子をひとつ以上含む素子チップを剥離し、第２基板上へ転写する、アクティブマトリクス型表示装置、また、このアクティブマトリクス型表示装置において、アクティブ素子が薄膜トランジスタである、薄膜トランジスタ型表示装置が開発されている。この方法によれば、必要とされる部分にだけアクティブ素子を配置することができるので、全体として平均すれば、このアクティブマトリクス型表示装置や薄膜トランジスタ型表示装置の製造コストを低減することが可能である。なお、このとき、剥離や転写のプロセスとしては、レーザーアビュレーションや接着剤が用いられる。
【０００５】
図１は、背景技術におけるアクティブ素子と素子チップの製造方法の工程図である。ここでは、アクティブ素子は薄膜トランジスタである。第１基板１１上に、剥離層１２を形成し、その上に下地絶縁膜１３を形成する。その上に、SiH4のPECVDやSi2H6のLPCVDなどで非晶質シリコン（a-Si）１４を成膜し、レーザー結晶化１５により多結晶シリコン（poly-Si）を得て、パターニングして活性層１６を得る。TEOSのPECVDやECR-CVDなどでゲート絶縁膜１７を成膜し、ゲート金属を成膜し、パターニングしてゲート電極１８を得る。イオンインプラやイオンドーピング１９などによりレジストマスク１aを用いてPイオンとBイオンを選択打込し、ソース・ドレイン領域１bを形成する。第１層間絶縁膜１cを成膜し、第１コンタクトホール１dを開孔する。ソース・ドレイン金属を成膜し、パターニングしてソース・ドレイン電極１eを得る。これにより、n型薄膜トランジスタ１fとp型薄膜トランジスタ１gのCMOS薄膜トランジスタを得る。さらに、第２層間絶縁膜１hを成膜し、第２コンタクトホール１iを開孔する。パッド金属を成膜し、パターニングして接続パッド１jを得る。最後に、素子チップを分離するセパレーション１kを形成する。図１では、1個の素子チップしか図示していないが、多数の素子チップが配列して存在する。
【０００６】
図２は、背景技術における素子チップの剥離転写方法の工程図である。上述のとおり、第１基板２１上に、剥離層２２を形成し、その上に薄膜トランジスタ２３や接続パッド２４を形成し、素子チップ２５を形成する。第２基板２６上に、配線２７と接続パッド２８を形成し、接着剤２９を塗布する。第１基板２１と第２基板２６を圧着し、接着剤２９をフローさせて、素子チップ２５の接続パッド２４と、第２基板２６の接続パッド２８を、電気的に接続する。接着剤２９は、セパレーション２aのおかげで、隣接する素子チップ２５までフローしてゆくことはない。第１基板２１上から、薄膜トランジスタ２３をひとつ以上含む素子チップ２５を、レーザー２bの照射でレーザーアビュレーションにより剥離し、第２基板２６上へ転写する。
【０００７】
図３は、背景技術における転写された素子チップの拡大図である。薄膜トランジスタ３２をひとつ以上含む素子チップ３１の接続パッド３３と、配線３５が形成された第２基板３４の接続パッド３６を、電気的に接続している。（例えば非特許文献参照）
【非特許文献】
T. Shimoda, et al, Techn. Dig. IEDM 1999, 289、S. Utsunomiya, et al, Dig. Tech. Pap. SID 2000、916、T. Shimoda, Proc. Asia Display ／ IDW '01, 327、S. Utsunomiya, et al, Proc. Asia Display ／ IDW '01, 339
【発明が解決しようとする課題】
【０００８】
第１基板上にアクティブ素子を形成し、第２基板上に配線を形成し、第１基板上からアクティブ素子をひとつ以上含む素子チップを剥離し、第２基板へ転写する、アクティブマトリクス型表示装置、また、このアクティブマトリクス型表示装置において、アクティブ素子が薄膜トランジスタである、薄膜トランジスタ型表示装置においては、そのあと、電気光学素子を形成しなければならない。ここで、第３基板上に電気光学素子を形成し、第２基板と第３基板とを貼合する方法が考えられる。
【０００９】
本発明の目的は、上述のアクティブマトリクス型表示装置または薄膜トランジスタ型表示装置において、素子チップのアクティブ素子と第２基板の配線とを電気的に接続し、素子チップのアクティブ素子と第３基板の電気光学素子を電気的に接続する方法を提供することである。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、本発明の一実施形態に係るアクティブマトリクス型表示装置の製造方法によれば、第１基板上に形成された剥離層上にアクティブ素子を一つ以上含み、前記剥離層とは反対側の面に第１接続パッドを、前記剥離層側の面に第２接続パッドを有する素子チップを形成する工程と、前記第１接続パッドと、第２基板上に形成されている配線とが向かいあうように前記第１基板と前記第２基板とを貼り合わせることにより、前記第１接続パッドと前記配線とを電気的に接続する工程と、前記第１基板を前記剥離層を用いて剥離して、前記第２基板上に前記素子チップを転写する工程と、前記第２接続パッドと第３基板に形成されている電気光学素子とが向かいあうように前記第２基板と前記第３基板とを貼り合わせることにより、前記第２接続パッドと前記電気光学素子とを電気的に接続する工程と、を有し、前記素子チップを形成する工程は、前記剥離層上に第１絶縁膜を形成する工程と、前記第１絶縁膜上に活性層を形成する工程と、前記第１絶縁膜及び前記活性層上に第２絶縁膜を形成する工程と、平面視において前記第２絶縁膜の前記活性層と重なる領域に、前記活性層に達する第１コンタクトホールを形成するのと同時に、平面視において前記活性層と重ならない領域に、前記第２絶縁膜及び前記第１絶縁膜を貫通する第２コンタクトホールを形成する工程と、前記第１コンタクトホール及び前記第２コンタクトホールに金属を成膜し、前記第２コンタクトホールに対応する位置であって前記素子チップの前記剥離層側の面に前記第２接続パットを形成しかつ前記第１コンタクトホールに対応する位置であって、前記第２絶縁膜上に電極を形成する工程と、前記電極上及び前記第２絶縁膜上に第３絶縁膜を形成する工程と、平面視において前記第３絶縁膜の前記電極に対応する位置に、前記電極に達する第３コンタクトホールを形成する工程と、前記第３コンタクトホールに金属を成膜し、前記素子チップの前記剥離層と反対側の面に前記第１接続パットを形成する工程と、を有することを特徴とする。
【００１１】
また、本発明の一実施形態に係るアクティブマトリクス型表示装置の製造方法によれば、第１基板上に形成された剥離層上にアクティブ素子を一つ以上含み、前記剥離層とは反対側の面に第１接続パッドを、前記剥離層側の面に第２接続パッドを有する素子チップを形成する工程と、前記第１接続パッドと、第３基板上に形成されている電気光学素子とが向かいあうように前記第１基板と前記第３基板とを貼り合わせることにより、前記第１接続パッドと前記電気光学素子とを電気的に接続する工程と、前記第１基板を前記剥離層を用いて剥離して、前記第３基板上に前記素子チップを転写する工程と、前記第２接続パッドと第２基板に形成されている配線とが向かいあうように前記第３基板と前記第２基板とを貼り合わせることにより、前記第２接続パッドと前記配線とを電気的に接続する工程と、を有し、前記素子チップを形成する工程は、前記剥離層上に第１絶縁膜を形成する工程と、前記第１絶縁膜上に活性層を形成する工程と、前記第１絶縁膜及び前記活性層上に第２絶縁膜を形成する工程と、平面視において前記第２絶縁膜の前記活性層と重なる領域に、前記活性層に達する第１コンタクトホールを形成するのと同時に、平面視において前記活性層と重ならない領域に、前記第２絶縁膜及び前記第１絶縁膜を貫通する第２コンタクトホールを形成する工程と、前記第１コンタクトホール及び前記第２コンタクトホールに金属を成膜し、前記第２コンタクトホールに対応する位置であって前記素子チップの前記剥離層側の面に前記第２接続パットを形成しかつ前記第１コンタクトホールに対応する位置であって、前記第２絶縁膜上に電極を形成する工程と、前記電極及び前記第２絶縁膜上に第３絶縁膜を形成する工程と、平面視において前記第３絶縁膜の前記電極に対応する位置に、前記電極に達する第３コンタクトホールを形成する工程と、前記第３コンタクトホールに金属を成膜し、前記素子チップの前記剥離層と反対側の面に前記第１接続パットを形成する工程と、を有することを特徴とする。
【００１２】
また、本発明の一実施形態に係るアクティブマトリクス型表示装置の製造方法によれば、少なくとも前記第１接続パッドと前記配線との電気的な接続または前記第２接続パッドと前記電気光学素子との電気的な接続に異方性導電ペーストを用いることを特徴とする。
【００１３】
また、本発明の一実施形態に係るアクティブマトリクス型表示装置の製造方法によれば、前記アクティブ素子が薄膜トランジスタであることを特徴とする。
【００１４】
また、本発明の参考例においては、第１基板上にアクティブ素子を形成し、第２基板上に配線を形成し、第３基板上に電気光学素子を形成し、第１基板上からアクティブ素子をひとつ以上含む素子チップを剥離し、第２基板または第３基板上へ転写し、第２基板と第３基板とを貼合する、アクティブマトリクス型表示装置において、素子チップの第２基板側の面でアクティブ素子と配線とを電気的に接続し、素子チップの第３基板側の面でアクティブ素子と電気光学素子を電気的に接続することを特徴とするアクティブマトリクス型表示装置が提供される。
【００１５】
このような構成では、素子チップのアクティブ素子と第２基板の配線とを電気的に接続し、素子チップのアクティブ素子と第３基板の電気光学素子を電気的に接続することが、可能となる。
【００１６】
また、本発明の参考例においては、上述のアクティブマトリクス型表示装置において、電気的な接続を導電材料を介して行うことを特徴とする、アクティブマトリクス型表示装置である。
【００１７】
このような構成では、素子チップのアクティブ素子と第２基板の配線とを電気的に接続し、素子チップのアクティブ素子と第３基板の電気光学素子を電気的に接続することが、より確実に可能となる。
【００１８】
また、本発明の参考例においては、上述のアクティブマトリクス型表示装置において、第２基板または第３基板と素子チップの間の、素子チップの周辺部に対応する位置に、導電材料を配置し、アクティブ素子と電気光学素子を電気的に接続することを特徴とする、アクティブマトリクス型表示装置である。
【００１９】
このような構成では、素子チップのアクティブ素子と第２基板の配線とを電気的に接続し、素子チップのアクティブ素子と第３基板の電気光学素子を電気的に接続することが、１度の導電材料の配置で可能となるのと同時に、より確実に可能となる。
【００２０】
また、本発明の参考例においては、上述のアクティブマトリクス型表示装置において、素子チップに開孔し、第２基板または第３基板と素子チップの間の、この開孔部に対応する位置に導電材料を配置し、アクティブ素子と電気光学素子を電気的に接続することを特徴とする、アクティブマトリクス型表示装置である。
【００２１】
このような構成では、素子チップのアクティブ素子と第２基板の配線とを電気的に接続し、素子チップのアクティブ素子と第３基板の電気光学素子を電気的に接続することが、１度の導電材料の配置で可能となるのと同時に、より確実に可能となる。
【００２２】
また、本発明の参考例においては、上述のアクティブマトリクス型表示装置において、アクティブ素子が薄膜トランジスタであることを特徴とする、薄膜トランジスタ型表示装置である。
【００２３】
このような構成では、本発明のアクティブマトリクス型表示装置における発明の効果を継承した、薄膜トランジスタ型表示装置を得ることができる。
【発明の実施の形態】
【００２４】
以下、本発明の好ましい実施の形態を説明する。なお、転写方法に関する一連の態様に関しては、出願人が開示した、特願２００１−２８２４２３号、特願２００１−２８２４２４号等においても記載されている。
【００２５】
（第１の実施例）
図４は、本発明の第１の実施例におけるアクティブ素子と素子チップの製造方法の工程図である。アクティブ素子と素子チップの製造方法について、背景技術と第１の実施例の相違点は、次のとおりである。第１コンタクトホール４dを開孔するときに、活性層４６のないところで下地絶縁膜４３も貫通し、ソース・ドレイン金属を成膜する。これにより、第１接続パッド４jと反対側の面に、第２接続パッド４kを得る。
【００２６】
図５は、本発明の第１の実施例における電気光学素子の製造方法の工程図である。ここでは、電気光学素子は有機発光ダイオードである。第３基板５１上に、ＩＴＯを成膜し、陽極５２を得る。親液性材料を成膜し、開孔して親液性バンク５３を得る。撥親液性材料を成膜し、開孔して撥液性バンク５４を得る。インクジェットでＰＥＤＴを選択塗布して、正孔輸送層５５を得て、さらに発光材料を選択塗布して、発光層５６を得る。低仕事関数金属のマスク蒸着などで、陰極５７を得る。
【００２７】
図６は、本発明の第１の実施例における素子チップの剥離転写方法の工程図である。ここでは、接着剤は異方導電性ペーストである。素子チップの剥離転写方法について、背景技術と第１の実施例の相違点は、次のとおりである。第２基板６７上に、異方導電性ペースト６aを塗布するとき、素子チップ６６よりも広幅に塗布する。第１基板61と第２基板67を圧着し、異方導電性ペースト６aのなかの導電粒子を圧潰し、素子チップ６６の第１接続パッド６４と、第２基板６７の接続パッド６９を、電気的に接続する。異方導電性ペースト６aを使用しているので、対向する素子チップ６６の第１接続パッド６４と、第２基板６７の接続パッド６９は接続し、隣接する対向する素子チップ６６の第１接続パッド６４と、第２基板６７の接続パッド６９は接続しない。同時に、素子チップ６６の周辺の異方導電性ペースト６aは、セパレーション６bのなかを入ってゆき、第１基板６１あたりまで達する。素子チップ６６をレーザー６cの照射で第２基板６７上へ転写したのち、第２基板６７と第３基板を貼合する。このとき、第２基板６７と第３基板を圧着し、セパレーション６bのなかをあがっていった異方導電性ペースト６aを、素子チップ６６の第３基板側の面にフローさせ、異方導電性ペースト６aのなかの導電粒子を圧潰し、素子チップ６６の第２接続パッド６５と、第３基板の陰極を、電気的に接続する。
【００２８】
図７は、本発明の第１の実施例における転写された素子チップの拡大図である。転写された素子チップについて、従来技術と第１の実施例の相違点は、次のとおりである。薄膜トランジスタ７２をひとつ以上含む素子チップ７１の第１接続パッド７３と、配線７６が形成された第２基板７５の接続パッド７７を、異方導電性ペースト７bで電気的に接続している。また、薄膜トランジスタ７２をひとつ以上含む素子チップ７１の第２接続パッド７４と、有機発光ダイオード７９が形成された第３基板７８の陰極７aを、素子チップ７１の周辺で、異方導電性ペースト７bにより電気的に接続している。
【００２９】
本実施例では、素子チップ７１の第２基板７５側の面でアクティブ素子である薄膜トランジスタ７５と配線７６とを電気的に接続し、素子チップ７１の第３基板７８側の面でアクティブ素子である薄膜トランジスタ７５と電気光学素子である有機発光ダイオード７９を電気的に接続する。また、電気的な接続を導電材料である異方導電性ペースト７bを介して行う。また、第２基板７５と素子チップ７１の間の、素子チップ７１の周辺部に対応する位置に、導電材料である異方導電性ペースト７bを配置し、アクティブ素子である薄膜トランジスタ７５と電気光学素子である有機発光ダイオード７９を電気的に接続する。
【００３０】
なお、本実施例では、素子チップ７１を第２基板７５上へ転写したのち、第２基板７５と第３基板７８を貼合しているが、素子チップ７１を第３基板７８上へ転写したのち、第２基板７５と第３基板７８を貼合するときも、本発明の思想は有効である。また、2個の素子チップの第１接続パッド７３と、対応する２個の第２基板の接続パッド７７と、２個の素子チップの第２接続パッド７４を図示しているが、いかなる個数のこれらであっても、本発明の思想は有効である。
【００３１】
（第２の実施例）
図８は、本発明の第２の実施例におけるアクティブ素子と素子チップの製造方法の工程図である。アクティブ素子と素子チップの製造方法について、第１の実施例と第２の実施例の相違点は、次のとおりである。開孔８１をセパレーション８mと同時に形成する。開孔８１は素子チップの孔であって、図８は、1個の素子チップを示している。
【００３２】
図９は、本発明の第２の実施例における電気光学素子の製造方法の工程図である。電気光学素子の製造方法について、第１の実施例と第２の実施例の相違点は、次のとおりである。親液性バンク９３と撥液性バンク９４と陰極９７から成る、第３基板９１の接続パッド９８を形成する。
【００３３】
図１０は、本発明の第２の実施例における素子チップの剥離転写方法の工程図である。素子チップの剥離転写方法について、第１の実施例と第２の実施例の相違点は、次のとおりである。素子チップa６の開孔abの異方導電性ペーストaaは、開孔abのなかを入ってゆき、第１基板a1あたりまで達する。素子チップa６をレーザーadの照射で第２基板a７上へ転写したのち、第２基板a７と第３基板を貼合する。このとき、第２基板a７と第３基板を圧着し、開孔abのなかをあがっていった異方導電性ペーストaaを、素子チップa６の第３基板側の面にフローさせ、異方導電性ペーストaaのなかの導電粒子を圧潰し、素子チップa６の第２接続パッドa５と、第３基板の接続パッドを、電気的に接続する。
【００３４】
図１１は、本発明の第２の実施例における転写された素子チップの拡大図である。転写された素子チップについて、第１の実施例と第２の実施例の相違点は、次のとおりである。薄膜トランジスタb２をひとつ以上含む素子チップb１の第２接続パッドb４と、有機発光ダイオードb９が形成された第３基板b８の第３基板の接続パッドbaを、素子チップb１の開孔で、異方導電性ペーストbbにより電気的に接続している。
【００３５】
本実施例では、素子チップb１の第２基板b５側の面でアクティブ素子である薄膜トランジスタb５と配線b６とを電気的に接続し、素子チップb１の第３基板b８側の面でアクティブ素子である薄膜トランジスタb５と電気光学素子である有機発光ダイオードb９を電気的に接続する。また、電気的な接続を導電材料である異方導電性ペーストbbを介して行う。また、素子チップb１に開孔し、第２基板b５と素子チップb１の間の、この開孔部に対応する位置に導電材料である異方導電性ペーストbbを配置し、アクティブ素子である薄膜トランジスタb５と電気光学素子である有機発光ダイオードb９を電気的に接続する。
【００３６】
なお、本実施例では、素子チップb１を第２基板b５上へ転写したのち、第２基板b５と第３基板b８を貼合しているが、素子チップb１を第３基板b８上へ転写したのち、第２基板b５と第３基板b８を貼合するときも、本発明の思想は有効である。また、２個の素子チップの第１接続パッドb３と、対応する２個の第２基板の接続パッドb７と、1個の素子チップの第２接続パッドb４と、対応する1個の第３基板の接続パッドbaを図示しているが、いかなる個数のこれらであっても、本発明の思想は有効である。
【００３７】
また、本発明は、アクティブマトリクス基板を用いた液晶電気光学装置に適用が可能である。上述の各実施例における本発明を適用したアクティブマトリクス基板は、従来品のアクティブマトリクス基板を用いて製造した電気光学装置と比べコスト低減および品質向上を図ることができる。もちろん、電気光学装置として液晶電気光学装置を例示したが、有機エレクトロルミネッセンス装置、電気泳動ディスプレイ装置などの他の電気光学装置に適用することも勿論可能である。
【００３８】
そしてこれらの電気光学装置は、例えば携帯電話等の電子機器に搭載されるので、本発明においては、上記利点を享受された電子機器を提供することができる。
【図面の簡単な説明】
【００３９】
【図１】 背景技術におけるアクティブ素子と素子チップの製造方法の工程図。
【図２】 背景技術における素子チップの剥離転写方法の工程図。
【図３】 背景技術における転写された素子チップの拡大図。
【図４】 本発明の第１の実施例におけるアクティブ素子と素子チップの製造方法の工程図。
【図５】 本発明の第１の実施例における電気光学素子の製造方法の工程図。
【図６】 本発明の第１の実施例における素子チップの剥離転写方法の工程図。
【図７】 本発明の第１の実施例における転写された素子チップの拡大図。
【図８】 本発明の第２の実施例におけるアクティブ素子と素子チップの製造方法の工程図。
【図９】 本発明の第２の実施例における電気光学素子の製造方法の工程図。
【図１０】 本発明の第２の実施例における素子チップの剥離転写方法の工程図。
【図１１】 本発明の第２の実施例における転写された素子チップの拡大図。
【符号の説明】
【００４０】
１１ 第１基板
１２ 剥離層
１３ 下地絶縁膜
１４ 非晶質シリコン（a-Si）
１５ レーザー結晶化
１６ 活性層
１７ ゲート絶縁膜
１８ ゲート電極
１９ オンインプラやイオンドーピング
１ａ レジストマスク
１ｂ ソース・ドレイン領域
１ｃ 第１層間絶縁膜
１ｄ 第１コンタクトホール
１ｅ ソース・ドレイン電極
１ｆ n型薄膜トランジスタ
１ｇ p型薄膜トランジスタ
１ｈ 第２層間絶縁膜
１ｉ 第２コンタクトホール
１ｊ 接続パッド
１ｋ セパレーション
２１ 第１基板
２２ 剥離層
２３ 薄膜トランジスタ
２４ 素子チップの接続パッド
２５ 素子チップ
２６ 第２基板
２７ 配線
２８ 第２基板の接続パッド
２９ 接着剤
２ａ セパレーション
２ｂ レーザー
３１ 素子チップ
３２ 薄膜トランジスタ
３３ 素子チップの接続パッド
３４ 第２基板
３５ 配線
３６ 第２基板の接続パッド
３７ 接着剤
４１ 第１基板
４２ 剥離層
４３ 下地絶縁膜
４４ 非晶質シリコン（a-Si）
４５ レーザー結晶化
４６ 活性層
４７ ゲート絶縁膜
４８ ゲート電極
４９ オンインプラやイオンドーピング
４ａ レジストマスク
４ｂ ソース・ドレイン領域
４ｃ 第１層間絶縁膜
４ｄ 第１コンタクトホール
４ｅ ソース・ドレイン電極
４ｆ n型薄膜トランジスタ
４ｇ p型薄膜トランジスタ
４ｈ 第２層間絶縁膜
４ｉ 第２コンタクトホール
４ｊ 第１接続パッド
４ｋ 第２接続パッド
４ｌ セパレーション
５１ 第３基板
５２ 陽極
５３ 親液性バンク
５４ 撥液性バンク
５５ 正孔輸送層
５６ 発光層
５７ 陰極
６１ 第１基板
６２ 剥離層
６３ 薄膜トランジスタ
６４ 素子チップの第１接続パッド
６５ 素子チップの第２接続パッド
６６ 素子チップ
６７ 第２基板
６８ 配線
６９ 第２基板の接続パッド
６ａ 異方導電性ペースト
６ｂ セパレーション
６ｃ レーザー
７１ 素子チップ
７２ 薄膜トランジスタ
７３ 素子チップの第１接続パッド
７４ 素子チップの第２接続パッド
７５ 第２基板
７６ 配線
７７ 第２基板の接続パッド
７８ 第３基板
７９ 有機発光ダイオード
７ａ 陰極
７ｂ 異方導電性ペースト
８１ 第１基板
８２ 剥離層
８３ 下地絶縁膜
８４ 非晶質シリコン（a-Si）
８５ レーザー結晶化
８６ 活性層
８７ ゲート絶縁膜
８８ ゲート電極
８９ オンインプラやイオンドーピング
８ａ レジストマスク
８ｂ ソース・ドレイン領域
８ｃ 第１層間絶縁膜
８ｄ 第１コンタクトホール
８ｅ ソース・ドレイン電極
８ｆ n型薄膜トランジスタ
８ｇ p型薄膜トランジスタ
８ｈ 第２層間絶縁膜
８ｉ 第２コンタクトホール
８ｊ 第１接続パッド
８ｋ 第２接続パッド
８ｌ 開孔
８ｍ セパレーション
９１ 第３基板
９２ 陽極
９３ 親液性バンク
９４ 撥液性バンク
９５ 正孔輸送層
９６ 発光層
９７ 陰極
９８ 第３基板の接続パッド
ａ１ 第１基板
ａ２ 剥離層
ａ３ 薄膜トランジスタ
ａ４ 素子チップの第１接続パッド
ａ５ 素子チップの第２接続パッド
ａ６ 素子チップ
ａ７ 第２基板
ａ８ 配線
ａ９ 第２基板の接続パッド
ａａ 異方導電性ペースト
ａｂ 開孔
ａｃ セパレーション
ａｄ レーザー
ｂ１ 素子チップ
ｂ２ 薄膜トランジスタ
ｂ３ 素子チップの第１接続パッド
ｂ４ 素子チップの第２接続パッド
ｂ５ 第２基板
ｂ６ 配線
ｂ７ 第２基板の接続パッド
ｂ８ 第３基板
ｂ９ 有機発光ダイオード
ｂａ 第３基板の接続パッド
ｂｂ 異方導電性ペースト

Claims (4)

  1. 第１基板上に形成された剥離層上にアクティブ素子を一つ以上含み、前記剥離層とは反対側の面に第１接続パッドを、前記剥離層側の面に第２接続パッドを有する素子チップを形成する工程と、
    前記第１接続パッドと、第２基板上に形成されている配線とが向かいあうように前記第１基板と前記第２基板とを貼り合わせることにより、前記第１接続パッドと前記配線とを電気的に接続する工程と、
    前記第１基板を前記剥離層を用いて剥離して、前記第２基板上に前記素子チップを転写する工程と、
    前記第２接続パッドと第３基板に形成されている電気光学素子とが向かいあうように前記第２基板と前記第３基板とを貼り合わせることにより、前記第２接続パッドと前記電気光学素子とを電気的に接続する工程と、を有し、
    前記素子チップを形成する工程は、
    前記剥離層上に第１絶縁膜を形成する工程と、
    前記第１絶縁膜上に活性層を形成する工程と、
    前記第１絶縁膜及び前記活性層上に第２絶縁膜を形成する工程と、
    平面視において前記第２絶縁膜の前記活性層と重なる領域に、前記活性層に達する第１コンタクトホールを形成するのと同時に、平面視において前記活性層と重ならない領域に、前記第２絶縁膜及び前記第１絶縁膜を貫通する第２コンタクトホールを形成する工程と、
    前記第１コンタクトホール及び前記第２コンタクトホールに金属を成膜し、前記第２コンタクトホールに対応する位置であって前記素子チップの前記剥離層側の面に前記第２接続パットを形成しかつ前記第１コンタクトホールに対応する位置であって、前記第２絶縁膜上に電極を形成する工程と、
    前記電極上及び前記第２絶縁膜上に第３絶縁膜を形成する工程と、
    平面視において前記第３絶縁膜の前記電極に対応する位置に、前記電極に達する第３コンタクトホールを形成する工程と、
    前記第３コンタクトホールに金属を成膜し、前記素子チップの前記剥離層と反対側の面に前記第１接続パットを形成する工程と、
    を有することを特徴とするアクティブマトリクス型表示装置の製造方法。
  2. 第１基板上に形成された剥離層上にアクティブ素子を一つ以上含み、前記剥離層とは反対側の面に第１接続パッドを、前記剥離層側の面に第２接続パッドを有する素子チップを形成する工程と、
    前記第１接続パッドと、第３基板上に形成されている電気光学素子とが向かいあうように前記第１基板と前記第３基板とを貼り合わせることにより、前記第１接続パッドと前記電気光学素子とを電気的に接続する工程と、
    前記第１基板を前記剥離層を用いて剥離して、前記第３基板上に前記素子チップを転写する工程と、
    前記第２接続パッドと第２基板に形成されている配線とが向かいあうように前記第３基板と前記第２基板とを貼り合わせることにより、前記第２接続パッドと前記配線とを電気的に接続する工程と、を有し、
    前記素子チップを形成する工程は、
    前記剥離層上に第１絶縁膜を形成する工程と、
    前記第１絶縁膜上に活性層を形成する工程と、
    前記第１絶縁膜及び前記活性層上に第２絶縁膜を形成する工程と、
    平面視において前記第２絶縁膜の前記活性層と重なる領域に、前記活性層に達する第１コンタクトホールを形成するのと同時に、平面視において前記活性層と重ならない領域に、前記第２絶縁膜及び前記第１絶縁膜を貫通する第２コンタクトホールを形成する工程と、
    前記第１コンタクトホール及び前記第２コンタクトホールに金属を成膜し、前記第２コンタクトホールに対応する位置であって前記素子チップの前記剥離層側の面に前記第２接続パットを形成しかつ前記第１コンタクトホールに対応する位置であって、前記第２絶縁膜上に電極を形成する工程と、
    前記電極及び前記第２絶縁膜上に第３絶縁膜を形成する工程と、
    平面視において前記第３絶縁膜の前記電極に対応する位置に、前記電極に達する第３コンタクトホールを形成する工程と、
    前記第３コンタクトホールに金属を成膜し、前記素子チップの前記剥離層と反対側の面に前記第１接続パットを形成する工程と、
    を有することを特徴とするアクティブマトリクス型表示装置の製造方法。
  3. 請求項１に記載のアクティブマトリクス型表示装置の製造方法であって、
    少なくとも前記第１接続パッドと前記配線との電気的な接続または前記第２接続パッドと前記電気光学素子との電気的な接続に異方性導電ペーストを用いることを特徴とするアクティブマトリクス型表示装置の製造方法。
  4. 請求項１乃至請求項３のいずれか一項に記載のアクティブマトリクス型表示装置の製造方法であって、
    前記アクティブ素子が薄膜トランジスタであることを特徴とするアクティブマトリクス型表示装置の製造方法。
JP2003019128A 2003-01-28 2003-01-28 アクティブマトリクス型表示装置の製造方法 Expired - Fee Related JP3972825B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2003019128A JP3972825B2 (ja) 2003-01-28 2003-01-28 アクティブマトリクス型表示装置の製造方法
US10/765,197 US7071488B2 (en) 2003-01-28 2004-01-28 Active matrix display device and thin film transistor display device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003019128A JP3972825B2 (ja) 2003-01-28 2003-01-28 アクティブマトリクス型表示装置の製造方法

Publications (2)

Publication Number Publication Date
JP2004233444A JP2004233444A (ja) 2004-08-19
JP3972825B2 true JP3972825B2 (ja) 2007-09-05

Family

ID=32949086

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003019128A Expired - Fee Related JP3972825B2 (ja) 2003-01-28 2003-01-28 アクティブマトリクス型表示装置の製造方法

Country Status (2)

Country Link
US (1) US7071488B2 (ja)
JP (1) JP3972825B2 (ja)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1542272B1 (en) * 2003-10-06 2016-07-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP5072208B2 (ja) * 2004-09-24 2012-11-14 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4742588B2 (ja) * 2004-09-29 2011-08-10 セイコーエプソン株式会社 有機ｅｌ装置及びその製造方法、並びに電子機器
JP5072217B2 (ja) * 2004-11-22 2012-11-14 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7736964B2 (en) * 2004-11-22 2010-06-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and method for manufacturing the same
US8138502B2 (en) * 2005-08-05 2012-03-20 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device and manufacturing method thereof
CN101385039B (zh) * 2006-03-15 2012-03-21 株式会社半导体能源研究所 半导体器件
EP1845514B1 (en) * 2006-04-14 2013-10-02 Semiconductor Energy Laboratory Co., Ltd. Display device and method for driving the same
US8610155B2 (en) 2008-11-18 2013-12-17 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device, method for manufacturing the same, and cellular phone
US8576209B2 (en) 2009-07-07 2013-11-05 Semiconductor Energy Laboratory Co., Ltd. Display device
US9161448B2 (en) 2010-03-29 2015-10-13 Semprius, Inc. Laser assisted transfer welding process
DE112011101135B4 (de) * 2010-03-29 2021-02-11 X-Celeprint Limited Elektrisch verbundene Felder von aktiven Bauteilen in Überführungsdrucktechnik
US9412727B2 (en) 2011-09-20 2016-08-09 Semprius, Inc. Printing transferable components using microstructured elastomeric surfaces with pressure modulated reversible adhesion
US11472171B2 (en) 2014-07-20 2022-10-18 X Display Company Technology Limited Apparatus and methods for micro-transfer-printing
US9704821B2 (en) 2015-08-11 2017-07-11 X-Celeprint Limited Stamp with structured posts
KR102568632B1 (ko) * 2016-04-07 2023-08-21 삼성디스플레이 주식회사 트랜지스터 표시판, 그 제조 방법 및 이를 포함하는 표시 장치
US10748793B1 (en) 2019-02-13 2020-08-18 X Display Company Technology Limited Printing component arrays with different orientations

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5589406A (en) * 1993-07-30 1996-12-31 Ag Technology Co., Ltd. Method of making TFT display
SG49972A1 (en) * 1995-07-19 1998-06-15 Sony Corp Reflective guest host liquid-crystal display device
KR100479000B1 (ko) * 1996-05-15 2005-08-01 세이코 엡슨 가부시키가이샤 박막디바이스,액정패널및전자기기및박막디바이스의제조방법
TW517260B (en) * 1999-05-15 2003-01-11 Semiconductor Energy Lab Semiconductor device and method for its fabrication
TW490713B (en) * 1999-07-22 2002-06-11 Semiconductor Energy Lab Semiconductor device and manufacturing method thereof
TW494447B (en) * 2000-02-01 2002-07-11 Semiconductor Energy Lab Semiconductor device and manufacturing method thereof
JP2001282423A (ja) 2000-03-29 2001-10-12 Aiwa Co Ltd キー操作処理方法およびキー操作処理装置
JP2001282424A (ja) 2000-03-29 2001-10-12 Seiko Epson Corp プレゼンテーションシステム及びワイヤレスリモコン
US6605826B2 (en) * 2000-08-18 2003-08-12 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device and display device
JP2002148342A (ja) * 2000-11-07 2002-05-22 Canon Inc 放射線撮像装置
US6992439B2 (en) * 2001-02-22 2006-01-31 Semiconductor Energy Laboratory Co., Ltd. Display device with sealing structure for protecting organic light emitting element
JP3908552B2 (ja) * 2001-03-29 2007-04-25 Ｎｅｃ液晶テクノロジー株式会社 液晶表示装置及びその製造方法
JP3890921B2 (ja) 2001-06-05 2007-03-07 ソニー株式会社 素子の配列方法及び画像表示装置の製造方法
JP3994681B2 (ja) 2001-04-11 2007-10-24 ソニー株式会社 素子の配列方法及び画像表示装置の製造方法
JP2002314123A (ja) 2001-04-18 2002-10-25 Sony Corp 素子の転写方法及びこれを用いた素子の配列方法、画像表示装置の製造方法
JP3608615B2 (ja) 2001-04-19 2005-01-12 ソニー株式会社 素子の転写方法及びこれを用いた素子の配列方法、画像表示装置の製造方法
JP4801278B2 (ja) * 2001-04-23 2011-10-26 株式会社半導体エネルギー研究所 発光装置及びその作製方法
JP2002343944A (ja) 2001-05-14 2002-11-29 Sony Corp 電子部品の転写方法及び素子の配列方法、画像表示装置の製造方法
US7087504B2 (en) * 2001-05-18 2006-08-08 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device by irradiating with a laser beam
JP3753673B2 (ja) * 2001-06-20 2006-03-08 セイコーエプソン株式会社 液晶表示装置の製造方法
TW548860B (en) * 2001-06-20 2003-08-21 Semiconductor Energy Lab Light emitting device and method of manufacturing the same
TW546857B (en) * 2001-07-03 2003-08-11 Semiconductor Energy Lab Light-emitting device, method of manufacturing a light-emitting device, and electronic equipment
JP3696131B2 (ja) * 2001-07-10 2005-09-14 株式会社東芝 アクティブマトリクス基板及びその製造方法
JP2003077940A (ja) 2001-09-06 2003-03-14 Sony Corp 素子の転写方法及びこれを用いた素子の配列方法、画像表示装置の製造方法
JP4078825B2 (ja) 2001-10-30 2008-04-23 ソニー株式会社 回路基板の製造方法、並びに表示装置の製造方法
US6822264B2 (en) * 2001-11-16 2004-11-23 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US6911675B2 (en) * 2001-11-30 2005-06-28 Semiconductor Energy Laboratory Co., Ltd. Active matrix display device and manufacturing method thereof
JP2003258210A (ja) 2001-12-27 2003-09-12 Canon Inc 表示装置及びその製造方法
US6936856B2 (en) * 2002-01-15 2005-08-30 Osram Opto Semiconductors Gmbh Multi substrate organic light emitting devices

Also Published As

Publication number Publication date
US7071488B2 (en) 2006-07-04
JP2004233444A (ja) 2004-08-19
US20040227886A1 (en) 2004-11-18

Similar Documents

Publication Publication Date Title
JP3972825B2 (ja) アクティブマトリクス型表示装置の製造方法
US7341894B2 (en) Semiconductor, electrooptic apparatus and electronic apparatus
US8637894B2 (en) Organic light-emitting display apparatus that prevents a thick organic insulating layer from lifting
CN101044627B (zh) 半导体器件
US6879098B2 (en) Display fabrication using modular active devices
JP3708637B2 (ja) 液晶表示装置
US7208873B2 (en) Organic electroluminescence display device and method for fabricating the same
US8004176B2 (en) Organic light emitting display having reduced manufacturing shorts and method of fabricating the same
KR20180000046A (ko) 디스플레이 장치 및 이의 제조 방법
JP2004006724A (ja) 半導体装置およびその製造方法、電気光学装置、液晶表示装置、電子機器
JP2003297974A (ja) 半導体装置、電気光学装置および半導体装置の製造方法
TW201116914A (en) Flat panel display device and method of manufacturing the same
CN111952331A (zh) 微发光二极管显示基板及其制作方法
CN113838994B (zh) 显示面板、柔性显示屏和电子设备及显示面板的制备方法
JP2009188317A (ja) 半導体装置、電気光学装置、電子機器、半導体装置の製造方法、電気光学装置の製造方法および電子機器の製造方法
KR20180001640A (ko) 디스플레이 장치
KR100644122B1 (ko) 박막 반도체 소자 및 박막 반도체 소자의 제조방법
KR20190076094A (ko) 디스플레이 장치와, 이의 제조 방법
KR20050093606A (ko) 전계 발광 디스플레이 장치 및 이의 제조 방법
JP3820743B2 (ja) アクティブマトリクス基板およびアクティブマトリクス基板の製造方法および表示装置
WO2024001430A1 (zh) 显示面板及显示装置
JP3799915B2 (ja) 電気光学装置の製造方法並びに半導体基板及び電気光学装置
CN114270252B (zh) 阵列基板、显示装置和制造阵列基板的方法
US11929358B2 (en) Display backplate and method for manufacturing same, display panel and method for manufacturing same, and display device
JP4524992B2 (ja) 薄膜トランジスタ型表示装置、薄膜素子の製造方法、薄膜トランジスタ回路基板、電気光学装置および電子機器

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050126

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20061018

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20061114

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070111

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070306

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20070403

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070423

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20070522

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20070604

R150 Certificate of patent or registration of utility model

Ref document number: 3972825

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100622

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110622

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110622

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120622

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130622

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130622

Year of fee payment: 6

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees