KR100644122B1 - 박막 반도체 소자 및 박막 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은, 게이트 전극의 저저항화, 소스 전극의 커패시터 용량의 저감, 에칭성의 향상이 가능해지는 박막 반도체 소자 및 그 제조방법을 제공하는 것을 과제로 한다.
본 발명은, 이의 해결수단으로서, 기판 (1) 에 반도체막 (5) 과, 상기 반도체막 (5) 에 접속된 소스/드레인 전극 (24, 23) 과, 상기 반도체막 (5) 에 절연막 (6) 을 통해 배치된 게이트 전극 (14) 을 구비하는 박막 반도체 소자에 있어서, 상기 게이트 전극 (14) 의 막두께보다도 상기 소스/드레인 전극 (24, 23) 의 막두께가 얇은 것을 특징으로 한다.

Description

박막 반도체 소자 및 박막 반도체 소자의 제조방법{THIN FILM SEMICONDUCTOR ELEMENT AND METHOD OF MANUFACTURING THE SAME}
도 1 은 본 발명의 박막 반도체 소자의 제조방법을 나타내는 공정단면도이다.
도 2 는 본 발명의 박막 반도체 소자의 제조방법을 나타내는 공정단면도이다.
도 3 은 본 발명의 박막 반도체 소자의 제조방법을 나타내는 공정단면도이다.
도 4 는 본 발명의 박막 반도체 소자의 제조방법을 나타내는 공정단면도이다.
도 5 는 본 발명의 박막 반도체 소자의 요부에서의 막두께 관계를 설명하기 위한 도면이다.
도 6 은 본 발명의 박막 반도체 소자의 실시형태의 액정장치의 평면도이다.
도 7 은 도 6 의 H-H' 선을 따른 단면도이다.
도 8 은 종래기술의 박막 반도체 소자의 제조방법을 나타내는 공정단면도이다.
도 9 는 종래기술을 설명하기 위한 평면도이다.
(도면의 주요 부호에 대한 설명)
1 : 투명기판 (기판)
3 : 비정질 실리콘층 (반도체막)
4 : 폴리실리콘층 (반도체막)
5 : 반도체층 (반도체막)
13, 14 : N 채널 TFT 용 게이트 전극 (게이트 전극)
15 : P 채널 TFT 용 게이트 전극 (게이트 전극)
23 : 드레인 전극
24 : 소스 전극
101 : TiN 막 (고융점 금속, 금속질화물)
102 : Al막 (Al계 금속)
103 : Ti막 (고융점 금속, 제2 최하층 금속)
SD1 : TiN막 (고융점 금속, 금속질화물)
SD2 : Al막 (Al계 금속)
SD3 : Ti막 (고융점 금속, 제1 최하층 금속)
본 발명은, 박막 반도체 소자 및 박막 반도체 소자의 제조방법에 관한 것이다.
액정표시장치 등의 전기광학장치를 구성하는 액티브 매트릭스 기판에서는, 스위칭 소자로서 박막 트랜지스터 (Thin Film Transistor, 이하 TFT 라고 약기함) 가 종래부터 많이 사용되고 있다. 최근에는, 액정표시장치의 화소의 협피치화에 수반하는 TFT 회로 배선의 미세화나, 기판의 대형화에 수반하는 TFT 구동전력의 저전력화가 요구되고 있다.
따라서, 게이트 전극이나 소스/드레인 전극 등의 TFT 회로에서의 배선이나 전극의 재료로서 저저항 금속을 채용하는 것이 검토되고 있고, 특히 Al (알루미늄) 을 주성분으로 하는 금속재료를 채용하는 것이 제안되고 있다 (예를 들면, 일본 공개특허공보 평10-20345호 참조).
Al 전극 (배선) 재료로서는, 고순도 Al 외에, Cu (구리), Nd (네오디뮴) 등을 수 원자% 첨가하여 조성된 Al 합금이 일반적으로 사용되고 있고, 또 Al 전극의 부식이나 힐록(hillock)의 발생을 방지하는 캡층과, Al 금속과 하지막 (base film) 재료의 상호 확산을 방지하는 배리어층에 의해, Al 전극을 사이에 끼우듯이 적층 형성된 구조가 사용된다.
도 8(a)∼(d) 는 적층구조의 Al 전극을 구비하는 TFT 의 제조 프로세스의 일례를 나타내는 도면이다.
먼저, 도 8(a) 에 나타내는 바와 같이, 투명기판 (1) 상에, 절연층 (2) 과, 반도체층 (5) 과, 게이트 절연층 (6) 과, 게이트 전극 (100) 을 순서대로 형성한다. 도 8(a) 에 있어서, 반도체층 (5) 및 게이트 전극 (100) 은, 주지의 포토리소그래피 기술을 이용하여 패터닝함으로써 형성된 것이다. 또, 반도체층 (5) 은, 이온도핑에 의해 형성하는 소스 영역 (5S), 채널 영역 (5C), 드레인 영역 (5D) 을 구비하고 있다. 또, 게이트 전극 (100) 은, 게이트 절연층 (6) 측으로부터 Ti (티타늄) 층, Al (알루미늄)층, TiN (질화티타늄) 층이 순서대로 적층된 구조로 되어 있고, 상기 Ti층 및 TiN층은 각각 배리어층과 캡층으로서 기능하는 것이다.
다음으로, 도 8(b) 에 나타내는 바와 같이, 게이트 전극 (100) 및 게이트 절연층 (6) 을 피복하도록, 제1 층간절연막 (20) 을 형성한다. 상기 제1 층간절연막 (20) 은, 게이트 전극 (100) 및 게이트 절연층 (6) 의 요철형상을 따라 일정하게 형성되므로, 그 표면은 게이트 전극 (100) 및 게이트 절연층 (6) 을 따라 요철형상으로 된다. 또한, 이와 같은 제1 층간절연막에 대해 소스 영역 (5S) 및 드레인 영역 (5D) 을 노출시키는 콘택트홀 (21) 을 형성한다.
다음에, 도 8(c) 에 나타내는 바와 같이, 제1 층간절연막 (20) 을 덮도록 소스/드레인 전극재료 (SD) 를 형성한다. 여기에서, 소스/드레인 전극재료 (SD) 는, 제1 층간절연막 (20) 측으로부터 Ti (티타늄) 층, Al (알루미늄) 층, TiN (질화티타늄)층이 순서대로 적층된 구조로 되어 있다. 상기 소스/드레인 전극재료 (SD) 는, 제1 층간절연막 (20) 의 요철형상을 따라 일정하게 형성되므로, 그 표면은 제1 층간절연막 (20) 을 따라 요철형상으로 된다.
다음으로, 도 8(d) 에 나타내는 바와 같이, 포토리소그래피에 의해 소스/드레인 전극재료 (SD) 를 패터닝함으로써 드레인 전극 (23) 및 소스 전극 (24) 이 형성된다.
이와 같은 반도체 소자에 있어서는, 게이트 전극 (100) 과 반도체층 (5) 사 이에 전위차가 발생함으로써, 게이트 전극 (100) 의 전계가 채널 영역 (5C) 에 작용하고, 소스 영역 (5S) 과 드레인 영역 (5D) 사이에서 스위칭 동작이 행해지도록 되어 있다.
그런데, 이와 같은 반도체 소자에 있어서는, 게이트 전극 (100) 의 응답성이 직접적으로 반도체층 (5) 의 스위칭 특성에 영향을 주므로, 상기 스위칭 특성의 향상을 달성하기 위해서는, 게이트 전극 (100) 에서의 저저항화가 더욱 요구되었다.
또, 상기 소스/드레인 전극재료 (SD) 에 있어서는, Ti층과 제1 층간절연막 (20) 표면의 밀착성이 높은 성질을 갖기 때문에, 상기 Ti층을 형성하면, 제1 층간절연막 (20) 의 요철형상을 따라 형성되고, 요철형상 부분에 부착되어, 패터닝 (에칭) 후의 잔사물로서 잔류된다는 문제가 있었다. 또한, Al 과 Ti 는 합금으로 되기 쉬운 성질을 갖고 있기 때문에, 소스/드레인 전극재료 (SD) 에서의 Al층의 막두께가 큰 경우에는, Al 이 Ti 와 함께 잔사물로서 요철형상 부분에 잔류되고, 누설 전류 (leakage current) 의 발생원인이 되어, 반도체 소자의 신뢰성을 저하시킨다는 문제도 있었다.
또, 도 9 에 게이트 전극의 다른 단면을 나타낸 바와 같이, 게이트 전극 (100) 을 에칭했을 때에 Al층에 사이드 에칭부 (100a) 가 형성된 경우에는, 제1 층간절연막 (20) 의 오목부 (20a) 가 형성되고, 상기 오목부 (20a) 에 소스/드레인 전극재료 (SD) 의 잔류물 (SDa) 이 잔류되어, 누설 전류가 발생한다는 문제도 있었다. 또, 소스/드레인 전극재료 (SD) 를 제거하기 위해 에칭시간을 길게 한 경 우에는, 소스 전극 (24), 드레인 전극 (23) 이 사이드 에칭되어, 상기 사이드 에칭부에 다른 막의 재료가 잔류된다는 문제가 있었다.
본 발명은, 상기 과제를 해결하기 위해 이루어진 것으로, 게이트 전극의 저저항화, 소스/드레인 전극의 커패시터 용량의 저감, 에칭성의 향상이 가능해지는 박막 반도체 소자 및 그 제조방법을 제공하는 것을 목적으로 한다.
상기의 목적을 달성하기 위해, 본 발명은 이하의 수단를 채용하였다.
즉, 본 발명의 반도체 소자는, 기판에 반도체막과, 상기 반도체막에 접속된 소스/드레인 전극과, 반도체막에 절연막을 통해 배치된 게이트 전극을 구비하는 박막 반도체 소자에 있어서, 게이트 전극의 막두께보다도 소스/드레인 전극의 막두께가 얇은 것을 특징으로 한다.
본 발명에 있어서는, 게이트 전극 및 소스/드레인 전극은, 각각 게이트 배선 및 소스/드레인 배선으로서의 의미를 포함한다. 또, 여기에서 말하는 게이트 전극 및 소스/드레인 전극의 재료는 공지된 각종 금속이 채용된다. 예컨대, Mo, W, Ta, Cr, Al, Ti 등을 사용하는 것이 바람직하다.
본 발명에 의하면, 게이트 전극의 후막화(厚膜化)에 의해, 배선저항이 저감된 게이트 전극을 형성할 수 있게 되고, 게이트 전극의 응답성이 개선되어, 직접적으로 반도체층의 스위칭 특성을 향상시킬 수 있다. 또, 반도체 소자를 구비하는 회로의 저소비전력화를 실현할 수 있다.
또, 소스/드레인 전극의 박막화에 의해 에칭 시간이 단축되므로, 소스/드레 인 전극의 사이드 에칭량이 저감되어, 양호한 소스/드레인 전극형상을 형성하는 것이 가능해진다. 따라서, 사이드 에칭의 발생에 기인하는 잔류물의 발생을 억제할 수 있다. 또한, 요철형상의 표면을 갖는 층간절연막 상에서, 박막화된 소스/드레인 전극재료가 형성되므로, 종래와 비교하여 요철형상의 표면에 잔류되었던 잔사물이나 부식 (corrosion) 이 저감되어, 에칭 특성의 향상을 실현할 수 있다. 또한, 커패시터 용량이 저감되므로 회로의 저소비전력화를 실현할 수 있다.
또, 본 발명의 반도체 소자는, 앞에 기재된 반도체 소자로서, 게이트 전극 및 소스/드레인 전극은, Al계 금속의 단층구조인 것을 특징으로 한다.
본 발명에 의하면, 게이트 전극 및 소스/드레인 전극의 재료가 Al계 금속이므로, 저저항화를 실현할 수 있다. 또한, 본 명세서에 있어서, Al계 금속이란 Al 함유율이 구성성분 중에서 가장 높은 금속이나 합금을 의미하는 것으로 한다. 또, 상기 Al계 금속으로는, Al 금속에 Nd 를 수 원자% 첨가한 AlNd 합금을 채용하는 것이 바람직하다. 상기 AlNd 합금은, 힐록이 발생하기 어렵고, 하지막 재료와의 상호 확산도 발생하기 어렵다는 특성을 갖고 있기 때문에, 캡 메탈층이나 배리어 메탈층이 필요없게 되어, 제조공정을 간략화할 수 있다는 이점이 있다.
또, 본 발명의 반도체 소자는, 기판에 반도체막과, 상기 반도체막에 접속된 소스/드레인 전극과, 반도체막에 절연막을 통해 배치된 게이트 전극을 구비하는 박막 반도체 소자에 있어서, 게이트 전극 및 소스/드레인 전극의 각각은, 복수 금속의 적층구조체이고, 소스/드레인 전극의 최하층에 배치되어 있는 제1 최하층 금속 의 막두께가, 게이트 전극의 최하층에 배치되어 있는 제2 최하층 금속의 막두께보다도 큰 것을 특징으로 한다.
본 발명에 의하면, 드라이 에칭법을 사용함으로써, 소스/드레인 전극을 형성하는 과정에서 제1 최하층 금속이 상층측에 위치하는 상층 금속을 둘러싸면서 제거된다. 또한, 상기 제1 최하층 금속이 후막화되어 있으므로, 드라이 에칭이 진행됨에 따라, 상층 금속이 완전히 제거된 후에 제1 최하층 금속이 제거된다. 즉, 상층 금속의 잔류를 방지할 수 있게 되어, 에칭 특성의 향상을 실현할 수 있다.
또, 상층 금속이 층간절연막의 요철부에 잔류하는 것에 기인하는 누설 전류의 발생을 방지할 수 있다.
또, 본 발명의 반도체 소자는, 앞에 기재한 반도체 소자로서, 게이트 전극은 제2 최하층 금속보다도 상층측에 Al계 금속을 구비하고, 소스/드레인 전극은 제1 최하층 금속보다도 상층측에 Al계 금속을 구비하는 것을 특징으로 한다.
본 발명에 의하면, 상기 에칭법을 사용함으로써, Al계 금속이 제1 최하층 금속에 의해 둘러싸이면서 제거된다. 따라서, Al계 금속의 잔류를 방지할 수 있게 되어, 에칭 특성의 향상을 실현할 수 있다. 또, Al계 금속이 층간절연막의 요철부에 잔류하는 것에 기인하는 누설 전류의 발생을 방지할 수 있다.
또, 본 발명의 반도체 소자는, 앞에 기재된 반도체 소자로서, 제1 최하층 금속 및 제2 최하층 금속은, Al계 금속보다도 높은 융점을 갖는 고융점 금속인 것을 특징으로 한다.
본 발명에 의하면, Al계 금속과 고융점 금속층의 하지막 재료와의 상호 확산을 방지할 수 있다.
또, 본 발명의 반도체 소자는, 앞에 기재된 반도체 소자로서, 게이트 전극 및 소스/드레인 전극의 각각은, Al계 금속의 상층측에 상기 Al계 금속보다도 높은 융점을 갖는 고융점 금속을 구비하는 것을 특징으로 한다.
본 발명에 의하면, 제조 프로세스의 열처리공정, 예컨대 CVD (화학적 기상 성장) 공정 등에 기인하는 Al계 금속의 힐록의 발생을 방지할 수 있다.
또, 본 발명의 반도체 소자는, 앞에 기재된 반도체 소자로서, 게이트 전극에서의 Al계 금속의 금속층의 막두께는, 소스/드레인 전극에서의 Al계 금속의 금속층의 막두께보다도 큰 것을 특징으로 한다.
본 발명에 의하면, 소스/드레인 전극보다도 게이트 전극에서의 Al계 금속의 금속층이 후막화됨으로써, 배선저항이 저감된 게이트 전극을 형성할 수 있게 되어, 게이트 전극의 응답성이 개선되고, 직접적으로 반도체층의 스위칭 특성을 향상시킬 수 있다. 또, 반도체 소자를 구비하는 회로의 저소비전력화를 실현할 수 있다.
또, 게이트 전극보다도 소스/드레인 전극에서의 Al계 금속의 금속층이 박막화됨으로써, 소스/드레인 전극의 에칭 시간이 단축되고, 사이드 에칭량이 저감되어, 양호한 형상으로 소스/드레인 전극형상을 형성할 수 있게 된다. 따라서, 사이드 에칭의 발생에 기인하는 잔류물의 발생을 억제할 수 있다. 또한, 요철형상의 표면을 가진 층간절연막 상에 있어서, 박막화된 Al계 금속의 금속층이 형성되므로, 종래와 비교하여 요철형상의 표면에 잔류되었던 잔사물이나 부식이 저감되 어, 에칭 특성의 향상을 실현할 수 있다. 또한, 커패시터 용량이 저감되므로 회로의 저소비전력화를 실현할 수 있다.
또, 본 발명의 반도체 소자는, 앞에 기재된 반도체 소자로서, 소스/드레인 전극에서의 Al계 금속의 금속층의 막두께는, 제1 최하층 금속의 막두께의 1배∼10배인 것을 특징으로 한다.
본 발명에 의하면, 적절하게 Al계 금속의 잔류를 방지할 수 있게 되어, 에칭 특성의 향상을 실현할 수 있다. 또, Al계 금속이 층간절연막의 요철부에 잔류하는 것에 기인하는 누설 전류의 발생을 방지할 수 있다.
또, 본 발명의 반도체 소자는, 앞에 기재된 반도체 소자로서, 고융점 금속은, Ti, W, Ta, Mo, Cr 중 어느 하나를 함유하는 것을 특징으로 한다.
본 발명에 의하면, 앞에 기재한 반도체 소자와 동일한 효과가 얻어짐과 동시에, Al계 금속에서의 힐록 방지나 상호 확산 방지를 양호하게 실시할 수 있다.
특히, Ti 를 채용한 경우에는, Al 과 Ti 는 합금화되기 쉬운 성질을 갖고 있으므로, 드라이 에칭법을 실시함으로써 Al 이 Ti 에 둘러싸이면서 에칭된다. 즉, Al 단독으로 존재시키는 것보다도 Ti 를 개재시킴으로써 Al 의 에칭을 양호하게 실행할 수 있게 되어, 상기 Al 의 에칭 잔부를 저감할 수 있다.
또, 본 발명의 반도체 소자는, 앞에 기재된 반도체 소자로서, 고융점 금속은, 고순도 금속, 금속질화물, 금속산화물 중 어느 하나인 것을 특징으로 한다.
본 발명에 의하면, 앞에 기재된 반도체 소자와 동일한 효과가 얻어짐과 동시에, 고융점 금속과 접촉하는 다른 재료와의 밀착성을 향상시킬 수 있다.
예컨대, Ti 질화물이 되는 TiN 을 채용한 경우에 있어서, 상기 TiN 과 접촉하는 재료에 질화물 (SiN 등) 이나 산질화물 (SiON 등) 이 함유되어 있으면, TiN 과 질화물이나 산질화물과의 밀착성을 향상시킬 수 있다.
또, 본 발명의 반도체 소자는, 앞에 기재된 반도체 소자로서, 고융점 금속은, 복수 종류의 금속을 구비하는 적층구조인 것을 특징으로 한다.
본 발명에 의하면, 앞에 기재한 반도체 소자와 동일한 효과가 얻어진다.
또, 본 발명의 반도체 소자의 제조방법은, 기판 상에 반도체막과, 상기 반도체막에 접속된 소스/드레인 전극과, 반도체막에 절연막을 통해 배치된 게이트 전극을 구비하는 박막 반도체 소자의 제조방법에 있어서, 게이트 전극의 막두께보다도 소스/드레인 전극의 막두께를 얇게 형성하는 것을 특징으로 한다.
본 발명에 의하면, 게이트 전극의 후막화에 의해, 배선저항이 저감된 게이트 전극을 형성할 수 있게 되고, 게이트 전극의 응답성이 개선되어, 직접적으로 반도체층의 스위칭 특성을 향상시킬 수 있다. 또, 반도체 소자를 구비하는 회로의 저소비전력화를 실현할 수 있다.
또, 소스/드레인 전극의 박막화에 의해, 에칭 시간이 단축되므로, 소스/드레인 전극의 사이드 에칭량이 저감되어, 양호한 소스/드레인 전극형상을 형성할 수 있게 된다. 따라서, 사이드 에칭의 발생에 기인하는 잔류물의 발생을 억제할 수 있다. 또한, 요철형상의 층간절연막에 형성된 소스/드레인 전극 재료가 박막화되어 있으므로, 종래는 상기 요철부에 잔류되었던 잔사물이나 부식이 저감되므로, 에칭 특성의 향상을 실현할 수 있다. 또한, 커패시터 용량이 저감되므로 회로의 저소비전력화를 실현할 수 있다.
또, 본 발명의 반도체 소자의 제조방법은, 기판에 반도체막과, 상기 반도체막에 접속된 소스/드레인 전극과, 반도체막에 절연막을 통해 배치된 게이트 전극을 구비하는 박막 반도체 소자의 제조방법에 있어서, 게이트 전극 및 소스/드레인 전극의 각각은 복수 금속의 적층구조체이고, 소스/드레인 전극의 최하층에 배치되어 있는 제1 최하층 금속의 막두께를, 게이트 전극의 최하층에 배치되어 있는 제2 최하층 금속의 막두께보다도 크게 형성하는 것을 특징으로 한다.
본 발명에 의하면, 드라이 에칭법을 사용함으로써 소스/드레인 전극을 형성하는 과정에 있어서, 제1 최하층 금속이 그 상층측에 위치하는 상층 금속을 둘러싸면서 제거된다. 또한, 상기 제1 최하층 금속이 후막화되어 있으므로, 드라이 에칭이 진행됨에 따라, 상층 금속이 완전히 제거된 후에 제1 최하층 금속이 제거된다. 즉, 상층 금속의 잔류를 방지할 수 있게 되어, 에칭 특성의 향상을 실현할 수 있다.
또, 상층 금속이 층간절연막의 요철부에 잔류하는 것에 기인하는 누설 전류의 발생을 방지할 수 있다.
[발명을 실시하기 위한 최선의 형태]
이하, 본 발명의 일 실시형태를 도 1∼도 7 을 참조하여 설명한다.
본 실시형태에서는, 액티브 매트릭스형 액정장치를 구성하는 TFT 어레이 기판을, 본 발명의 박막 반도체 소자의 예로서 설명한다. 또, TFT 제조 프로세스로서, 저온 폴리 SiTFT 를 예로 든다.
도 1 내지 도 4 는, 본 실시형태의 박막 반도체 소자의 제조방법을 순서를 따라 나타내는 공정단면도이다. 도 5 는 박막 반도체 소자에서의 요부의 막두께의 관계를 설명하기 위한 설명도이다. 도 6 은 TFT 어레이 기판을 그 위에 형성된 각 구성요소와 함께 대향기판측에서 본 평면도이다. 도 7 은 도 6 의 H-H' 선을 따른 단면도이다.
또한 도 1∼도 7 의 각 도면에 있어서는, 각 층이나 각 부재를 도면 상에서 인식 가능한 정도의 크기로 하기 위해, 각 층이나 각 부재마다 축척을 다르게 하고 있다. 특히, 도 4 에 나타내는 게이트 전극, 소스 전극, 및 드레인 전극의 막두께나, 각 전극을 구성하는 층막의 막두께는, 축척을 다르게 하고 있다.
또, 본 실시형태에서의 게이트 전극 및 소스/드레인 전극은, 각각 게이트 배선 및 소스/드레인 배선으로서의 의미를 포함한다.
본 실시형태의 액정장치에 있어서는, 도 6, 도 7 에 나타내는 바와 같이, TFT 어레이 기판 (1000) 상에, 시일재 (52) 가 그 가장자리를 따라 설치되어 있고, 그 내측에 병행하여 화상표시영역의 주변을 규정하는 프레임으로서의 차광막 (53) 이 설치되어 있다. 시일재 (52) 의 외측 영역에는, 데이터선 (도시 생략) 에 화상신호를 소정 타이밍으로 공급함으로써 데이터선 (도시 생략) 을 구동하는 데이터선 구동회로 (201) 및 외부회로 접속단자 (202) 가 TFT 어레이 기판 (1000) 의 한 변을 따라 설치되어 있고, 주사선 (도시 생략) 에 주사신호를 소정 타이밍으로 공급함으로써 주사선 (도시 생략) 을 구동하는 주사선 구동회로 (104) 가 상기 한 변에 인접하는 2변을 따라 형성되어 있다. 주사선 (도시 생략) 에 공급되는 주 사신호 지연이 문제가 되지 않는다면, 주사선 구동회로 (104) 는 편측에만 형성해도 되는 것은 말할 필요도 없다. 또, 데이터선 구동회로 (201) 를 화상표시영역 (10a) 의 변을 따라 양 측에 배열해도 된다. 또한, TFT 어레이 기판 (1000C) 의 나머지 한 변에는, 화상표시영역의 양 측에 설치된 주사선 구동회로 (104) 간을 연결하기 위한 복수의 배선 (105) 이 설치되어 있다.
또, 대향기판 (2000) 은, 상기 서술한 제1 실시형태에서 설명한 대향기판으로, 대향기판 (2000) 의 코너부의 적어도 1 지점에 있어서는, TFT 어레이 기판 (1000) 과 대향기판 (2000) 과의 사이에서 전기적으로 도통시키기 위한 도통재 (106) 가 설치되어 있다. 그리고, 도 6 에 나타낸 바와 같이, 도 7 에 나타낸 시일재 (52) 와 대략 동일한 윤곽을 갖는 대향기판 (2000) 이 상기 시일재 (52) 에 의해 TFT 어레이 기판 (1000) 에 고착되어 있다.
다음에, 본 실시형태의 TFT 어레이 기판의 제조방법에 대해 설명한다.
도 1 및 도 2 에서는, 화상표시영역 내의 화소 스위치용의 TFT (N 채널 TFT) 및 축적용량의 제조공정뿐만 아니라, 상기 제조공정과 동시에 병행하여 형성되는 주변영역 (상기 데이터선 구동회로 (201), 주사선 구동회로 (104) 등의 형성영역) 내에서 사용되는 TFT (상보형의 N 채널 TFT 및 P 채널 TFT) 의 제조공정도 함께 설명하는 것이다.
도 1(a) 에 나타내는 바와 같이, 유리 등의 투명기판 (기판 ; 1) 상에 절연층 (2) 을 형성하고, 그 위에 비정질 실리콘층 (반도체층 ; 3) 을 성막(成膜)한다. 그 후, 비정질 실리콘층 (3) 에 대해 레이저 어닐 처리 등의 가열처리를 실시함으 로써 비정질 실리콘층 (3) 을 재결정시켜, 막두께 50㎚ 의 폴리실리콘층 (반도체막 ; 4) 으로 변환한다. 이 제1 공정은, 화상표시영역, 주변영역 모두 동일하다.
다음에, 도 1(b) 에 나타내는 바와 같이, 주지의 포토리소그래피 기술, 및 드라이 에칭 기술을 이용하여 폴리실리콘층 (4) 을 패터닝하여 섬형상의 반도체층 (5) 으로 하고, 그 위에 CVD 법 등에 의해 게이트 절연층 (6) 을 형성한다. 게이트 절연층 (6) 의 막두께는, 예컨대 100∼150㎚ 정도이다. 이 제2 공정은, 화상표시영역, 주변영역 모두 동일하다.
다음에, 도 1(c) 에 나타내는 바와 같이, 주지의 포토리소그래피 기술을 이용하여, 화상표시영역 중, N 채널 TFT 와 축적용량과의 접속부 및 축적용량의 하부전극이 되어야 하는 영역이 개구된 레지스트 패턴 (7) 을 형성한다. 이 때, 주변영역은, 전체면이 레지스트 패턴 (7) 으로 덮여 있다. 그 후, 예컨대 PH3/H2 이온 등의 N형 불순물 이온을 게이트 절연층 (6) 을 통해 상기 접속부 및 하부전극이 되어야 하는 곳의 반도체층 (5) 에 주입한다. 이 때의 이온 주입 조건은, 예를 들면 31P 의 도즈량이 3×1014∼5×1014/㎠ 정도이고, 가속 에너지는 80keV 정도가 필요하게 된다. 이 제3 공정에 의해, 상기 접속부 (8) 및 축적용량의 하부전극 (9) 이 형성된다.
다음에, 레지스트 패턴 (7) 을 박리한 후, 도 2(a) 에 나타내는 바와 같이, N채널 TFT 의 고농도 소스/드레인 영역이 되어야 하는 영역이 개구된 레지스트 패턴 (10) 을 형성한다. 이 때, N 채널 TFT 의 채널 영역 및 저농도 소스/드레인 영역이 되어야 하는 영역, P 채널 TFT 가 되어야 하는 영역, 상기 접속부 및 축적용량의 하부전극을 형성한 영역은 레지스트 패턴 (10) 으로 덮여 있다. 그 후, 예컨대 PH3/H2 이온 등의 N형 불순물 이온을 게이트 절연층 (6) 을 통해 N 채널 TFT 의 고농도 소스/드레인 영역이 되어야 하는 곳인 폴리실리콘층 (5) 에 주입한다. 이 때의 이온 주입 조건은, 예를 들면 31P 의 도즈량이 1×1015∼3×1015/㎠ 정도이고, 가속 에너지는 80keV 정도가 필요하게 된다. 이 제4 공정에 의해, N 채널 TFT 의 고농도 소스 영역 (5a), 고농도 드레인 영역 (5b) 이 형성된다.
레지스트 패턴 (10) 을 제거한 후, 도 2(b) 에 나타내는 바와 같이, Ti막 (고융점 금속, 제2 최하층 금속 ; 103), Al막 (Al계 금속, 금속층 ; 102), TiN막 (고융점 금속, 금속질화물 ; 101) 을 연속적으로 성막하여 적층막을 형성한다. 여기에서, Al막 (102) 의 막두께가 소스 전극 (24) 에서의 Al막 (후술) 의 막두께보다도 커지도록, 성막 시간을 길게 설정하여 성막한다. 또, 상기 공정을 실시함으로써, Al막 (102) 의 막두께는 400㎚ 으로 설정된다. 또, Ti막 (103) 의 막두께는, 후술하는 소스/드레인 전극재료 (SD) 에서의 최하층 금속의 Ti막 (후술) 보다도 얇게 형성된다.
또한, TiN막 (101) 상에 레지스트 패턴 (도시 생략) 을 형성하고, 상기 레지스트 패턴을 마스크로 하여, N 채널 TFT용 게이트 전극 (13, 14) 과, P 채널 TFT 용 게이트 전극 (15) 과, 축적용량의 상부전극 (16) 을 드라이 에칭법을 이용하여 형성한다. 이상의 제5 공정에 의해, TiN막 (101)/Al막 (102)/Ti막 (103) 의 적 층막으로 이루어지는 N 채널 TFT 용 게이트 전극 (13, 14), P채널 TFT 용 게이트 전극 (15), 축적용량의 상부 전극 (16) 이 각각 형성된다. 그 후, 레지스트 패턴을 제거한다.
다음에, 도 2(c) 에 나타내는 바와 같이, 레지스트 패턴을 사용하지 않고 기판 전체면에 예를 들면 PH3/H2 이온 등의 N형 불순물 이온을 저농도로 주입한다. 이 때의 이온 주입 조건은, 예를 들면 31P 의 도즈량이 1×1013∼3×1013/㎠ 정도이고, 가속 에너지는 80keV 정도가 필요하게 된다. 이 제6 공정에 의해, N 채널 TFT 의 저농도 소스 영역 (5c), 저농도 드레인 영역 (5d) 이 형성된다. 이 때, 게이트 전극만을 마스크로 하여 이온을 주입하기 때문에, P 채널 TFT 측에도 N형 불순물 이온이 주입되게 되는데, 저농도이기 때문에 특별히 지장은 없다.
다음에, 도 2(d) 에 나타내는 바와 같이, P채널 TFT 의 형성영역이 개구되고, N채널 TFT 및 축적용량의 형성영역이 덮인 레지스트 패턴 (18) 을 형성한다. 그리고, 레지스트 패턴 (18) 을 마스크로 하여 예를 들면 B2H6/H2 이온 등의 P형 불순물 이온을 주입한다. 이 때의 이온 주입 조건은, 예를 들면 11B 의 도즈량이 5×1014/㎠ 이상 필요하고, 가속 에너지는 25∼30keV 정도가 필요하게 된다. 이 제7 공정에 의해, P 채널 TFT의 소스 영역 (5j), 드레인영역 (5k) 이 형성된다. 그리고, 이온 주입 종료 후에는 레지스트 패턴 (18) 을 박리한다.
다음에 이어지는 공정은, 도 3 및 도 4 를 참조하여 설명한다. 도 3 및 도 4 는 도 2(d) 의 요부 (B) 의 확대도이다. 또, 이하의 설명에서는 게이트 전극 (14) 근방의 구조에 대해 설명함과 동시에, 게이트 전극 (13, 15) 에 대해서는 게이트 전극 (14) 과 동일하므로 설명을 생략한다.
도 3(a) 에 나타내는 바와 같이, 제1 층간절연막 (20) 을 형성한다. 상기 제1 층간절연막 (20) 은, 게이트 전극 (14) 및 게이트 절연막 (6) 의 요철형상을 따라 일정하게 형성되므로, 그 표면은 게이트 전극 (14) 및 게이트 절연층 (6) 을 따라 요철형상으로 된다.
상기 제1 층간절연막 (20) 을 성막하는 공정에 있어서는, 게이트 전극 (14) 에 대해 열부하를 부여하지만, 고융점 금속의 TiN 막 (101) 이 게이트 전극 (14) 의 최상부에 형성되고, 내열성이 실시되어 있으므로, Al막 (102) 에서의 힐록의 발생이 억제된다. 또, 제1 층간절연막 (20) 에 질화물 (SiN 등) 이나 산질화물 (SiON 등) 이 함유되어 있는 경우에는, TiN 과 질화물이나 산질화물과의 밀착성이 향상되어, 양호한 절연성이 얻어진다.
다음에, 도 3(b) 에 나타내는 바와 같이, 제1 층간절연막 (20) 및 게이트 절연층 (6) 을 관통하여 고농도 소스 영역 (5a) 및 고농도 드레인 영역 (5b) 에 달하는 콘택트홀 (21) 을 각각 형성한다. 여기에서, 콘택트홀 (21) 은, 나중의 공정에서 소스/드레인 전극재료 (SD) 를 성막했을 때의 Al막의 막두께가 게이트 전극 (14) 의 Al막 (102) 보다도 얇아지도록 최적한 직경치수로 형성된다.
다음에, 도 4(a) 에 나타내는 바와 같이, 제1 층간절연막 (20) 상에, 또는 콘택트홀 (21) 을 매설하도록 소스/드레인 전극재료 (SD) 를 형성한다. 상기 소스/드레인 전극재료 (SD) 는, 하층측으로부터 Ti막 (고융점 금속, 제1 최하층금속 ; SD3) 과, Al막 (Al계 금속, 금속층 ; SD2) 과, TiN막 (고융점 금속, 금속질화물 ; SD1) 을 연속적으로 적층 성막함으로써 형성된다. 상기 소스/드레인 전극재료 (SD) 에 있어서는, Al막 (SD2) 의 막두께는 게이트 전극 (14) 에서의 Al층 (102) 의 대략 절반의 막두께로 되어 있다.
또, Ti막 (SD3) 의 막두께는, 게이트 전극 (14) 에서의 Ti막 (103) 의 막두께보다도 크게 설정되어 있다.
다음으로, 도 4(b) 에 나타내는 바와 같이, 주지의 포토리소그래피 기술 및 드라이 에칭 기술을 이용하여 패터닝함으로써 소스 전극 (24), 드레인 전극 (23) 을 형성한다.
여기에서, Al막 (SD2) 의 막두께가 게이트 전극 (14) 의 Al막 (102) 과 비교하여 얇기 때문에, 상기 Al막 (SD2) 의 에칭시간이 단축됨과 동시에, Al막 (SD2) 의 사이드 에칭량이 저감된다. 또, Al 과 Ti 는 서로 합금화되기 쉬운 성질을 갖고 있기 때문에, 상기 에칭 프로세스에 있어서는, Al 은 Ti 와 함께 제1 층간절연막 (20) 표면으로부터 에칭된다. 또, Ti막 (SD3) 이 후막화되어 있으므로, Al막 (SD2) 이 완전히 제거된 후에 Ti막 (SD3) 이 제거된다. 따라서, 제1 층간절연막 (20) 에 있어서는, 그 표면이 잔사물이 잔류하기 쉬운 요철형상이더라도, Al막 (SD2) 의 에칭 잔사나 부식의 발생이 억제된다.
또한, 제2 층간절연막 (26) 을 형성하고, 그 후 제2 층간절연막 (26) 을 관통하여 드레인 전극 (23) 에 도달하는 콘택트 홀 (27) 을 형성한다. 이어서, 인듐주석산화물 (Indium Tin Oxide, ITO) 등의 투명도전막을 전체면에 형성한 후, 포토리소그래피 기술을 이용하여 패터닝함으로써, 드레인전극 (23) 을 통해 N채널 TFT 의 고농도 드레인 영역 (5b) 에 접속된 화소전극 (28) 을 형성한다. 이상의 공정에 의해, TFT 어레이 기판이 완성된다.
상기 제2 층간절연막 (26) 을 성막하는 공정에 있어서는, 소스 전극 (24) 및 드레인 전극 (23) 에 대해 열부하를 부여하는데, 소스/드레인 전극재료 (SD) 에는 고융점 금속의 TiN막 (SD1) 이 최상부에 형성되어 있으므로, Al막 (SD2) 에서의 힐록 발생이 억제된다. 또, 제2 층간절연막 (26) 에 질화물 (SiN 등) 이나 산질화물 (SiON 등) 이 함유되어 있는 경우에는, TiN 과 질화물이나 산질화물과의 밀착성이 향상되어, 양호한 절연성이 얻어진다.
다음에, 도 5 를 참조하여, 게이트 전극 (14) 과 소스/드레인 전극 (24, 23) 에 대해, 각 전극을 구성하는 층막의 막두께 관계에 대해 설명한다.
도 5 에 있어서는, 게이트 전극 (14) 과 소스 전극 (24) 을 대표하여 설명한다. 게이트 전극 (13, 15) 및 상부 전극 (16) 의 각각을 구성하는 층막의 막두께 관계는, 게이트 전극 (13) 과 동일한 것으로 하고, 또, 드레인 전극 (23) 을 구성하는 층막의 막두께 관계는, 소스 전극 (24) 과 동일한 것으로 한다.
또, 도 5(a) 및 도 5(b) 에 있어서는, 본 실시형태를 설명하기 위해, 각 전극 (14, 24) 을 구성하는 각 층막에 있어서는 막두께의 축척을 다르게 하고 있다.
도 5(a) 는, 게이트 전극 (14) 의 구조를 나타내고 있고, Ti막 (103), Al막 (102), TiN막 (101) 을 적층시킨 구조를 나타내고 있다. 또, 도 5(b) 는 소스 전극 (24) 의 구조를 나타내고 있고, Ti막 (SD3), Al막 (SD2), TiN막 (SD1) 을 적층시킨 구조를 나타내고 있다.
이와 같은 도 5(a) 및 도 5(b) 를 나타내는 바와 같이, 게이트 전극 (14) 을 구성하는 각 층막의 합계 막두께 (14a) 는, 소스 전극 (24) 을 구성하는 각 층막의 합계 막두께 (24a) 보다도 크다.
또, 소스 전극 (24) 의 최하층에 위치하는 Ti막 (SD3) 의 막두께 (SD3a) 는, 게이트 전극 (14) 의 최하층에 위치하는 Ti막 (103) 의 막두께 (103a) 보다도 크고, 막두께 (103a) 는 막두께 (SD3a) 의 10%∼80% 정도의 두께로 되어 있다.
또, 게이트 전극 (14) 에서의 Al막 (102) 의 막두께 (102a) 는, 소스 전극 (24) 에서의 Al막 (SD2) 의 막두께 (SD2a) 보다도 크게 되어 있다. 또, 막두께 (102a) 는 막두께 (SD2a) 의 4배 이하 정도의 두께인 것이 바람직하다.
또, 도 5(b) 에 나타내는 소스 전극 (24) 에 있어서, Al막 (SD2) 의 막두께 (SD2a) 는, Ti막 (SD3) 의 막두께 (SD3a) 에 대해, 1배∼10배의 두께인 것이 바람직하다.
또한, 도 5(a) 및 도 5(b) 에 있어서, 게이트 전극 (14) 및 소스 전극 (24) 의 최상층에 위치하는 TiN막 (101) 및 TiN막 (SD1) 은, Ti막 (SD3) 의 막두께 (SD3a) 에 대해 0.1배∼10배 정도의 두께인 것이 바람직하다.
이후의 공정은 도시를 생략하지만, 액정장치에 사용하는 TFT 어레이 기판으로 하는 경우에는, 화소전극 (28) 상을 포함하는 기판 전체면에, 예컨대 러빙 처리 (rubbing process) 가 실시된 폴리이미드 등으로 이루어지는 배향막을 형성한다. 한편, 대향기판측에는 공통전극, 배향막 등을 형성한다. 그리고, 이들 TFT 어레이 기판과 대향기판을 접합하여, 이들 기판간에 액정을 봉입함으로써, 본 실시형태의 액정장치가 완성된다.
전술한 바와 같이, 게이트 전극 (14) 은 소스 전극 (24), 드레인 전극 (23) 보다도 후막이기 때문에, 배선저항을 저감할 수 있게 되고, 게이트 전극 (14) 의 응답성이 개선되어, 직접적으로 반도체층 (5) 의 스위칭 특성을 향상시킬 수 있다. 또, 반도체 소자를 구비하는 회로의 저소비전력화를 실현할 수 있다.
또, 게이트 전극 (14) 에서의 Al막 (102) 의 막두께 (102a) 는, 소스 전극 (24) 및 드레인 전극 (23) 에서의 Al막 (SD2) 의 막두께 (SD2a) 보다도 크기 때문에, 배선저항이 저감된 게이트 전극 (14) 을 형성할 수 있게 되어, 상기 동일한 효과가 얻어진다.
또, 소스/드레인 전극 (24, 23) 은, 게이트 전극 (14) 보다도 박막이므로, 에칭 시간이 단축되기 때문에, 소스 전극 (24), 드레인 전극 (23) 의 사이드 에칭량이 저감되어, 양호한 소스 전극 형상을 형성할 수 있게 된다. 따라서, 사이드 에칭의 발생에 기인하는 잔류물의 발생을 억제할 수 있다. 또한, 요철형상의 표면을 갖는 제1 층간절연막 (20) 상에서 박막화된 소스/드레인 전극재료 (SD) 가 형성되므로, 종래와 비교하여 요철형상의 표면에 잔류되었던 잔사물이나 부식이 저감되어, 에칭 특성의 향상을 실현할 수 있다. 또한, 커패시터 용량이 저감되므로 회로의 저소비전력화를 실현할 수 있다.
또, 소스/드레인 전극 (24, 23) 에 있어서, Al막 (SD2) 보다도 Ti막 (SD3) 이 후막이므로, 제1 층간절연막 (20) 상에서의 Al막 (SD2) 의 잔류를 방지할 수 있게 되어, 종래와 비교하여 요철형상의 표면에 잔류되었던 잔사물이나 부식이 저감되어 에칭 특성의 향상을 실현할 수 있다. 따라서, 제1 층간절연막 (20) 에서의 Al막 (SD2) 의 잔류방지에 수반하여, 누설 전류의 발생을 방지할 수 있다.
또, Ti 와 Al 은 합금화되기 쉬운 성질을 가지므로, 단순히 Al 을 에칭하는 경우와 비교하여, Ti 의 여잉 상태에서 에칭할 수 있게 되어, Al 의 제거를 촉진시킬 수 있다.
또, 소스/드레인 전극 (24, 23) 에 있어서는, Al막 (SD2) 의 막두께 (SD2a) 는, Ti막 (SD3) 의 막두께 (SD3a) 의 1배∼10배이므로, 적절하게 Al막 (SD2) 의 잔류를 방지할 수 있게 되어, 에칭 특성의 향상을 실현할 수 있다. 또, Al막 (SD2) 이 제1 층간절연막 (20) 의 요철부에 잔류하는 것에 기인하는 누설 전류의 발생을 방지할 수 있다.
또, 게이트 전극 (14) 및 소스/드레인 전극 (24, 23) 의 각각에 있어서, 고융점 금속의 Ti 가 Al막 (102), Al막 (SD2) 의 상층 및 하층에 형성되어 있으므로, 제조 프로세스의 열처리 공정에 기인하는 힐록의 발생을 방지할 수 있어, 게이트 절연막 (6), 제1 층간절연막 (20) 및 제2 층간절연막 (26) 과, Al막 (102) 및 Al막 (SD2) 과의 상호 확산을 방지할 수 있다.
또, 고융점 금속 중에서도 TiN (금속질화물) 을 TiN막 (101) 및 TiN막 (SD1) 으로서 채용하고 있으므로, TiN막 (101, SD1) 에 접촉하는 질화물 (SiN 등) 이나 산질화물 (SiON 등) 에 대해 밀착성을 향상시킬 수 있다.
또한, 본 발명의 기술범위는 상기 실시형태에 한정되는 것은 아니고, 본 발명의 취지를 일탈하지 않는 범위에서 각종 변경을 추가할 수 있다.
예를 들면, 본 실시형태에서는, 게이트 전극 (14), 드레인 전극 (23) 및 소스 전극 (24) 의 재료로서, 중간층의 Al계 금속을 고융점 금속 사이에 끼운 적층구조를 채용하였으나, 적층구조뿐만 아니라 Al 합금 (Al계 금속) 의 단층구조일 수도 있다. 이 경우, Al 에 Nd 를 첨가한 AlNd막 등을 채용할 수 있다. 이 AlNd막은 힐록이 발생하기 어렵고, 하지막 재료와의 상호 확산도 발생하기 어렵다는 특성을 갖고 있기 때문에, 캡 메탈층이나 배리어 메탈층이 필요없게 되어, 제조공정을 간략화할 수 있다는 이점이 있다. 또, Al계 금속 이외의 재료로서는, 공지된 각종 금속이 채용되고, 예컨대 Mo, W, Ta, Cr, Ti 등을 사용하는 것이 바람직하다.
또, 고융점 금속으로서, Ti 외에 W, Ta, Mo, Cr 을 채용할 수도 있다. 또한, 고융점 금속의 질화물이나 산화물을 채용할 수도 있고, 상기 고융점 금속을 갖는 막의 적층구조를 형성할 수도 있다.
또, 전술하는 액티브 매트릭스형 액정을 구성하는 TFT 어레이 기판은, 소위 톱게이트형 TFT 를 구비한 구성으로 되어 있으나, 바텀 게이트형 TFT 를 구비한 구성으로 할 수도 있다.
또, 상기 실시형태에서는 본 발명의 적층막을 게이트 전극에 사용한 예를 나타냈으나, 게이트 전극 이외의 도전막 패턴이나 배선에 사용할 수도 있다. 또, 액정장치에 사용하는 것 이외의 다른 용도의 액티브 매트릭스 기판에 본 발명을 적 용해도 좋고, 나아가서는 액티브 매트릭스 기판 이외의 다른 박막 반도체 소자에 본 발명을 적용하는 것도 물론 가능하다.
본 발명의 반도체 소자는, 기판에 반도체막과, 상기 반도체막에 접속된 소스/드레인 전극과, 반도체막에 절연막을 통해 배치된 게이트 전극을 구비하는 박막 반도체 소자에 있어서, 게이트 전극의 막두께보다도 소스/드레인 전극의 막두께가 얇은 것을 특징으로 한다. 따라서, 본 발명에 의하면, 게이트 전극의 후막화에 의해, 배선저항이 저감된 게이트 전극을 형성할 수 있게 되고, 게이트 전극의 응답성이 개선되어, 직접적으로 반도체층의 스위칭 특성을 향상시킬 수 있다. 또, 반도체 소자를 구비하는 회로의 저소비전력화를 실현할 수 있다.
또, 소스/드레인 전극의 박막화에 의해 에칭 시간이 단축되므로, 소스/드레인 전극의 사이드 에칭량이 저감되어, 양호한 소스/드레인 전극형상을 형성하는 것이 가능해진다. 따라서, 사이드 에칭의 발생에 기인하는 잔류물의 발생을 억제할 수 있다. 또한, 요철형상의 표면을 갖는 층간절연막 상에서, 박막화된 소스/드레인 전극재료가 형성되므로, 종래와 비교하여 요철형상의 표면에 잔류되었던 잔사물이나 부식이 저감되어, 에칭 특성의 향상을 실현할 수 있다. 또한, 커패시터 용량이 저감되므로 회로의 저소비전력화를 실현할 수 있다.
또, 본 발명의 반도체 소자는, 게이트 전극 및 소스/드레인 전극은, Al계 금속의 단층구조인 것을 특징으로 한다. 따라서, 본 발명에 의하면, 게이트 전극 및 소스/드레인 전극의 재료가 Al계 금속이므로, 저저항화를 실현할 수 있다.
또, 본 발명의 반도체 소자는, 기판에 반도체막과, 상기 반도체막에 접속된 소스/드레인 전극과, 반도체막에 절연막을 통해 배치된 게이트 전극을 구비하는 박막 반도체 소자에 있어서, 게이트 전극 및 소스/드레인 전극의 각각은, 복수 금속의 적층구조체이고, 소스/드레인 전극의 최하층에 배치되어 있는 제1 최하층 금속의 막두께가, 게이트 전극의 최하층에 배치되어 있는 제2 최하층 금속의 막두께보다도 큰 것을 특징으로 한다. 따라서, 본 발명에 의하면, 드라이 에칭법을 사용함으로써, 소스/드레인 전극을 형성하는 과정에서 제1 최하층 금속이 상층측에 위치하는 상층 금속을 둘러싸면서 제거된다. 또한, 상기 제1 최하층 금속이 후막화되어 있으므로, 드라이 에칭이 진행됨에 따라, 상층 금속이 완전히 제거된 후에 제1 최하층 금속이 제거된다. 즉, 상층 금속의 잔류를 방지할 수 있게 되어, 에칭 특성의 향상을 실현할 수 있다.
또, 상층 금속이 층간절연막의 요철부에 잔류하는 것에 기인하는 누설 전류의 발생을 방지할 수 있다.
또, 본 발명의 반도체 소자는, 게이트 전극은 제2 최하층 금속보다도 상층측에 Al계 금속을 구비하고, 소스/드레인 전극은 제1 최하층 금속보다도 상층측에 Al계 금속을 구비하는 것을 특징으로 한다. 따라서, 본 발명에 의하면, 에칭법을 사용함으로써, Al계 금속이 제1 최하층 금속에 의해 둘러싸이면서 제거된다. 따라서, Al계 금속의 잔류를 방지할 수 있게 되어, 에칭 특성의 향상을 실현할 수 있다. 또, Al계 금속이 층간절연막의 요철부에 잔류하는 것에 기인하는 누설 전류의 발생을 방지할 수 있다.
또, 본 발명의 반도체 소자는, 제1 최하층 금속 및 제2 최하층 금속은, Al계 금속보다도 높은 융점을 갖는 고융점 금속인 것을 특징으로 한다. 따라서, 본 발명에 의하면, Al계 금속과 고융점 금속층의 하지막 재료와의 상호 확산을 방지할 수 있다.
또, 본 발명의 반도체 소자는, 게이트 전극 및 소스/드레인 전극의 각각은, Al계 금속의 상층측에 상기 Al계 금속보다도 높은 융점을 갖는 고융점 금속을 구비하는 것을 특징으로 한다. 따라서, 본 발명에 의하면, 제조 프로세스의 열처리공정, 예컨대 CVD (화학적 기상 성장) 공정 등에 기인하는 Al계 금속의 힐록의 발생을 방지할 수 있다.
또, 본 발명의 반도체 소자는, 게이트 전극에서의 Al계 금속의 금속층의 막두께는, 소스/드레인 전극에서의 Al계 금속의 금속층의 막두께보다도 큰 것을 특징으로 한다. 따라서, 본 발명에 의하면, 소스/드레인 전극보다도 게이트 전극에서의 Al계 금속의 금속층이 후막화됨으로써, 배선저항이 저감된 게이트 전극을 형성할 수 있게 되어, 게이트 전극의 응답성이 개선되고, 직접적으로 반도체층의 스위칭 특성을 향상시킬 수 있다. 또, 반도체 소자를 구비하는 회로의 저소비전력화를 실현할 수 있다.
또, 게이트 전극보다도 소스/드레인 전극에서의 Al계 금속의 금속층이 박막화됨으로써, 소스/드레인 전극의 에칭 시간이 단축되고, 사이드 에칭량이 저감되어, 양호한 형상으로 소스/드레인 전극형상을 형성할 수 있게 된다. 따라서, 사이드 에칭의 발생에 기인하는 잔류물의 발생을 억제할 수 있다. 또한, 요철 형상의 표면을 가진 층간절연막 상에 있어서, 박막화된 Al계 금속의 금속층이 형성되므로, 종래와 비교하여 요철형상의 표면에 잔류되었던 잔사물이나 부식이 저감되어, 에칭 특성의 향상을 실현할 수 있다. 또한, 커패시터 용량이 저감되므로 회로의 저소비전력화를 실현할 수 있다.
또, 본 발명의 반도체 소자는, 소스/드레인 전극에서의 Al계 금속의 금속층의 막두께는, 제1 최하층 금속의 막두께의 1배∼10배인 것을 특징으로 한다. 따라서, 본 발명에 의하면, 적절하게 Al계 금속의 잔류를 방지할 수 있게 되어, 에칭 특성의 향상을 실현할 수 있다. 또, Al계 금속이 층간절연막의 요철부에 잔류하는 것에 기인하는 누설 전류의 발생을 방지할 수 있다.
또, 본 발명의 반도체 소자는, 고융점 금속은, Ti, W, Ta, Mo, Cr 중 어느 하나를 함유하는 것을 특징으로 한다. 따라서, 본 발명에 의하면, 전술한 반도체 소자와 동일한 효과가 얻어짐과 동시에, Al계 금속에서의 힐록 방지나 상호 확산 방지를 양호하게 실시할 수 있다.
또, 본 발명의 반도체 소자는, 고융점 금속은, 고순도 금속, 금속질화물, 금속산화물 중 어느 하나인 것을 특징으로 한다. 따라서, 본 발명에 의하면, 앞에 기재된 반도체 소자와 동일한 효과가 얻어짐과 동시에, 고융점 금속과 접촉하는 다른 재료와의 밀착성을 향상시킬 수 있다.
또, 본 발명의 반도체 소자는, 고융점 금속은, 복수 종류의 금속을 구비하는 적층구조인 것을 특징으로 한다. 따라서, 본 발명에 의하면, 전술한 반도체 소자와 동일한 효과가 얻어진다.
또, 본 발명의 반도체 소자의 제조방법은, 기판 상에 반도체막과, 상기 반도체막에 접속된 소스/드레인 전극과, 반도체막에 절연막을 통해 배치된 게이트 전극을 구비하는 박막 반도체 소자의 제조방법에 있어서, 게이트 전극의 막두께보다도 소스/드레인 전극의 막두께를 얇게 형성하는 것을 특징으로 한다. 따라서, 본 발명에 의하면, 게이트 전극의 후막화에 의해, 배선저항이 저감된 게이트 전극을 형성할 수 있게 되고, 게이트 전극의 응답성이 개선되어, 직접적으로 반도체층의 스위칭 특성을 향상시킬 수 있다. 또, 반도체 소자를 구비하는 회로의 저소비전력화를 실현할 수 있다.
또, 소스/드레인 전극의 박막화에 의해, 에칭 시간이 단축되므로, 소스/드레인 전극의 사이드 에칭량이 저감되어, 양호한 소스/드레인 전극형상을 형성할 수 있게 된다. 따라서, 사이드 에칭의 발생에 기인하는 잔류물의 발생을 억제할 수 있다. 또한, 요철형상의 층간절연막에 형성된 소스/드레인 전극 재료가 박막화되어 있으므로, 종래는 상기 요철부에 잔류되었던 잔사물이나 부식이 저감되므로, 에칭 특성의 향상을 실현할 수 있다. 또한, 커패시터 용량이 저감되므로 회로의 저소비전력화를 실현할 수 있다.
또, 본 발명의 반도체 소자의 제조방법은, 기판에 반도체막과, 상기 반도체막에 접속된 소스/드레인 전극과, 반도체막에 절연막을 통해 배치된 게이트 전극을 구비하는 박막 반도체 소자의 제조방법에 있어서, 게이트 전극 및 소스/드레인 전극의 각각은 복수 금속의 적층구조체이고, 소스/드레인 전극의 최하층에 배치되어 있는 제1 최하층 금속의 막두께를, 게이트 전극의 최하층에 배치되어 있는 제2 최 하층 금속의 막두께보다도 크게 형성하는 것을 특징으로 한다. 따라서, 본 발명에 의하면, 드라이 에칭법을 사용함으로써 소스/드레인 전극을 형성하는 과정에 있어서, 제1 최하층 금속이 그 상층측에 위치하는 상층 금속을 둘러싸면서 제거된다. 또한, 상기 제1 최하층 금속이 후막화되어 있으므로, 드라이 에칭이 진행됨에 따라, 상층 금속이 완전히 제거된 후에 제1 최하층 금속이 제거된다. 즉, 상층 금속의 잔류를 방지할 수 있게 되어, 에칭 특성의 향상을 실현할 수 있다.
또, 상층 금속이 층간절연막의 요철부에 잔류하는 것에 기인하는 누설 전류의 발생을 방지할 수 있다.

Claims (13)

  1. 기판에 반도체막과, 상기 반도체막에 접속된 소스/드레인 전극과, 상기 반도체막에 절연막을 통해 배치된 게이트 전극을 구비하는 박막 반도체 소자로서,
    상기 게이트 전극은,
    상기 게이트 전극의 하부 (bottom) 에 제공되는 제 1 금속,
    상기 제 1 금속 위에 제공되는 제 1 Al 계 금속, 및
    상기 제 1 Al 계 금속 위에 제공되며, 제 1 Al 계 금속보다 더 높은 융점을 갖는 제 1 고융점 금속
    을 갖고,
    상기 소스 및 드레인 전극은,
    상기 소스 및 드레인 전극 각각의 하부에 제공된 제 2 금속,
    상기 제 2 금속 위에 제공된 제 2 Al 계 금속, 및
    상기 제 2 Al 계 금속 위에 제공되며, 제 2 Al 계 금속보다 더 높은 융점을 갖는 제 2 고융점 금속
    을 가지며,
    상기 제 2 Al 계 금속의 막두께는 상기 제 1 Al 계 금속의 약 절반인 것을 특징으로 하는 박막 반도체 소자.
  2. 삭제
  3. 기판에 반도체막과, 상기 반도체막에 접속된 소스/드레인 전극과, 상기 반도체막에 절연막을 통해 배치된 게이트 전극을 구비하는 박막 반도체 소자로서,
    상기 게이트 전극은,
    상기 게이트 전극의 하부에 제공되는 제 1 금속,
    상기 제 1 금속 위에 제공되는 제 1 Al 계 금속, 및
    상기 제 1 Al 계 금속 위에 제공되며, 제 1 Al 계 금속보다 더 높은 융점을 갖는 제 1 고융점 금속
    을 갖고,
    상기 소스 및 드레인 전극은,
    상기 소스 및 드레인 전극 각각의 하부에 제공된 제 2 금속,
    상기 제 2 금속 위에 제공된 제 2 Al 계 금속, 및
    상기 제 2 Al 계 금속 위에 제공되며, 제 2 Al 계 금속보다 더 높은 융점을 갖는 제 2 고융점 금속
    을 가지며,
    상기 제 2 금속의 막두께는 상기 제 2 고융점 금속의 막두께보다 큰 것을 특징으로 하는 박막 반도체 소자.
  4. 삭제
  5. 제 3 항에 있어서,
    상기 제 1 금속은, 상기 제 1 Al 계 금속보다도 높은 융점을 갖는 고융점 금속인 것을 특징으로 하는 박막 반도체 소자.
  6. 제 3 항에 있어서,
    상기 제 2 금속은, 상기 제 2 Al 계 금속보다도 높은 융점을 갖는 고융점 금속인 것을 특징으로 하는 박막 반도체 소자.
  7. 삭제
  8. 삭제
  9. 제 3 항에 있어서,
    상기 고융점 금속은, Ti, W, Ta, Mo, Cr 중 어느 하나를 함유하는 것을 특징으로 하는 박막 반도체 소자.
  10. 제 3 항에 있어서,
    상기 고융점 금속은, 고순도금속, 금속질화물, 금속산화물 중 어느 하나인 것을 특징으로 하는 박막 반도체 소자.
  11. 제 3 항에 있어서,
    상기 고융점 금속은, 복수 종류의 금속을 구비하는 적층구조인 것을 특징으로 하는 박막 반도체 소자.
  12. 기판 상에 반도체막과, 상기 반도체막에 접속된 소스/드레인 전극과, 상기 반도체막에 절연막을 통해 배치된 게이트 전극을 구비하는 박막 반도체 소자의 제조방법으로서,
    상기 게이트 전극은, 상기 게이트 전극의 하부 (bottom) 에 제공되는 제 1 금속; 상기 제 1 금속 위에 제공되는 제 1 Al 계 금속; 및 상기 제 1 Al 계 금속 위에 제공되며 제 1 Al 계 금속보다 더 높은 융점을 갖는 제 1 고융점 금속을 갖도록 형성되고, 상기 소스 및 드레인 전극은, 상기 소스 및 드레인 전극 각각의 하부에 제공된 제 2 금속; 상기 제 2 금속 위에 제공된 제 2 Al 계 금속; 및 상기 제 2 Al 계 금속 위에 제공되며 제 2 Al 계 금속보다 더 높은 융점을 갖는 제 2 고융점 금속을 갖도록 형성되며,
    상기 제 2 Al 계 금속의 막두께는 상기 제 1 Al 계 금속의 약 절반으로 형성하는 것을 특징으로 하는 박막 반도체 소자의 제조방법.
  13. 기판에 반도체막과, 상기 반도체막에 접속된 소스/드레인 전극과, 상기 반도체막에 절연막을 통해 배치된 게이트 전극을 구비하는 박막 반도체 소자의 제조방법으로서,
    상기 게이트 전극은, 상기 게이트 전극의 하부에 제공되는 제 1 금속; 상기 제 1 금속 위에 제공되는 제 1 Al 계 금속; 및 상기 제 1 Al 계 금속 위에 제공되며 제 1 Al 계 금속보다 더 높은 융점을 갖는 제 1 고융점 금속을 갖도록 형성되고, 상기 소스 및 드레인 전극은, 상기 소스 및 드레인 전극 각각의 하부에 제공된 제 2 금속; 상기 제 2 금속 위에 제공된 제 2 Al 계 금속; 및 상기 제 2 Al 계 금속 위에 제공되며 제 2 Al 계 금속보다 더 높은 융점을 갖는 제 2 고융점 금속을 갖도록 형성되며,
    상기 제 2 금속의 막두께는 상기 제 2 고융점 금속의 막두께보다 크게 형성하는 것을 특징으로 하는 박막 반도체 소자의 제조방법.
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