JP4207691B2 - 薄膜半導体素子の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、薄膜半導体素子、及び薄膜半導体素子の製造方法に関するものである。
【０００２】
【従来の技術】
液晶表示装置等の電気光学装置を構成するアクティブマトリクス基板においては、スイッチング素子として薄膜トランジスタ（Thin Film Transistor、以下、ＴＦＴと略記する）が従来から多用されている。近年では、液晶表示装置の画素の狭ピッチ化に伴うＴＦＴ回路配線の微細化や、基板の大型化に伴うＴＦＴ駆動電力の低電力化が要求されており、そこで、ゲート電極やソース／ドレイン電極等として低抵抗金属の一つであるＡｌ（アルミニウム）を主成分とする材料を採用することが提案されている。
【０００３】
Ａｌ電極（配線）材料としては、高純度Ａｌの他に、Ｃｕ（銅）、Ｎｄ（ネオジウム）等を数原子％添加して組成されたＡｌ合金が一般的に用いられている。また、Ａｌ電極近傍の構造においては、Ａｌ電極の腐食やヒロックを防止するキャップ層や、Ａｌ金属と下地膜材料との相互拡散を防止するバリア層を設ける場合があり、この場合には好適な高融点金属が用いられる。
更に、高融点金属の窒化物であるＴｉＮにおいて、当該ＴｉＮを高比抵抗化して形成することで、シリコン窒化物との密着性を高める技術が提案されている。（例えば、特許文献１参照。）
【０００４】
【特許文献１】
特開２０００−８１６３２号公報
【０００５】
【発明が解決しようとする課題】
しかしながら、上記特許文献においては、比抵抗２００μΩｃｍ以上のＴｉＮを成膜する工程における当該ＴｉＮの成膜レートが低くなるために、生産性が低下するという問題があった。更に、比抵抗値の変動に対して成膜レートのバラツキがあるために、安定したＴｉＮの成膜を行えないという問題があった。
【０００６】
本発明は、上記の課題を解決するためになされたものであって、Ａｌ系金属膜を保護する高融点金属を形成する際に、良好な膜質の達成、高成膜レート、成膜状態の安定化が可能となる薄膜半導体素子、及びその製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記の目的を達成するために、本発明の半導体素子は、基板上に半導体膜と、当該半導体膜に接続されたソース／ドレイン電極と、半導体膜の上方に絶縁膜を介して配置されたゲート電極とを具備する薄膜半導体素子において、ゲート電極及びソース／ドレイン電極のそれぞれは、Ａｌ系金属膜と、Ａｌよりも高い融点を有する高融点金属膜とを具備し、高融点金属膜はＡｌ系金属膜の上層及び下層に形成され、Ａｌ系金属膜の上層に形成された高融点金属膜は、比抵抗５０μΩｃｍ〜２００μΩｃｍの窒化膜であることを特徴とする。なお、本明細書において、Ａｌ系金属膜とはＡｌを構成成分のうち最も含有率の高い金属膜を言うものとする。さらに、本発明においてゲート電極及びソース／ドレイン電極は、それぞれゲート配線及びソース／ドレイン配線としての意味を含む。
【０００８】
一般に、比抵抗２００μΩｃｍ以上の領域で成膜する場合には、比抵抗値の上昇に伴って成膜レートが急峻に低下すると共に、成膜レートのバラツキが生じ、不安定な成膜状態となる。
これに対して、本発明によれば、比抵抗２００μΩｃｍよりも低い窒化膜を形成するので、高成膜レートによる生産性向上の達成と、成膜状態の安定化を図ることができる。
また、比抵抗５０μΩｃｍよりも高い窒化膜を形成するので、成膜レートを落とさず成膜できると共に、高純度の高融点金属を用いた場合と比較して耐酸性に優れた窒化膜を形成することができる。例えば、半導体素子がトップゲート型である場合には、コンタクトホールを形成する際に用いる酸性ガスもしくは酸性液体に対して、耐性を向上させることができるので、Ａｌ系金属膜を保護できる。
従って、上述の成膜状態の安定化及び耐酸性化によって、半導体素子の安定化を達成できる。
【０００９】
更に、本発明においては、Ａｌ系金属層の上下層に高融点金属が形成されるので、Ａｌ系金属の耐熱性が向上し、ヒロックやウィスカの発生を防止できる。また、Ａｌ系金属層と絶縁膜との相互拡散を防止できる。更に、プロセス中の薬品やガスによる膜質劣化、サイドエッチング及び表面荒れの発生が防止できる。従って、薄膜半導体素子の信頼性を向上させることができる。
また、上層に高融点金属の窒化膜が形成されることにより、半導体膜へのコンタクトホール形成時のゲート電極の耐久性が向上し、ゲート電極とソース／ドレイン電極とのコンタクト抵抗の低減化及び安定化を達成できる。更に、当該窒化膜へのコンタクトホール形成時のソース／ドレイン電極の耐久性が向上し、画素電極等とのコンタクト抵抗の低減化及び安定化を達成できる。
【００１０】
また、本発明の半導体素子は、先に記載の半導体素子であり、Ａｌ系金属膜の下層に形成された前記高融点金属膜は、高純度単金属からなることを特徴とする。
本発明によれば、半導体膜とソース／ドレイン電極とのコンタクト抵抗を低減することが可能となり、即ち、オーミックコンタクトの確保が達成できる。
【００１１】
また、本発明の半導体素子は、先に記載の半導体素子であり、Ａｌ系金属膜は、純Ａｌ金属又はＡｌ合金からなることを特徴とする。ここで、Ａｌ合金としては、Ｃｕ、Ｓｉ、Ｎｄ、Ｙのうちのいずれかの不純物を含有することが好ましい。更に、Ａｌ合金においては、不純物を含む不純物含有総量が、０．０１〜２０重量％又は、０．０５〜３０原子％であることが好ましい。
本発明によれば、ゲート電極及びソース／ドレイン電極の低抵抗化を実現できる。
また、Ａｌ系合金を採用する場合において、例えば、Ａｌ金属にＮｄを添加したＡｌＮｄ合金を採用した場合には、ヒロックが発生しにくく、下地膜材料との相互拡散も生じにくいという効果が得られる。また、Ａｌ金属にＣｕを添加したＡｌＣｕ合金を採用した場合には、好適な低抵抗化を施すことができる。
【００１２】
また、本発明の半導体素子は、先に記載の半導体素子であり、高融点金属は、Ｔｉ、Ｗ、Ｔａ、Ｍｏ、Ｃｒのいずれかを含有することを特徴とする。
本発明によれば、好適な材料が採用されるので、先に記載した半導体素子の効果が良好に得られる。特に、上記のＡｌ系金属に対してはＴｉを採用することが好ましい。
【００１３】
また、本発明の半導体素子の製造方法は、基板上に半導体膜と、当該半導体膜に接続されたソース／ドレイン電極と、半導体膜の上方に絶縁膜を介して配置されたゲート電極とを具備する薄膜半導体素子の製造方法において、Ａｌよりも高い融点を有する高融点金属と、Ａｌ系金属膜と、高融点金属の窒化膜とを連続成膜して積層膜を形成するする工程と、ドライエッチング法を用いることにより、積層膜からゲート電極又はソース／ドレイン電極をパターニングする工程とを具備し、窒化膜の比抵抗が５０μΩｃｍ〜２００μΩｃｍとなるように当該窒化膜を成膜することを特徴とする。
【００１４】
本発明によれば、比抵抗２００μΩｃｍよりも低い窒化膜を形成するので、高成膜レートによる生産性向上の達成と、成膜状態の安定化を図ることができる。また、比抵抗５０μΩｃｍよりも高い窒化膜を形成するので、成膜レートを落とさず成膜できると共に、高純度の高融点金属を用いた場合と比較して耐酸性に優れた窒化膜を形成することができる。例えば、半導体素子がトップゲート型である場合には、コンタクトホールを形成する際に用いる酸性ガスに対して、耐性を向上させることができるので、Ａｌ系金属膜を保護できる。
従って、上述の成膜状態の安定化及び耐酸性化によって、半導体素子の安定化を達成できる。
【００１５】
更に、本発明においては、Ａｌ系金属層の上下層に高融点金属が形成されるので、Ａｌ系金属の耐熱性が向上し、ヒロックやウィスカの発生を防止できる。また、Ａｌ系金属層と絶縁膜との相互拡散を防止できる。更に、プロセス中の薬品やガスによる膜質劣化、サイドエッチング及び表面荒れの発生が防止できる。従って、半導体素子の信頼性を向上させることができる。
また、上層に高融点金属の窒化膜が形成されることにより、半導体膜のコンタクトホール形成時のゲート電極の耐久性が向上し、ゲート電極とソース／ドレイン電極とのコンタクト抵抗の低減化及び安定化を達成できる。更に、当該窒化膜のコンタクトホール形成時のソース／ドレイン電極の耐久性が向上し、コンタクト抵抗の低減化及び安定化を達成できる。
【００１６】
【発明の実施の形態】
以下、本発明の一実施の形態を図１〜図８を参照して説明する。
本実施の形態では、アクティブマトリクス型液晶装置を構成するＴＦＴアレイ基板を、本発明の薄膜半導体素子の例として説明する。また、ＴＦＴ製造プロセスとして、低温ポリＳｉＴＦＴの例を挙げる。
図１から図４は本実施の形態の薄膜半導体素子の製造方法を順を追って示す工程断面図である。図５は薄膜半導体素子の別の断面図である。図６はＴＦＴアレイ基板をその上に形成された各構成要素とともに対向基板の側から見た平面図であり、図７は図６のＨ−Ｈ'線に沿う断面図である。なお、各図においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならせてある。また、本実施形態におけるゲート電極及びソース／ドレイン電極は、それぞれゲート配線及びソース／ドレイン配線としての意味を含む。
【００１７】
本実施の形態の液晶装置においては、図６、図７に示すように、ＴＦＴアレイ基板１０上に、シール材５２がその縁に沿って設けられており、その内側に並行して画像表示領域の周辺を規定する額縁としての遮光膜５３が設けられている。シール材５２の外側の領域には、データ線６ａに画像信号を所定タイミングで供給することによりデータ線６ａを駆動するデータ線駆動回路２０１および外部回路接続端子２０２がＴＦＴアレイ基板１０の一辺に沿って設けられており、走査線３ａに走査信号を所定タイミングで供給することにより走査線３ａを駆動する走査線駆動回路１０４が、この一辺に隣接する２辺に沿って設けられている。走査線３ａに供給される走査信号遅延が問題にならないのならば、走査線駆動回路１０４は片側だけでも良いことは言うまでもない。また、データ線駆動回路２０１を画像表示領域１０ａの辺に沿って両側に配列してもよい。さらにＴＦＴアレイ基板１０Ｃの残る一辺には、画像表示領域の両側に設けられた走査線駆動回路１０４間をつなぐための複数の配線１０５が設けられている。
【００１８】
また、対向基板２０は、上述した第１の実施の形態において説明した対向基板であり、対向基板２０のコーナー部の少なくとも１箇所においては、ＴＦＴアレイ基板１０と対向基板２０との間で電気的に導通をとるための導通材１０６が設けられている。そして、図６に示すように、図７に示したシール材５２とほぼ同じ輪郭を持つ対向基板２０が当該シール材５２によりＴＦＴアレイ基板１０に固着されている。
【００１９】
次に、本実施の形態のＴＦＴアレイ基板の製造方法について説明する。
図１および図２においては、画像表示領域内の画素スイッチング用のＴＦＴ（ＮチャネルＴＦＴ）および蓄積容量の製造工程のみならず、当該製造工程と同時に並行して形成される周辺領域（上記のデータ線駆動回路２０１、走査線駆動回路１０４等の形成領域）内で用いられるＴＦＴ（相補型のＮチャネルＴＦＴおよびＰチャネルＴＦＴ）の製造工程も併せて説明するものである。
【００２０】
図１（ａ）に示すように、ガラス等の透明基板（基板）１上に絶縁層２を形成し、その上にアモルファスシリコン層（半導体膜）３を成膜する。その後、アモルファスシリコン層３に対してレーザアニール処理等の加熱処理を施すことによって、アモルファスシリコン層３を再結晶させ、ポリシリコン層４（膜厚は例えば５０ｎｍ）に変換する。この第１工程は、画像表示領域、周辺領域ともに同様である。
【００２１】
次に、図１（ｂ）に示すように、周知のフォトリソグラフィ技術、及びドライエッチング技術を用いてポリシリコン層４をパターニングして島状の半導体層５とし、その上にＣＶＤ法等によりゲート絶縁層６を形成する。ゲート絶縁層６の膜厚は、例えば１００〜１５０ｎｍ程度である。この第２工程は、画像表示領域、周辺領域ともに同様である。
【００２２】
次に、図１（ｃ）に示すように、周知のフォトリソグラフィ技術を用いて、画像表示領域のうち、ＮチャネルＴＦＴと蓄積容量との接続部および蓄積容量の下部電極となるべき領域が開口したレジストパターン７を形成する。このとき、周辺領域は、全面がレジストパターン７で覆われている。その後、例えばＰＨ３／Ｈ２イオン等のＮ型不純物イオンをゲート絶縁層６を介して上記接続部および下部電極となるべき個所の半導体層５に注入する。このときのイオン注入条件は、例えば３１Ｐのドーズ量が３×１０１４〜５×１０１４／ｃｍ２程度であり、加速エネルギーは８０ｋｅＶ程度が必要とされる。この第３工程により、上記接続部８および蓄積容量の下部電極９が形成される。
【００２３】
次に、レジストパターン７を剥離した後、図２（ｄ）に示すように、ＮチャネルＴＦＴの高濃度ソース／ドレイン領域となるべき領域が開口したレジストパターン１０を形成する。このとき、ＮチャネルＴＦＴのチャネル領域および低濃度ソース／ドレイン領域となるべき領域、ＰチャネルＴＦＴとなるべき領域、上記接続部および蓄積容量の下部電極を形成した領域はレジストパターン１０で覆われている。その後、例えばＰＨ３／Ｈ２イオン等のＮ型不純物イオンをゲート絶縁層６を介してＮチャネルＴＦＴの高濃度ソース／ドレイン領域となるべき個所のポリシリコン層５に注入する。このときのイオン注入条件は、例えば３１Ｐのドーズ量が１×１０１５〜３×１０１５／ｃｍ２程度であり、加速エネルギーは８０ｋｅＶ程度が必要とされる。この第４工程により、ＮチャネルＴＦＴの高濃度ソース領域５ａ、高濃度ドレイン領域５ｂが形成される。
【００２４】
レジストパターン１０を除去した後、図２（ｅ）に示すように、Ｔｉ膜（高融点金属膜）１０３、Ａｌ膜（Ａｌ系金属膜）１０２、ＴｉＮ膜（高融点金属膜、窒化膜）１０１を連続的に成膜して積層膜を形成する。
当該積層膜は、スパッタ法を用いることにより連続成膜して形成される。このスパッタ法は、真空雰囲気内でプラズマを生成し、Ａｒガス等の粒子を金属等のターゲットにぶつけて、その衝撃でターゲット成分をたたき出し、ターゲットに対抗配置された基板上にターゲット成分の薄膜を形成する技術である。例えば、Ｔｉ膜１０３形成する際には、Ｔｉターゲットを透明基板１に対抗配置させて、Ａｒガスを供給した状態でプラズマを生成することで、Ｔｉ膜１０３が形成される。同様に、Ａｌターゲットを用いることにより、Ａｌ膜１０２が形成される。また、ＴｉＮ膜１０１を形成する場合には、Ｔｉターゲットを用いてスパッタを施すと共にＡｒガスと窒素（Ｎ２）ガスとの混合ガスを供給することにより、Ｔｉを窒化させて成膜される。ここで、窒素ガスの供給量を調整することにより、ＴｉＮ膜の比抵抗、対窒化シリコン膜との密着性、膜質の硬度等、を好適に設定することが可能である。本実施形態におけるＴｉＮ膜１０１は、その比抵抗が５０〜２００μΩｃｍとなるように形成されている。
【００２５】
次に、ＴｉＮ膜１０１の上にレジストパターン（図示せず）を形成し、当該レジストパターンをマスクとして、ＮチャネルＴＦＴ用ゲート電極１３、１４と、ＰチャネルＴＦＴ用ゲート電極１５と、蓄積容量の上部電極１６とをドライエッチング法を用いて形成する。以上の第５工程により、ＴｉＮ膜１０１／Ａｌ膜１０２／Ｔｉ膜１０３の積層膜からなるＮチャネルＴＦＴ用ゲート電極１３，１４、ＰチャネルＴＦＴ用ゲート電極１５、蓄積容量の上部電極１６がそれぞれ形成される。その後、レジストパターンを除去する。
【００２６】
次に、図２（ｆ）に示すように、レジストパターンを用いずに基板全面に例えばＰＨ３／Ｈ２イオン等のＮ型不純物イオンを低濃度で注入する。このときのイオン注入条件は、例えば３１Ｐのドーズ量が１×１０１３〜３×１０１３／ｃｍ２程度であり、加速エネルギーは８０ｋｅＶ程度が必要とされる。この第６工程により、ＮチャネルＴＦＴの低濃度ソース領域５ｃ、低濃度ドレイン領域５ｄが形成される。このとき、ゲート電極のみをマスクとしてイオン注入を行うため、ＰチャネルＴＦＴ側にもＮ型不純物イオンが注入されることになるが、低濃度のため特に支障はない。
【００２７】
次に、図２（ｇ）に示すように、ＰチャネルＴＦＴの形成領域が開口し、ＮチャネルＴＦＴおよび蓄積容量の形成領域が覆われたレジストパターン１８を形成する。そして、レジストパターン１８をマスクとして例えばＢ２Ｈ６／Ｈ２イオン等のＰ型不純物イオンを注入する。このときのイオン注入条件は、例えば１１Ｂのドーズ量が５×１０１４／ｃｍ２以上必要であり、加速エネルギーは２５〜３０ｋｅＶ程度が必要とされる。この第７工程により、ＰチャネルＴＦＴのソース領域５ｊ、ドレイン領域５ｋが形成される。そして、イオン注入終了後にはレジストパターン１８を剥離する。
【００２８】
次に続く工程は、図３及び図４を参照して説明する。図３及び図４は、図２（ｇ）の要部Ｂの拡大図である。また、以下の説明ではゲート電極１４の近傍の構造について説明すると共に、ゲート電極１３、１５についてはゲート電極１４と同様であるので説明を省略する。
図３（ｈ）に示すように、第１層間絶縁膜２０を形成する。当該第１層間絶縁膜２０は、ゲート電極１４及びゲート絶縁層６の凹凸形状に沿って一様に形成されるので、その表面はゲート電極１４及びゲート絶縁層６に伴って凹凸形状となる。
当該第１層間絶縁膜２０を成膜する工程においては、ゲート電極１４に対して熱負荷を与えるが、高融点金属のＴｉＮ膜１０１がゲート電極１４の最上部に形成され、耐熱性が施されているので、Ａｌ膜１０２におけるヒロックやウィスカの発生が抑制される。
【００２９】
次に、図３（ｉ）に示すように、第１層間絶縁膜２０及びゲート絶縁層６を貫通して高濃度ソース領域５ａ及び高濃度ドレイン領域５ｂに達するコンタクトホール２１をそれぞれ形成する。
当該コンタクトホール２１を形成するにあたり、ゲート電極１４の最上層にＴｉＮ膜１０１が形成されているので、ゲート電極１４の耐久性が向上し、ゲート電極１４とソース電極２３及びドレイン電極２４（後述）とのコンタクト抵抗が低減し安定化する。更に、プロセス中の薬品やガスによる膜質劣化、サイドエッチング及び表面荒れの発生が抑制される。
【００３０】
次に、図４（ｊ）に示すように、第１層間絶縁膜２０上に、又はコンタクトホール２１を埋設するようにソース／ドレイン電極材料ＳＤを形成する。当該ソース／ドレイン電極材料ＳＤは、下層側からＴｉ膜（高融点金属膜）ＳＤ３と、Ａｌ膜（Ａｌ系金属膜）ＳＤ２と、ＴｉＮ膜（高融点金属膜、窒化膜）ＳＤ１とを連続的に積層成膜することで形成される。
ここで、ソース／ドレイン電極材料ＳＤを形成するには、先に記載したスパッタ法が用いられる。特に、ＴｉＮ膜ＳＤ１は、ＴｉＮ膜１０１と同様にその比抵抗が５０〜２００μΩｃｍとなるように形成されている。
【００３１】
次に、図４（ｋ）に示すように、周知のフォトリソグラフィ技術、及びドライエッチング技術を用いてパターニングすることによりソース／ドレイン電極２３、ドレイン電極２４を形成する。
【００３２】
更に、第２層間絶縁膜２６を形成し、その後、第２層間絶縁膜２６を貫通してドレイン電極２４に達するコンタクトホール２７を形成する。
当該コンタクトホール２７を形成するにあたり、ソース電極２３及びドレイン電極２４の最上層にＴｉＮ膜ＳＤ１が形成されているので、ソース電極２３又はドレイン電極２４の耐久性が向上し、画素電極２８（後述）とのコンタクト抵抗が低減し安定化する。更に、プロセス中の薬品やガスによる膜質劣化、サイドエッチング及び表面荒れの発生が抑制される。
【００３３】
次に、インジウム錫酸化物（Indium Tin Oxide,ＩＴＯ）等の透明導電膜を全面に形成した後、フォトリソグラフィ技術を用いてパターニングすることにより、ドレイン電極２４を介してＮチャネルＴＦＴの高濃度ドレイン領域５ｂに接続された画素電極２８を形成する。以上の工程により、ＴＦＴアレイ基板が完成する。
【００３４】
上記の第２層間絶縁膜２６を成膜する工程においては、ソース電極２３及びドレイン電極２４に対して熱負荷を与えるが、ソース／ドレイン電極材料ＳＤには高融点金属のＴｉＮ膜ＳＤ１が最上部に形成されているので、Ａｌ膜におけるヒロックの発生が抑制される。
【００３５】
図５は、上述のＴＦＴアレイ基板の別の断面図を示すものである。
図５に示すようにゲート電極Ｇとソース電極Ｓとが接続して配置されている。また、ゲート電極Ｇは、先に記載したＴｉ膜１０１／Ａｌ膜１０２／ＴｉＮ膜１０３を積層成膜する工程で同時に成膜され、パターニングされたものである。同じく、ソース電極Ｓにおいても、先に記載したＴｉ膜ＳＤ１／Ａｌ膜ＳＤ２／ＴｉＮ膜ＳＤ３を積層成膜する工程で同時に成膜され、パターニングされたものである。
このような構造においては、ゲート電極Ｇがその最上層にＴｉＮ膜１０３を備えているので、コンタクトホールＣを形成する際のゲート電極Ｇの耐久性が向上し、ゲート電極Ｇとソース電極Ｓとのコンタクト抵抗が低減された安定化する。
【００３６】
以降の工程は図示を省略するが、液晶装置に用いるＴＦＴアレイ基板とする場合には画素電極２８上を含む基板全面に、例えばラビング処理が施されたポリイミド等からなる配向膜を形成する。一方、対向基板側には共通電極、配向膜等を形成する。そして、これらＴＦＴアレイ基板と対向基板とを貼り合わせ、これらの基板間に液晶を封入することによって、本実施の形態の液晶装置が完成する。
【００３７】
次に、本実施形態のＴｉＮ膜１０１、ＳＤ１の詳細について説明する。
図８（ａ）はＴｉＮ膜１０１、ＳＤ１の比抵抗と成膜レートとの関係を示す図である。図８（ｂ）はＴｉＮ膜１０１、ＳＤ１に比抵抗と耐フッ酸（ＨＦ）性試験結果を示す図である。
図８（ａ）に示すように、ＴｉＮ膜は、その比抵抗値が約２００μΩｃｍ以下では成膜レートが１２０〜１４０ｎｍ／ｍｉｎであるのに対し、当該比抵抗値が約２００μΩｃｍ以上では成膜レートが急峻に低減するという特性を有している。
このような特性から２００μΩｃｍよりも小さい比抵抗のＴｉＮ膜を形成することで、高成膜レートが維持されると共に、その当該成膜レートは比抵抗の変動に対してバラツキが小さく安定しているので、均一な膜質のＴｉＮ膜が形成される。
【００３８】
また、図８（ｂ）に示すように、ＴｉＮ膜の比抵抗が５６μΩｃｍ（純Ｔｉに略等しい状態）では、耐フッ酸性が不良であるのに対し、比抵抗が１３５μΩｃｍでは耐フッ酸性が良好であり、また、比抵抗が２００μΩｃｍ以上である場合にでも耐フッ酸性が良好であるという結果となった。
このような実験結果から、ＴｉＮ膜の窒化が進むとＨＦなどの耐酸エッチング性が向上するので、ＴｉＮ膜の上層に存在する金属（ソース／ドレイン電極など）膜やＩＴＯなど導電膜のコンタクトの形成が容易になる。
【００３９】
上述したように、ＴｉＮ膜１０１、ＳＤ１の比抵抗が２００μΩｃｍよりも低い窒化膜を形成するので、高成膜レートによる生産性及び生産効率を向上させることができる。また、成膜レートのバラツキが少ないので、成膜状態の安定化が図れて均質な膜を成膜することができる。
また、ＴｉＮ膜１０１、ＳＤ１の比抵抗が５０μΩｃｍよりも高い窒化膜を形成するので、成膜レートを落とさず成膜できると共に、高純度の高融点金属を用いた場合と比較して耐酸性に優れた窒化膜を形成することができる。例えば、半導体素子がトップゲート型である場合には、コンタクトホールを形成する際に用いる酸性ガスに対して、耐性を向上させることができるので、Ａｌ系金属膜を保護できる。
従って、上述の成膜状態の安定化及び耐酸性化によって、半導体素子の安定化を達成できる。
【００４０】
更に、Ａｌ層１０２、ＳＤ２の上下層に高融点金属のＴｉＮ膜１０１、ＳＤ１、及びＴｉ膜１０３、ＳＤ３が形成されるので、Ａｌ膜１０２、ＳＤ２の耐熱性が向上し、ヒロックやウィスカの発生を防止できる。また、Ａｌ膜１０２、ＳＤ２と絶縁膜との相互拡散を防止できる。更に、プロセス中の薬品やガスによる膜質劣化、サイドエッチング及び表面荒れの発生が防止できる。従って、薄膜半導体素子の信頼性を向上させることができる。
また、特に、Ａｌ層１０２、ＳＤ２の上層にＴｉＮ膜１０１、ＳＤ１が形成されることにより、半導体膜５へのコンタクトホール形成時のゲート電極１４の耐久性が向上し、ゲート電極１４とソース／ドレイン電極２３、２４とのコンタクト抵抗の低減化及び安定化を達成できる。更に、ＴｉＮ膜１０１、ＳＤ１へのコンタクトホール形成時のソース電極２３又はドレイン電極２４の耐久性が向上し、画素電極等とのコンタクト抵抗の低減化及び安定化を達成できる。
また、Ａｌ層１０２、ＳＤ２の下層にＴｉ膜１０３、ＳＤ３が形成されることにより、半導体膜５とソース／ドレイン電極２３、２４とのコンタクト抵抗を低減することが可能となり、即ち、オーミックコンタクトの確保が達成できる。
【００４１】
なお、本発明の技術範囲は上記実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。
例えば、本実施形態では、ゲート電極１４及びソース／ドレイン電極２３、２４の材料として、中間層のＡｌを高融点金属で狭持した構造、即ち下層側からＴｉ／Ａｌ／Ｔｉの積層構造を採用したが、他の構成として、Ｗ／Ｔａ／Ｗの構造を採用してもよい。
また、高融点金属として、Ｔｉの他にＷ、Ｔａ、Ｍｏ、Ｃｒを採用してもよい。更に、高融点金属の窒化物や酸化物を採用してもよく、当該高融点金属を有する膜の積層構造を形成してもよい。
【００４２】
また、本実施形態では、Ａｌ膜１０２、ＳＤ２として、純Ａｌ金属を採用したが、Ａｌ合金を用いてもよい。当該Ａｌ合金としては、Ｃｕ、Ｓｉ、Ｎｄ、Ｙのうちのいずれかの不純物を含有することが好ましい。更に、Ａｌ合金においては、不純物を含む不純物含有総量が、０．０１〜２０重量％又は、０．０５〜３０原子％であることが好ましい。このようにＡｌ系金属を用いることにより、ゲート電極１４及びソース／ドレイン電極２３、２４の低抵抗化を実現できる。
また、Ａｌ系合金を採用する場合において、例えば、Ａｌ金属にＮｄを添加したＡｌＮｄ合金を採用した場合には、ヒロックが発生しにくく、下地膜材料との相互拡散も生じにくいという効果が得られる。また、Ａｌ金属にＣｕを添加したＡｌＣｕ合金を採用した場合には、好適な低抵抗化を施すことができる。
【００４３】
また、上述のアクティブマトリクス型液晶を構成するＴＦＴアレイ基板は、所謂トップゲート型ＴＦＴを備えた構成となっているが、ボトムゲート型ＴＦＴを備えた構成としてもよい。
【００４４】
また、上記実施の形態では本発明の積層膜をゲート電極に用いた例を示したが、ゲート電極以外の導電膜パターンや配線に用いることも可能である。また、液晶装置に用いる以外の他の用途のアクティブマトリクス基板に本発明を適用しても良いし、更にはアクティブマトリクス基板以外の他の薄膜半導体素子に本発明を適用することも勿論可能である。
【図面の簡単な説明】
【図１】 本発明の薄膜半導体素子の製造方法を示す工程断面図。
【図２】 本発明の薄膜半導体素子の製造方法を示す工程断面図。
【図３】 本発明の薄膜半導体素子の製造方法を示す工程断面図。
【図４】 本発明の薄膜半導体素子の製造方法を示す工程断面図。
【図５】 本発明の薄膜半導体素子の別の断面図
【図６】 同、実施の形態の液晶装置の平面図。
【図７】 図６のＨ−Ｈ'線に沿う断面図。
【図８】 ＴｉＮ膜の膜質を説明するための実験結果を示す図。
【符号の説明】
１…透明基板（基板）、３…アモルファスシリコン層（半導体膜）、４…ポリシリコン層（半導体膜）、５…半導体層（半導体膜）、１３、１４…ＮチャネルＴＦＴ用ゲート電極（ゲート電極）、１５…ＰチャネルＴＦＴ用ゲート電極（ゲート電極）、２３…ソース電極、２４…ドレイン電極、１０１…ＴｉＮ膜（高融点金属膜、窒化膜）、１０２…Ａｌ膜（Ａｌ系金属膜）、１０３…Ｔｉ膜（高融点金属膜）、ＳＤ１…ＴｉＮ膜（高融点金属膜、窒化膜）、ＳＤ２…Ａｌ膜（Ａｌ系金属膜）、ＳＤ３…Ｔｉ膜（高融点金属）
【発明の属する技術分野】
本発明は、薄膜半導体素子、及び薄膜半導体素子の製造方法に関するものである。
【０００２】
【従来の技術】
液晶表示装置等の電気光学装置を構成するアクティブマトリクス基板においては、スイッチング素子として薄膜トランジスタ（Thin Film Transistor、以下、ＴＦＴと略記する）が従来から多用されている。近年では、液晶表示装置の画素の狭ピッチ化に伴うＴＦＴ回路配線の微細化や、基板の大型化に伴うＴＦＴ駆動電力の低電力化が要求されており、そこで、ゲート電極やソース／ドレイン電極等として低抵抗金属の一つであるＡｌ（アルミニウム）を主成分とする材料を採用することが提案されている。
【０００３】
Ａｌ電極（配線）材料としては、高純度Ａｌの他に、Ｃｕ（銅）、Ｎｄ（ネオジウム）等を数原子％添加して組成されたＡｌ合金が一般的に用いられている。また、Ａｌ電極近傍の構造においては、Ａｌ電極の腐食やヒロックを防止するキャップ層や、Ａｌ金属と下地膜材料との相互拡散を防止するバリア層を設ける場合があり、この場合には好適な高融点金属が用いられる。
更に、高融点金属の窒化物であるＴｉＮにおいて、当該ＴｉＮを高比抵抗化して形成することで、シリコン窒化物との密着性を高める技術が提案されている。（例えば、特許文献１参照。）
【０００４】
【特許文献１】
特開２０００−８１６３２号公報
【０００５】
【発明が解決しようとする課題】
しかしながら、上記特許文献においては、比抵抗２００μΩｃｍ以上のＴｉＮを成膜する工程における当該ＴｉＮの成膜レートが低くなるために、生産性が低下するという問題があった。更に、比抵抗値の変動に対して成膜レートのバラツキがあるために、安定したＴｉＮの成膜を行えないという問題があった。
【０００６】
本発明は、上記の課題を解決するためになされたものであって、Ａｌ系金属膜を保護する高融点金属を形成する際に、良好な膜質の達成、高成膜レート、成膜状態の安定化が可能となる薄膜半導体素子、及びその製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記の目的を達成するために、本発明の半導体素子は、基板上に半導体膜と、当該半導体膜に接続されたソース／ドレイン電極と、半導体膜の上方に絶縁膜を介して配置されたゲート電極とを具備する薄膜半導体素子において、ゲート電極及びソース／ドレイン電極のそれぞれは、Ａｌ系金属膜と、Ａｌよりも高い融点を有する高融点金属膜とを具備し、高融点金属膜はＡｌ系金属膜の上層及び下層に形成され、Ａｌ系金属膜の上層に形成された高融点金属膜は、比抵抗５０μΩｃｍ〜２００μΩｃｍの窒化膜であることを特徴とする。なお、本明細書において、Ａｌ系金属膜とはＡｌを構成成分のうち最も含有率の高い金属膜を言うものとする。さらに、本発明においてゲート電極及びソース／ドレイン電極は、それぞれゲート配線及びソース／ドレイン配線としての意味を含む。
【０００８】
一般に、比抵抗２００μΩｃｍ以上の領域で成膜する場合には、比抵抗値の上昇に伴って成膜レートが急峻に低下すると共に、成膜レートのバラツキが生じ、不安定な成膜状態となる。
これに対して、本発明によれば、比抵抗２００μΩｃｍよりも低い窒化膜を形成するので、高成膜レートによる生産性向上の達成と、成膜状態の安定化を図ることができる。
また、比抵抗５０μΩｃｍよりも高い窒化膜を形成するので、成膜レートを落とさず成膜できると共に、高純度の高融点金属を用いた場合と比較して耐酸性に優れた窒化膜を形成することができる。例えば、半導体素子がトップゲート型である場合には、コンタクトホールを形成する際に用いる酸性ガスもしくは酸性液体に対して、耐性を向上させることができるので、Ａｌ系金属膜を保護できる。
従って、上述の成膜状態の安定化及び耐酸性化によって、半導体素子の安定化を達成できる。
【０００９】
更に、本発明においては、Ａｌ系金属層の上下層に高融点金属が形成されるので、Ａｌ系金属の耐熱性が向上し、ヒロックやウィスカの発生を防止できる。また、Ａｌ系金属層と絶縁膜との相互拡散を防止できる。更に、プロセス中の薬品やガスによる膜質劣化、サイドエッチング及び表面荒れの発生が防止できる。従って、薄膜半導体素子の信頼性を向上させることができる。
また、上層に高融点金属の窒化膜が形成されることにより、半導体膜へのコンタクトホール形成時のゲート電極の耐久性が向上し、ゲート電極とソース／ドレイン電極とのコンタクト抵抗の低減化及び安定化を達成できる。更に、当該窒化膜へのコンタクトホール形成時のソース／ドレイン電極の耐久性が向上し、画素電極等とのコンタクト抵抗の低減化及び安定化を達成できる。
【００１０】
また、本発明の半導体素子は、先に記載の半導体素子であり、Ａｌ系金属膜の下層に形成された前記高融点金属膜は、高純度単金属からなることを特徴とする。
本発明によれば、半導体膜とソース／ドレイン電極とのコンタクト抵抗を低減することが可能となり、即ち、オーミックコンタクトの確保が達成できる。
【００１１】
また、本発明の半導体素子は、先に記載の半導体素子であり、Ａｌ系金属膜は、純Ａｌ金属又はＡｌ合金からなることを特徴とする。ここで、Ａｌ合金としては、Ｃｕ、Ｓｉ、Ｎｄ、Ｙのうちのいずれかの不純物を含有することが好ましい。更に、Ａｌ合金においては、不純物を含む不純物含有総量が、０．０１〜２０重量％又は、０．０５〜３０原子％であることが好ましい。
本発明によれば、ゲート電極及びソース／ドレイン電極の低抵抗化を実現できる。
また、Ａｌ系合金を採用する場合において、例えば、Ａｌ金属にＮｄを添加したＡｌＮｄ合金を採用した場合には、ヒロックが発生しにくく、下地膜材料との相互拡散も生じにくいという効果が得られる。また、Ａｌ金属にＣｕを添加したＡｌＣｕ合金を採用した場合には、好適な低抵抗化を施すことができる。
【００１２】
また、本発明の半導体素子は、先に記載の半導体素子であり、高融点金属は、Ｔｉ、Ｗ、Ｔａ、Ｍｏ、Ｃｒのいずれかを含有することを特徴とする。
本発明によれば、好適な材料が採用されるので、先に記載した半導体素子の効果が良好に得られる。特に、上記のＡｌ系金属に対してはＴｉを採用することが好ましい。
【００１３】
また、本発明の半導体素子の製造方法は、基板上に半導体膜と、当該半導体膜に接続されたソース／ドレイン電極と、半導体膜の上方に絶縁膜を介して配置されたゲート電極とを具備する薄膜半導体素子の製造方法において、Ａｌよりも高い融点を有する高融点金属と、Ａｌ系金属膜と、高融点金属の窒化膜とを連続成膜して積層膜を形成するする工程と、ドライエッチング法を用いることにより、積層膜からゲート電極又はソース／ドレイン電極をパターニングする工程とを具備し、窒化膜の比抵抗が５０μΩｃｍ〜２００μΩｃｍとなるように当該窒化膜を成膜することを特徴とする。
【００１４】
本発明によれば、比抵抗２００μΩｃｍよりも低い窒化膜を形成するので、高成膜レートによる生産性向上の達成と、成膜状態の安定化を図ることができる。また、比抵抗５０μΩｃｍよりも高い窒化膜を形成するので、成膜レートを落とさず成膜できると共に、高純度の高融点金属を用いた場合と比較して耐酸性に優れた窒化膜を形成することができる。例えば、半導体素子がトップゲート型である場合には、コンタクトホールを形成する際に用いる酸性ガスに対して、耐性を向上させることができるので、Ａｌ系金属膜を保護できる。
従って、上述の成膜状態の安定化及び耐酸性化によって、半導体素子の安定化を達成できる。
【００１５】
更に、本発明においては、Ａｌ系金属層の上下層に高融点金属が形成されるので、Ａｌ系金属の耐熱性が向上し、ヒロックやウィスカの発生を防止できる。また、Ａｌ系金属層と絶縁膜との相互拡散を防止できる。更に、プロセス中の薬品やガスによる膜質劣化、サイドエッチング及び表面荒れの発生が防止できる。従って、半導体素子の信頼性を向上させることができる。
また、上層に高融点金属の窒化膜が形成されることにより、半導体膜のコンタクトホール形成時のゲート電極の耐久性が向上し、ゲート電極とソース／ドレイン電極とのコンタクト抵抗の低減化及び安定化を達成できる。更に、当該窒化膜のコンタクトホール形成時のソース／ドレイン電極の耐久性が向上し、コンタクト抵抗の低減化及び安定化を達成できる。
【００１６】
【発明の実施の形態】
以下、本発明の一実施の形態を図１〜図８を参照して説明する。
本実施の形態では、アクティブマトリクス型液晶装置を構成するＴＦＴアレイ基板を、本発明の薄膜半導体素子の例として説明する。また、ＴＦＴ製造プロセスとして、低温ポリＳｉＴＦＴの例を挙げる。
図１から図４は本実施の形態の薄膜半導体素子の製造方法を順を追って示す工程断面図である。図５は薄膜半導体素子の別の断面図である。図６はＴＦＴアレイ基板をその上に形成された各構成要素とともに対向基板の側から見た平面図であり、図７は図６のＨ−Ｈ'線に沿う断面図である。なお、各図においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならせてある。また、本実施形態におけるゲート電極及びソース／ドレイン電極は、それぞれゲート配線及びソース／ドレイン配線としての意味を含む。
【００１７】
本実施の形態の液晶装置においては、図６、図７に示すように、ＴＦＴアレイ基板１０上に、シール材５２がその縁に沿って設けられており、その内側に並行して画像表示領域の周辺を規定する額縁としての遮光膜５３が設けられている。シール材５２の外側の領域には、データ線６ａに画像信号を所定タイミングで供給することによりデータ線６ａを駆動するデータ線駆動回路２０１および外部回路接続端子２０２がＴＦＴアレイ基板１０の一辺に沿って設けられており、走査線３ａに走査信号を所定タイミングで供給することにより走査線３ａを駆動する走査線駆動回路１０４が、この一辺に隣接する２辺に沿って設けられている。走査線３ａに供給される走査信号遅延が問題にならないのならば、走査線駆動回路１０４は片側だけでも良いことは言うまでもない。また、データ線駆動回路２０１を画像表示領域１０ａの辺に沿って両側に配列してもよい。さらにＴＦＴアレイ基板１０Ｃの残る一辺には、画像表示領域の両側に設けられた走査線駆動回路１０４間をつなぐための複数の配線１０５が設けられている。
【００１８】
また、対向基板２０は、上述した第１の実施の形態において説明した対向基板であり、対向基板２０のコーナー部の少なくとも１箇所においては、ＴＦＴアレイ基板１０と対向基板２０との間で電気的に導通をとるための導通材１０６が設けられている。そして、図６に示すように、図７に示したシール材５２とほぼ同じ輪郭を持つ対向基板２０が当該シール材５２によりＴＦＴアレイ基板１０に固着されている。
【００１９】
次に、本実施の形態のＴＦＴアレイ基板の製造方法について説明する。
図１および図２においては、画像表示領域内の画素スイッチング用のＴＦＴ（ＮチャネルＴＦＴ）および蓄積容量の製造工程のみならず、当該製造工程と同時に並行して形成される周辺領域（上記のデータ線駆動回路２０１、走査線駆動回路１０４等の形成領域）内で用いられるＴＦＴ（相補型のＮチャネルＴＦＴおよびＰチャネルＴＦＴ）の製造工程も併せて説明するものである。
【００２０】
図１（ａ）に示すように、ガラス等の透明基板（基板）１上に絶縁層２を形成し、その上にアモルファスシリコン層（半導体膜）３を成膜する。その後、アモルファスシリコン層３に対してレーザアニール処理等の加熱処理を施すことによって、アモルファスシリコン層３を再結晶させ、ポリシリコン層４（膜厚は例えば５０ｎｍ）に変換する。この第１工程は、画像表示領域、周辺領域ともに同様である。
【００２１】
次に、図１（ｂ）に示すように、周知のフォトリソグラフィ技術、及びドライエッチング技術を用いてポリシリコン層４をパターニングして島状の半導体層５とし、その上にＣＶＤ法等によりゲート絶縁層６を形成する。ゲート絶縁層６の膜厚は、例えば１００〜１５０ｎｍ程度である。この第２工程は、画像表示領域、周辺領域ともに同様である。
【００２２】
次に、図１（ｃ）に示すように、周知のフォトリソグラフィ技術を用いて、画像表示領域のうち、ＮチャネルＴＦＴと蓄積容量との接続部および蓄積容量の下部電極となるべき領域が開口したレジストパターン７を形成する。このとき、周辺領域は、全面がレジストパターン７で覆われている。その後、例えばＰＨ３／Ｈ２イオン等のＮ型不純物イオンをゲート絶縁層６を介して上記接続部および下部電極となるべき個所の半導体層５に注入する。このときのイオン注入条件は、例えば３１Ｐのドーズ量が３×１０１４〜５×１０１４／ｃｍ２程度であり、加速エネルギーは８０ｋｅＶ程度が必要とされる。この第３工程により、上記接続部８および蓄積容量の下部電極９が形成される。
【００２３】
次に、レジストパターン７を剥離した後、図２（ｄ）に示すように、ＮチャネルＴＦＴの高濃度ソース／ドレイン領域となるべき領域が開口したレジストパターン１０を形成する。このとき、ＮチャネルＴＦＴのチャネル領域および低濃度ソース／ドレイン領域となるべき領域、ＰチャネルＴＦＴとなるべき領域、上記接続部および蓄積容量の下部電極を形成した領域はレジストパターン１０で覆われている。その後、例えばＰＨ３／Ｈ２イオン等のＮ型不純物イオンをゲート絶縁層６を介してＮチャネルＴＦＴの高濃度ソース／ドレイン領域となるべき個所のポリシリコン層５に注入する。このときのイオン注入条件は、例えば３１Ｐのドーズ量が１×１０１５〜３×１０１５／ｃｍ２程度であり、加速エネルギーは８０ｋｅＶ程度が必要とされる。この第４工程により、ＮチャネルＴＦＴの高濃度ソース領域５ａ、高濃度ドレイン領域５ｂが形成される。
【００２４】
レジストパターン１０を除去した後、図２（ｅ）に示すように、Ｔｉ膜（高融点金属膜）１０３、Ａｌ膜（Ａｌ系金属膜）１０２、ＴｉＮ膜（高融点金属膜、窒化膜）１０１を連続的に成膜して積層膜を形成する。
当該積層膜は、スパッタ法を用いることにより連続成膜して形成される。このスパッタ法は、真空雰囲気内でプラズマを生成し、Ａｒガス等の粒子を金属等のターゲットにぶつけて、その衝撃でターゲット成分をたたき出し、ターゲットに対抗配置された基板上にターゲット成分の薄膜を形成する技術である。例えば、Ｔｉ膜１０３形成する際には、Ｔｉターゲットを透明基板１に対抗配置させて、Ａｒガスを供給した状態でプラズマを生成することで、Ｔｉ膜１０３が形成される。同様に、Ａｌターゲットを用いることにより、Ａｌ膜１０２が形成される。また、ＴｉＮ膜１０１を形成する場合には、Ｔｉターゲットを用いてスパッタを施すと共にＡｒガスと窒素（Ｎ２）ガスとの混合ガスを供給することにより、Ｔｉを窒化させて成膜される。ここで、窒素ガスの供給量を調整することにより、ＴｉＮ膜の比抵抗、対窒化シリコン膜との密着性、膜質の硬度等、を好適に設定することが可能である。本実施形態におけるＴｉＮ膜１０１は、その比抵抗が５０〜２００μΩｃｍとなるように形成されている。
【００２５】
次に、ＴｉＮ膜１０１の上にレジストパターン（図示せず）を形成し、当該レジストパターンをマスクとして、ＮチャネルＴＦＴ用ゲート電極１３、１４と、ＰチャネルＴＦＴ用ゲート電極１５と、蓄積容量の上部電極１６とをドライエッチング法を用いて形成する。以上の第５工程により、ＴｉＮ膜１０１／Ａｌ膜１０２／Ｔｉ膜１０３の積層膜からなるＮチャネルＴＦＴ用ゲート電極１３，１４、ＰチャネルＴＦＴ用ゲート電極１５、蓄積容量の上部電極１６がそれぞれ形成される。その後、レジストパターンを除去する。
【００２６】
次に、図２（ｆ）に示すように、レジストパターンを用いずに基板全面に例えばＰＨ３／Ｈ２イオン等のＮ型不純物イオンを低濃度で注入する。このときのイオン注入条件は、例えば３１Ｐのドーズ量が１×１０１３〜３×１０１３／ｃｍ２程度であり、加速エネルギーは８０ｋｅＶ程度が必要とされる。この第６工程により、ＮチャネルＴＦＴの低濃度ソース領域５ｃ、低濃度ドレイン領域５ｄが形成される。このとき、ゲート電極のみをマスクとしてイオン注入を行うため、ＰチャネルＴＦＴ側にもＮ型不純物イオンが注入されることになるが、低濃度のため特に支障はない。
【００２７】
次に、図２（ｇ）に示すように、ＰチャネルＴＦＴの形成領域が開口し、ＮチャネルＴＦＴおよび蓄積容量の形成領域が覆われたレジストパターン１８を形成する。そして、レジストパターン１８をマスクとして例えばＢ２Ｈ６／Ｈ２イオン等のＰ型不純物イオンを注入する。このときのイオン注入条件は、例えば１１Ｂのドーズ量が５×１０１４／ｃｍ２以上必要であり、加速エネルギーは２５〜３０ｋｅＶ程度が必要とされる。この第７工程により、ＰチャネルＴＦＴのソース領域５ｊ、ドレイン領域５ｋが形成される。そして、イオン注入終了後にはレジストパターン１８を剥離する。
【００２８】
次に続く工程は、図３及び図４を参照して説明する。図３及び図４は、図２（ｇ）の要部Ｂの拡大図である。また、以下の説明ではゲート電極１４の近傍の構造について説明すると共に、ゲート電極１３、１５についてはゲート電極１４と同様であるので説明を省略する。
図３（ｈ）に示すように、第１層間絶縁膜２０を形成する。当該第１層間絶縁膜２０は、ゲート電極１４及びゲート絶縁層６の凹凸形状に沿って一様に形成されるので、その表面はゲート電極１４及びゲート絶縁層６に伴って凹凸形状となる。
当該第１層間絶縁膜２０を成膜する工程においては、ゲート電極１４に対して熱負荷を与えるが、高融点金属のＴｉＮ膜１０１がゲート電極１４の最上部に形成され、耐熱性が施されているので、Ａｌ膜１０２におけるヒロックやウィスカの発生が抑制される。
【００２９】
次に、図３（ｉ）に示すように、第１層間絶縁膜２０及びゲート絶縁層６を貫通して高濃度ソース領域５ａ及び高濃度ドレイン領域５ｂに達するコンタクトホール２１をそれぞれ形成する。
当該コンタクトホール２１を形成するにあたり、ゲート電極１４の最上層にＴｉＮ膜１０１が形成されているので、ゲート電極１４の耐久性が向上し、ゲート電極１４とソース電極２３及びドレイン電極２４（後述）とのコンタクト抵抗が低減し安定化する。更に、プロセス中の薬品やガスによる膜質劣化、サイドエッチング及び表面荒れの発生が抑制される。
【００３０】
次に、図４（ｊ）に示すように、第１層間絶縁膜２０上に、又はコンタクトホール２１を埋設するようにソース／ドレイン電極材料ＳＤを形成する。当該ソース／ドレイン電極材料ＳＤは、下層側からＴｉ膜（高融点金属膜）ＳＤ３と、Ａｌ膜（Ａｌ系金属膜）ＳＤ２と、ＴｉＮ膜（高融点金属膜、窒化膜）ＳＤ１とを連続的に積層成膜することで形成される。
ここで、ソース／ドレイン電極材料ＳＤを形成するには、先に記載したスパッタ法が用いられる。特に、ＴｉＮ膜ＳＤ１は、ＴｉＮ膜１０１と同様にその比抵抗が５０〜２００μΩｃｍとなるように形成されている。
【００３１】
次に、図４（ｋ）に示すように、周知のフォトリソグラフィ技術、及びドライエッチング技術を用いてパターニングすることによりソース／ドレイン電極２３、ドレイン電極２４を形成する。
【００３２】
更に、第２層間絶縁膜２６を形成し、その後、第２層間絶縁膜２６を貫通してドレイン電極２４に達するコンタクトホール２７を形成する。
当該コンタクトホール２７を形成するにあたり、ソース電極２３及びドレイン電極２４の最上層にＴｉＮ膜ＳＤ１が形成されているので、ソース電極２３又はドレイン電極２４の耐久性が向上し、画素電極２８（後述）とのコンタクト抵抗が低減し安定化する。更に、プロセス中の薬品やガスによる膜質劣化、サイドエッチング及び表面荒れの発生が抑制される。
【００３３】
次に、インジウム錫酸化物（Indium Tin Oxide,ＩＴＯ）等の透明導電膜を全面に形成した後、フォトリソグラフィ技術を用いてパターニングすることにより、ドレイン電極２４を介してＮチャネルＴＦＴの高濃度ドレイン領域５ｂに接続された画素電極２８を形成する。以上の工程により、ＴＦＴアレイ基板が完成する。
【００３４】
上記の第２層間絶縁膜２６を成膜する工程においては、ソース電極２３及びドレイン電極２４に対して熱負荷を与えるが、ソース／ドレイン電極材料ＳＤには高融点金属のＴｉＮ膜ＳＤ１が最上部に形成されているので、Ａｌ膜におけるヒロックの発生が抑制される。
【００３５】
図５は、上述のＴＦＴアレイ基板の別の断面図を示すものである。
図５に示すようにゲート電極Ｇとソース電極Ｓとが接続して配置されている。また、ゲート電極Ｇは、先に記載したＴｉ膜１０１／Ａｌ膜１０２／ＴｉＮ膜１０３を積層成膜する工程で同時に成膜され、パターニングされたものである。同じく、ソース電極Ｓにおいても、先に記載したＴｉ膜ＳＤ１／Ａｌ膜ＳＤ２／ＴｉＮ膜ＳＤ３を積層成膜する工程で同時に成膜され、パターニングされたものである。
このような構造においては、ゲート電極Ｇがその最上層にＴｉＮ膜１０３を備えているので、コンタクトホールＣを形成する際のゲート電極Ｇの耐久性が向上し、ゲート電極Ｇとソース電極Ｓとのコンタクト抵抗が低減された安定化する。
【００３６】
以降の工程は図示を省略するが、液晶装置に用いるＴＦＴアレイ基板とする場合には画素電極２８上を含む基板全面に、例えばラビング処理が施されたポリイミド等からなる配向膜を形成する。一方、対向基板側には共通電極、配向膜等を形成する。そして、これらＴＦＴアレイ基板と対向基板とを貼り合わせ、これらの基板間に液晶を封入することによって、本実施の形態の液晶装置が完成する。
【００３７】
次に、本実施形態のＴｉＮ膜１０１、ＳＤ１の詳細について説明する。
図８（ａ）はＴｉＮ膜１０１、ＳＤ１の比抵抗と成膜レートとの関係を示す図である。図８（ｂ）はＴｉＮ膜１０１、ＳＤ１に比抵抗と耐フッ酸（ＨＦ）性試験結果を示す図である。
図８（ａ）に示すように、ＴｉＮ膜は、その比抵抗値が約２００μΩｃｍ以下では成膜レートが１２０〜１４０ｎｍ／ｍｉｎであるのに対し、当該比抵抗値が約２００μΩｃｍ以上では成膜レートが急峻に低減するという特性を有している。
このような特性から２００μΩｃｍよりも小さい比抵抗のＴｉＮ膜を形成することで、高成膜レートが維持されると共に、その当該成膜レートは比抵抗の変動に対してバラツキが小さく安定しているので、均一な膜質のＴｉＮ膜が形成される。
【００３８】
また、図８（ｂ）に示すように、ＴｉＮ膜の比抵抗が５６μΩｃｍ（純Ｔｉに略等しい状態）では、耐フッ酸性が不良であるのに対し、比抵抗が１３５μΩｃｍでは耐フッ酸性が良好であり、また、比抵抗が２００μΩｃｍ以上である場合にでも耐フッ酸性が良好であるという結果となった。
このような実験結果から、ＴｉＮ膜の窒化が進むとＨＦなどの耐酸エッチング性が向上するので、ＴｉＮ膜の上層に存在する金属（ソース／ドレイン電極など）膜やＩＴＯなど導電膜のコンタクトの形成が容易になる。
【００３９】
上述したように、ＴｉＮ膜１０１、ＳＤ１の比抵抗が２００μΩｃｍよりも低い窒化膜を形成するので、高成膜レートによる生産性及び生産効率を向上させることができる。また、成膜レートのバラツキが少ないので、成膜状態の安定化が図れて均質な膜を成膜することができる。
また、ＴｉＮ膜１０１、ＳＤ１の比抵抗が５０μΩｃｍよりも高い窒化膜を形成するので、成膜レートを落とさず成膜できると共に、高純度の高融点金属を用いた場合と比較して耐酸性に優れた窒化膜を形成することができる。例えば、半導体素子がトップゲート型である場合には、コンタクトホールを形成する際に用いる酸性ガスに対して、耐性を向上させることができるので、Ａｌ系金属膜を保護できる。
従って、上述の成膜状態の安定化及び耐酸性化によって、半導体素子の安定化を達成できる。
【００４０】
更に、Ａｌ層１０２、ＳＤ２の上下層に高融点金属のＴｉＮ膜１０１、ＳＤ１、及びＴｉ膜１０３、ＳＤ３が形成されるので、Ａｌ膜１０２、ＳＤ２の耐熱性が向上し、ヒロックやウィスカの発生を防止できる。また、Ａｌ膜１０２、ＳＤ２と絶縁膜との相互拡散を防止できる。更に、プロセス中の薬品やガスによる膜質劣化、サイドエッチング及び表面荒れの発生が防止できる。従って、薄膜半導体素子の信頼性を向上させることができる。
また、特に、Ａｌ層１０２、ＳＤ２の上層にＴｉＮ膜１０１、ＳＤ１が形成されることにより、半導体膜５へのコンタクトホール形成時のゲート電極１４の耐久性が向上し、ゲート電極１４とソース／ドレイン電極２３、２４とのコンタクト抵抗の低減化及び安定化を達成できる。更に、ＴｉＮ膜１０１、ＳＤ１へのコンタクトホール形成時のソース電極２３又はドレイン電極２４の耐久性が向上し、画素電極等とのコンタクト抵抗の低減化及び安定化を達成できる。
また、Ａｌ層１０２、ＳＤ２の下層にＴｉ膜１０３、ＳＤ３が形成されることにより、半導体膜５とソース／ドレイン電極２３、２４とのコンタクト抵抗を低減することが可能となり、即ち、オーミックコンタクトの確保が達成できる。
【００４１】
なお、本発明の技術範囲は上記実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。
例えば、本実施形態では、ゲート電極１４及びソース／ドレイン電極２３、２４の材料として、中間層のＡｌを高融点金属で狭持した構造、即ち下層側からＴｉ／Ａｌ／Ｔｉの積層構造を採用したが、他の構成として、Ｗ／Ｔａ／Ｗの構造を採用してもよい。
また、高融点金属として、Ｔｉの他にＷ、Ｔａ、Ｍｏ、Ｃｒを採用してもよい。更に、高融点金属の窒化物や酸化物を採用してもよく、当該高融点金属を有する膜の積層構造を形成してもよい。
【００４２】
また、本実施形態では、Ａｌ膜１０２、ＳＤ２として、純Ａｌ金属を採用したが、Ａｌ合金を用いてもよい。当該Ａｌ合金としては、Ｃｕ、Ｓｉ、Ｎｄ、Ｙのうちのいずれかの不純物を含有することが好ましい。更に、Ａｌ合金においては、不純物を含む不純物含有総量が、０．０１〜２０重量％又は、０．０５〜３０原子％であることが好ましい。このようにＡｌ系金属を用いることにより、ゲート電極１４及びソース／ドレイン電極２３、２４の低抵抗化を実現できる。
また、Ａｌ系合金を採用する場合において、例えば、Ａｌ金属にＮｄを添加したＡｌＮｄ合金を採用した場合には、ヒロックが発生しにくく、下地膜材料との相互拡散も生じにくいという効果が得られる。また、Ａｌ金属にＣｕを添加したＡｌＣｕ合金を採用した場合には、好適な低抵抗化を施すことができる。
【００４３】
また、上述のアクティブマトリクス型液晶を構成するＴＦＴアレイ基板は、所謂トップゲート型ＴＦＴを備えた構成となっているが、ボトムゲート型ＴＦＴを備えた構成としてもよい。
【００４４】
また、上記実施の形態では本発明の積層膜をゲート電極に用いた例を示したが、ゲート電極以外の導電膜パターンや配線に用いることも可能である。また、液晶装置に用いる以外の他の用途のアクティブマトリクス基板に本発明を適用しても良いし、更にはアクティブマトリクス基板以外の他の薄膜半導体素子に本発明を適用することも勿論可能である。
【図面の簡単な説明】
【図１】 本発明の薄膜半導体素子の製造方法を示す工程断面図。
【図２】 本発明の薄膜半導体素子の製造方法を示す工程断面図。
【図３】 本発明の薄膜半導体素子の製造方法を示す工程断面図。
【図４】 本発明の薄膜半導体素子の製造方法を示す工程断面図。
【図５】 本発明の薄膜半導体素子の別の断面図
【図６】 同、実施の形態の液晶装置の平面図。
【図７】 図６のＨ−Ｈ'線に沿う断面図。
【図８】 ＴｉＮ膜の膜質を説明するための実験結果を示す図。
【符号の説明】
１…透明基板（基板）、３…アモルファスシリコン層（半導体膜）、４…ポリシリコン層（半導体膜）、５…半導体層（半導体膜）、１３、１４…ＮチャネルＴＦＴ用ゲート電極（ゲート電極）、１５…ＰチャネルＴＦＴ用ゲート電極（ゲート電極）、２３…ソース電極、２４…ドレイン電極、１０１…ＴｉＮ膜（高融点金属膜、窒化膜）、１０２…Ａｌ膜（Ａｌ系金属膜）、１０３…Ｔｉ膜（高融点金属膜）、ＳＤ１…ＴｉＮ膜（高融点金属膜、窒化膜）、ＳＤ２…Ａｌ膜（Ａｌ系金属膜）、ＳＤ３…Ｔｉ膜（高融点金属）
Claims (4)
- 基板上に半導体膜と、当該半導体膜に接続されたソース／ドレイン電極と、前記半導体膜の上方に絶縁膜を介して配置されたゲート電極とを具備する薄膜半導体素子の製造方法において、
Ａｌよりも高い融点を有する高融点金属と、Ａｌ系金属膜と、前記高融点金属の窒化膜とをスパッタ法を用いることにより連続成膜して積層膜を形成する工程と、
ドライエッチング法を用いることにより、前記積層膜から前記ゲート電極又は前記ソース／ドレイン電極をパターニングする工程と、
を具備し、
前記高融点金属はＴｉであり、前記高融点金属の窒化膜は、窒素ガス雰囲気中でＴｉをスパッタリングすることにより成膜され、前記窒化膜を成膜する工程では、前記窒素ガスの供給量を調整することにより、前記窒化膜の成膜レートが１２０〜１４０ｎｍ／ｍｉｎ、前記窒化膜の比抵抗が５０μΩｃｍ〜２００μΩｃｍとなるように当該窒化膜を成膜することを特徴とする薄膜半導体素子の製造方法。 - 前記Ａｌ系金属膜は、純Ａｌ金属又はＡｌ合金からなることを特徴とする請求項１に記載の薄膜半導体素子の製造方法。
- 前記Ａｌ合金は、Ｃｕ、Ｓｉ、Ｎｄ、Ｙのうちのいずれかの不純物を含有することを特徴とする請求項２に記載の薄膜半導体素子の製造方法。
- 前記Ａｌ合金においては、前記不純物を含む不純物含有総量が、０．０１〜２０重量％又は、０．０５〜３０原子％であることを特徴とする請求項３に記載の薄膜半導体素子の製造方法。
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