JP4207691B2 - 薄膜半導体素子の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、薄膜半導体素子、及び薄膜半導体素子の製造方法に関するものである。
【0002】
【従来の技術】
液晶表示装置等の電気光学装置を構成するアクティブマトリクス基板においては、スイッチング素子として薄膜トランジスタ(Thin Film Transistor、以下、TFTと略記する)が従来から多用されている。近年では、液晶表示装置の画素の狭ピッチ化に伴うTFT回路配線の微細化や、基板の大型化に伴うTFT駆動電力の低電力化が要求されており、そこで、ゲート電極やソース/ドレイン電極等として低抵抗金属の一つであるAl(アルミニウム)を主成分とする材料を採用することが提案されている。
【0003】
Al電極(配線)材料としては、高純度Alの他に、Cu(銅)、Nd(ネオジウム)等を数原子%添加して組成されたAl合金が一般的に用いられている。また、Al電極近傍の構造においては、Al電極の腐食やヒロックを防止するキャップ層や、Al金属と下地膜材料との相互拡散を防止するバリア層を設ける場合があり、この場合には好適な高融点金属が用いられる。
更に、高融点金属の窒化物であるTiNにおいて、当該TiNを高比抵抗化して形成することで、シリコン窒化物との密着性を高める技術が提案されている。(例えば、特許文献1参照。)
【0004】
【特許文献1】
特開2000−81632号公報
【0005】
【発明が解決しようとする課題】
しかしながら、上記特許文献においては、比抵抗200μΩcm以上のTiNを成膜する工程における当該TiNの成膜レートが低くなるために、生産性が低下するという問題があった。更に、比抵抗値の変動に対して成膜レートのバラツキがあるために、安定したTiNの成膜を行えないという問題があった。
【0006】
本発明は、上記の課題を解決するためになされたものであって、Al系金属膜を保護する高融点金属を形成する際に、良好な膜質の達成、高成膜レート、成膜状態の安定化が可能となる薄膜半導体素子、及びその製造方法を提供することを目的とする。
【0007】
【課題を解決するための手段】
上記の目的を達成するために、本発明の半導体素子は、基板上に半導体膜と、当該半導体膜に接続されたソース/ドレイン電極と、半導体膜の上方に絶縁膜を介して配置されたゲート電極とを具備する薄膜半導体素子において、ゲート電極及びソース/ドレイン電極のそれぞれは、Al系金属膜と、Alよりも高い融点を有する高融点金属膜とを具備し、高融点金属膜はAl系金属膜の上層及び下層に形成され、Al系金属膜の上層に形成された高融点金属膜は、比抵抗50μΩcm〜200μΩcmの窒化膜であることを特徴とする。なお、本明細書において、Al系金属膜とはAlを構成成分のうち最も含有率の高い金属膜を言うものとする。さらに、本発明においてゲート電極及びソース/ドレイン電極は、それぞれゲート配線及びソース/ドレイン配線としての意味を含む。
【0008】
一般に、比抵抗200μΩcm以上の領域で成膜する場合には、比抵抗値の上昇に伴って成膜レートが急峻に低下すると共に、成膜レートのバラツキが生じ、不安定な成膜状態となる。
これに対して、本発明によれば、比抵抗200μΩcmよりも低い窒化膜を形成するので、高成膜レートによる生産性向上の達成と、成膜状態の安定化を図ることができる。
また、比抵抗50μΩcmよりも高い窒化膜を形成するので、成膜レートを落とさず成膜できると共に、高純度の高融点金属を用いた場合と比較して耐酸性に優れた窒化膜を形成することができる。例えば、半導体素子がトップゲート型である場合には、コンタクトホールを形成する際に用いる酸性ガスもしくは酸性液体に対して、耐性を向上させることができるので、Al系金属膜を保護できる。
従って、上述の成膜状態の安定化及び耐酸性化によって、半導体素子の安定化を達成できる。
【0009】
更に、本発明においては、Al系金属層の上下層に高融点金属が形成されるので、Al系金属の耐熱性が向上し、ヒロックやウィスカの発生を防止できる。また、Al系金属層と絶縁膜との相互拡散を防止できる。更に、プロセス中の薬品やガスによる膜質劣化、サイドエッチング及び表面荒れの発生が防止できる。従って、薄膜半導体素子の信頼性を向上させることができる。
また、上層に高融点金属の窒化膜が形成されることにより、半導体膜へのコンタクトホール形成時のゲート電極の耐久性が向上し、ゲート電極とソース/ドレイン電極とのコンタクト抵抗の低減化及び安定化を達成できる。更に、当該窒化膜へのコンタクトホール形成時のソース/ドレイン電極の耐久性が向上し、画素電極等とのコンタクト抵抗の低減化及び安定化を達成できる。
【0010】
また、本発明の半導体素子は、先に記載の半導体素子であり、Al系金属膜の下層に形成された前記高融点金属膜は、高純度単金属からなることを特徴とする。
本発明によれば、半導体膜とソース/ドレイン電極とのコンタクト抵抗を低減することが可能となり、即ち、オーミックコンタクトの確保が達成できる。
【0011】
また、本発明の半導体素子は、先に記載の半導体素子であり、Al系金属膜は、純Al金属又はAl合金からなることを特徴とする。ここで、Al合金としては、Cu、Si、Nd、Yのうちのいずれかの不純物を含有することが好ましい。更に、Al合金においては、不純物を含む不純物含有総量が、0.01〜20重量%又は、0.05〜30原子%であることが好ましい。
本発明によれば、ゲート電極及びソース/ドレイン電極の低抵抗化を実現できる。
また、Al系合金を採用する場合において、例えば、Al金属にNdを添加したAlNd合金を採用した場合には、ヒロックが発生しにくく、下地膜材料との相互拡散も生じにくいという効果が得られる。また、Al金属にCuを添加したAlCu合金を採用した場合には、好適な低抵抗化を施すことができる。
【0012】
また、本発明の半導体素子は、先に記載の半導体素子であり、高融点金属は、Ti、W、Ta、Mo、Crのいずれかを含有することを特徴とする。
本発明によれば、好適な材料が採用されるので、先に記載した半導体素子の効果が良好に得られる。特に、上記のAl系金属に対してはTiを採用することが好ましい。
【0013】
また、本発明の半導体素子の製造方法は、基板上に半導体膜と、当該半導体膜に接続されたソース/ドレイン電極と、半導体膜の上方に絶縁膜を介して配置されたゲート電極とを具備する薄膜半導体素子の製造方法において、Alよりも高い融点を有する高融点金属と、Al系金属膜と、高融点金属の窒化膜とを連続成膜して積層膜を形成するする工程と、ドライエッチング法を用いることにより、積層膜からゲート電極又はソース/ドレイン電極をパターニングする工程とを具備し、窒化膜の比抵抗が50μΩcm〜200μΩcmとなるように当該窒化膜を成膜することを特徴とする。
【0014】
本発明によれば、比抵抗200μΩcmよりも低い窒化膜を形成するので、高成膜レートによる生産性向上の達成と、成膜状態の安定化を図ることができる。また、比抵抗50μΩcmよりも高い窒化膜を形成するので、成膜レートを落とさず成膜できると共に、高純度の高融点金属を用いた場合と比較して耐酸性に優れた窒化膜を形成することができる。例えば、半導体素子がトップゲート型である場合には、コンタクトホールを形成する際に用いる酸性ガスに対して、耐性を向上させることができるので、Al系金属膜を保護できる。
従って、上述の成膜状態の安定化及び耐酸性化によって、半導体素子の安定化を達成できる。
【0015】
更に、本発明においては、Al系金属層の上下層に高融点金属が形成されるので、Al系金属の耐熱性が向上し、ヒロックやウィスカの発生を防止できる。また、Al系金属層と絶縁膜との相互拡散を防止できる。更に、プロセス中の薬品やガスによる膜質劣化、サイドエッチング及び表面荒れの発生が防止できる。従って、半導体素子の信頼性を向上させることができる。
また、上層に高融点金属の窒化膜が形成されることにより、半導体膜のコンタクトホール形成時のゲート電極の耐久性が向上し、ゲート電極とソース/ドレイン電極とのコンタクト抵抗の低減化及び安定化を達成できる。更に、当該窒化膜のコンタクトホール形成時のソース/ドレイン電極の耐久性が向上し、コンタクト抵抗の低減化及び安定化を達成できる。
【0016】
【発明の実施の形態】
以下、本発明の一実施の形態を図1〜図8を参照して説明する。
本実施の形態では、アクティブマトリクス型液晶装置を構成するTFTアレイ基板を、本発明の薄膜半導体素子の例として説明する。また、TFT製造プロセスとして、低温ポリSiTFTの例を挙げる。
図1から図4は本実施の形態の薄膜半導体素子の製造方法を順を追って示す工程断面図である。図5は薄膜半導体素子の別の断面図である。図6はTFTアレイ基板をその上に形成された各構成要素とともに対向基板の側から見た平面図であり、図7は図6のH−H'線に沿う断面図である。なお、各図においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならせてある。また、本実施形態におけるゲート電極及びソース/ドレイン電極は、それぞれゲート配線及びソース/ドレイン配線としての意味を含む。
【0017】
本実施の形態の液晶装置においては、図6、図7に示すように、TFTアレイ基板10上に、シール材52がその縁に沿って設けられており、その内側に並行して画像表示領域の周辺を規定する額縁としての遮光膜53が設けられている。シール材52の外側の領域には、データ線6aに画像信号を所定タイミングで供給することによりデータ線6aを駆動するデータ線駆動回路201および外部回路接続端子202がTFTアレイ基板10の一辺に沿って設けられており、走査線3aに走査信号を所定タイミングで供給することにより走査線3aを駆動する走査線駆動回路104が、この一辺に隣接する2辺に沿って設けられている。走査線3aに供給される走査信号遅延が問題にならないのならば、走査線駆動回路104は片側だけでも良いことは言うまでもない。また、データ線駆動回路201を画像表示領域10aの辺に沿って両側に配列してもよい。さらにTFTアレイ基板10Cの残る一辺には、画像表示領域の両側に設けられた走査線駆動回路104間をつなぐための複数の配線105が設けられている。
【0018】
また、対向基板20は、上述した第1の実施の形態において説明した対向基板であり、対向基板20のコーナー部の少なくとも1箇所においては、TFTアレイ基板10と対向基板20との間で電気的に導通をとるための導通材106が設けられている。そして、図6に示すように、図7に示したシール材52とほぼ同じ輪郭を持つ対向基板20が当該シール材52によりTFTアレイ基板10に固着されている。
【0019】
次に、本実施の形態のTFTアレイ基板の製造方法について説明する。
図1および図2においては、画像表示領域内の画素スイッチング用のTFT(NチャネルTFT)および蓄積容量の製造工程のみならず、当該製造工程と同時に並行して形成される周辺領域(上記のデータ線駆動回路201、走査線駆動回路104等の形成領域)内で用いられるTFT(相補型のNチャネルTFTおよびPチャネルTFT)の製造工程も併せて説明するものである。
【0020】
図1(a)に示すように、ガラス等の透明基板(基板)1上に絶縁層2を形成し、その上にアモルファスシリコン層(半導体膜)3を成膜する。その後、アモルファスシリコン層3に対してレーザアニール処理等の加熱処理を施すことによって、アモルファスシリコン層3を再結晶させ、ポリシリコン層4(膜厚は例えば50nm)に変換する。この第1工程は、画像表示領域、周辺領域ともに同様である。
【0021】
次に、図1(b)に示すように、周知のフォトリソグラフィ技術、及びドライエッチング技術を用いてポリシリコン層4をパターニングして島状の半導体層5とし、その上にCVD法等によりゲート絶縁層6を形成する。ゲート絶縁層6の膜厚は、例えば100〜150nm程度である。この第2工程は、画像表示領域、周辺領域ともに同様である。
【0022】
次に、図1(c)に示すように、周知のフォトリソグラフィ技術を用いて、画像表示領域のうち、NチャネルTFTと蓄積容量との接続部および蓄積容量の下部電極となるべき領域が開口したレジストパターン7を形成する。このとき、周辺領域は、全面がレジストパターン7で覆われている。その後、例えばPH3/H2イオン等のN型不純物イオンをゲート絶縁層6を介して上記接続部および下部電極となるべき個所の半導体層5に注入する。このときのイオン注入条件は、例えば31Pのドーズ量が3×1014〜5×1014/cm2程度であり、加速エネルギーは80keV程度が必要とされる。この第3工程により、上記接続部8および蓄積容量の下部電極9が形成される。
【0023】
次に、レジストパターン7を剥離した後、図2(d)に示すように、NチャネルTFTの高濃度ソース/ドレイン領域となるべき領域が開口したレジストパターン10を形成する。このとき、NチャネルTFTのチャネル領域および低濃度ソース/ドレイン領域となるべき領域、PチャネルTFTとなるべき領域、上記接続部および蓄積容量の下部電極を形成した領域はレジストパターン10で覆われている。その後、例えばPH3/H2イオン等のN型不純物イオンをゲート絶縁層6を介してNチャネルTFTの高濃度ソース/ドレイン領域となるべき個所のポリシリコン層5に注入する。このときのイオン注入条件は、例えば31Pのドーズ量が1×1015〜3×1015/cm2程度であり、加速エネルギーは80keV程度が必要とされる。この第4工程により、NチャネルTFTの高濃度ソース領域5a、高濃度ドレイン領域5bが形成される。
【0024】
レジストパターン10を除去した後、図2(e)に示すように、Ti膜(高融点金属膜)103、Al膜(Al系金属膜)102、TiN膜(高融点金属膜、窒化膜)101を連続的に成膜して積層膜を形成する。
当該積層膜は、スパッタ法を用いることにより連続成膜して形成される。このスパッタ法は、真空雰囲気内でプラズマを生成し、Arガス等の粒子を金属等のターゲットにぶつけて、その衝撃でターゲット成分をたたき出し、ターゲットに対抗配置された基板上にターゲット成分の薄膜を形成する技術である。例えば、Ti膜103形成する際には、Tiターゲットを透明基板1に対抗配置させて、Arガスを供給した状態でプラズマを生成することで、Ti膜103が形成される。同様に、Alターゲットを用いることにより、Al膜102が形成される。また、TiN膜101を形成する場合には、Tiターゲットを用いてスパッタを施すと共にArガスと窒素(N2)ガスとの混合ガスを供給することにより、Tiを窒化させて成膜される。ここで、窒素ガスの供給量を調整することにより、TiN膜の比抵抗、対窒化シリコン膜との密着性、膜質の硬度等、を好適に設定することが可能である。本実施形態におけるTiN膜101は、その比抵抗が50〜200μΩcmとなるように形成されている。
【0025】
次に、TiN膜101の上にレジストパターン(図示せず)を形成し、当該レジストパターンをマスクとして、NチャネルTFT用ゲート電極13、14と、PチャネルTFT用ゲート電極15と、蓄積容量の上部電極16とをドライエッチング法を用いて形成する。以上の第5工程により、TiN膜101/Al膜102/Ti膜103の積層膜からなるNチャネルTFT用ゲート電極13,14、PチャネルTFT用ゲート電極15、蓄積容量の上部電極16がそれぞれ形成される。その後、レジストパターンを除去する。
【0026】
次に、図2(f)に示すように、レジストパターンを用いずに基板全面に例えばPH3/H2イオン等のN型不純物イオンを低濃度で注入する。このときのイオン注入条件は、例えば31Pのドーズ量が1×1013〜3×1013/cm2程度であり、加速エネルギーは80keV程度が必要とされる。この第6工程により、NチャネルTFTの低濃度ソース領域5c、低濃度ドレイン領域5dが形成される。このとき、ゲート電極のみをマスクとしてイオン注入を行うため、PチャネルTFT側にもN型不純物イオンが注入されることになるが、低濃度のため特に支障はない。
【0027】
次に、図2(g)に示すように、PチャネルTFTの形成領域が開口し、NチャネルTFTおよび蓄積容量の形成領域が覆われたレジストパターン18を形成する。そして、レジストパターン18をマスクとして例えばB2H6/H2イオン等のP型不純物イオンを注入する。このときのイオン注入条件は、例えば11Bのドーズ量が5×1014/cm2以上必要であり、加速エネルギーは25〜30keV程度が必要とされる。この第7工程により、PチャネルTFTのソース領域5j、ドレイン領域5kが形成される。そして、イオン注入終了後にはレジストパターン18を剥離する。
【0028】
次に続く工程は、図3及び図4を参照して説明する。図3及び図4は、図2(g)の要部Bの拡大図である。また、以下の説明ではゲート電極14の近傍の構造について説明すると共に、ゲート電極13、15についてはゲート電極14と同様であるので説明を省略する。
図3(h)に示すように、第1層間絶縁膜20を形成する。当該第1層間絶縁膜20は、ゲート電極14及びゲート絶縁層6の凹凸形状に沿って一様に形成されるので、その表面はゲート電極14及びゲート絶縁層6に伴って凹凸形状となる。
当該第1層間絶縁膜20を成膜する工程においては、ゲート電極14に対して熱負荷を与えるが、高融点金属のTiN膜101がゲート電極14の最上部に形成され、耐熱性が施されているので、Al膜102におけるヒロックやウィスカの発生が抑制される。
【0029】
次に、図3(i)に示すように、第1層間絶縁膜20及びゲート絶縁層6を貫通して高濃度ソース領域5a及び高濃度ドレイン領域5bに達するコンタクトホール21をそれぞれ形成する。
当該コンタクトホール21を形成するにあたり、ゲート電極14の最上層にTiN膜101が形成されているので、ゲート電極14の耐久性が向上し、ゲート電極14とソース電極23及びドレイン電極24(後述)とのコンタクト抵抗が低減し安定化する。更に、プロセス中の薬品やガスによる膜質劣化、サイドエッチング及び表面荒れの発生が抑制される。
【0030】
次に、図4(j)に示すように、第1層間絶縁膜20上に、又はコンタクトホール21を埋設するようにソース/ドレイン電極材料SDを形成する。当該ソース/ドレイン電極材料SDは、下層側からTi膜(高融点金属膜)SD3と、Al膜(Al系金属膜)SD2と、TiN膜(高融点金属膜、窒化膜)SD1とを連続的に積層成膜することで形成される。
ここで、ソース/ドレイン電極材料SDを形成するには、先に記載したスパッタ法が用いられる。特に、TiN膜SD1は、TiN膜101と同様にその比抵抗が50〜200μΩcmとなるように形成されている。
【0031】
次に、図4(k)に示すように、周知のフォトリソグラフィ技術、及びドライエッチング技術を用いてパターニングすることによりソース/ドレイン電極23、ドレイン電極24を形成する。
【0032】
更に、第2層間絶縁膜26を形成し、その後、第2層間絶縁膜26を貫通してドレイン電極24に達するコンタクトホール27を形成する。
当該コンタクトホール27を形成するにあたり、ソース電極23及びドレイン電極24の最上層にTiN膜SD1が形成されているので、ソース電極23又はドレイン電極24の耐久性が向上し、画素電極28(後述)とのコンタクト抵抗が低減し安定化する。更に、プロセス中の薬品やガスによる膜質劣化、サイドエッチング及び表面荒れの発生が抑制される。
【0033】
次に、インジウム錫酸化物(Indium Tin Oxide,ITO)等の透明導電膜を全面に形成した後、フォトリソグラフィ技術を用いてパターニングすることにより、ドレイン電極24を介してNチャネルTFTの高濃度ドレイン領域5bに接続された画素電極28を形成する。以上の工程により、TFTアレイ基板が完成する。
【0034】
上記の第2層間絶縁膜26を成膜する工程においては、ソース電極23及びドレイン電極24に対して熱負荷を与えるが、ソース/ドレイン電極材料SDには高融点金属のTiN膜SD1が最上部に形成されているので、Al膜におけるヒロックの発生が抑制される。
【0035】
図5は、上述のTFTアレイ基板の別の断面図を示すものである。
図5に示すようにゲート電極Gとソース電極Sとが接続して配置されている。また、ゲート電極Gは、先に記載したTi膜101/Al膜102/TiN膜103を積層成膜する工程で同時に成膜され、パターニングされたものである。同じく、ソース電極Sにおいても、先に記載したTi膜SD1/Al膜SD2/TiN膜SD3を積層成膜する工程で同時に成膜され、パターニングされたものである。
このような構造においては、ゲート電極Gがその最上層にTiN膜103を備えているので、コンタクトホールCを形成する際のゲート電極Gの耐久性が向上し、ゲート電極Gとソース電極Sとのコンタクト抵抗が低減された安定化する。
【0036】
以降の工程は図示を省略するが、液晶装置に用いるTFTアレイ基板とする場合には画素電極28上を含む基板全面に、例えばラビング処理が施されたポリイミド等からなる配向膜を形成する。一方、対向基板側には共通電極、配向膜等を形成する。そして、これらTFTアレイ基板と対向基板とを貼り合わせ、これらの基板間に液晶を封入することによって、本実施の形態の液晶装置が完成する。
【0037】
次に、本実施形態のTiN膜101、SD1の詳細について説明する。
図8(a)はTiN膜101、SD1の比抵抗と成膜レートとの関係を示す図である。図8(b)はTiN膜101、SD1に比抵抗と耐フッ酸(HF)性試験結果を示す図である。
図8(a)に示すように、TiN膜は、その比抵抗値が約200μΩcm以下では成膜レートが120〜140nm/minであるのに対し、当該比抵抗値が約200μΩcm以上では成膜レートが急峻に低減するという特性を有している。
このような特性から200μΩcmよりも小さい比抵抗のTiN膜を形成することで、高成膜レートが維持されると共に、その当該成膜レートは比抵抗の変動に対してバラツキが小さく安定しているので、均一な膜質のTiN膜が形成される。
【0038】
また、図8(b)に示すように、TiN膜の比抵抗が56μΩcm(純Tiに略等しい状態)では、耐フッ酸性が不良であるのに対し、比抵抗が135μΩcmでは耐フッ酸性が良好であり、また、比抵抗が200μΩcm以上である場合にでも耐フッ酸性が良好であるという結果となった。
このような実験結果から、TiN膜の窒化が進むとHFなどの耐酸エッチング性が向上するので、TiN膜の上層に存在する金属(ソース/ドレイン電極など)膜やITOなど導電膜のコンタクトの形成が容易になる。
【0039】
上述したように、TiN膜101、SD1の比抵抗が200μΩcmよりも低い窒化膜を形成するので、高成膜レートによる生産性及び生産効率を向上させることができる。また、成膜レートのバラツキが少ないので、成膜状態の安定化が図れて均質な膜を成膜することができる。
また、TiN膜101、SD1の比抵抗が50μΩcmよりも高い窒化膜を形成するので、成膜レートを落とさず成膜できると共に、高純度の高融点金属を用いた場合と比較して耐酸性に優れた窒化膜を形成することができる。例えば、半導体素子がトップゲート型である場合には、コンタクトホールを形成する際に用いる酸性ガスに対して、耐性を向上させることができるので、Al系金属膜を保護できる。
従って、上述の成膜状態の安定化及び耐酸性化によって、半導体素子の安定化を達成できる。
【0040】
更に、Al層102、SD2の上下層に高融点金属のTiN膜101、SD1、及びTi膜103、SD3が形成されるので、Al膜102、SD2の耐熱性が向上し、ヒロックやウィスカの発生を防止できる。また、Al膜102、SD2と絶縁膜との相互拡散を防止できる。更に、プロセス中の薬品やガスによる膜質劣化、サイドエッチング及び表面荒れの発生が防止できる。従って、薄膜半導体素子の信頼性を向上させることができる。
また、特に、Al層102、SD2の上層にTiN膜101、SD1が形成されることにより、半導体膜5へのコンタクトホール形成時のゲート電極14の耐久性が向上し、ゲート電極14とソース/ドレイン電極23、24とのコンタクト抵抗の低減化及び安定化を達成できる。更に、TiN膜101、SD1へのコンタクトホール形成時のソース電極23又はドレイン電極24の耐久性が向上し、画素電極等とのコンタクト抵抗の低減化及び安定化を達成できる。
また、Al層102、SD2の下層にTi膜103、SD3が形成されることにより、半導体膜5とソース/ドレイン電極23、24とのコンタクト抵抗を低減することが可能となり、即ち、オーミックコンタクトの確保が達成できる。
【0041】
なお、本発明の技術範囲は上記実施の形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能である。
例えば、本実施形態では、ゲート電極14及びソース/ドレイン電極23、24の材料として、中間層のAlを高融点金属で狭持した構造、即ち下層側からTi/Al/Tiの積層構造を採用したが、他の構成として、W/Ta/Wの構造を採用してもよい。
また、高融点金属として、Tiの他にW、Ta、Mo、Crを採用してもよい。更に、高融点金属の窒化物や酸化物を採用してもよく、当該高融点金属を有する膜の積層構造を形成してもよい。
【0042】
また、本実施形態では、Al膜102、SD2として、純Al金属を採用したが、Al合金を用いてもよい。当該Al合金としては、Cu、Si、Nd、Yのうちのいずれかの不純物を含有することが好ましい。更に、Al合金においては、不純物を含む不純物含有総量が、0.01〜20重量%又は、0.05〜30原子%であることが好ましい。このようにAl系金属を用いることにより、ゲート電極14及びソース/ドレイン電極23、24の低抵抗化を実現できる。
また、Al系合金を採用する場合において、例えば、Al金属にNdを添加したAlNd合金を採用した場合には、ヒロックが発生しにくく、下地膜材料との相互拡散も生じにくいという効果が得られる。また、Al金属にCuを添加したAlCu合金を採用した場合には、好適な低抵抗化を施すことができる。
【0043】
また、上述のアクティブマトリクス型液晶を構成するTFTアレイ基板は、所謂トップゲート型TFTを備えた構成となっているが、ボトムゲート型TFTを備えた構成としてもよい。
【0044】
また、上記実施の形態では本発明の積層膜をゲート電極に用いた例を示したが、ゲート電極以外の導電膜パターンや配線に用いることも可能である。また、液晶装置に用いる以外の他の用途のアクティブマトリクス基板に本発明を適用しても良いし、更にはアクティブマトリクス基板以外の他の薄膜半導体素子に本発明を適用することも勿論可能である。
【図面の簡単な説明】
【図1】 本発明の薄膜半導体素子の製造方法を示す工程断面図。
【図2】 本発明の薄膜半導体素子の製造方法を示す工程断面図。
【図3】 本発明の薄膜半導体素子の製造方法を示す工程断面図。
【図4】 本発明の薄膜半導体素子の製造方法を示す工程断面図。
【図5】 本発明の薄膜半導体素子の別の断面図
【図6】 同、実施の形態の液晶装置の平面図。
【図7】 図6のH−H'線に沿う断面図。
【図8】 TiN膜の膜質を説明するための実験結果を示す図。
【符号の説明】
1…透明基板(基板)、3…アモルファスシリコン層(半導体膜)、4…ポリシリコン層(半導体膜)、5…半導体層(半導体膜)、13、14…NチャネルTFT用ゲート電極(ゲート電極)、15…PチャネルTFT用ゲート電極(ゲート電極)、23…ソース電極、24…ドレイン電極、101…TiN膜(高融点金属膜、窒化膜)、102…Al膜(Al系金属膜)、103…Ti膜(高融点金属膜)、SD1…TiN膜(高融点金属膜、窒化膜)、SD2…Al膜(Al系金属膜)、SD3…Ti膜(高融点金属)
Claims (4)
- 基板上に半導体膜と、当該半導体膜に接続されたソース/ドレイン電極と、前記半導体膜の上方に絶縁膜を介して配置されたゲート電極とを具備する薄膜半導体素子の製造方法において、
Alよりも高い融点を有する高融点金属と、Al系金属膜と、前記高融点金属の窒化膜とをスパッタ法を用いることにより連続成膜して積層膜を形成する工程と、
ドライエッチング法を用いることにより、前記積層膜から前記ゲート電極又は前記ソース/ドレイン電極をパターニングする工程と、
を具備し、
前記高融点金属はTiであり、前記高融点金属の窒化膜は、窒素ガス雰囲気中でTiをスパッタリングすることにより成膜され、前記窒化膜を成膜する工程では、前記窒素ガスの供給量を調整することにより、前記窒化膜の成膜レートが120〜140nm/min、前記窒化膜の比抵抗が50μΩcm〜200μΩcmとなるように当該窒化膜を成膜することを特徴とする薄膜半導体素子の製造方法。 - 前記Al系金属膜は、純Al金属又はAl合金からなることを特徴とする請求項1に記載の薄膜半導体素子の製造方法。
- 前記Al合金は、Cu、Si、Nd、Yのうちのいずれかの不純物を含有することを特徴とする請求項2に記載の薄膜半導体素子の製造方法。
- 前記Al合金においては、前記不純物を含む不純物含有総量が、0.01〜20重量%又は、0.05〜30原子%であることを特徴とする請求項3に記載の薄膜半導体素子の製造方法。
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