JP2018181887A - 半導体光素子を作製する方法、面発光レーザ - Google Patents

半導体光素子を作製する方法、面発光レーザ Download PDF

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Abstract

【課題】ダイシングブレードによるウエハの切断を不要にする半導体光素子を作製する方法を提供する。【解決手段】半導体光素子を作製する方法は、基板生産物をエッチングして、前記素子区画を囲むように前記ストリート領域に単一の溝を形成する工程と、基板生産物の第１側を第１支持体に固定する工程と、第１支持体に固定した後に、前記第１側の前記溝に到達するように基板生産物を薄くすることによって素子区画を互いに分離して、第１支持体上に半導体片の配列を形成する工程と、を備え、前記基板生産物を薄くすることは、前記基板生産物の前記第２側を加工することによって行われ、前記素子区画の各々は、半導体光素子のための半導体構造物及び電極を有する。【選択図】図３

Description

本発明は、半導体光素子を作製する方法、及び面発光レーザに関する。
特許文献１は、ダイシングにより形成される面発光レーザを開示する。
特許第５０３４６６２号
垂直共振器面発光レーザ（ＶＣＳＥＬ）を作製する方法によって作製される基板生産物は、素子エリア内においてアレイ状の素子領域と、素子エリアを素子領域に区分けするストリート領域とを含む。
発明者の検討によれば、垂直共振器面発光レーザは、小型化の素子に適している一方で、素子サイズの小型化によってもストリート領域の幅は変わらない。素子の小型化により一ウエハ当たりの素子区画が増えて、素子区画を区切るストリート領域の面積は増える可能性があり、またストリート領域の幅に対する素子サイズの比率が増加する可能性がある。
本発明の一側面は、ダイシングブレードによるウエハの切断を不要にする半導体光素子を作製する方法を提供することにある。また、本発明の別の側面は、側面の上縁にチッピングを有しない面発光レーザを提供することにある。
本発明の一側面に係る半導体光素子を作製する方法は、アレイ状の素子区画と前記素子区画間に延在するストリート領域とを含む第１側と、前記第１側の反対側の第２側とを有する基板生産物上に、前記素子区画をそれぞれ覆うデバイス被覆部分と、前記ストリート領域に設けられ前記デバイス被覆部分を規定する第１開口とを有するマスクを形成する工程と、前記マスクを用いて前記基板生産物をエッチングして、前記素子区画を規定する単連結の溝を前記ストリート領域に形成する工程と、前記基板生産物のエッチングを行った後に、前記マスクを除去する工程と、前記マスクを除去した後に、前記基板生産物の前記第１側を第１支持体に固定する工程と、前記第１支持体に固定した後に、前記第１側の前記溝に到達するように前記基板生産物を薄くすることによって前記素子区画を互いに分離して、前記第１支持体上に半導体片の配列を形成する工程と、を備え、前記素子区画の各々は、前記半導体光素子のための半導体構造物及び電極を有する。
本発明の別の側面に係る半導体光素子は、第１側と、前記第１側の反対側の第２側と、前記第２側から前記第１側に延在する半導体側面とを含む半導体構造物と、前記半導体構造物の前記第１側に設けられた第１電極と、前記半導体構造物の前記第１側に設けられた第２電極と、を備え、前記半導体構造物は、第１分布ブラッグ反射器のための第１半導体積層、活性層、第２分布ブラッグ反射器のための第２半導体積層、及び半導体基板を備え、前記半導体側面は、前記第２側から前記第１側に到達し、前記半導体側面の上辺はチッピングを有しない。
本発明の上記の目的および他の目的、特徴、並びに利点は、添付図面を参照して進められる本発明の好適な実施の形態の以下の詳細な記述から、より容易に明らかになる。
以上説明したように、本発明の一側面によれば、ダイシングブレードによるウエハの切断を不要にする半導体光素子を作製する方法を提供できる。また、本発明の別の側面によれば、側面の上縁にチッピングを有しない面発光レーザを提供できる。
図１は、本実施形態に係る面発光レーザを作製する方法における主要な工程を模式的に示す図面である。 図２は、本実施形態に係る面発光レーザを作製する方法におけるウエハ生産物のための素子区画の配列を模式的に示す図面である。 図３は、本実施形態に係る面発光レーザを作製する方法における主要な工程を模式的に示す図面である。 図４は、本実施形態に係る面発光レーザを作製する方法における主要な工程を模式的に示す一部破断図である。 図５は、本実施形態に係る面発光レーザを作製する方法における基板生産物のための素子区画の配列を模式的に示す図面である。 図６は、本実施形態に係る面発光レーザを作製する方法における基板生産物のための素子区画の配列を模式的に示す図面である。 図７は、本実施形態に係る面発光レーザを作製する方法における主要な工程を模式的に示す一部破断図である。 図８は、本実施形態に係る面発光レーザを作製する方法における主要な工程を模式的に示す一部破断図である。 図９は、本実施形態において用いられるエッチング装置を模式的に示す図面である。 図１０は、本実施形態に係る面発光レーザを作製する方法における基板生産物のための素子区画の配列を模式的に示す図面である。 図１１は、本実施形態に係る面発光レーザを作製する方法における基板生産物のための素子区画の配列を模式的に示す図面である。 図１２は、本実施形態に係る面発光レーザを作製する方法における基板生産物のための素子区画の配列を模式的に示す図面である。 図１３は、本実施形態に係る面発光レーザを作製する方法における半導体チップの配列を模式的に示す図面である。 図１４は、本実施形態に係る面発光レーザを作製する方法における半導体チップの配列を模式的に示す図面である。 図１５は、本実施形態に係る面発光レーザの構造を模式的に示す一部破断図である。 図１６は、本実施形態に係る面発光レーザを作製する方法における主要な工程を模式的に示す図面である。 図１７は、本実施形態に係る面発光レーザの構造を模式的に示す一部破断図である。
いくつかの具体例を説明する。
具体例に係る半導体光素子を作製する方法は、（ａ）アレイ状の素子区画と前記素子区画間に延在するストリート領域とを含む第１側と、前記第１側の反対側の第２側とを有する基板生産物上に、前記素子区画をそれぞれ覆うデバイス被覆部分と、前記ストリート領域に設けられ前記デバイス被覆部分を規定する第１開口とを有するマスクを形成する工程と、（ｂ）前記マスクを用いて前記基板生産物をエッチングして、前記素子区画を規定する単連結の溝を前記ストリート領域に形成する工程と、（ｃ）前記基板生産物のエッチングを行った後に、前記マスクを除去する工程と、（ｄ）前記マスクを除去した後に、前記基板生産物の前記第１側を第１支持体に固定する工程と、（ｅ）前記第１支持体に固定した後に、前記第１側の前記溝に到達するように前記基板生産物を薄くすることによって前記素子区画を互いに分離して、前記第１支持体上に半導体片の配列を形成する工程と、を備え、前記素子区画の各々は、前記半導体光素子のための半導体構造物及び電極を有する。
半導体光素子を作製する方法によれば、エッチングにより、素子区画を囲むように基板生産物のストリート領域に単連結の溝を形成する。基板生産物の溝に到達するように基板生産物を薄くすることによって素子区画を互いに分離して、第１支持体上に半導体片の配列を形成する。ストリート領域の幅は、ダイシングソーによる切り代ではなく、フォトリソグラフィ及びエッチングにより形成可能な溝幅に依る。
具体例に係る半導体光素子を作製する方法では、前記半導体光素子は、垂直共振器面発光レーザを含む。
半導体光素子を作製する方法によれば、垂直共振器面発光レーザ（ＶＣＳＥＬ）は、へき開により形成された共振器端面を備えない。ダイシングブレードによるウエハの機械的な加工は、多様なチッピングを生じさせる。垂直共振器面発光レーザに用いられる脆い化合物半導体の加工において、チッピングの発生を避けることができる。
具体例に係る半導体光素子を作製する方法は、前記半導体片の配列を前記第１支持体から第２支持体に移す工程を更に備えることができる。
半導体光素子を作製する方法によれば、第２支持体が、半導体光素子の半導体片の裏面を支持することができる。
具体例に係る半導体光素子を作製する方法は、前記第２支持体上の前記半導体片の配列のうちの半導体片を前記第２支持体から離す工程を更に備えることができる。
半導体光素子を作製する方法によれば、コレットが半導体光素子の半導体片の素子構造物の表面側を保持できる。
具体例に係る半導体光素子を作製する方法では、前記マスクは、厚さ１００マイクロメートル以上のレジストを含む。
半導体光素子を作製する方法によれば、レジストは、パターン形成を可能にする。
具体例に係る半導体光素子を作製する方法では、前記マスクは、ドライフィルムレジストを含む。
半導体光素子を作製する方法によれば、ドライフィルムレジストは、フォトリソグラフィによりパターン形成された厚膜のマスクを提供できる。
具体例に係る半導体光素子を作製する方法は、前記マスクより薄い別マスクを前記基板生産物上に形成する工程と、前記別マスクを用いて前記基板生産物のエッチングを行って、傾斜側面を有するメサ構造を形成する工程と、を更に備え、前記傾斜側面は、前記素子区画と前記ストリート領域との境界から延在し、前記電極は、前記メサ構造上に設けられる。
半導体光素子を作製する方法によれば、コレットが素子構造物の表面に触れることを避けることができる。
具体例に係る半導体光素子は、（ａ）第１側と、前記第１側の反対側の第２側と、前記第２側から前記第１側への方向に延在する半導体側面とを含む半導体構造物と、（ｂ）前記半導体構造物の前記第１側に設けられた第１電極と、（ｃ）前記半導体構造物の前記第１側に設けられた第２電極と、を備え、前記半導体構造物は、第１分布ブラッグ反射器のための第１半導体積層、活性層、第２分布ブラッグ反射器のための第２半導体積層、及び半導体基板を備え、前記半導体側面は、前記第２側から前記第１側に到達し、前記半導体側面の上辺はチッピングを有しない。
面発光半導体レーザによれば、半導体側面は、エッチングにより形成され、エッチングによる加工は、小さい表面粗さを半導体側面に提供でき、また半導体側面の上辺にチッピングを形成しない。チッピングの無いまた良好な表面粗さの素子側面の上辺を備える面発光半導体レーザは、素子サイズにチップ欠けのためのマージンを求めない。
具体例に係る半導体光素子では、前記半導体側面は、当該面発光レーザの外観に現れており、前記半導体側面は、前記第２側から前記第１側への第１方向に前記半導体基板の裏面から延在する第１面と、前記第１面及び前記第１方向に対して傾斜した第２方向に延在する第２面とを含む。
面発光半導体レーザによれば、面発光半導体レーザの外観に現れる半導体側面における第２面の傾斜は、組立に際して素子の破損を低減できる構造である。
本発明の知見は、例示として示された添付図面を参照して以下の詳細な記述を考慮することによって容易に理解できる。引き続いて、添付図面を参照しながら、本発明の半導体光素子を作製する方法、及び半導体光素子に係る実施の形態を説明する。可能な場合には、同一の部分には同一の符号を付する。
図１〜図１４を参照しながら、面発光半導体レーザを作製する方法に係る一実施例を説明する。図１、図３、図４、図７、及び図８は、作製されるべき面発光半導体レーザの一素子区画を示す。この実施形態では、例えば垂直共振型面発光レーザ（ＶＣＳＥＬ）を作製する手順を説明する。
工程Ｓ１０１では、図１の（ａ）部に示されるように、面発光半導体レーザのためのエピタキシャル基板ＥＰを準備する。エピタキシャル基板ＥＰは、積層体１１及び基板１３を備え、積層体１１は基板１３の主面１３ａ上に設けられる。積層体１１は、第１分布ブラッグ反射器のための第１半導体積層１５、活性層のための半導体領域１７、及び第２分布ブラッグ反射器のための第２半導体積層１９を含む。第１半導体積層１５、半導体領域１７及び第２半導体積層１９は、基板１３の主面１３ａの法線軸Ｎｘの方向に配列されている。半導体領域１７は、発光のための量子井戸構造ＭＱＷを含むことができる。必要な場合には、エピタキシャル基板ＥＰの積層体１１は、上部コンタクト層２４を含むことができる。この実施例では、エピタキシャル基板ＥＰを準備するために、エピタキシャル基板ＥＰを作製する。エピタキシャル成長のための基板１３を準備する。基板１３は、半導体製のウエハを含むことができ、具体的には、ＧａＡｓウエハである。第１半導体積層１５は、第１半導体層１５ａ及び第２半導体層１５ｂを含み、第１半導体層１５ａ及び第２半導体層１５ｂは分布ブラッグ反射器を構成するように法線軸Ｎｘの方向に交互に配列されている。第２半導体積層１９は、第３半導体層１９ａ及び第４半導体層１９ｂを含み、第３半導体層１９ａ及び第４半導体層１９ｂは、分布ブラッグ反射器を構成するように法線軸Ｎｘの方向に交互に配列されている。積層体１１内の半導体層の成長は、例えば分子線エピタキシー法及び／又は有機金属気相成長法を用いて行われることができる。
エピタキシャル基板ＥＰの一例。
第１半導体積層１５：ＧａＡｓ／ＡｌＧａＡｓ超格子。
第１半導体層１５ａ：ＧａＡｓ。
第２半導体層１５ｂ：ＡｌＧａＡｓ。
半導体領域１７。
量子井戸構造ＭＱＷ：ＡｌＧａＡｓ／ＧａＡｓ。
第２半導体積層１９：ＧａＡｓ／ＡｌＧａＡｓ超格子。
第３半導体層１９ａ：ＧａＡｓ。
第４半導体層１９ｂ：ＡｌＧａＡｓ。
上部コンタクト層２４：ＧａＡｓ。
工程Ｓ１０２では、図１の（ｂ）部に示されるように、エピタキシャル基板ＥＰにマスク３１を形成する。マスク３１は、素子区画ＳＣＴ毎に光共振器のための半導体ポストを規定する。マスク３１の作製のために、エピタキシャル基板ＥＰの積層体１１の主面１１ａ上に、無機絶縁膜（例えば、シリコン酸化物、シリコン窒化物、シリコン酸窒化物といったシリコン系無機絶縁膜）を成長すると共に、この無機絶縁膜をフォトリソグラフィ及びエッチングを用いて、半導体ポストのためのパターンを有するマスク３１を形成する。フォトリソグラフィの適用のために、無機絶縁膜上にレジストを塗布する。
図２は、本実施形態に係るエピタキシャル基板の主面における素子区画の配列を示す平面図である。基板１３は、商業的に入手可能なＧａＡｓウエハＷであることができる。引き続く工程によって、面発光レーザが完成されるべき素子区画ＳＣＴは、二次元に配列されている。
工程Ｓ１０３では、マスク３１を形成した後に、図３の（ａ）部に示されるように、エピタキシャル基板ＥＰをエッチング装置ＥＴＣＨ１に置く。エッチング装置ＥＴＣＨ１のチャンバを排気可能であって、プロセスガスを流しながら排気ポンプを用いた真空排気によりチャンバに所望の雰囲気を得る。真空排気が完了した後に、プロセスガス及びエッチャントを含むガスをエッチング装置ＥＴＣＨ１に供給して、エッチングを開始する。プロセスガスは、例えば水素及び／又はヘリウムであることができる。エッチャントは、例えば三塩化ホウ素（ＢＣｌ３）及び／又は塩素（Ｃｌ２）を含むことができる。
垂直共振型レーザの作製では多層膜構造体をエッチングする。エッチングにより、エピタキシャル基板ＥＰから中間生産物ＷＰ１が作製される。中間生産物ＷＰ１をエッチング装置ＥＴＣＨ１から取り出した後に、マスク３１を除去する。マスク３１の除去により、エピタキシャル基板ＥＰからウエハ生産物ＷＰが作製される。ウエハ生産物ＷＰは、基板１３、半導体積層物６３、半導体ポスト６５、及び第１溝６７を備える。半導体ポスト６５は、第１分布ブラッグ反射器、活性層、及び第２分布ブラッグ反射器を含み、これらはエピタキシャル基板ＥＰにおけるエピ構造に由来する。第１分布ブラッグ反射器、活性層、及び第２分布ブラッグ反射器は、法線軸Ｎｘの方向に配列される。半導体ポスト６５は、法線軸Ｎｘの方向に延在する側面６５ａと、法線軸Ｎｘの方向に交差する平面に沿って延在する上面６５ｂとを備える。第１溝６７は、半導体ポスト６５を規定すると共に、半導体ポスト６５を半導体積層物６３から隔置する。第１溝６７は、例えば５マイクロメートルの深さを有する。
工程Ｓ１０４では、図３の（ｂ）部に示されるように、ウエハ生産物ＷＰ上にパッシベーション膜６９を形成する。本実施例では、パッシベーション膜６９は、半導体ポスト６５の上面６５ｂに設けられた第１開口６９ａと、第１溝６７の底面に位置する第２開口６９ｂとを備える。具体的には、パッシベーション膜７１のための保護膜は、例えばプラズマＣＶＤ法により成長されることができ、ＳｉＮ、ＳｉＯＮ又はＳｉＯ２といったシリコン系無機絶縁膜を備える。パッシベーション膜６９は、当該面発光半導体レーザが出射する光の波長に対して、パッシベーション膜６９が高反射膜になるように調整された膜厚を有する。保護膜は、ウエハ生産物ＷＰの全面に成長される。フォトリソグラフィ及びエッチングによる加工により、保護膜に電極形成のための開口を形成して、パッシベーション膜６９を得る。
工程Ｓ１０５では、図４に示されるように、パッシベーション膜６９の第１開口６９ａ及び第２開口６９ｂに合わせて、それぞれ、第１オーミック電極７１ａ及び第２オーミック電極７１ｂを形成すると共に、第１オーミック電極７１ａ及び第２オーミック電極７１ｂにそれぞれ接続される第１電極７３ａ及び第２電極７３ｂを形成する。第１オーミック電極７１ａ及び第２オーミック電極７１ｂは、例えばＴｉ／Ｐｔ／Ａｕ積層構造を備えることができる。第１電極７３ａ及び第２電極７３ｂは、メッキ法で形成された金厚膜を備えることができる。
これらの工程により、図５に示されるように、面発光半導体レーザのための第１基板生産物ＳＰ１が作製される。本実施例では、例えば上記の作製により第１基板生産物ＳＰ１が準備される。第１基板生産物ＳＰ１は、第１側ＳＰＵ及び第２側ＳＰＤを有する。第１側ＳＰＵは、アレイ状の素子区画ＳＣＴと素子区画ＳＣＴ間に延在する潜在的なストリート領域ＳＴＲとを含む。第２側ＳＰＤは、第１側ＳＰＵの反対側にある。図５では、ストリート領域ＳＴＲの位置を示しために、ストリート領域ＳＴＲが破線で描かれている。
工程Ｓ１０６では、図６に示されるように、厚マスク７５を第１基板生産物ＳＰ１の第１側ＳＰＵ上に形成する。厚マスク７５は、デバイス被覆部分７５ａと、単連結の第１開口７５ｂとを有する。デバイス被覆部分７５ａは、素子区画ＳＣＴそれぞれを覆う。本実施例では、単一の第１開口７５ｂが、ストリート領域ＳＴＲに設けられ、またデバイス被覆部分７５ａを規定する。図７を参照すると、厚マスク７５のデバイス被覆部分７５ａが素子区画ＳＣＴを覆う。厚マスク７５は、例えば厚膜のレジストであることができる。レジスト厚（Ｈ７５）は、５０から１００マイクロメートルの範囲にあり、例えば１００マイクロメートルである。このような厚いフォトレジストは、例えばドライフィルムレジストの貼付け、またはＭＥＭＳ用ネガレジスト（高粘度エポキシ系レジスト）の塗布を用いて形成されることができる。また、厚いレジストのパターン形成は、例えばフォトレジストに対するマスクアライナーを用いたコンタクト露光やステッパーを用いた縮小露光、および露光後の現像により行われることができる。素子区画ＳＣＴのサイズは、例えば２００マイクロメートル角である。第１開口７５ｂの幅（Ｗ７５）は、１０から５０マイクロメートルの範囲にあり、例えば１０マイクロメートルである。第１開口７５ｂの幅は、フォトレジストに対する露光・現像で形成可能な開口パターンのアスペクト比が１０であることを考慮して決められる。例えば、厚さ１００マイクロメートルのレジストであれば、幅の下限は１０マイクロメートルとなる。第１開口７５ｂの幅は、ダイシングソーを用いる半導体チップの作製に必要な切り代の幅（例えば、６０マイクロメートル）に比べて小さい。厚マスク７５のデバイス被覆部分７５ａ及び第１開口７５ｂは、素子区画ＳＣＴの配列を含むデバイスエリアの外側に設けられることができる。
工程Ｓ１０７では、厚マスク７５を第１基板生産物ＳＰ１上に形成した後に、図８に示されるように、厚マスク７５を用いて第１基板生産物ＳＰ１の第１側ＳＰＵをエッチングして、第２基板生産物ＳＰ２を形成する。第２基板生産物ＳＰ２は、単連結の深溝７７をストリート領域ＳＴＲに有する。深溝７７は、エピ領域を貫通して基板１３に到達している。素子区画ＳＣＴは、それぞれのアイランドＩＬＤを含み、第２基板生産物ＳＰ２は、深溝７７によって互いに隔置されたアイランドＩＬＤの配列を含む。アイランドＩＬＤの配列は、深溝７７によって規定される。また、深溝７７は、素子区画ＳＣＴを囲むように形成される。
深溝７７の形成のために、図９に示されるようなエッチング装置ＥＴＣＨ２が準備される。エッチング装置ＥＴＣＨ２は、誘導結合プラズマ反応性エッチング（ＩＣＰ−ＲＩＥ）装置を備える。このエッチング装置ＥＴＣＨは、チャンバ５３、下部電極５４、誘導結合コイル５５、第１高周波電源５６、及び第２高周波電源５７を備える。チャンバ５３は、排気路５３ａを介して排気ポンプＰに接続されており、また、プロセスガス及び原料ガスといったガスＧＡＳを供給するためのガス導入系５３ｂに接続されている。チャンバ５３は、誘電体ドームを備え、誘導結合コイル５５が、チャンバ５３の誘電体ドームの外側に設けられる。下部電極５４は、チャンバ５３内に設けられ、また第１基板生産物ＳＰ１を搭載する。第１高周波電源５６が、第１整合器５８を介して下部電極５４に結合される。第２高周波電源５７は、第２整合器５９を介して誘導結合コイル５５に結合される。必要な場合には、下部電極５４は、エッチングの処理に置かれる基板の温度調整のための冷却器５３ｃに接続される。
深溝７７の形成のエッチング条件の例示。
エッチャント：ＢＣｌ３及び／又はＣｌ２の混合ガス。
プロセスガスの流量比：ＢＣｌ３／Ｃｌ２／Ａｒ＝３０／４０／３０ｓｃｃｍ。
塩素（Ｃｌ２）の流量は三塩化ボロン（ＢＣｌ３）より多い。
エッチングレート：５〜６マイクロメートル／分。
深溝の終点検出：エッチング時間で調整する。
パワー条件。
第１高周波電源５６からのＢＩＡＳパワー：５０〜５００Ｗ。
第２高周波電源５７からのＩＣＰパワー：１０００Ｗ以上。
基板温度：望ましくは、摂氏２５度以下。
このエッチング条件により、ストリート領域に深さ２００マイクロメートル程度の掘り込みを形成する。
工程Ｓ１０８では、第１基板生産物ＳＰ１をエッチングした後に、図１０の（ａ）部及び（ｂ）部に示されるように、厚マスク７５を除去する。厚マスク７５は、例えば有機溶剤、剥離液（Ｎメチル2ピロリドン等）、酸素プラズマ処理によって除去される。
工程Ｓ１０９では、厚マスク７５を除去した後に、図１１の（ａ）部及び（ｂ）部に示されるように、シート７９といった支持体を第２基板生産物ＳＰ２の第１側に固定する。シート７９の表面の粘着性により、第２基板生産物ＳＰ２の第１側は、シート７９に貼り付く。シート７９は、例えばダイシング用ＵＶテープ、熱剥離性シート、感温性粘着シートであることができる。第２基板生産物ＳＰ２をダイシングリングに保持されたシート７９に固定する。シート７９は、引き続く基板研磨の押圧力に対抗できる接着力を提供できる粘着性を有する。アイランドＩＬＤのデバイス面ＤＦは、図１１の（ｃ）部の拡大図に示されるように、アイランドＩＬＤ毎に設けられるパッド電極の厚さ（パッド電極の突出）により、シート７９がアイランドＩＬＤのデバイス面ＤＦに接触することを避けることができる。
工程Ｓ１１０では、シート７９に第２基板生産物ＳＰ２を固定した後に、第２基板生産物ＳＰ２の第１側の深溝７７に到達するように第２基板生産物ＳＰ２を薄くする。具体的には、図１２の（ａ）部及び（ｂ）部に示されるように、研磨装置８１を用いて第２基板生産物ＳＰ２の第２側を研磨する。図１２の（ｂ）部における破線は、第２基板生産物ＳＰ２の形状を示す。シート７９は、研磨中において、アイランドＩＬＤをしっかりと保持する。
工程Ｓ１１１では、図１３の（ａ）部及び（ｂ）部に示されるように、深溝７７に到達するように第２基板生産物ＳＰ２の第２側を研磨することによって素子区画ＳＣＴ（アイランドＩＬＤ）を互いに分離して、半導体片ＣＰの配列をシート７９上に形成する。図１３の（ｂ）部における破線は、第２基板生産物ＳＰ２の形状を示す。半導体片ＣＰの各々は、いわゆる面発光レーザチップであって、面発光レーザに動作に必要な素子構造を有する。
工程Ｓ１１２では、図１４の（ａ）部に示されるように、ダイシング用ＵＶテープへの紫外線８３の照射により、ダイシング用ＵＶテープの粘着性が弱まる。ダイシング用ＵＶテープ上の半導体片ＣＰ、つまり面発光レーザチップは、紫外線照射されたダイシング用ＵＶテープからコレットを用いて取り外すことができる。本実施例では、コレットによる移動を行うことなく、図１４の（ｂ）部に示されるように、シート８５といった別の支持体にダイシング用ＵＶテープから半導体片ＣＰの配列を移し替える。本実施例では、シート８５は、紫外線照射していない別のダイシング用ＵＶテープである。別のダイシング用ＵＶテープは、半導体片ＣＰ、つまり面発光レーザチップの裏面を支持する。紫外線照射したダイシング用ＵＶテープと紫外線照射していない別のダイシング用ＵＶテープとの間の接着力の差により、半導体片ＣＰの配列を保った状態で、半導体片ＣＰの配列をシート７９からシート８５に移し替えることができる。図１４の（ｃ）部に示されるように、半導体片ＣＰの配列のデバイス面は、シート８５上において外側に向いている。別のダイシング用ＵＶテープへの紫外線の照射により、別のダイシング用ＵＶテープの粘着性が弱まる。紫外線照射された別のダイシング用ＵＶテープ上の半導体片ＣＰ、つまり面発光レーザチップの素子構造物の表面側をコレットで掴んで、紫外線照射された別のダイシング用ＵＶテープから面発光レーザチップの素子構造物を取り外すことができる。
これらの工程により、図１５に示される面発光レーザ８７ａが作製される。
面発光レーザ８７ａは、基板１３、パッシベーション膜６９、半導体構造物８９、第１電極７３ａ、及び第２電極７３ｂを備える。半導体構造物８９は、半導体積層物６３を含み、半導体積層物６３は半導体ポスト６５を含む。半導体ポスト６５は、第１分布ブラッグ反射器のための第１半導体積層１５、活性層を含む半導体領域１７、及び第２分布ブラッグ反射器のための第２半導体積層１９を備える。半導体構造物８９は、第１側８９ａと、第１側８９ａの反対側の第２側８９ｂと、第２側８９ｂから第１側８９ａへの方向に延在する半導体側面（第１側面８９ｃ、第２側面８９ｄ、第２側面８９ｅ、第４側面８９ｆ）とを含む。第１電極７３ａ及び第２電極７３ｂは、半導体構造物８９の第１側８９ａ上に設けられる。面発光レーザ８７ａにおける基板１３の厚さは、例えば１００から２００マイクロメートルの範囲にある。
半導体側面（８９ｃ、８９ｄ、８９ｅ、８９ｆ）は、第２側８９ｂの縁から第１側８９ａの縁に到達し、第１側８９ａは、半導体側面（８９ｃ、８９ｄ、８９ｅ、８９ｆ）の上辺に出会い、半導体側面（８９ｃ、８９ｄ、８９ｅ、８９ｆ）の上辺はチッピングを有しない。また、半導体側面（８９ｃ、８９ｄ、８９ｅ、８９ｆ）は、主面１３ａに直交する基準面に対して０〜１５度の範囲の角度で傾斜している。
半導体側面（８９ｃ、８９ｄ、８９ｅ、８９ｆ）は、エッチングにより形成され、エッチングによる加工は、小さい表面粗さを半導体側面に提供でき、また半導体側面の上辺にチッピングを形成しない。チッピングの無い良好な表面粗さの素子側面を備える面発光半導体レーザは、素子サイズにチップ欠けのためのマージンを求めない。半導体側面（８９ｃ、８９ｄ、８９ｅ、８９ｆ）の表面粗さＲａは例えば１００ナノメートル以下であることができる。
半導体光素子を作製する方法において、必要な場合には、厚マスク７５を第１基板生産物ＳＰ１の第１側ＳＰＵ上に形成する前に、図１６の（ａ）部に示されるように、薄マスク７６を形成するようにしても良い。薄マスク７６は、デバイス被覆部分７６ａを含み、デバイス被覆部分７６ａの縁は、後の工程で作製される厚マスク７５のデバイス被覆部分７５ａの縁より外側に位置するようにしてよい。デバイス被覆部分７６ａは、素子区画ＳＣＴを覆うように形成される。薄マスク７６は、デバイス被覆部分７６ａを規定する単一の第１開口７６ｂを有し、第１開口７６ｂは、厚マスク７５により規定されるストリート領域ＳＴＲの幅より狭いことがよい。本実施例では、薄マスク７６は、例えばレジストであることができる。レジスト厚（Ｈ７６）は、３から１０マイクロメートルの範囲にあり、例えば５マイクロメートルである。
図１６の（ｂ）部に示されるように、薄マスク７６を用いて第１基板生産物ＳＰ１の第１側ＳＰＵをエッチングして、メサ構造ＭＳを形成する。エッチングは、後の工程で厚マスク７５を用いて行われるエッチングに比べて弱い異方性を示す条件で行われる。
薄マスク７６を用いるエッチングのエッチング条件。
パワー（ＩＣＰ／ＢＩＡＳ）：５０ワット以上１０００ワット未満／５０ワット以上５００ワット以下。
流量比：ＢＣｌ３／Ｃｌ２／Ａｒ＝２０／１０／７０ｓｃｃｍ。
塩化ボロンの流量は、塩素の流量より多い。
プロセス圧力：１Ｐａ。
厚マスク７５を用いるエッチングのエッチング条件。
パワー（ＩＣＰ／ＢＩＡＳ）：１０００Ｗ以上／５０〜５００Ｗ。
流量比：ＢＣｌ３／Ｃｌ２／Ａｒ＝３０／４０／３０ｓｃｃｍ。
塩素の流量は、塩化ボロンの流量より多い。
プロセス圧力：５Ｐａ。
メサ構造ＭＳの側面の表面粗さＲａは例えば１００ナノメートル以下であることができる。
メサ構造ＭＳの高さは、５〜１０マイクロメートルの範囲にあり、例えば１０マイクロメートルであることができる。メサ構造ＭＳの側面は、テーパー形状を有し、基板１３の上面を基準にした傾斜角は、６０〜７０度の範囲にあり、例えば７０度程度である。メサ構造ＭＳの側面は、ストリート領域ＳＴＲ内に位置する下縁と、素子区画ＳＣＴ内に位置する上縁とを有する。
メサ構造ＭＳを形成した後に、図１６の（ｃ）部に示されるように、薄マスク７６を除去する。この後に、図１６の（ｄ）部に示されるように、既に説明した厚マスク７５を形成すると共に厚マスク７５を用いたエッチングにより、ストリート領域ＳＴＲに深溝を形成する。
厚マスク７５を用いるエッチングに先立って、薄マスク７６を用いてメサ構造ＭＳを形成する製造方法では、図１７に示される面発光レーザ８７ｂが作製される。面発光レーザ８７ｂは、半導体構造物８９のテーパー状側面の形状を除いて面発光レーザ８７ａと同じ素子構造を有することができる。半導体構造物８９は、第１側８９ａと、第１側８９ａの反対側の第２側８９ｂと、第２側８９ｂから第１側８９ａへの方向に延在する半導体側面（８９ｃ、８９ｄ、８９ｅ、８９ｆ）とを含む。
半導体側面（８９ｃ、８９ｄ、８９ｅ、８９ｆ）は、第２側８９ｂの縁の近傍では第２側８９ｂから第１側８９ａへの方向に第２側８９ｂの縁から延在する下側側部（第１面）と、第１側８９ａの縁の近傍にテーパー状の上側側部（第２面）とを有する。テーパー状の第２面は、素子上面を第１面に繋ぐようにループ形状を有しており、２０〜３０マイクロメートルの幅を有する。メサ構造ＭＳの高さは、５〜１０マイクロメートルの範囲にあり、例えば１０マイクロメートルであることができる。第１側８９ａは、半導体側面（８９ｃ、８９ｄ、８９ｅ、８９ｆ）のテーパー状の上側側部の上辺に出会い、半導体側面（８９ｃ、８９ｄ、８９ｅ、８９ｆ）の上辺は薄マスク７６を用いたエッチングにより形成されて、チッピングを有しない。半導体側面（８９ｃ、８９ｄ、８９ｅ、８９ｆ）は、エッチングにより形成され、エッチングによる加工は、小さい表面粗さを半導体側面に提供でき、また半導体側面の上辺にチッピングを形成しない。チッピングの無いまた良好な表面粗さの素子側面を備える面発光半導体レーザは、素子サイズにチップ欠けのためのマージンを求めない。半導体側面（８９ｃ、８９ｄ、８９ｅ、８９ｆ）におけるテーパー状の上側側部（メサ構造ＭＳの側面）の表面粗さＲａは例えば１００ナノメートル以下であることができる。テーパー状の上側側部（メサ構造ＭＳの側面）は、基板１３の上面を基準にした６０〜７０度の範囲の傾斜角を有し、この角度は、例えば７０度程度である。
メサ構造ＭＳの側面を順テーパーによれば、このテーパー部分に角錐コレットの接触部分が当たるので、半導体チップの角が破壊される可能性が低くなる。コレットを用いて半導体チップを取り扱う際に、ラバーコレットに替えて超硬タイプ角錐コレットを使用できる。超硬タイプコレットを用いることにより、半導体チップの傾きやズレが低減されて、移動先（目的地）に半導体チップのおける位置ばらつきが抑制できる。
例えば、ラバーコレットの使用におけるばらつき。
角度ズレ：−１０度〜＋２０度。
ＸＹ位置ずれ：−１００マイクロメートル〜＋１００マイクロメートル。
超硬タイプコレットの使用におけるばらつき。
角度ズレ：プラスマイナス５度。
ＸＹ位置ずれ：−５０マイクロメートル〜＋５０マイクロメートル。
ダイシングブレードを用いる切断は、幅６０マイクロメートルの切り代を必要とする。本実施形態に係る製造方法では、エッチングを可能にするストリート領域の幅は１０マイクロメートルまで低減できる。この方法により、１ウエハあたりの素子区画の集積度は増やすことができる。例えば３インチウエハにおいて２００マイクロメートル角の半導体チップを作製するとき、本実施形態に係る製造方法は、ダイシングブレードの使用の方法に比べて、１．５倍収量の増加を可能にする。
好適な実施の形態において本発明の原理を図示し説明してきたが、本発明は、そのような原理から逸脱することなく配置および詳細において変更され得ることは、当業者によって認識される。したがって、特許請求の範囲およびその精神の範囲から来る全ての修正および変更に権利を請求する。
以上説明したように、本実施形態によれば、ダイシングブレードによるウエハの切断を不要にする半導体光素子を作製する方法を提供できる。また、本実施形態によれば、側面の上縁にチッピングを有しない半導体光素子を提供できる。
１３…基板、１５…第１半導体積層、１７…半導体領域、ＭＱＷ…量子井戸構造、１９…第２半導体積層、２４…上部コンタクト層、７５…厚マスク、７６…薄マスク、８９ａ…第１側、８９ｂ…第２側、８９ｃ…第１側面、８９ｄ…第２側面、８９ｅ…第２側面、８９ｆ…第４側面。

Claims (9)

  1. 半導体光素子を作製する方法であって、
    アレイ状の素子区画と前記素子区画間に延在するストリート領域とを含む第１側と、前記第１側の反対側の第２側とを有する基板生産物上に、前記素子区画をそれぞれ覆うデバイス被覆部分と、前記ストリート領域に設けられ前記デバイス被覆部分を規定する第１開口とを有するマスクを形成する工程と、
    前記マスクを用いて前記基板生産物をエッチングして、前記素子区画を規定する単連結の溝を前記ストリート領域に形成する工程と、
    前記基板生産物のエッチングを行った後に、前記マスクを除去する工程と、
    前記マスクを除去した後に、前記基板生産物の前記第１側を第１支持体に固定する工程と、
    前記第１支持体に固定した後に、前記第１側の前記溝に到達するように前記基板生産物を薄くすることによって前記素子区画を互いに分離して、前記第１支持体上に半導体片の配列を形成する工程と、
    を備え、
    前記素子区画の各々は、前記半導体光素子のための半導体構造物及び電極を有する、半導体光素子を作製する方法。
  2. 前記半導体光素子は、垂直共振器面発光レーザを含む、請求項１に記載された半導体光素子を作製する方法。
  3. 前記半導体片の配列を前記第１支持体から第２支持体に移す工程を更に備える、請求項１又は請求項２に記載された半導体光素子を作製する方法。
  4. 前記第２支持体上の前記半導体片の配列のうちの半導体片を前記第２支持体から離す工程を更に備える、請求項３に記載された半導体光素子を作製する方法。
  5. 前記マスクは、厚さ１００マイクロメートル以上のレジストを含む、請求項１〜請求項４のいずれか一項に記載された半導体光素子を作製する方法。
  6. 前記マスクは、ドライフィルムレジストを含む、請求項１〜請求項５のいずれか一項に記載された半導体光素子を作製する方法。
  7. 前記マスクより薄い別マスクを前記基板生産物上に形成する工程と、
    前記別マスクを用いて前記基板生産物のエッチングを行って、傾斜側面を有するメサ構造を形成する工程と、
    を更に備え、
    前記傾斜側面は、前記素子区画と前記ストリート領域との境界から延在し、
    前記電極は、前記メサ構造上に設けられる、請求項１〜請求項６のいずれか一項に記載された半導体光素子を作製する方法。
  8. 面発光レーザであって、
    第１側と、前記第１側の反対側の第２側と、前記第２側から前記第１側に延在する半導体側面とを含む半導体構造物と、
    前記半導体構造物の前記第１側に設けられた第１電極と、
    前記半導体構造物の前記第１側に設けられた第２電極と、
    を備え、
    前記半導体構造物は、第１分布ブラッグ反射器のための第１半導体積層、活性層、第２分布ブラッグ反射器のための第２半導体積層、及び半導体基板を備え、
    前記半導体側面は、前記第２側から前記第１側に到達し、前記半導体側面の上辺はチッピングを有しない、面発光レーザ。
  9. 前記半導体側面は、当該面発光レーザの外観に現れており、
    前記半導体側面は、前記第２側から前記第１側への第１方向に前記半導体基板の裏面から延在する第１面と、前記第１面及び前記第１方向に対して傾斜した第２方向に延在する第２面とを含む、請求項８に記載された面発光レーザ。
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