KR20180072073A - 박막화 후 식각을 이용한 반도체 웨이퍼 다이싱 방법 - Google Patents

박막화 후 식각을 이용한 반도체 웨이퍼 다이싱 방법 Download PDF

Info

Publication number
KR20180072073A
KR20180072073A KR1020160175255A KR20160175255A KR20180072073A KR 20180072073 A KR20180072073 A KR 20180072073A KR 1020160175255 A KR1020160175255 A KR 1020160175255A KR 20160175255 A KR20160175255 A KR 20160175255A KR 20180072073 A KR20180072073 A KR 20180072073A
Authority
KR
South Korea
Prior art keywords
semiconductor wafer
etching
scribe line
mask pattern
thinning
Prior art date
Application number
KR1020160175255A
Other languages
English (en)
Inventor
김구성
구영모
장원근
Original Assignee
(주) 이피웍스
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by (주) 이피웍스 filed Critical (주) 이피웍스
Priority to KR1020160175255A priority Critical patent/KR20180072073A/ko
Publication of KR20180072073A publication Critical patent/KR20180072073A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Dicing (AREA)

Abstract

본 발명은 박막화 후 식각을 이용한 반도체 웨이퍼 다이싱 방법에 관한 것으로서, 그 반도체 웨이퍼 다이싱 방법은 복수의 집적회로 칩을 포함하고 스크라이브(scribe) 라인 영역이 형성된 반도체 웨이퍼 상에 접착제를 이용하여 임시기판을 부착하는 단계; 상기 임시기판이 부착된 반도체 웨이퍼를 뒤집어서 상부에 위치한 상기 반도체 웨이퍼의 두께를 얇게(thinning) 하는 단계; 상기 두께가 얇아진 반도체 웨이퍼 상에 상기 스크라이브 라인 영역을 식각하기 위한 마스크 패턴을 형성하는 단계; 상기 마스크 패턴을 이용하여 상기 스크라이브 라인 영역을 식각하는 단계; 상기 스크라이브 라인 영역이 식각된 반도체 웨이퍼 상에 있는 마스크 패턴을 제거하는 단계; 및 상기 마스크 패턴이 제거된 반도체 웨이퍼를 뒤집어서 상기 임시기판과 접착제를 제거하는 단계를 포함한다. 본 발명에 의하면, 웨이퍼에 존재하는 칩의 수가 증가하더라도 다이싱 작업에 소요되는 시간을 줄일 수 있다.

Description

박막화 후 식각을 이용한 반도체 웨이퍼 다이싱 방법{Method for dicing semiconductor wafer using etching after thinning}
본 발명은 반도체 웨이퍼(wafer) 다이싱(dicing)에 관한 것으로서, 특히 박막화 후 식각을 이용한 반도체 웨이퍼 다이싱 방법에 관한 것이다.
도 1은 일반적인 웨이퍼를 보인 사시도로서, 도시된 바와 같이, 웨이퍼(100)의 칩(1)사이로 다이싱 라인(dicing line : street)이 형성되어 있다. 상기와 같이 구성되어 있는 웨이퍼(100)는, 도 2에 도시된 바와 같이, 상기 웨이퍼 하면에 테이프(3)를 부착한 상태에서 척에 고정하고, 커터(4)를 이용하여 다이싱라인(2)을 따라 절단하여 개개의 칩(1)으로 분리하는 것이다.
다이싱 방법에는 크게 스크라이빙(scribing)한 후 브레이킹(breaking)하는 방법, 다이아몬드 블레이드로 다이싱하는 방법, 레이저로 다이싱 하는 방법 등으로 나눌 수 있고, 그 외에도 고압수를 분사(water-jet)하거나 열적 스트레스를 가하여 절단하는 방법 등이 쓰이고 있다.
하지만, 이러한 다이싱 방법은 웨이퍼에 존재하는 칩의 수가 증가함에 따라 다이싱 하는 데 많은 시간이 소요되고 생산성이 저하되는 문제점이 있다.
본 발명이 해결하고자 하는 과제는 웨이퍼에 존재하는 칩의 수가 증가하더라도 다이싱 작업에 소요되는 시간을 줄일 수 있고 생산성을 향상시킬 수 있는, 박막화 후 식각을 이용한 반도체 웨이퍼 다이싱 방법을 제공하는 것이다.
상기 기술적 과제를 이루기 위한 본 발명의 박막화 후 식각을 이용한 반도체 웨이퍼 다이싱 방법은, 복수의 집적회로 칩을 포함하고 스크라이브(scribe) 라인 영역이 형성된 반도체 웨이퍼 상에 접착제를 이용하여 임시기판을 부착하는 단계; 상기 임시기판이 부착된 반도체 웨이퍼를 뒤집어서 상부에 위치한 상기 반도체 웨이퍼의 두께를 얇게(thinning) 하는 단계; 상기 두께가 얇아진 반도체 웨이퍼 상에 상기 스크라이브 라인 영역을 식각하기 위한 마스크 패턴을 형성하는 단계; 상기 마스크 패턴을 이용하여 상기 스크라이브 라인 영역을 식각하는 단계; 상기 스크라이브 라인 영역이 식각된 반도체 웨이퍼 상에 있는 마스크 패턴을 제거하는 단계; 및 상기 마스크 패턴이 제거된 반도체 웨이퍼를 뒤집어서 상기 임시기판과 접착제를 제거하는 단계를 포함한다.
상기 임시기판으로는 글래스(glass)가 사용될 수 있다. 상기 얇게(thinning) 하는 공정은 그라인딩(grinding) 또는 식각에 의해 이루어질 수 있다. 상기 마스크 패턴은 포토 레지스트(PR) 패턴인 것이 바람직하다. 상기 상기 스크라이브 라인 영역 식각은 건식 식각이고, 상기 건식 식각은 Deep Reactive Ion Etching(DRIE)를 이용한 플라즈마 식각인 것이 바람직하다.
본 발명에 따른 박막화 후 식각을 이용한 반도체 웨이퍼 다이싱 방법에 의하면, 웨이퍼에 존재하는 칩의 수가 증가하더라도 다이싱 작업에 소요되는 시간을 줄일 수 있고 생산성을 향상시킬 수 있다.
본 발명에서 사용되는 각 도면의 간단한 설명이 제공된다.
도 1은 일반적인 웨이퍼를 보인 사시도이다.
도 2는 종래 웨이퍼를 절단하는 상태를 보인 단면도이다.
도 3은 본 발명의 일실시예에 따른, 다이싱될 반도체 웨이퍼의 상부 평면도를 도시한 것이다.
도 4a 내지 도 4h는 본 발명의 박막화 후 식각을 이용한 반도체 웨이퍼 다이싱 방법의 각 단계들을 나타낸 것이다.
본 발명과 본 발명의 동작상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 그러나 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다.
그리고, 각 도면을 이해함에 있어서, 동일한 부재는 가능한 한 동일한 참조부호로 도시하고자 함에 유의해야 한다. 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지 기능 및 구성에 대한 상세한 기술은 생략된다.
그리고, 도면에서 여러 층(또는 막) 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 전체적으로 도면 설명시 관찰자 관점에서 설명하였고, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라, 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 의미한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다.
도 3은 본 발명의 일실시예에 따른, 다이싱될 반도체 웨이퍼의 상부 평면도를 도시한 것이다. 도 3을 참조하면, 반도체 웨이퍼(300)는 집적 회로들을 포함하는 복수의 영역(302)을 갖는다. 영역들(302)은 스크라이브 라인 영역으로서, 수직 스크라이브 영역들(304) 및 수평 스크라이브 영역들(306)에 의해 분리된다. 스크라이브 영역들(304 및 306)은 집적 회로들을 포함하지 않는 반도체 웨이퍼의 영역들이고, 웨이퍼가 다이싱될 위치들로서 설계된다.
본 발명에서 사용될 수 있는 웨이퍼는 Si 웨이퍼, GaAs 웨이퍼, GaN 웨이퍼, GaP 웨이퍼, InAs 웨이퍼, InP 웨이퍼, SiC 웨이퍼, SiN 웨이퍼, LT(리튬 탄탈레이트) 웨이퍼, LN(리튬 니오베이트) 웨이퍼 등일 수 있다.
도 4a 내지 도 4h는 본 발명의 일실시예에 따른, 박막화 후 식각을 이용한 반도체 웨이퍼 다이싱 방법의 각 단계들을 설명하기 위한 것으로서, 각 단계에 따른 반도체 웨이퍼 다이싱 공정의 단면을 나타낸 것이다. 본 발명에 의한 일실시예는 TBDB(Temporary Bonding De-Bonding) 공정과 DRIE(Deep Reactive Ion Etching) 공정을 이용하여 웨이퍼를 다이싱(dicing)하는 공정으로서, 웨이퍼를 Thinning 한 후에 Dicing한다. (Dicing after Thinning)
도 4a 내지 도 4h 를 참조하여 본 발명의 일실시예에 따른, 박막화 후 식각을 이용한 반도체 웨이퍼 다이싱 방법의 각 단계들을 설명하기로 한다.
본 발명의 일실시예에 따른 반도체 웨이퍼는 복수의 집적회로 칩(IC chip)을 포함하고 스크라이브 라인(scribe line) 영역이 형성되어 있으며, 실리콘(Silicon) 웨이퍼가 사용될 수 있다. 도 4a는 본 발명의 일실시예에 따른, 박막화 후 식각을 이용한 반도체 웨이퍼 다이싱 방법의 제1단계를 보여준다. 그리고 도 4b는 본 발명의 일실시예에 따른, 박막화 후 식각을 이용한 반도체 웨이퍼 다이싱 방법의 제2단계를 보여준다.
도 4a 및 도 4b를 참조하면, 상기 반도체 웨이퍼, 예를 들어 실리콘 웨이퍼(400) 상에 접착제(410)를 이용하여 임시기판(420)을 부착한다. 상기 임시기판(420)은 글래스(glass)가 사용될 수 있다. 또한 실리콘 웨이퍼(400)에 접착제(410)를 이용하여 임시기판(420)을 부착하는 공정은 TBDB(Temporary Wafer to Wafer Bonder & De-Bonder) 장비를 이용하여 수행될 수 있다. 상기 TBDB 장비는 실리콘 웨이퍼를 Thinning 하고 후속 공정을 하기 위해 지지역할을 하는 임시기판(carrier wafer)을 임시적으로 웨이퍼 앞면에 붙였다가(Bonding) 후속공정이 모두 끝나면 임시기판을 분리시키는(De-bonding) 장비이다.
도 4c는 본 발명의 일실시예에 따른, 박막화 후 식각을 이용한 반도체 웨이퍼 다이싱 방법의 제3단계를 보여준다. 도 4c를 참조하면, 상기 임시기판(420)이 부착된 반도체 웨이퍼를 뒤집어서 상부에 위치한 상기 반도체 웨이퍼의 두께를 얇게(thinning) 한다. 상기 제3단계에서 실리콘(400)을 얇게(thinning) 하는 공정은 그라인딩(grinding) 또는 식각에 의해 이루어질 수 있다.
도 4d는 본 발명의 일실시예에 따른, 박막화 후 식각을 이용한 반도체 웨이퍼 다이싱 방법의 제4단계를 보여준다. 도 4d를 참조하면, 상기 제3단계에서 상기 두께가 얇아진 반도체 웨이퍼(402) 상에 상기 스크라이브 라인 영역(45)을 식각하기 위해 마스크 패턴(430)을 형성한다. 상기 마스크 패턴은 포토리소그래피(Photolithography) 공정으로 포토 레지스트(Photo Resist, PR) 패턴이 사용될 수 있다.
도 4e는 본 발명의 일실시예에 따른, 박막화 후 식각을 이용한 반도체 웨이퍼 다이싱 방법의 제5단계를 보여준다. 도 4e를 참조하면, 상기 제4단계에서 형성된 상기 마스크 패턴(430)을 이용하여 상기 스크라이브 라인 영역(45)을 식각한다. 상기 스크라이브 라인 영역(45) 식각은 건식 식각이 사용될 수 있다. 본 발명의 실시예에서 상기 건식 식각은 Deep Reactive Ion Etching(DRIE)를 이용한 플라즈마 식각인 것이 바람직하다. 상기 플라즈마 식각은 플라즈마를 이용하여 분해된 이온이나 가스를 이용하여 식각하는 것으로서 이방성 식각의 형태가 얻어질 수 있다.
도 4f는 본 발명의 일실시예에 따른, 박막화 후 식각을 이용한 반도체 웨이퍼 다이싱 방법의 제6단계를 보여준다. 도 4f를 참조하면, 상기 스크라이브 라인 영역(45)이 식각된 반도체 웨이퍼(404) 상에 있는 마스크 패턴(430), 예를 들어 포토레지스트(PR) 패턴을 제거한다.
도 4g는 본 발명의 일실시예에 따른, 박막화 후 식각을 이용한 반도체 웨이퍼 다이싱 방법의 제7단계를 보여준다. 도 4g를 참조하면, 상기 제6단계에서 마스크 패턴(430)이 제거된 반도체 웨이퍼(404)를 뒤집어 테이프 부재(440) 위에 마운트(mount) 한다. 테이프 부재(440)는 접착 테이프로서 실리콘 웨이퍼에서 다이싱된 칩을 점착하고 보호하는 역할을 한다.
도 4h는 본 발명의 일실시예에 따른, 박막화 후 식각을 이용한 반도체 웨이퍼 다이싱 방법의 제8단계를 보여준다. 도 4h를 참조하면, 제7단계에서 테이프 부재(440)위에 뒤집어진 반도체 웨이퍼(404)로부터 임시기판(420)과 접착제(410)를 제거한다. 상기 임시기판(420)의 제거(De-bonding)는 TBDB(Temporary Wafer to Wafer Bonder & De-Bonder) 장비를 이용하여 수행될 수 있다.
전술한 본 발명의 설명은 예시를 위한 것이며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 예를 들어, 단일형으로 설명되어 있는 각 구성 요소는 분산되어 실시될 수도 있으며, 마찬가지로 분산된 것으로 설명되어 있는 구성 요소들도 결합된 형태로 실시될 수 있다.
본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
300 : 반도체 웨이퍼 302 : 집적회로 칩
304 : 수직 스크라이브 라인 영역 306 : 수평 스크라이브 라인 영역
400 : 실리콘 웨이퍼 410 : 접착제
420 : 글래스 402 : thinning 된 실리콘 웨이퍼
430 : 마스크 패턴 404 : 식각된 실리콘 웨이퍼
440 : 테이프 부재 45 : 스크라이브 라인 영역
40 : 집적회로 칩 영역

Claims (6)

  1. 복수의 집적회로 칩을 포함하고 스크라이브(scribe) 라인 영역이 형성된 반도체 웨이퍼 상에 접착제를 이용하여 임시기판을 부착하는 단계;
    상기 임시기판이 부착된 반도체 웨이퍼를 뒤집어서 상부에 위치한 상기 반도체 웨이퍼의 두께를 얇게(thinning) 하는 단계;
    상기 두께가 얇아진 반도체 웨이퍼 상에 상기 스크라이브 라인 영역을 식각하기 위한 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴을 이용하여 상기 스크라이브 라인 영역을 식각하는 단계;
    상기 스크라이브 라인 영역이 식각된 반도체 웨이퍼 상에 있는 마스크 패턴을 제거하는 단계; 및
    상기 마스크 패턴이 제거된 반도체 웨이퍼를 뒤집어서 상기 임시기판과 접착제를 제거하는 단계를 포함하는 박막화 후 식각을 이용한 반도체 웨이퍼 다이싱 방법.
  2. 제1항에 있어서, 상기 임시기판은
    글래스(glass)인 것을 특징으로 하는 박막화 후 식각을 이용한 반도체 웨이퍼 다이싱 방법.
  3. 제1항에 있어서, 상기 얇게(thinning) 하는 공정은
    그라인딩(grinding) 또는 식각에 의해 이루어지는 것을 특징으로 하는 박막화 후 식각을 이용한 반도체 웨이퍼 다이싱 방법.
  4. 제1항에 있어서, 마스크 패턴은
    포토 레지스트(PR) 패턴인 것을 특징으로 하는 박막화 후 식각을 이용한 반도체 웨이퍼 다이싱 방법.
  5. 제1항에 있어서, 상기 상기 스크라이브 라인 영역 식각은
    건식 식각인 것을 특징으로 하는 박막화 후 식각을 이용한 반도체 웨이퍼 다이싱 방법.
  6. 제5항에 있어서, 상기 건식 식각은
    Deep Reactive Ion Etching(DRIE)를 이용한 플라즈마 식각인 것을 특징으로 하는 박막화 후 식각을 이용한 반도체 웨이퍼 다이싱 방법.
KR1020160175255A 2016-12-21 2016-12-21 박막화 후 식각을 이용한 반도체 웨이퍼 다이싱 방법 KR20180072073A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020160175255A KR20180072073A (ko) 2016-12-21 2016-12-21 박막화 후 식각을 이용한 반도체 웨이퍼 다이싱 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160175255A KR20180072073A (ko) 2016-12-21 2016-12-21 박막화 후 식각을 이용한 반도체 웨이퍼 다이싱 방법

Publications (1)

Publication Number Publication Date
KR20180072073A true KR20180072073A (ko) 2018-06-29

Family

ID=62781068

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160175255A KR20180072073A (ko) 2016-12-21 2016-12-21 박막화 후 식각을 이용한 반도체 웨이퍼 다이싱 방법

Country Status (1)

Country Link
KR (1) KR20180072073A (ko)

Similar Documents

Publication Publication Date Title
US7507638B2 (en) Ultra-thin die and method of fabricating same
US5904548A (en) Trench scribe line for decreased chip spacing
TW559876B (en) Method and apparatus for dicing a semiconductor wafer
US20100015782A1 (en) Wafer Dicing Methods
TWI698954B (zh) 切割晶圓背側上具有焊料凸塊的晶圓
US7429772B2 (en) Technique for stable processing of thin/fragile substrates
US10510626B2 (en) Method for use in manufacturing a semiconductor device die
US20060068567A1 (en) Method for chip singulation
US8148240B2 (en) Method of manufacturing semiconductor chips
JP2006344816A (ja) 半導体チップの製造方法
US10410923B2 (en) Method of processing wafer
KR20100131159A (ko) 플라즈마를 이용한 다이싱 방법
US9754832B2 (en) Semiconductor wafer and method of producing the same
KR101784655B1 (ko) 반도체 디바이스 및 방법
US10607889B1 (en) Jet ablation die singulation systems and related methods
US20160379884A1 (en) Method of Dicing a Wafer
JP2004140179A (ja) 半導体装置及びその製造方法
CN111490007A (zh) 背面金属光刻法图案化管芯切割系统和相关方法
JP2004221423A (ja) 半導体装置の製造方法
KR20180072073A (ko) 박막화 후 식각을 이용한 반도체 웨이퍼 다이싱 방법
TWI556303B (zh) 分離晶圓基材上表層之複數個半導體元件晶粒方法
KR20180072071A (ko) 박막화 전 식각을 이용한 반도체 웨이퍼 다이싱 방법
CN115050642A (zh) 晶圆薄化方法
Weber et al. Plasma Dicing Technology And Total Process
US20050221728A1 (en) Low-K interlayer dielectric wafer grinding