KR101784655B1 - 반도체 디바이스 및 방법 - Google Patents

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흥핀 창
이시우 천
쿠펑 양
웬치 치우
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    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area

Abstract

반도체 디바이스 및 제조방법이 제공된다. 실시예에서, 제1 반도체 디바이스와 제2 반도체 디바이스가 반도체 웨이퍼 내에 형성되고, 제1 반도체 디바이스와 제2 반도체 디바이스 사이에서 스크라이브 영역이 패터닝된다. 그런 후 제1 반도체 디바이스를 제2 반도체 디바이스로부터 단품화시키기 위해 스크라이브 영역 내에서 단품화 공정이 활용된다. 그런 후 제1 반도체 디바이스와 제2 반도체 디바이스로부터 연장부 영역들을 제거하기 위해 제1 반도체 디바이스와 제2 반도체 디바이스는 제2 반도체 기판에 접합되고 시닝된다.

Description

반도체 디바이스 및 방법{SEMICONDUCTOR DEVICE AND METHOD}
본 발명은 반도체 디바이스 및 제조방법에 관한 것이다.
반도체 디바이스들은 일반적으로 반도체 기판을 활용하여 반도체 기판 내 또는 반도체 기판의 최상단에 디바이스들을 제조함으로써 제조된다. 이러한 디바이스들이 제조되면, 개개별의 디바이스들 위와 반도체 기판 위에 하나 이상의 금속층들을 제조함으로써 개개별의 디바이스들은 전기적으로 연결된다. 이러한 하나 이상의 금속층들은 개개별의 디바이스들을 서로 연결시킬 뿐만이 아니라 외부 디바이스들에도 연결시키는, 유전체층들에 의해 분리된 도전층들을 포함할 수 있다.
하지만, 개개별의 반도체 다이들은 개별적으로 제조되지 않는다. 이 보다는, 단일 반도체 웨이퍼 상에 여러 개의 반도체 다이들이 형성된다. 반도체 다이들이 형성되면, 개개별의 다이들이 서로 분리되고 개별적으로 활용될 수 있도록 반도체 웨이퍼를 단품화시킨다.
불행하게도, 단품화 공정은 비참한 결과들을 가질 수 있는 잠재적인 위험성으로 가득차 있다. 개개별의 다이들의 분리에 수반될 수 있는 물리적 및 열적 응력들은 개개별의 다이들이 분리될 때 이 다이들을 손상시켜서, 다이들에 결함을 안겨다주고, 최악의 경우에는 동작불능으로 만들 수 있다.
실시예에 따르면, 제1 반도체 다이와 제2 반도체 다이 사이에서 제1 반도체 웨이퍼 내에 제1 개구를 형성하는 단계를 포함하는 반도체 디바이스를 제조하는 방법이 제공되며, 제1 개구는 반도체 웨이퍼의 주면에 평행한 제1 폭을 갖는다. 제2 개구가 형성되어 반도체 웨이퍼는 단품화되고, 제1 개구와 제2 개구는 제1 반도체 다이와 제2 반도체 다이를 분리시키고, 제2 개구는 반도체 웨이퍼의 주면에 평행한 제2 폭을 가지며, 제2 폭은 제1 폭보다 작다. 제1 반도체 다이는 제1 반도체 다이가 직선 측벽을 가질 때 까지 시닝된다.
다른 실시예에 따르면, 반도체 기판 내에 제1 반도체 다이와 제2 반도체 다이를 적어도 부분적으로 형성하는 단계를 포함하는 반도체 디바이스를 제조하는 방법이 제공된다. 반도체 기판의 제1 부분은 제거되며, 제1 부분은 반도체 기판의 스크라이브 영역 내에 위치한다. 반도체 기판의 제2 부분은 소잉 블레이드를 이용하여 제거되고, 반도체 기판의 제1 부분을 제거하는 것과 반도체 기판의 제2 부분을 제거하는 것은 제1 반도체 다이를 제2 반도체 다이로부터 분리시키고, 또한 제1 반도체 다이 상에 반도체 물질 연장부들을 형성시킨다.
또다른 실시예에 따르면, 제1 반도체 다이와 제2 반도체 다이 사이에서 제1 반도체 웨이퍼 내에 제1 개구를 형성하는 단계를 포함하는 반도체 디바이스를 제조하는 방법이 제공되며, 제1 개구를 형성하는 단계는 적어도 부분적으로 에칭 공정으로 수행된다. 제2 개구는 제1 반도체 다이와 제2 반도체 다이 사이에서 제1 반도체 웨이퍼 내에 형성되고, 제2 개구를 형성하는 단계는 적어도 부분적으로 소잉 공정으로 수행되고, 제2 개구는 제1 개구보다 작은 폭을 가지며, 제1 개구 및 제2 개구는 제1 반도체 다이를 제2 반도체 다이로부터 단품화시킨다. 제1 반도체 다이와 제2 반도체 다이는 제2 반도체 웨이퍼에 접합된다. 제1 반도체 다이와 제2 반도체 다이를 접합시킨 후 제1 반도체 다이와 제2 반도체 다이는 시닝되고, 제1 반도체 다이와 제2 반도체 다이를 시닝하는 단계는 제1 반도체 다이와 제2 반도체 다이로부터 연장부 영역들을 제거시킨다.
제1 반도체 디바이스 칩(103), 제2 반도체 디바이스 칩(105), 및 제3 반도체 디바이스 칩(107)의 단품화 전에 스크라이브 영역들(117)을 패터닝하도록 제1 에칭 공정(301)을 활용함으로써, 단품화 공정으로부터의 응력들은 보다 잘 완화될 것이며, 다이싱에 의해 유발된 그 어떠한 잔해물도 최소가 될 수 있다. 이에 따라, 제2 웨이퍼(701)와 제1 반도체 디바이스 칩(103), 제2 반도체 디바이스 칩(105), 및 제3 반도체 디바이스 칩(107) 사이에서 보다 우수한 계면이 획득될 수 있다. 이에 따라, 보다 우수한 다이 웨이퍼 퓨전 접합이 달성될 수 있으며, 이로써 보다 적은 수의 결함들을 갖는 보다 강력한 접합을 초래시킨다.
본 발명개시의 양태들은 첨부 도면들과 함께 읽혀질 때 아래의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 표준적인 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았음을 유념한다. 실제로, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 몇몇의 실시예들에 따른 반도체 기판 내 및 반도체 기판 상에 있는 제1 반도체 디바이스, 제2 반도체 디바이스, 및 제3 반도체 디바이스를 나타낸다.
도 2는 몇몇의 실시예들에 따른 반도체 기판 위의 포토레지스트의 배치를 나타낸다.
도 3은 몇몇의 실시예들에 따른 포토레지스트를 통한 반도체 기판의 패터닝을 나타낸다.
도 4a와 도 4b는 몇몇의 실시예들에 따른 포토레지스트의 제거를 나타낸다.
도 5는 몇몇의 실시예들에 따른 보호층의 배치를 나타낸다.
도 6은 몇몇의 실시예들에 따른 반도체 기판의 단품화를 나타낸다.
도 7은 몇몇의 실시예들에 따른 반도체 웨이퍼에 대한 제1 반도체 디바이스, 제2 반도체 디바이스, 및 제3 반도체 디바이스의 접합을 나타낸다.
도 8은 몇몇의 실시예들에 따른 제1 반도체 디바이스, 제2 반도체 디바이스, 및 제3 반도체 디바이스의 시닝(thinning)을 나타낸다.
아래의 발명개시는 제공되는 본 발명내용의 여러 특징들을 구현하기 위한 많은 여러 실시예들 또는 예시들을 제공한다. 본 발명개시를 단순화하기 위해 컴포넌트들 및 배열들의 특정예들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 한정적인 것으로 의도된 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처상의 또는 그 위의 제1 피처의 형성은 제1 및 제2 피처들이 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 및 제2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 및 제2 피처들 사이에서 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 발명개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이지, 그러한 반복 그 자체가 개시된 다양한 실시예들 및/또는 구성 사이의 관계를 설명하는 것은 아니다.
또한, 도면들에서 도시된 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해 "아래", "밑", "보다 낮은", "위", "보다 위" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적 용어들은 도면들에서 도시된 배향에 더하여 이용중에 있거나 또는 동작중에 있는 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와달리 배향될 수 있고(90° 회전되거나 또는 다른 배향으로 회전됨), 이에 따라 여기서 이용되는 공간 상대적 기술어들이 이와 똑같이 해석될 수 있다.
이제부터, 도 1을 참조하면, 도 1에서는 제1 웨이퍼(101)가 도시되어 있으며, 제1 웨이퍼(101) 내에는 제1 반도체 디바이스 칩(103), 제2 반도체 디바이스 칩(105), 및 제3 반도체 디바이스 칩(107)이 형성되어 있다. 실시예에서, 제1 웨이퍼(101)는 제1 기판(109), 제1 능동 디바이스층(111), 제1 금속층들(113), 제1 패시베이션층(114), 및 제1 접촉 패드들(115)을 포함한다. 제1 기판(109)은 도핑 또는 비도핑된 벌크 실리콘, 또는 SOI(silicon-on-insulator) 기판의 능동층을 포함할 수 있다. 일반적으로, SOI 기판은 실리콘, 게르마늄, 실리콘 게르마늄, SOI, SGOI(silicon germanium on insulator), 또는 이들의 조합과 같은 반도체 물질층을 포함한다. 이용될 수 있는 다른 기판들은 다층화된 기판들, 구배 기판들, 유리 기판들, 세라믹 기판들, 또는 하이브리드 배향 기판들을 포함한다.
제1 능동 디바이스층(111)은 제1 웨이퍼(101)에 대한 설계의 희망하는 구조적 및 기능적 희망사항들을 생성하기 위해 이용될 수 있는 트랜지스터, 캐패시터, 저항기, 인덕터 등과 같은 폭넓게 다양한 능동 디바이스들과 수동 디바이스들을 포함할 수 있다. 제1 웨이퍼(101) 내의 능동 디바이스들은 임의의 적절한 방법들을 이용하여 제1 기판(109) 내에 형성될 수 있거나 또는 그 밖의 제1 기판(109) 상에 형성될 수 있다.
제1 금속층들(113)은 제1 기판(109) 및 제1 능동 디바이스층(111) 내의 능동 디바이스들 위에 형성되고, 예컨대, 제1 능동 디바이스층(111) 내의 능동 디바이스들을 상호연결시키기 위해 이용될 수 있다. 실시예에서, 제1 금속층들(113)은 유전체와 도전물질의 교호층들로 형성되고, (증착, 다마신, 듀얼 다마신 등과 같은) 임의의 적절한 공정을 통해 형성될 수 있다. 실시예에서는 네 개의 금속층들이 있을 수 있지만, 유전체 및 도전물질의 층들의 정확한 개수는 제1 반도체 디바이스 칩(103), 제2 반도체 디바이스 칩(105), 및 제3 반도체 디바이스 칩(107)의 설계에 따라 좌우된다.
제1 패시베이션층(114)은 실리콘 산화물, 실리콘 질화물, 탄소도핑된 산화물과 같은 저 k(low-k) 유전체, 탄소도핑된 다공성 실리콘 이산화물과 같은 극저 k(extremely low k) 유전체, 폴리이미드와 같은 폴리머, 이들의 조합 등과 같은 하나 이상의 적절한 유전체 물질들로 이루어질 수 있다. 제1 패시베이션층(114)은 화학적 기상 증착(chemical vapor deposition; CVD)과 같은 공정을 통해 형성될 수 있지만, 임의의 적절한 공정이 활용될 수 있으며, 약 9.25KÅ와 같이, 약 0.5㎛와 약 5㎛ 사이의 두께를 가질 수 있다.
제1 반도체 디바이스 칩(103), 제2 반도체 디바이스 칩(105), 및 제3 반도체 디바이스 칩(107)에 대한 외부 연결부들을 제공하기 위해, 제1 접촉 패드들(115)은 제1 금속층들(113)과 전기적 접촉을 이루면서 제1 금속층들(113) 위에 형성될 수 있다. 제1 접촉 패드들(115)은 알루미늄과 같은 도전물질로 형성되지만, 구리, 텅스텐 등과 같은 다른 적절한 물질들이 대안적으로 활용될 수 있다. 제1 접촉 패드들(115)은 CVD와 같은 공정을 이용하여 형성될 수 있지만, 다른 적절한 물질들과 방법들이 대안적으로 활용될 수 있다. 제1 접촉 패드들(115)을 위한 물질이 퇴적된 후, 이러한 물질은 예컨대, 포토리소그래픽 마스킹 및 에칭 공정을 이용하여 제1 접촉 패드들(115)로 형상화될 수 있다.
실시예에서, 제1 반도체 디바이스 칩(103), 제2 반도체 디바이스 칩(105), 및 제3 반도체 디바이스 칩(107)은 제1 웨이퍼(101) 내에 형성되고 스크라이브 영역들(도 1에서 도면부호 117로 라벨링된 점선들에 의해 나타남)에 의해 분리되며, 이러한 스크라이브 영역들을 따라 제1 웨이퍼(101)는 분리되어 개별적인 제1 반도체 디바이스 칩(103), 제2 반도체 디바이스 칩(105), 및 제3 반도체 디바이스 칩(107)을 형성할 것이다. 스크라이브 영역들(117)은 스크라이브 영역들(117)로 의도된 영역 내에 (능동 디바이스들과 같은) 기능적 구조물들을 배치시키지 않음으로써 형성된다. 평탄화를 위해 이용되는 테스트 패드들 또는 더미 금속들과 같은, 다른 구조물들이 스크라이브 영역들(117) 내에 배치될 수 있지만, 이것들은, 제1 반도체 디바이스 칩(103), 제2 반도체 디바이스 칩(105), 및 제3 반도체 디바이스 칩(107)이 서로 분리되면, 제1 반도체 디바이스 칩(103), 제2 반도체 디바이스 칩(105), 및 제3 반도체 디바이스 칩(107)의 기능을 위해 필요하지 않을 것이다. 스크라이브 영역들(117)은 약 80㎛와 같이, 약 10㎛와 약 200㎛ 사이의 제1 폭(W1)을 갖도록 형성될 수 있다.
도 2는 제1 반도체 디바이스 칩(103), 제2 반도체 디바이스 칩(105), 및 제3 반도체 디바이스 칩(107) 위의 포토레지스트(201)의 배치를 나타낸다. 실시예에서, 포토레지스트(201)는 감광성 물질이며, 약 5㎛와 같이, 약 0.5㎛와 약 15㎛ 사이의 높이로, 예컨대 스핀 코팅 기술을 이용하여 제1 반도체 디바이스 칩(103), 제2 반도체 디바이스 칩(105), 및 제3 반도체 디바이스 칩(107) 상에 배치될 수 있다. 그런 후, 포토레지스트(201)는, 배치되면, 화학적 반응을 유발시키기 위해 패터닝된 에너지원(예컨대, 패터닝된 광원)에 포토레지스트(201)를 노출시킴으로써 패터닝될 수 있으며, 이로써 패터닝된 광원에 노출된 포토레지스트(201)의 이러한 부분들에서 물리적 변화를 유발시킬 수 있다. 그런 후, 현상액이 노출된 포토레지스트(201)에 도포되고, 이러한 물리적 변화들을 이용하여, 희망하는 패턴에 따라, 포토레지스트(201)의 노출된 부분 또는 포토레지스트(201)의 노출되지 않은 부분 중 어느 하나를 선택적으로 제거한다.
실시예에서 포토레지스트(201)는 스크라이브 영역들(117)을 노출시키는 제1 개구들(203)을 형성하도록 패터닝된다. 이로써, 제1 개구들(203)은 약 80㎛와 같은 약 10㎛와 약 150㎛ 사이에 있는 폭과 같이, 스크라이브 영역들(117)의 제1 폭(W1)을 갖도록 형성될 수 있다. 하지만, 임의의 다른 적절한 폭이 대안적으로 활용될 수 있다.
도 3은, 포토레지스트(201)가 제1 반도체 디바이스 칩(103), 제2 반도체 디바이스 칩(105), 및 제3 반도체 디바이스 칩(107) 위에 배치되고 패터닝되면, 제1 패시베이션층(114), 제1 금속층들(113), 제1 능동 디바이스층(111)을 관통하여 제1 기판(109) 내로 제1 개구들(203)을 연장시키기 위해 (도 3에서 도면부호 301로 라벨링된 화살표들에 의해 나타난) 제1 에칭 공정이 수행될 수 있다. 실시예에서, 제1 에칭 공정은, 예컨대 하나 이상의 에천트들을 활용하여 제1 금속층들(113), 제1 능동 디바이스층(111)을 관통하여 제1 기판(109) 내로 지향적으로 에칭시키는 하나 이상의 반응성 이온 에칭 공정들일 수 있다.
이에 따라, 활용될 정확한 에천트들과 공정 조건들은 각 층에 대해 선택된 물질들에 적어도 부분적으로 의존할 것이지만, 제1 기판(109)이 실리콘인 실시예에서, 제1 에칭 공정(301)은, 제1 기판(109)을 에칭할 때, 택일적 사항의 아르곤과 같은 캐리어 가스와 더불어, F 케미컬(F-chemical) 또는 O2와 같은 에천트를 활용할 수 있지만, 임의의 적절한 에천트가 대안적으로 활용될 수 있다.
추가적으로, 반응성 이온 에칭을 위한 RF 전력은 약 2500W와 같이, 약 100W와 약 4000W 사이에 있도록 설정될 수 있으며, 바이어스 전력은 약 200 V와 같이, 약 10V와 약 500V 사이에 있도록 설정될 수 있다. 최종적으로, 에칭 챔버의 압력은 약 90mTorr와 같이, 약 10mTorr와 약 200mTorr 사이에 있도록 설정될 수 있으며, 공정 온도는 약 0℃와 같이, 약 -20℃와 약 50℃ 사이에 있도록 제어될 수 있다. 하지만, 이러한 조건들은 예시용에 불과하며, 임의의 적절한 에칭 조건들이 대안적으로 활용될 수 있고, 이러한 공정 조건들을 모두 본 실시예들의 범위 내에 포함시키고자 하는 바이다.
실시예에서 제1 에칭 공정(301)은 제1 개구들(203)을 적어도 부분적으로 제1 기판(109) 내로 연장시키도록 하기 위해 활용될 수 있다. 예를 들어, 제1 에칭 공정(301)은 약 30㎛와 같이, 약 5㎛와 약 100㎛ 사이의 제1 깊이(D1)로 제1 개구들(203)을 제1 기판(109) 내로 연장시키도록 하기 위해 활용될 수 있다. 하지만, 임의의 다른 적절한 깊이가 대안적으로 활용될 수 있다.
하지만, 상술한 건식 에칭 공정이 제1 기판(109)을 패터닝하기 위해 활용될 수 있지만, 이러한 설명은 예시에 불과할 뿐이며, 본 실시예들을 한정시키려고 한 것은 아니다. 예를 들어, 제1 웨이퍼(101)가 약 상온과 약 80℃ 사이의 온도에서 약 1분과 약 30분 사이의 시구간 동안에 HF계 용액 또는 TMAH와 같은 액체 에천트 내에 이머젼(immersed)되어 곡선형 측벽들을 형성할 수 있는 습식 에칭 공정이 대안적으로 이용될 수 있다. 제1 기판(109)을 패터닝하는 임의의 적절한 방법이 이용될 수 있고, 이 모든 방법들을 본 실시예들의 범위 내에 완전히 포함시키는 바이다.
도 4a는 포토레지스트(201)의 제거 및 제거후 세정 공정을 나타낸다. 실시예에서 포토레지스트(201)는 예컨대 애싱(ashing) 공정을 활용하여 제거될 수 있는데, 이 때 포토레지스트(201)가 열분해를 경험하여 손쉽게 제거될 수 있을 때 까지 포토레지스트(201)의 온도는 상승된다. 하지만, 임의의 다른 적절한 제거 공정이 대안적으로 활용될 수 있다.
애싱이 수행되면, 포토레지스트(201)의 제거 지원을 돕기 위해 구조물은 제1 세정 공정을 이용하여 세정될 수 있다. 실시예에서, 제1 세정 공정은, 후속 처리 이전에 포토레지스트(201)의 임의의 잔여 부분들이 제1 반도체 디바이스 칩(103), 제2 반도체 디바이스 칩(105), 및 제3 반도체 디바이스 칩(107)으로부터 제거되는 것을 보장하기 위해 제1 반도체 디바이스 칩(103), 제2 반도체 디바이스 칩(105), 및 제3 반도체 디바이스 칩(107)을 에천트 내에 딥핑(dipping)하는 것을 포함할 수 있다. 예를 들어, 제1 반도체 디바이스 칩(103), 제2 반도체 디바이스 칩(105), 및 제3 반도체 디바이스 칩(107)은 약 60초와 같이, 약 1초와 약 100초 사이 동안 HF와 같은 에천트 내로 딥핑될 수 있다.
도 4b는 도 4a에서 나타난 실시예의 평면도를 나타낸다. 이 실시예에서 스크라이브 영역들(117)은 제1 반도체 디바이스 칩(103), 제2 반도체 디바이스 칩(105), 및 제3 반도체 디바이스 칩(107) 사이에 있는 것으로 나타난다. 하지만, 이러한 평면도에서 살펴볼 수 있는 바와 같이, (도 3과 관련하여 상술한) 제1 에칭 공정(301)을 활용하여 제1 반도체 디바이스 칩(103), 제2 반도체 디바이스 칩(105), 및 제3 반도체 디바이스 칩(107) 각각에 대해 (도 4b에서 도면부호 401로 라벨링된 점선 원으로 나타난) 둥근 모서리들을 형성할 수 있다. 구체적으로, 제1 반도체 디바이스 칩(103)이 약 4㎜와 같이, 약 1㎜와 약 30㎜ 사이의 제2 폭(W2)과, 약 4㎜와 같이, 약 1㎜와 약 30㎜ 사이의 제1 길이(L1)를 가질 수 있는 실시예에서, 곡선형 모서리는 약 250㎛와 같이, 약 50㎛와 약 500㎛ 사이의 호 반경(R1)을 가질 수 있다. 하지만, 임의의 적절한 호 반경이 대안적으로 활용될 수 있다.
제1 에칭 공정(301)을 이용하여 제1 반도체 디바이스 칩(103), 제2 반도체 디바이스 칩(105), 및 제3 반도체 디바이스 칩(107)의 모서리들에서 둥근 모서리들(401)을 형성함으로써, 제1 반도체 디바이스 칩(103), 제2 반도체 디바이스 칩(105), 및 제3 반도체 디바이스 칩(107)은 (도 6과 관련하여 아래에서 더욱 설명할) 단품화 공정 동안에 수반되는 응력들을 보다 잘 견뎌낼 수 있다. 구체적으로, 둥근 모서리들(401)은 제1 반도체 디바이스 칩(103), 제2 반도체 디바이스 칩(105), 및 제3 반도체 디바이스 칩(107)을 물리적으로 커팅하고 분리시키는 소잉 블레이드(saw blade)의 응력들을 분산시켜서 견뎌낼 수 있다. 이에 따라, 단품화 공정 동안에 보다 적은 수의 결함들이 발생할 것이다.
도 5는 제1 반도체 디바이스 칩(103), 제2 반도체 디바이스 칩(105), 및 제3 반도체 디바이스 칩(107) 위의 보호막(501)의 배치 및 제1 기판(109)의 후면의 시닝을 나타낸다. 실시예에서 보호막(501)은 제1 기판(109)의 시닝 동안 제1 기판(109)의 패터닝된 측면을 그라인딩 잔해물로부터 보호해주기 위해 이용될 수 있는 백그라인딩 테이프(backgrinding tape; BG 테이프)일 수 있다. 보호막(501)이 예컨대, 롤러(도 5에서는 별도로 나타내지 않음)를 이용하여 제1 개구들(203) 위에 도포될 수 있다.
하지만, 보호막(501)을 BG 테이프로서 상술하였지만, 이것은 예시에 불과할 뿐이며, 본 실시예들을 한정시키려고 한 것은 아니다. 이보다는, 제1 개구들(203)을 비롯하여, 제1 반도체 디바이스 칩(103), 제2 반도체 디바이스 칩(105), 및 제3 반도체 디바이스 칩(107)의 패터닝된 표면을 보호하는 임의의 적절한 방법이 대안적으로 활용될 수 있다. 이러한 보호층들을 모두 본 실시예들의 범위 내에 완전히 포함시키는 바이다.
제1 개구들(203)이 보호되면, 제1 기판(109)은 예컨대 (도 5에서 도면부호 501로 라벨링된 회전판으로 나타난) 제1 시닝 공정을 활용하여 시닝된다. 실시예에서 제1 웨이퍼(101)는 예컨대 화학적 기계적 폴리싱을 이용하여 시닝될 수 있고, 이 때 제1 접촉 패드들(115)과는 반대쪽에 있는 제1 기판(109)의 일부분들을 제거하기 위해 화학 반응제와 연마제의 조합이 하나 이상의 그라인딩 패드들과 함께 활용된다. 하지만, 물리적 그라인딩 공정, 하나 이상의 에칭 공정들, 이들의 조합들 등과 같은 임의의 다른 적절한 공정이 대안적으로 활용될 수 있다. 실시예에서 제1 웨이퍼(101)는 시닝 후 약 200㎛와 같이, 약 100㎛와 약 500㎛ 사이의 제1 두께(T1)를 갖도록 시닝된다.
도 6은 제1 반도체 디바이스 칩(103), 제2 반도체 디바이스 칩(105), 및 제3 반도체 디바이스 칩(107)으로의 제1 웨이퍼(101)의 단품화를 나타낸다. 실시예에서 단품화 이전에 보호막(501)은 초기에 제거되고 제1 웨이퍼(101)는 지지 기판(601)에 부착된다. 지지 기판(601)은 예컨대, 통상적으로 알려진 청테이프와 같은 테이프일 수 있으며, 제1 웨이퍼(101)의 배치를 제어하기 위한 수단으로서 작동한다. 이에 따라, 여기서는 지지 기판(601)을 테이프로서 언급을 하지만, 지지 기판(601)은 테이프에 한정되지 않으며, 제1 웨이퍼(101)의 배치를 희망하는 바에 따라 제공하는 캐리어 웨이퍼, 캐리어 글래스, 금속판, 또는 세라믹판과 같은, 임의의 다른 매체일 수 있다.
지지 기판(601)에 부착되면, (도 6에서 도면부호 603으로 라벨링된 점선박스에 의해 나타난) 소잉 블레이드를 이용하여 스크라이브 영역들(117)을 슬라이싱함으로써, 제1 반도체 디바이스 칩(103)과 제2 반도체 디바이스 칩(105) 사이, 및 제2 반도체 디바이스 칩(105)과 제3 반도체 디바이스 칩(107) 사이에서 제1 기판(109)을 관통하는 제2 개구들(605)을 형성하는 것에 의해 단품화가 수행될 수 있다.
실시예에서 소잉 블레이드(603)는 제1 개구들(203)의 측벽들로부터 추가적인 물질을 제거하지 않고서 제1 반도체 디바이스 칩(103)과 제2 반도체 디바이스 칩(105) 사이, 및 제2 반도체 디바이스 칩(105)과 제3 반도체 디바이스 칩(107) 사이에 있는 제1 기판(109)을 슬라이싱하기 위해 활용된다. 이로써, 제2 개구들(605)은 약 50㎛와 같이, 약 10㎛와 약 300㎛ 사이에 있는 폭과 같이, 제1 폭(W1)보다 작은 제3 폭(W3)을 갖도록 형성될 수 있다. 하지만, 제3 폭(W3)에 대해 임의의 적절한 치수가 이용될 수 있다. 이 때문에, 제1 기판 연장부들(607)이 제1 반도체 디바이스 칩(103), 제2 반도체 디바이스 칩(105), 및 제3 반도체 디바이스 칩(107) 상에 남게 된다.
추가적으로, 본 발명분야의 당업자가 아는 바와 같이, 제1 웨이퍼(101)를 단품화하기 위해 소잉 블레이드를 활용하는 것은 단순한 하나의 예시적인 실시예에 불과하며, 이러한 것으로 제한된다는 것을 의도한 것은 아니다. 제1 반도체 디바이스 칩(103), 제2 반도체 디바이스 칩(105), 및 제3 반도체 디바이스 칩(107)을 분리시키기 위해 하나 이상의 에칭들을 활용하는 것과 같은, 제1 웨이퍼(101)를 단품화하기 위한 대안적인 방법들이 대안적으로 활용될 수 있다. 제1 웨이퍼(101)를 단품화하기 위해 이러한 방법들 및 임의의 다른 적절한 방법들이 대안적으로 활용될 수 있다.
도 7은 칩 온 웨이퍼(chip on wafer; CoW) 접합 구성으로 제2 웨이퍼(701)로의 제1 반도체 디바이스 칩(103), 제2 반도체 디바이스 칩(105), 및 제3 반도체 디바이스 칩(107)의 접합을 나타낸다. 제2 웨이퍼(701)는 제2 기판(703), 제2 능동 디바이스층(705), 제2 금속층들(707), 제2 패시베이션층(708), 및 제2 접촉 패드들(709)을 포함할 수 있는데, 이것들은 제1 기판(109), 제1 능동 디바이스층(111), 제1 금속층들(113), 제1 패시베이션층(114), 및 제1 접촉 패드들(115)과 각각 유사할 수 있다. 제2 기판(703), 제2 능동 디바이스층(705), 제2 금속층들(707), 제2 패시베이션층(708), 및 제2 접촉 패드들(709)은 (제2 스크라이브 영역들(717)에 의해 분리된) 제4 반도체 디바이스 칩(711), 제5 반도체 디바이스 칩(713), 및 제6 반도체 디바이스 칩(715)을 형성할 수 있으며, 제4 반도체 디바이스 칩(711), 제5 반도체 디바이스 칩(713), 및 제6 반도체 디바이스 칩(715)은 각각 제1 반도체 디바이스 칩(103), 제2 반도체 디바이스 칩(105), 및 제3 반도체 디바이스 칩(107)과 함께 동작하도록 활용될 것이다.
제1 반도체 디바이스 칩(103)은 예컨대 퓨전 접합 공정을 활용하여 제2 웨이퍼(701)에 접합될 수 있다. 실시예에서 퓨전 접합 공정은 접합이 요망되는 제2 웨이퍼(701)에 대해 초기 세정 공정을 수행함으로써 개시될 수 있다. 특정 실시예에서, 제2 웨이퍼(701)는 예컨대 친수성 표면을 형성하기 위한 SC-1 또는 SC-2 세정 프로시저와 같은 습식 세정 프로시저를 이용하여 세정될 수 있다. 제1 반도체 디바이스 칩(103), 제2 반도체 디바이스 칩(105), 및 제3 반도체 디바이스 칩(107)은, 세정되면, 제2 웨이퍼(701) 상에서의 각자의 희망하는 위치들로 정렬되며, 친수성 표면은 제1 반도체 디바이스 칩(103), 제2 반도체 디바이스 칩(105), 및 제3 반도체 디바이스 칩(107)과 물리적 접촉을 이루어 접합 프로시저가 시작된다. 제1 반도체 디바이스 칩(103), 제2 반도체 디바이스 칩(105), 및 제3 반도체 디바이스 칩(107)이 제2 웨이퍼(701)에 접촉되면, 접합들을 강화시키기 위해 열 어닐링이 활용될 수 있다.
하지만, 상술한 퓨전 접합의 설명들은 제2 웨이퍼(701)에 제1 반도체 디바이스 칩(103), 제2 반도체 디바이스 칩(105), 및 제3 반도체 디바이스 칩(107)을 접합시키기 위해 활용될 수 있는 한가지 유형의 공정예에 불과할 뿐이며, 본 실시예들로 한정시키려는 의도는 없다. 이보다는, 임의의 적절한 접합 공정이 제2 웨이퍼(701)에 제1 반도체 디바이스 칩(103), 제2 반도체 디바이스 칩(105), 및 제3 반도체 디바이스 칩(107)을 접합시키기 위해 대안적으로 활용될 수 있으며, 이러한 공정들을 모두 본 실시예들 내에 완전히 포함시키고자 하는 바이다.
도 8은 (도 8에서 도면부호 801로 라벨링된 회전판에 의해 표현된) 제2 시닝 공정을 나타내며, 이 제2 시닝 공정은 제1 반도체 디바이스 칩(103), 제2 반도체 디바이스 칩(105), 및 제3 반도체 디바이스 칩(107)이 제2 웨이퍼(701)에 접합된 후 제1 반도체 디바이스 칩(103), 제2 반도체 디바이스 칩(105), 및 제3 반도체 디바이스 칩(107)으로부터 제1 기판 연장부들(607)을 제거하기 위해 활용된다. 실시예에서 제1 반도체 디바이스 칩(103), 제2 반도체 디바이스 칩(105), 및 제3 반도체 디바이스 칩(107)은 예컨대, 화학적 기계적 폴리싱을 이용하여 시닝될 수 있는데, 이 때 제1 접촉 패드들(115)과는 반대쪽에 있는, 제1 반도체 디바이스 칩(103), 제2 반도체 디바이스 칩(105), 및 제3 반도체 디바이스 칩(107)의 일부분들을 제거하기 위해 화학 반응제와 연마제의 조합이 하나 이상의 그라인딩 패드들과 함께 활용된다. 하지만, 물리적 그라인딩 공정, 하나 이상의 에칭 공정들, 이들의 조합들 등과 같은 임의의 다른 적절한 공정이 대안적으로 활용될 수 있다. 실시예에서, 제1 반도체 디바이스 칩(103), 제2 반도체 디바이스 칩(105), 및 제3 반도체 디바이스 칩(107)은 약 25㎛와 같이, 약 10㎛와 약 250㎛ 사이와 같은 제2 두께(T2)로 시닝되는 것과 같이, 제1 기판 연장부들(607)을 제거하는데 충분한 두께로 시닝된다. 하지만, 임의의 적절한 두께가 대안적으로 이용될 수 있다.
제1 반도체 디바이스 칩(103), 제2 반도체 디바이스 칩(105), 및 제3 반도체 디바이스 칩(107)이 제2 웨이퍼(701)에 접합되고 시닝되면, 추가적인 프로세싱이 제2 웨이퍼(701)에 대해 수행될 수 있다. 예를 들어, 제2 웨이퍼(701)는 사용준비가 된 반도체 디바이스들을 형성하기 위해 그 자체가 단품화될 수 있다.
본 발명개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 특징들을 약술해왔다. 본 발명분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 발명개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들은 본 발명개시의 사상과 범위를 이탈하지 않는다는 것과, 본 발명개시의 사상과 범위를 이탈하지 않고서 당업자가 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.

Claims (10)

  1. 반도체 디바이스를 제조하는 방법에 있어서,
    제1 반도체 다이와 제2 반도체 다이 사이에서 제1 반도체 웨이퍼 내에 제1 개구를 형성하는 단계로서, 상기 제1 개구는 상기 제1 반도체 웨이퍼의 주면에 평행한 제1 폭을 갖고, 상기 제1 개구를 형성하는 단계는 상기 제1 반도체 다이의 모서리를 라운딩하는(round) 것인, 상기 제1 개구를 형성하는 단계;
    상기 제1 개구를 형성하는 단계 이후에, 상기 제1 반도체 웨이퍼를 시닝(thinning)하는 단계;
    상기 제1 반도체 웨이퍼를 시닝하는 단계 이후에, 상기 제1 반도체 웨이퍼를 단품화하기 위해 제2 개구를 형성하는 단계로서, 상기 제1 개구와 상기 제2 개구는 상기 제1 반도체 다이와 상기 제2 반도체 다이를 분리시키고, 상기 제2 개구는 상기 제1 반도체 웨이퍼의 주면에 평행한 제2 폭을 가지며, 상기 제2 폭은 상기 제1 폭보다 작은 것인, 상기 제2 개구를 형성하는 단계; 및
    상기 제2 개구를 형성하는 단계 이후에, 상기 제1 반도체 다이가 직선 측벽을 가질 때까지 상기 제1 반도체 다이를 시닝하는 단계
    를 포함하는 반도체 디바이스 제조 방법.
  2. 제1항에 있어서,
    상기 제1 반도체 다이를 시닝하기 전에 상기 제1 반도체 다이를 반도체 기판 상에 접합시키는 단계
    를 더 포함하는 반도체 디바이스 제조 방법.
  3. 제2항에 있어서, 상기 반도체 기판은 반도체 웨이퍼이고, 상기 제1 반도체 다이를 상기 반도체 기판 상에 접합시키는 단계 이후에, 상기 반도체 웨이퍼를 단품화시키는 단계를 더 포함하는 것인, 반도체 디바이스 제조 방법.
  4. 제1항에 있어서, 상기 제1 반도체 다이를 시닝하는 단계는 적어도 부분적으로 화학적 기계적 폴리싱(polishing) 프로세스를 사용하여 수행되는 것인, 반도체 디바이스 제조 방법.
  5. 제1항에 있어서, 상기 제1 반도체 다이를 시닝하는 단계는 상기 제1 반도체 다이 상의 연장부 영역들을 제거하는 것인, 반도체 디바이스 제조 방법.
  6. 제1항에 있어서, 상기 제1 개구를 형성하는 단계는 적어도 부분적으로 건식 에칭 프로세스를 사용하여 수행되는 것인, 반도체 디바이스 제조 방법.
  7. 반도체 디바이스를 제조하는 방법에 있어서,
    반도체 기판 내에 적어도 부분적으로 제1 반도체 다이와 제2 반도체 다이를 형성하는 단계;
    상기 반도체 기판의 제1 부분을 제거하는 단계로서, 상기 제1 부분은 상기 반도체 기판의 스크라이브 영역 내에 위치하고, 상기 제1 부분을 제거하는 단계는 상기 반도체 기판 상에 적어도 부분적으로 곡선화된 측벽을 형성하는 것인, 상기 제1 부분을 제거하는 단계;
    상기 제1 부분을 제거하는 단계 이후에, 상기 제1 반도체 웨이퍼를 시닝하는 단계;
    상기 제1 반도체 웨이퍼를 시닝하는 단계 이후에, 상기 반도체 기판의 제2 부분을 소잉(saw) 블레이드를 이용하여 제거하는 단계 - 상기 반도체 기판의 제1 부분을 제거하는 단계와 상기 반도체 기판의 제2 부분을 제거하는 단계는, 상기 제1 반도체 다이를 상기 제2 반도체 다이로부터 분리시키고, 또한 상기 제1 반도체 다이 상에 반도체 물질 연장부들을 형성시킴 - ; 및
    상기 반도체 기판의 제2 부분을 제거하는 단계 이후에, 상기 제1 반도체 다이로부터 상기 반도체 물질 연장부들을 제거하는 단계
    를 포함하는, 반도체 디바이스 제조 방법.
  8. 제7항에 있어서, 상기 반도체 물질 연장부들을 제거하는 단계는 상기 제1 반도체 다이 상에 시닝 프로세스를 수행하는 것을 포함하는 것인, 반도체 디바이스 제조 방법.
  9. 제7항에 있어서, 상기 반도체 기판의 제1 부분을 제거하는 단계는,
    상기 제1 반도체 다이 위에 마스크를 형성하는 단계; 및
    상기 마스크를 통해 건식 에칭을 수행하여 상기 반도체 기판의 제1 부분을 제거하는 단계
    를 더 포함하는 것인, 반도체 디바이스 제조 방법.
  10. 반도체 디바이스를 제조하는 방법에 있어서,
    제1 반도체 다이와 제2 반도체 다이 사이에서 제1 반도체 웨이퍼 내에 제1 개구를 형성하는 단계로서, 상기 제1 개구를 형성하는 단계는 적어도 부분적으로 에칭 공정으로 수행되고, 상기 제1 개구를 형성하는 단계는 상기 제1 반도체 다이의 모서리를 라운딩하는 것인, 상기 제1 개구를 형성하는 단계;
    상기 제1 개구를 형성하는 단계 이후에, 상기 제1 반도체 웨이퍼를 시닝하는 단계;
    상기 제1 반도체 웨이퍼를 시닝하는 단계 이후에, 상기 제1 반도체 다이와 상기 제2 반도체 다이 사이에서 상기 제1 반도체 웨이퍼 내에 제2 개구를 형성하는 단계로서, 상기 제2 개구를 형성하는 단계는 적어도 부분적으로 소잉 공정으로 수행되고, 상기 제2 개구는 상기 제1 개구보다 작은 폭을 가지며, 상기 제1 개구 및 상기 제2 개구는 상기 제1 반도체 다이를 상기 제2 반도체 다이로부터 단품화시키는 것인, 상기 제2 개구를 형성하는 단계;
    상기 제1 반도체 다이와 상기 제2 반도체 다이를 제2 반도체 웨이퍼에 접합시키는 단계; 및
    상기 제1 반도체 다이와 상기 제2 반도체 다이를 접합시킨 후 상기 제1 반도체 다이와 상기 제2 반도체 다이를 시닝하는 단계
    를 포함하며,
    상기 제1 반도체 다이와 상기 제2 반도체 다이를 시닝하는 단계는 상기 제1 반도체 다이와 상기 제2 반도체 다이로부터 연장부 영역들을 제거시키는 것인, 반도체 디바이스 제조 방법.
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