JP2012186309A - ウエハレベルパッケージの製造方法、及びウエハレベルパッケージ - Google Patents

ウエハレベルパッケージの製造方法、及びウエハレベルパッケージ Download PDF

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Abstract

【課題】ウエハ歩留まり及び製品歩留まりを向上し得るウエハレベルパッケージの製造方法、及びウエハレベルパッケージを提供する。
【解決手段】ウエハレベルパッケージの製造方法は、面内に複数のデバイスチップが搭載又は形成されたデバイスウエハ20と該デバイスウエハ20に対向するキャップウエハ30とが互いに接合された後、デバイス毎に個片化される。デバイスウエハ20とキャップウエハ30との少なくとも一方に個片化するための第1溝23を形成する第1溝形成工程と、デバイスウエハ20とキャップウエハ30とを接合する接合工程とをこの順に含んでいる。
【選択図】図1

Description

本発明は、面内に複数のデバイスチップが搭載又は形成された第1のウエハと該第1のウエハに対向する第2のウエハとが互いに接合された後、デバイス毎に個片化されるウエハレベルパッケージの製造方法、及びウエハレベルパッケージに関するものであり、特に、ダイシングレス化を図り得るウエハレベルパッケージの製造方法、及びウエハレベルパッケージに関する。
半導体デバイスのパッケージ方法として、従来はモールドパッケージが主流であったが、近年はパッケージコストの削減、並びにパッケージ寸法の小型化が可能なウエハレベルパッケージがシェアを広げている。
このようなウエハレベルパッケージでは、面内に複数のデバイスチップが搭載又は形成された第1のウエハと該第1のウエハに対向する第2のウエハとが互いに接合された後、一般的にはダイシングによりデバイス毎に個片化されてウエハレベルパッケージが完成するものとなっている。
ここで、ウエハレベルパッケージの製造においては、第1のウエハと第2のウエハとを接合した後にダイシングする。その際、第1のウエハと第2のウエハとの熱膨張係数差又はウエハ独自の有する応力によって反りが発生するので、反りが存在する状態でダイシングすると、ウエハ歩留まりや製品歩留まりが悪化する等の問題が発生する。
そこで、この問題を解決すべく、特許文献1に開示された半導体パッケージの製造方法では、図8(a)〜(e)に示すように、半導体ウエハ101とキャップウエハ103とを接合した後、半導体ウエハ101又はキャップウエハ103側からスクライブラインに沿ってハーフカット104し、横方向のチップ同士を部分的に分割する。ハーフカット104の入れ方は、例えば、図8(a)に示すキャップウエハ103の途中まで、図8(b)に示すキャップウエハ103と接合層102との界面まで、図8(c)に示す接合層102の途中まで、図8(d)に示す接合層102と半導体ウエハ101との界面まで、及び図8(e)に示す半導体ウエハ101の途中までの様式がある。これにより、カットされた基板の個片が孤島状に存在するようになるので、いずれの場合も接合基板の反り量が大幅に低減し、ウエハ歩留まりや製品歩留まりが向上するとしている。
また、例えば、特許文献2に開示された半導体装置の製造方法では、図9(a)〜(f)に示すように、圧電基板201の表面に弾性表面波デバイスパターン202を複数個形成する工程と、励振空間203を設けて保護体204で覆う工程と、レーザ光205を圧電基板201の内部及び保護体204に集光させて照射することにより圧電基板201の内部に改質領域206を形成すると共にレーザ光205を照射した部分の保護体204を除去して保護体除去部207を形成する工程と、圧電基板201の裏面側をグラインダー208にて研削することにより圧電基板201を薄板化する工程と、改質領域206で各デバイスに分離する工程とを備えたものからなっている。尚、励振空間203を設けて保護体204で覆う工程においては、詳細には、弾性表面波デバイスパターン202を囲み、かつ個片に分離した際の外周から全周に渡って間隔を設けて形成した側壁211を設け、励振空間203を覆い、同じく個片に分離した際の外周から全周に渡って間隔を設けて形成した天板212を設け、かつ弾性表面波デバイスパターン202に接続され外部に電気信号を取り出すための接続電極213を設け、圧電基板201の第1面側全体をエポキシ系樹脂からなる保護体204にて覆っている。また、改質領域206で各デバイスに分離する工程では、圧電基板201にピックアップシート220を貼り、ピックアップシート220を延伸することにより、改質領域206にて分離させることができるものとなっている。
すなわち、特許文献2に開示された半導体装置の製造方法では、レーザ光205を集光させて圧電基板201内に改質領域206を設けて個片化する。そして、同時にキャップである保護体204を構成するエポキシ樹脂にもレーザ光205を集光することによって、保護体除去部207を形成することができる。また、圧電基板201を薄くするためのグラインド工程時に、同時にデバイス分離できるものとなっている。
この結果、従来の弾性表面波デバイスでは、小型化してもダイシングによる切り代で十分に量産性をあげることができなかったことを回避でき、ウエハ歩留まりや製品歩留まりが向上するようになっている。
さらに、例えば、特許文献3に開示されたウエハレベルパッケージ300の製造方法では、図10(a)(b)に示すように、デバイスチップ301の周りを樹脂からなる封止枠302にて気密封止されたデバイスを作製するためのものであり、各デバイスに個片化する場合には、封止枠302が形成されたデバイスウエハ310にキャップウエハ320を接合してから、封止枠302・302間をダイシング加工にて個片化するようになっている。
これにより、デバイスチップ301は封止枠302で隔離されているので、封止枠302・302間をダイシング加工した場合においても、ダイシング加工に伴うクラック発生がデバイスチップ301に影響するのを回避し、ウエハ歩留まりや製品歩留まりを向上させるものとなっている。
さらに、例えば、特許文献4に開示された半導体装置の製造方法では、図11(a)(b)に示すように、半導体基板401上に形成される複数個の半導体装置を個々に隔てるスクライブライン用溝402と、半導体装置にスルーホール配線を施すためのスルーホール用溝403とをエッチングマスク404を用いてエッチングすることにより形成する。このとき、スクライブライン用溝402の幅をスルーホール用溝403の幅より狭くしておく。次いで、図11(c)に示すように、半導体基板401を裏面からスルーホール用溝403の底面に達する厚さまで削って薄層化半導体基板405とすることにより、スルーホール用溝403を貫通させた後、裏面金属配線板406及び金属配線407を形成する。次いで、図11(d)に示すように、薄層化半導体基板405の裏面に粘着性及び延伸性を有するシート408を貼付け、図11(e)に示すように、スクライブライン用溝402に沿って薄層化半導体基板405と裏面金属配線板406とをブレイク装置410を用いてスクライブライン411にて劈開し、図11(f)に示すように、シート408を延伸して半導体装置毎に分離する。
これにより、デバイスの取れ数を増加させる半導体装置の製造方法を提供するものとなっている。
特開2009−177034号公報(2009年8月6日公開) 特開2010−213144号公報(2010年9月24日公開) 米国特許出願公開第2009/0194861号明細書(2009年8月6日公開) 特開2002−198327号公報(2002年7月12日公開)
しかしながら、上記従来のウエハレベルパッケージの製造方法、及びウエハレベルパッケージでは、以下の問題点を有している。
まず、特許文献1に開示された半導体パッケージの製造方法では、半導体ウエハ101とキャップウエハ103とを接合した後、細くて深い溝を、一方向のみから2枚の基板に渡って形成するのは、処理時間が長くなるので生産性が悪いことや接合部付近の異種材料や空間の影響によって加工し難い等の課題がある。また、ダイシングでは、ダイシング代が必要となり、デバイスの取り数が減少するという問題点を有している。
また、特許文献2に開示された半導体装置の製造方法は、ウエハレベルパッケージではない。このため、2枚の基板を貼り合わせるウエハレベルパッケージに適用する場合には、上下の基板とも改質しなければならず、工数が増えるという問題点を有している。さらに、最終的には基板を割る工程となっているので、クラック、欠け等により封止不良の原因となるという問題点を有している。
さらに、特許文献3に開示されたウエハレベルパッケージ300の製造方法では、ダイシングにて個片化するため、ダイシング代が必要となる。したがって、その点で、ウエハ歩留まりや製品歩留まりの向上が十分でないという問題点を有している。
また、特許文献4に開示された半導体装置の製造方法をウエハレベルパッケージの製造方法に適用する場合には、図12に示すように、図11(c)に示す薄層化半導体基板405・405をそれぞれ貼り合わせることになる。しかし、その場合、接合時の荷重により溝が深い場合にはブレイクが起き易くなるという問題点を有している。また、貼りあわせた後に、表面の薄層化半導体基板405と裏面の薄層化半導体基板405との2回のブレイクが必要となり、工数が増加する。
本発明は、上記従来の問題点に鑑みなされたものであって、その目的は、ウエハ歩留まり及び製品歩留まりを向上し得るウエハレベルパッケージの製造方法、及びウエハレベルパッケージを提供することにある。
本発明のウエハレベルパッケージの製造方法は、上記課題を解決するために、面内に複数のデバイスチップが搭載又は形成された第1のウエハと該第1のウエハに対向する第2のウエハとが互いに接合された後、デバイス毎に個片化されるウエハレベルパッケージの製造方法において、上記第1のウエハと第2のウエハとの少なくとも一方に個片化するための第1溝を形成する第1溝形成工程と、上記第1のウエハと第2のウエハとを接合する接合工程とをこの順に含んでいることを特徴としている。
本発明のウエハレベルパッケージは、面内に複数のデバイスチップが搭載又は形成された第1のウエハと該第1のウエハに対向する第2のウエハとが互いに接合された後、デバイス毎に個片化されたウエハレベルパッケージにおいて、上記第1のウエハと第2のウエハとの少なくとも一方には、デバイス毎に個片化するために形成された第1溝が設けられていることを特徴としている。
上記の発明によれば、ウエハレベルパッケージを製造する場合には、第1溝形成工程にて、第1のウエハと第2のウエハとの少なくとも一方に個片化するための第1溝を形成する。次いで、接合工程により、第1のウエハと第2のウエハとを接合する。
この結果、第1のウエハと第2のウエハとを貼り合わせることにより封止されるウエハレベルパッケージを作製する工程において、個々のウエハレベルパッケージを切り離すための第1溝が、第1のウエハと第2のウエハとを貼り合わせる前に予め形成されている。
すなわち、第1溝が存在しない状態で第1のウエハと第2のウエハとを接合したものをダイシングする場合には、反りの影響を受けて、寸法精度が悪くなり、ウエハ歩留まり及び製品歩留まりが悪化する。
この点、本発明では、接合前に第1のウエハと第2のウエハとの少なくとも一方に個片化するための第1溝が形成されているので、第1溝の緩衝作用により反りを軽減した状態で接合することができる。
したがって、ウエハ歩留まり及び製品歩留まりを向上し得るウエハレベルパッケージの製造方法、及びウエハレベルパッケージを提供することができる。
本発明のウエハレベルパッケージの製造方法では、前記第1溝形成工程では、前記第1溝は前記第1のウエハと第2のウエハとのいずれか一方に形成されていると共に、前記接合工程の後、前記第1溝を形成した前記第1のウエハと第2のウエハとのいずれか一方とは異なる他方の第2のウエハ又は第1のウエハにも個片化するための帯状貫通開口又は第2溝をダイシング以外で形成する第2溝形成工程を含んでいることが好ましい。
本発明のウエハレベルパッケージでは、前記第1溝は前記第1のウエハと第2のウエハとのいずれか一方に形成されていると共に、上記第1溝が形成された前記第1のウエハと第2のウエハとのいずれか一方とは異なる他方の第2のウエハ又は第1のウエハには、接合後にダイシング以外で形成された個片化するための帯状貫通開口又は第2溝が設けられていることが好ましい。尚、第2溝は有底帯状開口であり、帯状貫通開口は、無底のものをいう。また、必ずしも帯状貫通開口でなくても、有底帯状開口である第2溝とすることによっても、スクライブ等によってウエハレベルパッケージを個片化することは可能である。さらに、ダイシング以外での帯状貫通開口又は第2溝の形成方法としては、例えば、エッチング又はレーザにて穿孔する方法がある。
これにより、第2溝形成工程にて、第1溝を形成した第1のウエハと第2のウエハとのいずれか一方とは異なる他方の第2のウエハ又は第1のウエハにも個片化するための帯状貫通開口又は第2溝をダイシング以外で形成する。
この結果、接合された第1のウエハ及び第2のウエハにおいては、第1溝及び帯状貫通開口又は第2溝が同一線上に存在しており、これによって、接合された第1のウエハ及び第2のウエハにおける連結部分の寸法は小さいものとなっている。これにより、接合された第1のウエハ及び第2のウエハを、例えば、第1溝及び帯状貫通開口又は第2溝を境界として該第1のウエハ及び第2のウエハを両側に延伸すること等により、容易に、ウエハレベルパッケージを個片化することができる。このため、ダイシングプロセスを不要とすることができる。
この結果、ダイシングプロセスに伴うダイシング代が不要となるので、デバイスチップの取り数を増加することができる。また、ダイシング時のダイシング近傍域へのひび割れ、つまりチッピングによる封止不良を削減することができる。
したがって、ウエハ歩留まり及び製品歩留まりを向上し得るウエハレベルパッケージの製造方法、及びウエハレベルパッケージを提供することができる。
本発明のウエハレベルパッケージの製造方法では、前記第2溝形成工程の後、前記第1溝形成工程にて形成された第1のウエハと第2のウエハとのいずれか一方に形成された第1溝の裏面から、該第1溝を露出するための第1溝露出工程を含んでいる。
これにより、第1溝露出工程にて、第1溝を露出して、ウエハレベルパッケージを個片化することができる。
本発明のウエハレベルパッケージの製造方法では、前記第1溝露出工程では、前記第1のウエハと第2のウエハとのいずれか一方における第1溝の裏面から該第1溝の対向位置に沿ってスクライブすることにより、第1溝を露出させることが可能である。尚、スクライブとは、目印として尖った器具で線等を刻み付け、折曲等することによって第1溝に沿ってウエハレベルパッケージを切断することをいう。
これにより、ダイシングプロセスを経ることなく、スクライブの方法にて第1溝を露出させ、ウエハレベルパッケージを個片化することができる。
本発明のウエハレベルパッケージの製造方法では、前記第1溝露出工程では、前記第1溝が形成された第1のウエハと第2のウエハとのいずれか一方における第1溝の裏面側を研削、研磨、又はエッチングにて削り取って薄ウエハ化することにより、第1溝を露出させることが可能である。
すなわち、第1溝は第1のウエハと第2のウエハとのいずれか一方における途中の厚さまで存在している。このため、第1のウエハ又は第2のウエハにおける第1溝の裏面側を研削、研磨、又はエッチングにて削り取って薄ウエハ化することにより、第1溝が露出する。
これにより、ダイシングプロセスを経ることなく、研削、研磨、又はエッチングにて削り取って薄ウエハ化する方法にて第1溝を露出させ、ウエハレベルパッケージを個片化することができる。
本発明のウエハレベルパッケージの製造方法では、前記第1溝露出工程では、前記第1溝が形成された第1のウエハと第2のウエハとのいずれか一方における第1溝の裏面側から第1溝までをハーフダイスすることにより、第1溝を露出させることが可能である。尚、ハーフダイスとは、ダイシングに用いるディスクカッターにて、溝が形成された第1のウエハと第2のウエハとのいずれか一方における第1溝の裏面側から第1溝までを切断することをいう。
これにより、ダイシングプロセスを経ることなく、第1溝までをハーフダイスする方法にて第1溝を露出させ、ウエハレベルパッケージを個片化することができる。また、本発明においては、第1のウエハの表面に搭載された各デバイスチップは、第1溝、及び帯状貫通開口又は第2溝の切断面にて既に区画化されている。このため、第1溝の裏面側からディスク幅の大きいダイシングにてハーフダイスしても、ダイシング代がデバイスチップの個片化に影響することがない。したがって、デバイスチップの取り数が減少することはない。
本発明のウエハレベルパッケージの製造方法では、前記第1溝露出工程では、前記第1溝が形成された第1のウエハと第2のウエハとのいずれか一方における第1溝を境界として該接合された第1のウエハ及び第2のウエハを両側へ延伸させることにより、第1溝を露出させることが可能である。
すなわち、接合された第1のウエハ及び第2のウエハにおいては、第1溝及び帯状貫通開口又は第2溝が同一線上に存在しており、これによって、接合された第1のウエハ及び第2のウエハにおける連結部分の寸法は小さいものとなっている。
この結果、接合された第1のウエハ及び第2のウエハを、第1溝及び帯状貫通開口又は第2溝を境界として該第1のウエハ及び第2のウエハを両側に延伸、つまり引き剥がすこと等により、容易に、ウエハレベルパッケージを個片化することができる。
したがって、ダイシングプロセスを経ることなく、第1溝を境界として該接合された第1のウエハ及び第2のウエハを両側へ延伸させる方法にて第1溝を露出させ、ウエハレベルパッケージを個片化することができる。
本発明のウエハレベルパッケージの製造方法は、以上のように、第1のウエハと第2のウエハとの少なくとも一方に個片化するための第1溝を形成する第1溝形成工程と、上記第1のウエハと第2のウエハとを接合する接合工程とをこの順に含んでいる方法である。
本発明のウエハレベルパッケージは、第1のウエハと第2のウエハとの少なくとも一方には、デバイス毎に個片化するために形成された第1溝が設けられているものである。
それゆえ、ウエハ歩留まり及び製品歩留まりを向上し得るウエハレベルパッケージの製造方法、及びウエハレベルパッケージを提供するという効果を奏する。
(a)〜(e)は、本発明におけるウエハレベルパッケージの製造方法の実施の一形態を示すものであって、ウエハレベルパッケージの製造工程を示す断面図である。 個片化された上記ウエハレベルパッケージの構成を示す斜視図である。 上記ウエハレベルパッケージの構成を示す断面図である。 (a)〜(e)は、上記ウエハレベルパッケージの製造方法の変形例の製造工程を示す断面図である。 (a)〜(e)は、上記ウエハレベルパッケージの製造方法の他の変形例の製造工程を示す断面図である。 (a)〜(e)は、上記ウエハレベルパッケージの製造方法の他の変形例の製造工程を示す断面図である。 (a)本実施の形態のウエハレベルパッケージの製造方法によるデバイスチップとスクライブラインとの関係を示す平面図であり、(b)は従来のウエハレベルパッケージの製造方法によるデバイスチップとダイシンブラインとの関係を示す平面図である。 (a)〜(e)は、従来のウエハレベルパッケージの製造方法を示す断面図である。 (a)〜(f)は、従来の半導体装置の製造方法を示す断面図である。 (a)は、従来の他のウエハレベルパッケージの製造方法を示す平面図であり、(b)はその断面図である。 (a)〜(f)は、従来の他の半導体装置の製造方法を示す断面図である。 上記図11に示す従来の他の半導体装置を2枚貼り合わせたウエハレベルパッケージの構成を示す断面図である。
本発明の一実施形態について図1〜図7に基づいて説明すれば、以下のとおりである。
本実施の形態のウエハレベルパッケージの構成について、図2及び図3に基づいて説明する。図2は個片化されたウエハレベルパッケージの構成を示す斜視図であり、図2は個片化される前のウエハレベルパッケージの構成を示す断面図である。
本実施の形態のウエハレベルパッケージ10は、図2に示すように、後述するデバイスチップ1を搭載又は形成した基部2と、その上を覆うキャップ部3とを接合したものからなっている。上記ウエハレベルパッケージ10は、例えば、キャップ部3にスルーホール5が形成されており、デバイスチップ1が、スルーホール5に形成された配線、及びキャップ部3の表面に設けられた配線パターン6を介して図示しない外部に設けられた外部機器に電気的に接続されるようになっている。したがって、本実施の形態のウエハレベルパッケージ10は、シリコン貫通電極(TSV:Through-Silicon via)により、信号の受け渡しを行うものとなっている。尚、本実施の形態では、このように、シリコン貫通電極(TSV:Through-Silicon via)を採用していることが好ましいが、本発明においては必ずしもこれに限らない。
また、本実施の形態のウエハレベルパッケージ10では、デバイスチップ1は、例えば、スイッチ接点部からなっている。しかし、本発明においては必ずしもこれに限らず、他のデバイス又は電子回路等のチップであればよい。
上記ウエハレベルパッケージ10は、図3に示すように、面内に複数のデバイスチップ1が搭載又は形成された第1のウエハとしてのデバイスウエハ20と該デバイスウエハ20に対向する第2のウエハとしてのキャップウエハ30とが互いに接合された後、デバイス毎に個片化されるものからなっている。すなわち、本実施の形態のウエハレベルパッケージ10は、ウエハプロセスにて再配線や電極形成、樹脂封止及び個片化までを全て行い、最終的にウエハを切断したデバイスチップ1の大きさがそのままパッケージの大きさとなるものである。このため、ウエハレベルパッケージは、小型化及び軽量化の観点からも理想的であるといえ、このように、本実施の形態のウエハレベルパッケージ10は、例えば、携帯電話等の電子機器に採用されるマイクロエレクトロメカニカルシステム(MEMS)構造であればよい。
上記デバイスウエハ20はシリコン(Si)からなるウエハが積層されたものからなっており、各層のウエハには絶縁膜21が形成されている。そして、上側のウエハの表面に形成された絶縁膜21の上には、複数のデバイスチップ1が搭載されている。また、キャップウエハ30もシリコン(Si)からなっており、その表面には絶縁膜31が形成されている。そして、上記デバイスチップ1は、前述したように、キャップウエハ30に形成されたスルーホール5、配線パターン6及びバンプ7を介して外部機器に電気的に接続されるようになっている。また、デバイスウエハ20における下層のウエハには、スイッチ可動部22が設けられている。
上記デバイスチップ1の周りには枠状の接合封止部4が形成されており、これによって、各デバイスチップ1は接合封止部4及び上下のデバイスウエハ20及びキャップウエハ30によって、封止されている。また、デバイスウエハ20とキャップウエハ30とは、シリコン(Si)−シリコン(Si)接合又はシリコン(Si)−二酸化シリコン(SiO)接合にて接合することが可能である。また、金属、ガラスフリット又は樹脂からなる接合材としての接合封止部4、又は金属、ガラスフリット又は樹脂からなる図示しない他の接合材であってもよい。
上記デバイスチップ1と接合封止部4との間は、デバイスチップ1が気密封止されるものであれば、完全な真空であっても、不活性気体又は他の樹脂等の物質に満たされたものであってもよい。
ここで、本実施の形態のウエハレベルパッケージ10には、例えば、デバイスウエハ20には、デバイス毎に個片化するために形成された第1溝23が設けられている。また、第1溝23が形成されたデバイスウエハ20とは異なる他方のキャップウエハ30には、接合後にダイシング以外で形成された個片化するための帯状貫通開口32が設けられている。すなわち、帯状貫通開口32は、キャップウエハ30の下面まで形成されている。このため、帯状貫通開口32は、キャップウエハ30において底のない帯状貫通開口となっている。尚、本発明においては、必ずしもこれに限らず、キャップウエハ30において底が存在する帯状開口である図示しない第2溝であってもよい。これにより、必ずしも帯状貫通開口でなくても、有底帯状開口である第2溝とすることによっても、後述するように、スクライブ等によってウエハレベルパッケージ10を個片化することが可能である。
また、本実施の形態では、第1溝23はデバイスウエハ20に設けられると共に、帯状貫通開口32はキャップウエハ30に設けられている。しかしながら、本発明においては、必ずしもこれに限らず、例えば、第1溝23がキャップウエハ30に設けられると共に、帯状貫通開口32がデバイスウエハ20に設けられたものであってもよい。
次に、上記構成のウエハレベルパッケージ10の製造方法について、図1(a)〜(e)に基づいて、以下に説明する。図1(a)〜(e)は、ウエハレベルパッケージ10の製造工程を示す断面図である。
本実施の形態では、図1(a)に示すように、最初に、第1溝形成工程において、デバイスウエハ20の表面に第1溝23を形成しておく。この第1溝23は、有底の帯状開口であり、例えば、ドライエッチング又はレーザにより形成する。ドライエッチングの場合には、ドライエッチングマスクが使用される。この第1溝23の幅は、個片化するために従来一般的に使用されているダイシング法におけるディスクカッターのディスク幅よりも狭いものとなっている。
そして、接合工程において、第1溝23が形成されたデバイスウエハ20とキャップウエハ30とを接合する。この接合においては、デバイスウエハ20の第1溝23がキャップウエハ30に対向するように接合する。接合方法は、金属、ガラスフリット又は樹脂からなる接合材を使用することができると共に、シリコン(Si)−シリコン(Si)接合又はシリコン(Si)−二酸化シリコン(SiO)接合にて接合することも可能である。
次に、図1(b)に示すように、キャップウエハ30の裏面(図1(b)においては上面)を図示しないグラインダー又はエッチングにて薄ウエハ化する。
次に、図1(c)に示すように、キャップウエハ30に例えばドライエッチングにてスルーホール5を形成する。このとき、本実施の形態では、第2溝形成工程として帯状貫通開口32も一緒にドライエッチングにて形成する。この帯状貫通開口32は、キャップウエハ30を貫通する帯状開口であり、デバイスウエハ20に形成された第1溝23と同一直線上となるように配されている。この帯状貫通開口32は、スルーホール5と一緒に形成されるので、効率よく形成することができる。尚、帯状貫通開口32の形成は、例えばドライエッチングにて行っているが、必ずしもこれに限らず、レーザを使用することも可能である。すなわち、ダイシング法以外の方法であればよい。その理由は、ダイシング法よりも切り代を狭くできるからである。
次いで、図1(d)に示すように、キャップウエハ30のスルーホール5に、金属貫通配線を形成し、図示しない前記配線パターン6を形成する。
次いで、図1(e)に示すように、第1溝露出工程において、第1溝23を露出させ、これによって、ウエハレベルパッケージ10を個片化する。このウエハレベルパッケージ10を個片化する方法は、各種存在する。
例えば、図1(e)に示すように、デバイスウエハ20における第1溝23の裏面から該第1溝23の対向位置に沿ってスクライブすることにより、スクライブライン24にて、切断することができる。スクライブに際しては、目印として図示しない尖った器具で線等を刻み付け、折曲等することによって第1溝23に沿ってウエハレベルパッケージ10を切断することができる。すなわち、ウエハレベルパッケージ10の厚さは、例えば、キャップウエハ30が例えば150μm、デバイスウエハ20が200μm、キャップウエハ30とデバイスウエハ20との間が60μmである。そして、キャップウエハ30には帯状貫通開口32が形成されており、かつデバイスウエハ20の厚さの途中まで第1溝23が形成されている。したがって、ウエハレベルパッケージ10の厚さ方向において、連結されているのは、キャップウエハ30とデバイスウエハ20との間の60μmと、デバイスウエハ20の一部である。したがって、この厚さであればスクライブ法により、容易にウエハレベルパッケージ10を切断することができる。
この場合、デバイスウエハ20の裏面には、図示しないシートが貼られているので、このシートを延伸することにより、ウエハレベルパッケージ10を個片化させることができる。
尚、第1溝露出工程において、第1溝23を露出させ、ウエハレベルパッケージ10を個片化する方法は、必ずしもこれに限らない。
例えば、図4(a)〜(e)に示すように、第1溝露出工程において、第1溝23が形成されたデバイスウエハ20における第1溝23を境界として該接合されたデバイスウエハ20及びキャップウエハ30を両側へ延伸させることにより、切断面25にて第1溝23を露出させることが可能である。
また、例えば、図5(a)〜(e)に示すように、第1溝露出工程において、第1溝23が形成されたデバイスウエハ20における第1溝23の裏面側を研削、研磨、又はエッチングにて削り取って薄ウエハ化した薄化デバイスウエハ20aとすることにより、第1溝23を露出させることができる。
さらに、例えば、図6(a)〜(e)に示すように、第1溝露出工程において、第1溝23が形成されたデバイスウエハ20における第1溝23の裏面側から第1溝23までをハーフダイス26することにより、第1溝23を露出させることができる。尚、ハーフダイス26とは、ダイシングに用いるディスクカッターにて、溝が形成されたデバイスウエハ20における第1溝23の裏面側から第1溝23までを切断することをいう。
このように、本実施の形態のウエハレベルパッケージ10の製造方法は、面内に複数のデバイスチップ1が搭載又は形成されたデバイスウエハ20と該デバイスウエハ20に対向するキャップウエハ30とが互いに接合された後、デバイス毎に個片化される。そして、デバイスウエハ20とキャップウエハ30との少なくとも一方に個片化するための第1溝23を形成する第1溝形成工程と、デバイスウエハ20とキャップウエハ30とを接合する接合工程とをこの順に含んでいる。
また、本実施の形態のウエハレベルパッケージ10は、面内に複数のデバイスチップ1が搭載又は形成されたデバイスウエハ20と該デバイスウエハ20に対向するキャップウエハ30とが互いに接合された後、デバイス毎に個片化されている。そして、デバイスウエハ20とキャップウエハ30との少なくとも一方には、デバイス毎に個片化するために形成された第1溝23が設けられている。
上記構成によれば、ウエハレベルパッケージ10を製造する場合には、第1溝形成工程にて、デバイスウエハ20とキャップウエハ30との少なくとも一方に個片化するための第1溝23を形成する。次いで、接合工程により、デバイスウエハ20とキャップウエハ30とを接合する。
この結果、デバイスウエハ20とキャップウエハ30とを貼り合わせることにより封止されるウエハレベルパッケージ10を作製する工程において、個々のウエハレベルパッケージ10を切り離すための第1溝23が、デバイスウエハ20とキャップウエハ30とを貼り合わせる前に予め形成されている。
すなわち、第1溝23が存在しない状態でデバイスウエハ20とキャップウエハ30とを接合したものをダイシングする場合には、反りの影響を受けて、寸法精度が悪くなり、ウエハ歩留まり及び製品歩留まりが悪化する。この反りが発生する要因は、熱膨張係数差又はウエハが有する応力による。ウエハが有する応力とは、具体的には、例えば、接合用のメタルや絶縁膜、配線のメタル等をウエハ上に形成していることによって生じるそれらの膜が持つ応力のことである。また、ウエハの厚みや、デバイスウエハ20に用いられているSOI構造(シリコン(Si)の中間に絶縁膜を持つ構造)のウエハも反りに起因する要素となる。接合用のメタルや絶縁膜、配線のメタル等をウエハに形成する際、それらの膜にそれぞれ内部応力が保持されており、それらの膜毎に保持される内部応力も異なっている。そのため、層間での応力差により、反りが発生する。
この点、本実施の形態では、接合前にデバイスウエハ20とキャップウエハ30との少なくとも一方に個片化するための第1溝23が形成されているので、第1溝23の緩衝作用により反りを軽減した状態で接合することができる。
尚、本実施の形態において、例えば、接合前にデバイスウエハ20とキャップウエハ30との両方に個片化するための第1溝23を形成しておくことが可能である。この場合、
少なくともデバイスウエハ20に第1溝23を形成しておくことによって、接合後にデバイスウエハ20及びキャップウエハ30を両側に延伸すること等により個片化しても、デバイス面へのクラックや欠けの発生を防止することができる。また、第1溝23の深さを浅くしておくことによって、接合時のブレイクも防止できる。
したがって、ウエハ歩留まり及び製品歩留まりを向上し得るウエハレベルパッケージ10の製造方法、及びウエハレベルパッケージ10を提供することができる。
また、本実施の形態のウエハレベルパッケージ10の製造方法では、第1溝形成工程では、第1溝23はデバイスウエハ20とキャップウエハ30とのいずれか一方に形成されていると共に、接合工程の後、第1溝23を形成したデバイスウエハ20とキャップウエハ30とのいずれか一方とは異なる他方のキャップウエハ30又はデバイスウエハ20にも個片化するための帯状貫通開口32又は第2溝をダイシング以外で形成する第2溝形成工程を含んでいる。
さらに、本実施の形態のウエハレベルパッケージ10は、第1溝23はデバイスウエハ20とキャップウエハ30とのいずれか一方に形成されていると共に、第1溝23が形成されたデバイスウエハ20とキャップウエハ30とのいずれか一方とは異なる他方のキャップウエハ30又はデバイスウエハ20には、接合後にダイシング以外で形成された個片化するための帯状貫通開口32又は第2溝が設けられていることが好ましい。尚、第2溝は有底帯状開口であり、帯状貫通開口32は、無底のものをいう。また、必ずしも帯状貫通開口32でなくても、有底帯状開口である第2溝とすることによっても、スクライブ等によってウエハレベルパッケージ10を個片化することは可能である。さらに、ダイシング以外での帯状貫通開口32又は第2溝の形成方法としては、例えば、エッチング又はレーザにて穿孔する方法がある。
これにより、第2溝形成工程にて、第1溝23を形成したデバイスウエハ20とキャップウエハ30とのいずれか一方とは異なる他方のキャップウエハ30又はデバイスウエハ20にも個片化するための帯状貫通開口32又は第2溝をダイシング以外で形成する。
この結果、接合されたデバイスウエハ20及びキャップウエハ30においては、第1溝23及び帯状貫通開口32又は第2溝が同一線上に存在しており、これによって、接合されたデバイスウエハ20及びキャップウエハ30における連結部分の寸法は小さいものとなっている。これにより、接合されたデバイスウエハ20及びキャップウエハ30を、例えば、第1溝23及び帯状貫通開口32又は第2溝を境界として該デバイスウエハ20及びキャップウエハ30を両側に延伸すること等により、容易に、ウエハレベルパッケージ10を個片化することができる。このため、ダイシングプロセスを不要とすることができる。
この結果、ダイシングプロセスに伴うダイシング代が不要となるので、デバイスチップ1の取り数を増加することができる。すなわち、図7(b)に示すように、従来では、ダイシングによるダイシングラインの幅が大きかったので、必然的に、デバイスウエハ20の一枚当たりのデバイスチップ1の取れ数が少なくなっていた。具体的には、図7(b)に示す従来のダイシング方式の場合、ダイシング幅が50〜100μm必要であり、さらにダイシング精度を考慮して100〜200μmのチップ間隔が必要であった。
この点、本実施の形態では図7(a)に示すように、ダイシングラインの幅よりも狭いスクライブライン24にて切断して個片化できるので、デバイスチップ1の取り数を増加することができる。具体的には、図7(a)に示すダイシングレスの場合、溝の幅は5〜30μmであり、スクライブライン24の精度を考慮しても20〜50μmの間隔で実現可能である。
また、ダイシング時のダイシング近傍域へのひび割れ、つまりチッピングによる封止不良を削減することができる。
したがって、ウエハ歩留まり及び製品歩留まりを向上し得るウエハレベルパッケージ10の製造方法、及びウエハレベルパッケージ10を提供することができる。
また、本実施の形態のウエハレベルパッケージ10の製造方法では、第2溝形成工程の後、第1溝形成工程にて形成されたデバイスウエハ20とキャップウエハ30とのいずれか一方に形成された第1溝23の裏面から、該第1溝23を露出するための第1溝露出工程を含んでいる。
これにより、第1溝露出工程にて、第1溝23を露出して、ウエハレベルパッケージ10を個片化することができる。
また、本実施の形態のウエハレベルパッケージ10の製造方法では、第1溝露出工程では、デバイスウエハ20とキャップウエハ30とのいずれか一方における第1溝23の裏面から該第1溝23の対向位置に沿ってスクライブすることにより、第1溝23を露出させることが可能である。これにより、ダイシングプロセスを経ることなく、スクライブの方法にて第1溝23を露出させ、ウエハレベルパッケージ10を個片化することができる。
また、本実施の形態のウエハレベルパッケージ10の製造方法では、第1溝露出工程では、第1溝23が形成されたデバイスウエハ20とキャップウエハ30とのいずれか一方における第1溝23の裏面側を研削、研磨、又はエッチングにて削り取って薄ウエハ化することにより、第1溝23を露出させることが可能である。
すなわち、第1溝23はデバイスウエハ20とキャップウエハ30とのいずれか一方における途中の厚さまで存在している。このため、デバイスウエハ20又はキャップウエハ30における第1溝23の裏面側を研削、研磨、又はエッチングにて削り取って薄ウエハ化することにより、第1溝23が露出する。これにより、ダイシングプロセスを経ることなく、研削、研磨、又はエッチングにて削り取って薄ウエハ化する方法にて第1溝23を露出させ、ウエハレベルパッケージ10を個片化することができる。
本実施の形態のウエハレベルパッケージ10の製造方法では、第1溝露出工程では、第1溝23が形成されたデバイスウエハ20とキャップウエハ30とのいずれか一方における第1溝23の裏面側から第1溝23までをハーフダイス26することにより、第1溝23を露出させることが可能である。
これにより、ダイシングプロセスを経ることなく、第1溝23までをハーフダイス26する方法にて第1溝23を露出させ、ウエハレベルパッケージ10を個片化することができる。また、本実施の形態においては、デバイスウエハ20の表面に搭載された各デバイスチップ1は、第1溝23、及び帯状貫通開口32又は第2溝の切断面にて既に区画化されている。このため、第1溝23の裏面側からディスク幅の大きいダイシングにてハーフダイス26しても、ダイシング代がデバイスチップ1の個片化に影響することがない。したがって、デバイスチップ1の取り数が減少することはない。
また、本実施の形態のウエハレベルパッケージ10の製造方法では、第1溝露出工程では、第1溝23が形成されたデバイスウエハ20とキャップウエハ30とのいずれか一方における第1溝23を境界として該接合されたデバイスウエハ20及びキャップウエハ30を両側へ延伸させることにより、第1溝23を露出させることが可能である。
すなわち、接合されたデバイスウエハ20及びキャップウエハ30においては、第1溝23及び帯状貫通開口32又は第2溝が同一線上に存在しており、これによって、接合されたデバイスウエハ20及びキャップウエハ30おける連結部分の寸法は小さいものとなっている。
この結果、接合されたデバイスウエハ20及びキャップウエハ30を、第1溝23及び帯状貫通開口32又は第2溝を境界として該デバイスウエハ20及びキャップウエハ30を両側に延伸、つまり引き剥がすこと等により、容易に、ウエハレベルパッケージ10を個片化することができる。
したがって、ダイシングプロセスを経ることなく、第1溝23を境界として該接合されたデバイスウエハ20及びキャップウエハ30を両側へ延伸させる方法にて第1溝23を露出させ、ウエハレベルパッケージ10を個片化することができる。
また、本実施の形態のウエハレベルパッケージ10の製造方法では、接合工程では、金属、ガラスフリット又は樹脂からなる接合材を使用することが可能である。
これにより、接合材を用いて、デバイスウエハ20とキャップウエハ30とを確実に接合及び封止することができる。
また、本実施の形態のウエハレベルパッケージ10の製造方法では、接合工程では、シリコン(Si)−シリコン(Si)接合又はシリコン(Si)−二酸化シリコン(SiO)接合にてデバイスウエハ20とキャップウエハ30とを接合することが可能である。
これにより、接合材を使用しないで、デバイスウエハ20とキャップウエハ30とを接合及び封止する。したがって、接合材を用いないことによるコストの低減を図ることができる。
尚、本発明は、上記の実施の形態に限定されるものではなく、本発明の範囲内で種々の変更が可能であり、本実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
本発明は、携帯電話、モバイルコンピュータ、パーソナル携帯情報機器(PDA)、デジタルスチルカメラ(DSC)等に代表されるエレクトニクス製品に搭載される半導体パッケージに適用されるウエハレベルパッケージ、MEMS(Micro Electro Mechanical Systems)デバイス等のウエハレベルパッケージの製造方法、及びウエハレベルパッケージに適用することができる。
1 デバイスチップ
2 基部
3 キャップ部
4 接合封止部(接合材)
5 スルーホール
6 配線パターン
10 ウエハレベルパッケージ
20 デバイスウエハ(第1のウエハ)
20a 薄化デバイスウエハ(第1のウエハ)
23 第1溝
24 スクライブライン
25 切断面
26 ハーフダイス
30 キャップウエハ(第2のウエハ)
32 帯状貫通開口

Claims (9)

  1. 面内に複数のデバイスチップが搭載又は形成された第1のウエハと該第1のウエハに対向する第2のウエハとが互いに接合された後、デバイス毎に個片化されるウエハレベルパッケージの製造方法において、
    上記第1のウエハと第2のウエハとの少なくとも一方に個片化するための第1溝を形成する第1溝形成工程と、
    上記第1のウエハと第2のウエハとを接合する接合工程とをこの順に含んでいることを特徴とするウエハレベルパッケージの製造方法。
  2. 前記第1溝形成工程では、前記第1溝は前記第1のウエハと第2のウエハとのいずれか一方に形成されていると共に、
    前記接合工程の後、
    前記第1溝を形成した前記第1のウエハと第2のウエハとのいずれか一方とは異なる他方の第2のウエハ又は第1のウエハにも個片化するための帯状貫通開口又は第2溝をダイシング以外で形成する第2溝形成工程を含んでいることを特徴とする請求項1記載のウエハレベルパッケージの製造方法。
  3. 前記第2溝形成工程の後、前記第1溝形成工程にて形成された第1のウエハと第2のウエハとのいずれか一方に形成された第1溝の裏面から、該第1溝を露出するための第1溝露出工程を含んでいることを特徴とする請求項2記載のウエハレベルパッケージの製造方法。
  4. 前記第1溝露出工程では、前記第1のウエハと第2のウエハとのいずれか一方における第1溝の裏面から該第1溝の対向位置に沿ってスクライブすることにより、第1溝を露出させることを特徴とする請求項3記載のウエハレベルパッケージの製造方法。
  5. 前記第1溝露出工程では、前記第1溝が形成された第1のウエハと第2のウエハとのいずれか一方における第1溝の裏面側を研削、研磨、又はエッチングにて削り取って薄ウエハ化することにより、第1溝を露出させることを特徴とする請求項3記載のウエハレベルパッケージの製造方法。
  6. 前記第1溝露出工程では、前記第1溝が形成された第1のウエハと第2のウエハとのいずれか一方における第1溝の裏面側から第1溝までをハーフダイスすることにより、第1溝を露出させることを特徴とする請求項3記載のウエハレベルパッケージの製造方法。
  7. 前記第1溝露出工程では、前記第1溝が形成された第1のウエハと第2のウエハとのいずれか一方における第1溝を境界として該接合された第1のウエハ及び第2のウエハを両側へ延伸させることにより、第1溝を露出させることを特徴とする請求項3記載のウエハレベルパッケージの製造方法。
  8. 面内に複数のデバイスチップが搭載又は形成された第1のウエハと該第1のウエハに対向する第2のウエハとが互いに接合された後、デバイス毎に個片化されたウエハレベルパッケージにおいて、
    上記第1のウエハと第2のウエハとの少なくとも一方には、デバイス毎に個片化するために形成された第1溝が設けられていることを特徴とするウエハレベルパッケージ。
  9. 前記第1溝は前記第1のウエハと第2のウエハとのいずれか一方に形成されていると共に、
    上記第1溝が形成された前記第1のウエハと第2のウエハとのいずれか一方とは異なる他方の第2のウエハ又は第1のウエハには、接合後にダイシング以外で形成された個片化するための帯状貫通開口又は第2溝が設けられていることを特徴とする請求項8記載のウエハレベルパッケージ。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150024492A (ko) * 2013-08-26 2015-03-09 삼성전자주식회사 정전용량 미세가공 초음파 변환기 및 그 싱귤레이션 방법
CN104641465A (zh) * 2012-09-19 2015-05-20 三菱电机株式会社 半导体装置的制造方法
KR101784655B1 (ko) * 2015-02-13 2017-10-11 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스 및 방법

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112018027A (zh) * 2019-05-31 2020-12-01 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法、晶圆切割方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005056999A (ja) * 2003-08-01 2005-03-03 Fuji Photo Film Co Ltd 固体撮像装置およびその製造方法
JP2007331099A (ja) * 2006-06-14 2007-12-27 Magnachip Semiconductor Ltd Mems素子のパッケージ及びその製造方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007184426A (ja) * 2006-01-06 2007-07-19 Shinko Electric Ind Co Ltd 半導体装置の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005056999A (ja) * 2003-08-01 2005-03-03 Fuji Photo Film Co Ltd 固体撮像装置およびその製造方法
JP2007331099A (ja) * 2006-06-14 2007-12-27 Magnachip Semiconductor Ltd Mems素子のパッケージ及びその製造方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104641465A (zh) * 2012-09-19 2015-05-20 三菱电机株式会社 半导体装置的制造方法
KR20150024492A (ko) * 2013-08-26 2015-03-09 삼성전자주식회사 정전용량 미세가공 초음파 변환기 및 그 싱귤레이션 방법
KR102149332B1 (ko) * 2013-08-26 2020-08-31 삼성전자주식회사 정전용량 미세가공 초음파 변환기 및 그 싱귤레이션 방법
KR101784655B1 (ko) * 2015-02-13 2017-10-11 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 반도체 디바이스 및 방법
US10163709B2 (en) 2015-02-13 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US10510604B2 (en) 2015-02-13 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US11688639B2 (en) 2015-02-13 2023-06-27 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method

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