KR20100039690A - 웨이퍼 쏘잉 방법 - Google Patents

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Abstract

본 발명에 따른 웨이퍼 쏘잉 방법은, 스크라이브(Scribe) 영역에 의하여 구획되는 다수의 반도체 칩들을 포함하는 웨이퍼를 마련하는 단계와, 상기 스크라이브 영역을 따라 단속적으로 배치된 절단부들을 형성하는 단계 및 상기 스크라이브 영역을 가압하여 상기 절단부들을 따라 상기 반도체 칩들을 개별화하는 단계를 포함한다.

Description

웨이퍼 쏘잉 방법{METHOD OF WAFER SAWING}
본 발명은 웨이퍼 쏘잉 방법에 관한 것으로, 보다 자세하게는, 반도체 칩을 개별화하기 위한 웨이퍼 쏘잉(Sawing)시 상기 웨이퍼의 쪼개짐 및 전체 쏘잉 공정 시간을 감소시킬 수 있는 웨이퍼 쏘잉 방법에 관한 것이다.
웨이퍼(Wafer) 한 장에는 동일한 전기회로가 인쇄된 칩이 수백 개에서 혹은 수천 개가 구비된다. 그러나, 칩 자체만으로는 외부로부터 전기를 공급받아 전기신호를 전달해 주거나 전달받을 수 없으며, 또한, 칩은 미세한 회로를 담고 있어 외부충격에 쉽게 손상될 수도 있다.
따라서, 칩에 전기적인 연결을 해 주고, 외부의 충격에 견디도록, 밀봉 포장하여 물리적인 기능과 형상을 갖게 해주는 것이 반도체 패키지이다.
통상적으로 반도체 패키지는 반도체 칩의 각종 전기적인 입출력 신호를 외부로 용이하게 인출시키기 위하여 칩을 패키징하는 기술로서, 최근에는 칩 크기에 가깝게 축소된 구조, 반도체 칩에서 발생하는 열의 방출 성능 및 전기적 수행능력을 극대화시킬 수 있는 구조 등을 실현할 수 있도록 리드프레임, 인쇄회로기판, 회로필름 등의 각종 부재를 이용하여 다양한 구조로 제조되고 있다.
한편, 기존의 패키지는 웨이퍼를 절단하여 개개의 반도체 칩들로 분리시킨 다음, 개개의 반도체 칩 별로 패키징 공정을 실시하는 방식으로 제조되었으나, 최근에는 단위 시간당 생산성을 증대시키고자 개별 반도체 칩으로 분리된 상태에서 조립이 진행되지 않고, 웨이퍼 상태에서 재배선 작업과 볼 형태의 외부 접속 단자의 형성 및 개별 반도체 칩 분리 공정 등을 거쳐 제조하는 기술이 제안되었다.
그러나, 자세하게 도시하고 설명하지는 않았지만, 전술한 종래의 웨이퍼 쏘잉 공정은 블레이드 스핀(Blade Spin) 방식이 이용되기 때문에 쏘잉 공정 시간이 상대적으로 많이 소요되게 되며, 이러한 블레이드 스핀 공정을 이용한 쏘잉 공정은, 쏘잉 공정 수행 후 발생하는 파티클(Particle) 제거를 위한 세정 공정이 추가적으로 요구된다.
게다가, 웨이퍼의 두께가 얇은 경우 상기 블레이드 스핀을 이용한 쏘잉 공정 수행시 웨이퍼가 쪼개지는(Chipping) 현상이 발생하게 되어 웨이퍼 쏘잉 후 개별화된 반도체 칩의 전기적 특성을 저하시키게 된다.
더욱이, 크기가 작은 반도체 칩으로 이루어진 웨이퍼의 경우에는 마진을 향상시키기 위해 쏘잉 라인, 즉, 스크라이브 영역의 두께를 감소시켜야 하는데, 이 경우, 블레이드의 두께에 따른 한계가 발생하여 기존의 블레이드로는 작은 크기를 갖는 반도체 칩의 개별화가 어렵다.
한편, 상기와 같은 블레이드 스핀 방식에 따른 문제를 해결하고자, 레이저 빔을 이용한 웨이퍼의 쏘잉 방식이 제안되었으나, 이 경우, 레이저 빔을 스크라이브 영역 부분 전체에 주사하여야 하기 때문에 웨이퍼를 쏘잉하는 시간이 많이 소요 되게 된다.
본 발명은 전체 쏘잉 공정 스텝을 감소시킬 수 있는 웨이퍼 쏘잉 방법을 제공한다.
또한, 본 발명은 웨이퍼 쏘잉시 상기 웨이퍼의 쪼개짐을 방지함과 아울러, 반도체 칩의 전기적 특성 저하를 방지할 수 있는 웨이퍼 쏘잉 방법을 제공한다.
게다가, 본 발명은 작은 크기를 갖는 반도체 칩의 개별화를 용이하게 할 수 있는 웨이퍼 쏘잉 방법을 제공한다.
아울러, 본 발명은 전체 공정 시간을 감소시킬 수 있는 웨이퍼 쏘잉 방법을 제공한다.
본 발명에 따른 웨이퍼 쏘잉 방법은, 스크라이브(Scribe) 영역에 의하여 구획되는 다수의 반도체 칩들을 포함하는 웨이퍼를 마련하는 단계; 상기 스크라이브 영역을 따라 단속적으로 배치된 절단부들을 형성하는 단계; 및 상기 스크라이브 영역을 가압하여 상기 절단부들을 따라 상기 반도체 칩들을 개별화하는 단계;를 포함한다.
상기 웨이퍼의 하면에 접착 부재를 부착하는 단계를 더 포함한다.
상기 절단부들을 형성하는 단계는, 상기 스크라이브 영역에 상기 웨이퍼를 관통하는 홀(Hole)을 형성하는 단계;를 포함한다.
상기 절단부들을 형성하는 단계에서 상기 절단부들은 레이저 빔(Laser Beam)을 이용한 레이저 천공 공정 및 드릴링(Drilling) 공정 중 어느 하나에 의해 형성된다.
상기 가압하는 단계에서, 가압 부재가 상기 스크라이브 영역을 가압하는 것을 특징으로 한다.
상기 가압 부재는 탄성 부재로 형성된다.
본 발명은 웨이퍼 쏘잉 시 스크라이브(Scribe) 영역 부분에 절단부로서 다수의 미세 홀들이 형성되고, 상기 홀들이 형성된 스크라이브 영역이 가압되어 상기 웨이퍼가 쏘잉됨으로써, 전체 쏘잉 공정 스텝(Step)을 종래보다 감소시킬 수 있다.
또한, 본 발명은 상기와 같은 미세 홀들에 의해 웨이퍼가 쏘잉됨으로써, 스크라이브 영역의 면적을 종래 보다 감소시킬 수 있으므로, 웨이퍼의 마진을 향상시킬 수 있다.
게다가, 본 발명은 상기와 같이 홀 및 가압만으로 웨이퍼가 쏘잉됨으로써, 웨이퍼의 쪼개짐을 방지할 수 있으므로, 반도체 칩의 전기적 특성 저하를 방지할 수 있다.
아울러, 본 발명은 블레이드 방식을 사용하지 않고도 웨이퍼가 쏘잉됨으로써, 블레이드 크기에 따른 한계를 극복할 수 있으므로 작은 크기를 갖는 반도체 칩의 개별화를 용이하게 할 수 있다.
부가하여, 본 발명은 종래의 블레이드 또는 레이저 빔이 아닌 홀 및 가압에 의해서만 웨이퍼가 쏘잉됨으로써, 전체 웨이퍼 쏘잉 공정 시간을 감소시킬 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 웨이퍼 쏘잉 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.
자세하게, 도 1a 내지 도 1c는 본 발명의 실시예에 따른 웨이퍼 쏘잉 방법을 설명하기 위해 도시한 공정별 평면도이고, 도 2a 내지 도 2c는 각각 도 1a 내지 도 1c의 A-A' 절단선에 대응하는 본 발명의 실시예에 따른 웨이퍼 쏘잉 방법을 설명하기 위해 도시한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 1a 및 도 2a를 참조하면, 스크라이브(Scribe) 영역(102)에 의하여 구획되는 다수의 반도체 칩들(104)을 포함하는 웨이퍼(106)가 마련된다. 이때, 웨이퍼(106)는 하면에 접착 부재(108)가 부착되어 마련된다.
접착 부재(108)는 예를 들면, WBL(Wafer Backside Lamination) 테이프 또는 UV(Ultra Violet) 테이프로 형성된다. 이러한 접착 부재(108)는 후속의 웨이퍼(106)의 쏘잉 완료 후, 각 반도체 칩들(104)이 분리되는 것을 방지하는 역할을 수행한다.
도 1b 및 도 2b를 참조하면, 마련된 웨이퍼(106)의 스크라이브 영역(102)을 따라 단속적으로 배치된 절단부들(110)이 형성된다. 절단부들(110)은 예를 들면 다 수의 미세 홀로 형성된다. 또한, 이러한 절단부들(110)로서 형성된 다수의 홀(Hole)은 레이저 빔(Laser Beam)을 이용한 레이저 천공 공정 및 드릴링(Drilling) 공정 중 어느 하나에 의해 형성된다.
또한, 절단부들(110)로서의 홀은 예를 들면 각 반도체 칩(104)의 모서리에 형성될 수 있다. 또는, 각 반도체 칩(104)의 모서리 사이 부분에 다수 개가 더 형성될 수 있으며, 이러한 각 반도체 칩(104)의 모서리 사이 부분에 다수 개가 더 형성될 경우, 후속의 웨이퍼(106) 개별화시, 웨이퍼(106)가 쏘잉되는 방향을 용이하게 잡아주는 역할을 수행할 수 있다.
도 1c 및 도 2c를 참조하면, 절단부들(110)로서 다수의 미세 홀이 형성된 스크라이브 영역(102)이 가압되어 절단부들(110)을 따라 웨이퍼(106)가 반도체 칩들(104)로 개별화된다. 이때, 웨이퍼(106) 스크라이브 영역(102)의 가압은 가압 부재(112)에 의하여 가압된다.
이러한 가압 부재(112)는 예를 들면 고무와 같은 탄성 부재로 형성될 수 있으며, 이때, 이러한 가압 부재(112)를 이용한 웨이퍼(106) 스크라이브 영역(102)의 가압은 스크라이브 영역(102)의 한쪽 방향이 가압될 수 있고, 또는, 스크라이브 영역(102)의 양쪽 방향이 모두 가압될 수 있다.
이때, 반도체 칩(104)의 개별화는 웨이퍼(106)의 한 방향으로 깨지는 단결정의 성질이 이용되므로, 따라서, 이러한 절단부들(110)을 따라 웨이퍼(106) 쏘잉시, 웨이퍼(106)의 손상 없이도 용이하게 웨이퍼(106)가 각각의 반도체 칩(104)으로 개별화될 수 있다.
한편, 이러한 가압 부재(112)는 전술한 고무 이외에, 웨이퍼(106) 스크라이브 영역(102) 부분에 웨이퍼(106)가 쏘잉될 정도의 미세한 크랙(Crack)을 발생시킬 수 있는 정도를 갖는 부재이면 모두 적용 가능하다.
전술한 바와 같이 본 발명에 따른 웨이퍼 쏘잉 방법은, 상기와 같이 웨이퍼 쏘잉 시 스크라이브(Scribe) 영역 부분에 절단부로서 다수의 미세 홀들이 형성되고, 상기 홀들이 형성된 스크라이브 영역이 가압되어 상기 웨이퍼가 쏘잉됨으로써, 전체 쏘잉 공정 스텝(Step)이 종래보다 감소된다.
또한, 상기와 같은 미세 홀들에 의해 웨이퍼가 쏘잉됨으로써, 스크라이브 영역의 면적을 종래 보다 감소시킬 수 있으므로, 웨이퍼의 마진을 향상시킬 수 있다.
게다가, 본 발명은 상기와 같이 홀 및 가압만으로 웨이퍼가 쏘잉됨으로써, 웨이퍼의 쪼개짐을 방지할 수 있어, 반도체 칩의 개별화 후, 그의 전기적 특성 저하를 방지할 수 있다.
아울러, 본 발명은 블레이드 방식을 사용하지 않고도 웨이퍼가 쏘잉됨으로써, 블레이드 크기에 따른 한계를 극복할 수 있으므로 작은 크기를 갖는 반도체 칩의 개별화를 용이하게 할 수 있다.
부가하여, 본 발명은 종래의 블레이드 또는 레이저 빔이 아닌 홀 및 가압에 의해서만 웨이퍼가 쏘잉됨으로써, 전체 웨이퍼 쏘잉 공정 시간을 종래 보다 감소시킬 수 있다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식 을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1a 내지 도 1c는 본 발명의 실시예에 따른 웨이퍼 쏘잉 방법을 설명하기 위해 도시한 공정별 평면도.
도 2a 내지 도 2c는 각각 도 1a 내지 도 1c의 A-A' 절단선에 대응하는 본 발명의 실시예에 따른 웨이퍼 쏘잉 방법을 설명하기 위해 도시한 공정별 단면도.

Claims (6)

  1. 스크라이브(Scribe) 영역에 의하여 구획되는 다수의 반도체 칩들을 포함하는 웨이퍼를 마련하는 단계;
    상기 스크라이브 영역을 따라 단속적으로 배치된 절단부들을 형성하는 단계; 및
    상기 스크라이브 영역을 가압하여 상기 절단부들을 따라 상기 반도체 칩들을 개별화하는 단계;
    를 포함하는 것을 특징으로 하는 웨이퍼 쏘잉 방법.
  2. 제 1 항에 있어서,
    상기 웨이퍼의 하면에 접착 부재를 부착하는 단계를 더 포함하는 것을 특징으로 하는 웨이퍼 쏘잉 방법.
  3. 제 1 항에 있어서,
    상기 절단부들을 형성하는 단계는,
    상기 스크라이브 영역에 상기 웨이퍼를 관통하는 홀(Hole)을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 웨이퍼 쏘잉 방법.
  4. 제 1 항에 있어서,
    상기 절단부들을 형성하는 단계에서 상기 절단부들은 레이저 빔(Laser Beam)을 이용한 레이저 천공 공정 및 드릴링(Drilling) 공정 중 어느 하나에 의해 형성되는 것을 특징으로 하는 웨이퍼 쏘잉 방법.
  5. 제 1 항에 있어서,
    상기 가압하는 단계에서, 가압 부재가 상기 스크라이브 영역을 가압하는 것을 특징으로 하는 웨이퍼 쏘잉 방법.
  6. 제 5 항에 있어서,
    상기 가압 부재는 탄성 부재로 형성되는 것을 특징으로 하는 웨이퍼 쏘잉 방법.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102861994A (zh) * 2012-09-28 2013-01-09 合肥彩虹蓝光科技有限公司 一种发光原件的切割方法
KR101243543B1 (ko) * 2010-06-24 2013-03-20 도시바 기카이 가부시키가이샤 다이싱 방법
US8871540B2 (en) 2011-07-27 2014-10-28 Toshiba Kikai Kabushiki Kaisha Laser dicing method
US9050683B2 (en) 2012-06-29 2015-06-09 Toshiba Kikai Kabushiki Kaisha Laser dicing method

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101243543B1 (ko) * 2010-06-24 2013-03-20 도시바 기카이 가부시키가이샤 다이싱 방법
TWI414390B (zh) * 2010-06-24 2013-11-11 Toshiba Machine Co Ltd 切割方法
US8895345B2 (en) 2010-06-24 2014-11-25 Toshiba Kikai Kabushiki Kaisha Dicing methods
US8871540B2 (en) 2011-07-27 2014-10-28 Toshiba Kikai Kabushiki Kaisha Laser dicing method
US9050683B2 (en) 2012-06-29 2015-06-09 Toshiba Kikai Kabushiki Kaisha Laser dicing method
CN102861994A (zh) * 2012-09-28 2013-01-09 合肥彩虹蓝光科技有限公司 一种发光原件的切割方法
CN102861994B (zh) * 2012-09-28 2015-04-01 合肥彩虹蓝光科技有限公司 一种发光原件的切割方法

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