JP5588601B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置の製造方法に関する。
従来の半導体装置の製造方法としては、特許文献1に開示されたものがある。同文献に開示された製造方法は、基板上に配置された複数のチップを樹脂により一括封止した後、その樹脂の表面に粘着テープを貼り付け、その後、基板側からレーザ照射によって厚み方向に途中まで切断し、残りのレーザ切断溝を粘着テープ側から押すように力を加えて割ることにより、チップごとに樹脂で封止された個片を半導体装置として取り出すものである。このような製造方法によれば、個片化された複数の半導体装置を粘着テープにより安定的に保持した状態で取り扱うことができる。
しかしながら、上記従来の製造方法では、粘着テープを繰り返し使用することができず、また、粘着テープが比較的高価であるといった点から、製造コストが高くなりやすいという難点があった。
特開2000−277550号公報
本発明は、上記した事情のもとで考え出されたものであって、製造コストを抑えることができる半導体装置の製造方法を提供することをその課題としている。
本発明によって提供される半導体装置の製造方法は、複数の半導体素子を基板の表面に搭載するとともに、その基板の裏面に上記半導体素子に導通する複数の端子を設ける工程と、上記基板の表面側において上記複数の半導体素子を樹脂により一括封止する工程と、一体となった上記基板および上記樹脂を上記半導体素子ごとに溝で区切るように、ダイシングソーによって厚み方向に途中まで切断する工程と、上記ダイシングソーの切断によって形成された上記溝をレーザビームにより完全に切断することにより、上記半導体素子ごとに樹脂で封止された個片を半導体装置として取り出す工程と、を含み、上記ダイシングソーによる切断後、上記端子を介して上記半導体素子の測定検査を行い、その後、上記レーザビームによる切断を行い、上記ダイシングソーによる切断工程では、上記基板側から切断を開始するとともに、上記樹脂の一部を残すように切断するとともに、上記レーザビームによる切断工程では、レーザビームを透過する部材に上記基板を吸着させた状態で、上記レーザビームを透過する部材とは反対側から上記樹脂のうち上記溝が形成されていない側に対して平面視において上記溝が形成された位置に合わせて上記レーザビームを照射して個片化切断を行うことを特徴としている。
このような構成によれば、粘着テープを用いずとも一体となった基板および樹脂を容易に取り扱うことができ、この種の半導体装置を製造する際のコストを抑えることができる。
本発明のその他の特徴および利点は、添付図面を参照して以下に行う詳細な説明によって、より明らかとなろう。
以下、本発明の好ましい実施の形態につき、図面を参照して具体的に説明する。
図1は、本発明の製造方法によって得られる半導体装置の一例を示し、図2〜4は、本発明にかかる製造方法の一実施形態を示している。図1に示すように、半導体装置Aは、半導体素子1、基材2、複数の端子3、およびモールド樹脂4を有して構成されている。半導体素子1は、たとえばICチップあるいはLSIチップからなり、基材2の表面2aに設けられている。基材2は、たとえばエポキシ樹脂あるいは金属製のリードフレームである。端子3は、はんだボールからなり、基材2の裏面2bに電極として設けられている。モールド樹脂4は、半導体素子1を保護するために設けられており、モールド樹脂4の上面縁部4aは、切り欠き状となっている。
この半導体装置Aは、次のようにして製造される。
まず、図2(a)および(b)に示すように、基材2の原材料となる基板20を用意し、この基板20の表面20aに複数の半導体素子1を縦横に整列させた状態で搭載する。基板20の裏面20bには、半導体素子1のそれぞれに導通する端子3を設ける。端子3は、基板20にあらかじめ形成されたスルーホールや配線パターン(図示略)を介して半導体素子1と導通接続される。
次に、図3に示すように、基板20の表面20a側において複数の半導体素子1を樹脂により一括封止することにより、樹脂封止部40を形成する。この樹脂封止部40は、半導体装置Aのモールド樹脂4となるものである。これにより、基板20と樹脂封止部40が一体化する。一体となった基板20および樹脂封止部40の全体の厚みは、たとえば1mm程度である。なお、本実施形態では、樹脂封止部40によって半導体素子1を4個ずつ封止するようにしているが、もちろんその個数を限定するものではない。
次に、図4(a)に示すように、基板20の裏面20bを上方に向けた姿勢とし、一体となった基板20および樹脂封止部40をダイシングソーDによって厚み方向に途中まで切断する。ダイシングソーDの刃厚は、たとえば200μm程度である。このとき、ダイシングソーDは、基板20側から切断を開始し、半導体素子1ごとに区切るように所定の切断ラインに沿って切り込みながら移動させられる。これにより、半導体素子1は、ダイシングソーDの切断によって形成された溝50で区切られた恰好となり、樹脂封止部40は、溝50に残った厚み方向の残部41によってまだ一体となっている。残部41の厚みtは、100〜200μm程度である。このようなダイシングソーDによる切断時には、切りくずが発生するため、切断中あるいは切断後に水洗するのが望ましい。
次に、図4(b)に示すように、基板20および樹脂封止部40が一体となったものをそのまま取り扱い、半導体素子1ごとに端子3を介して所定の測定検査装置Tにより測定検査を行う。これにより、半導体装置Aを個々に取り扱って測定検査を行うよりも迅速かつ容易に測定検査を行うことができる。
その後、図4(c)に示すように、樹脂封止部40を上方に向けた姿勢でたとえばガラス基板60上に基板20および樹脂封止部40が一体となったものを載置し、これをガラス基板60に吸着させた状態でレーザビームLにより溝50を完全に切断する。レーザビームLは、たとえばガラス基板60を通して溝50の位置が撮像手段により認識されることで溝50に対して正確に位置合わせされ、残部41を完全に切断すべく300μm程度の切断深さとなるように適切なパワーおよび波長が選択される。たとえば比較的波長が短い532nm程度のレーザビームLでは、樹脂封止部40の樹脂に対して比較的高いエネルギ吸収率がみられる。レーザビームLによる切断時には、レーザビームLが溝50を切断して下方に進行しても、ガラス基板60を透過することで反射による悪影響が生じない。このようなレーザビームLによる切断を行った結果、図1に示すような半導体装置Aが個片化されたものとして得られる。このようにして得られた半導体装置Aのモールド樹脂4には、レーザビームLの切断跡として切り欠き状の上面縁部4aが形成される。
したがって、本実施形態の半導体装置の製造方法によれば、従来技術で用いられていた粘着テープを用いる必要がなくなるので、この種の半導体装置Aを製造する際のコストを抑えることができる。また、中間製造物として基板20および樹脂封止部40が一体となったものを測定検査などに際して容易に取り扱うことができ、生産性を高めることができる。
本発明は、上述した実施形態の内容に限定されない。本発明にかかる製造方法の具体的な構成は、種々に設計変更自在である。
本発明の製造方法によって得られる半導体装置の一例を示す断面図である。 本発明にかかる製造方法の一実施形態を説明するための斜視図である。 図2に続く製造工程を説明するための斜視図である。 図3に続く製造工程を説明するための断面図である。
符号の説明
1 半導体素子
2 基材
3 端子
4 モールド樹脂
20 基板
20a 基板の表面
20b 基板の裏面
40 樹脂封止部(樹脂)
41 樹脂封止部の残部
50 溝
60 ガラス基板
A 半導体装置
D ダイシングソー
L レーザビーム
T 測定検査装置

Claims (1)

  1. 複数の半導体素子を基板の表面に搭載するとともに、その基板の裏面に上記半導体素子に導通する複数の端子を設ける工程と、
    上記基板の表面側において上記複数の半導体素子を樹脂により一括封止する工程と、
    一体となった上記基板および上記樹脂を上記半導体素子ごとに溝で区切るように、ダイシングソーによって厚み方向に途中まで切断する工程と、
    上記ダイシングソーの切断によって形成された上記溝をレーザビームにより完全に切断することにより、上記半導体素子ごとに樹脂で封止された個片を半導体装置として取り出す工程と、
    を含み、
    上記ダイシングソーによる切断後、上記端子を介して上記半導体素子の測定検査を行い、その後、上記レーザビームによる切断を行い、
    上記ダイシングソーによる切断工程では、上記基板側から切断を開始するとともに、上記樹脂の一部を残すように切断するとともに、
    上記レーザビームによる切断工程では、レーザビームを透過する部材に上記基板を吸着させた状態で、上記レーザビームを透過する部材とは反対側から上記樹脂のうち上記溝が形成されていない側に対して平面視において上記溝が形成された位置に合わせて上記レーザビームを照射して個片化切断を行うことを特徴とする、半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9620413B2 (en) 2012-10-02 2017-04-11 STATS ChipPAC Pte. Ltd. Semiconductor device and method of using a standardized carrier in semiconductor packaging
US9496195B2 (en) 2012-10-02 2016-11-15 STATS ChipPAC Pte. Ltd. Semiconductor device and method of depositing encapsulant along sides and surface edge of semiconductor die in embedded WLCSP
US9721862B2 (en) 2013-01-03 2017-08-01 STATS ChipPAC Pte. Ltd. Semiconductor device and method of using a standardized carrier to form embedded wafer level chip scale packages
US9704824B2 (en) 2013-01-03 2017-07-11 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming embedded wafer level chip scale packages

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06285666A (ja) * 1993-04-07 1994-10-11 Ricoh Co Ltd エキシマレーザ加工方法およびその加工方法を実施するエキシマレーザ加工装置およびその加工装置によって形成された樹脂フィルム
JPH0890273A (ja) * 1994-09-20 1996-04-09 Brother Ind Ltd レーザ加工装置及びレーザ加工方法
JP2003002677A (ja) * 2001-06-22 2003-01-08 Seiko Epson Corp レーザ割断用支持テーブル、レーザ割断装置、レーザ割断方法、及び、液晶パネルの製造方法
JP3802821B2 (ja) * 2002-02-22 2006-07-26 新日本無線株式会社 電子部品のリード切断方法
JP3821125B2 (ja) * 2003-12-18 2006-09-13 セイコーエプソン株式会社 半導体装置の製造方法、半導体装置、回路基板、電子機器

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111508911A (zh) * 2020-04-30 2020-08-07 青岛歌尔微电子研究院有限公司 分腔电磁屏蔽封装方法及封装结构
CN111508911B (zh) * 2020-04-30 2022-03-25 青岛歌尔微电子研究院有限公司 分腔电磁屏蔽封装方法及封装结构

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