JP5588601B2 - 半導体装置の製造方法 - Google Patents
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Description
2 基材
3 端子
4 モールド樹脂
20 基板
20a 基板の表面
20b 基板の裏面
40 樹脂封止部(樹脂)
41 樹脂封止部の残部
50 溝
60 ガラス基板
A 半導体装置
D ダイシングソー
L レーザビーム
T 測定検査装置
Claims (1)
- 複数の半導体素子を基板の表面に搭載するとともに、その基板の裏面に上記半導体素子に導通する複数の端子を設ける工程と、
上記基板の表面側において上記複数の半導体素子を樹脂により一括封止する工程と、
一体となった上記基板および上記樹脂を上記半導体素子ごとに溝で区切るように、ダイシングソーによって厚み方向に途中まで切断する工程と、
上記ダイシングソーの切断によって形成された上記溝をレーザビームにより完全に切断することにより、上記半導体素子ごとに樹脂で封止された個片を半導体装置として取り出す工程と、
を含み、
上記ダイシングソーによる切断後、上記端子を介して上記半導体素子の測定検査を行い、その後、上記レーザビームによる切断を行い、
上記ダイシングソーによる切断工程では、上記基板側から切断を開始するとともに、上記樹脂の一部を残すように切断するとともに、
上記レーザビームによる切断工程では、レーザビームを透過する部材に上記基板を吸着させた状態で、上記レーザビームを透過する部材とは反対側から上記樹脂のうち上記溝が形成されていない側に対して平面視において上記溝が形成された位置に合わせて上記レーザビームを照射して個片化切断を行うことを特徴とする、半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2008127107A JP5588601B2 (ja) | 2008-05-14 | 2008-05-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008127107A JP5588601B2 (ja) | 2008-05-14 | 2008-05-14 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009277854A JP2009277854A (ja) | 2009-11-26 |
JP5588601B2 true JP5588601B2 (ja) | 2014-09-10 |
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ID=41443015
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Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
Country | Link |
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JP (1) | JP5588601B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN111508911A (zh) * | 2020-04-30 | 2020-08-07 | 青岛歌尔微电子研究院有限公司 | 分腔电磁屏蔽封装方法及封装结构 |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9620413B2 (en) | 2012-10-02 | 2017-04-11 | STATS ChipPAC Pte. Ltd. | Semiconductor device and method of using a standardized carrier in semiconductor packaging |
US9496195B2 (en) * | 2012-10-02 | 2016-11-15 | STATS ChipPAC Pte. Ltd. | Semiconductor device and method of depositing encapsulant along sides and surface edge of semiconductor die in embedded WLCSP |
US9704824B2 (en) | 2013-01-03 | 2017-07-11 | STATS ChipPAC Pte. Ltd. | Semiconductor device and method of forming embedded wafer level chip scale packages |
US9721862B2 (en) | 2013-01-03 | 2017-08-01 | STATS ChipPAC Pte. Ltd. | Semiconductor device and method of using a standardized carrier to form embedded wafer level chip scale packages |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06285666A (ja) * | 1993-04-07 | 1994-10-11 | Ricoh Co Ltd | エキシマレーザ加工方法およびその加工方法を実施するエキシマレーザ加工装置およびその加工装置によって形成された樹脂フィルム |
JPH0890273A (ja) * | 1994-09-20 | 1996-04-09 | Brother Ind Ltd | レーザ加工装置及びレーザ加工方法 |
JP2003002677A (ja) * | 2001-06-22 | 2003-01-08 | Seiko Epson Corp | レーザ割断用支持テーブル、レーザ割断装置、レーザ割断方法、及び、液晶パネルの製造方法 |
JP3802821B2 (ja) * | 2002-02-22 | 2006-07-26 | 新日本無線株式会社 | 電子部品のリード切断方法 |
JP3821125B2 (ja) * | 2003-12-18 | 2006-09-13 | セイコーエプソン株式会社 | 半導体装置の製造方法、半導体装置、回路基板、電子機器 |
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Publication number | Priority date | Publication date | Assignee | Title |
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CN111508911A (zh) * | 2020-04-30 | 2020-08-07 | 青岛歌尔微电子研究院有限公司 | 分腔电磁屏蔽封装方法及封装结构 |
CN111508911B (zh) * | 2020-04-30 | 2022-03-25 | 青岛歌尔微电子研究院有限公司 | 分腔电磁屏蔽封装方法及封装结构 |
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Publication number | Publication date |
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JP2009277854A (ja) | 2009-11-26 |
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A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20110510 |
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A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A61 | First payment of annual fees (during grant procedure) |
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