CN108933090A - 测试结构的形成方法及功函数的检测方法 - Google Patents

测试结构的形成方法及功函数的检测方法 Download PDF

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Abstract

本发明提供了一种测试结构的形成方法及功函数的检测方法，包括：提供一基底，在所述基底上依次形成一绝缘层和一导电层；对所述导电层进行切割形成至少一个待测区块，对所述导电层的切割深度大于等于所述导电层的厚度。即，结合切割工艺，在避免所形成的待测区块中的导电层不会大面积的覆盖基底的基础上，使所形成的待测区块相对于利用光刻和蚀刻工艺所形成的测试结构具有更大的尺寸，从而可利用多种不同的测量工具进行检测，提高检测灵活性。

Description

测试结构的形成方法及功函数的检测方法
技术领域
本发明涉及半导体技术领域，特别涉及一种测试结构的形成方法及功函数的测量方法。
背景技术
在半导体器件的制备过程中，常常需对所形成的半导体结构的性能进行分析和判断，以确认所述半导体结构是否符合要求，有利于对制备过程中的半导体结构的品质进行监控，确保最终所形成的半导体器件符合要求。在形成半导体结构时，通常会在基板上同时形成一测试结构，通过对所述测试结构执行相应的检测，从而可根据检测结果推断半导体结构的性能。
尽管通过对测试结构进行测试，可以反映出半导体结构的性能，但是这种方法，一方面，需优先执行相应的工艺步骤以形成测试结构，当测试结果不符合要求时，不利于产品返工，同时会造成成本的增加；另一方面，所形成的测试结构的尺寸较小，在对测试结构进行检测时需采用特定的测量仪器进行测量，限制了检测的灵活性，使检测过程较为繁琐。尤其的，当测量仪器所在的环境和产品的制备环境存在差异时(例如，测量仪器所在环境的颗粒物含量不符合产品的生产要求)，则在执行检测时，也就意味着形成在同一基板上的所有产品都需全部报废，进一步导致成本的增加。
发明内容
本发明的目的在于提供一种测试结构的形成方法，以解决通过光刻和蚀刻工艺所形成的测试结构，极易导致成本的增加并且检测灵活度不高的问题。
为解决上述技术问题，本发明提供一种测试结构的形成方法，包括：
提供一基底，在所述基底上依次形成一绝缘层和一导电层；
对所述导电层进行切割形成至少一个待测区块，对所述导电层的切割深度至少等于所述导电层的厚度。
可选的，所述测试结构的形成方法，还包括：去除所述待测区块以外的导电层，保留待测区块中的导电层。
所述待测区块中的导电层的形状为矩形。所述矩形的边长例如为1cm～2cm。
可选的，所述导电层可以为金属层或多晶硅层，所述基底可以为硅基底，所述绝缘层可以为氧化硅层、氮化硅层或高K介质层。
本发明的又一目的在于提供一种功函数的检测方法，包括：
利用如上所述的测试结构的形成方法形成一测试结构，所述测试结构中包括至少一个待测区块；
测量所述待测区块的电容‐电压值，以获取功函数值。
可选的，所述功函数值利用如下公式获取：Ewf＝Wsb‐Vsf，
其中，Ewf为待测区块的功函数值；
Wsb为基底的功函数；
Vsf为所述待测区块的表面势垒，其中，所述表面势垒根据所述待测区块的电容‐电压值得到。
可选的，采用非接触式的检测方法获取所述待测区块的电容‐电压值。
可选的，所述表面势垒的获取方法包括：
在无光照的条件下，测量所述待测区块的电容‐电压值，并得出此时待测区块的接触电势差VD；
在光照的条件下，测量所述待测区块的电容‐电压值，并得出此时待测区块的接触电势差VL；
根据公式Vsf＝VD‐VL，得到所述待测区块的表面势垒。
在本发明提供的测试结构的形成方法中，结合切割工艺，使所形成的待测区块中的导电层不会大面积的覆盖基底，避免出现导电层的等电位效应，提高检测结果的稳定性和精确度。并且，能够在避免发生等电位效应的基础上，使所形成的待测区块相对于通过光刻和蚀刻等工艺所形成的测试结构具有更大的尺寸，从而可利用多种不同的测量工具进行检测，提高检测灵活性。类似的，在将切割工艺应用于功函数的检测中时，可进一步采用非接触式的测量方法实现电容‐电压测试，不仅简化了功函数的检测流程，可操作性强并且灵活度更高。
附图说明
图1为本发明一实施例中的测试结构的形成方法的流程示意图；
图2为本发明一实施例中的测试结构的形成方法在执行切割时的结构示意图；
图3为本发明一实施例中的测试结构的剖面示意图；
图4为本发明一实施例中的功函数的测量方法的流程示意图。
具体实施方式
在半导体的制备过程中，通常需要先执行多个工艺步骤(例如，光刻工艺、显影工艺和蚀刻工艺等)以形成相应的测试结构后，再对测试结构进行检测，从而可根据检测结果判断所形成的半导体结构的性能。
例如，在半导体结构的功函数(WorkFunction，WF)检测中，目前，为了测试半导体器件的功函数，通常会先制作MOS电容器(MOS Capacitor，MOSCAP)以利用MOS电容器获得电容‐电压(C‐V)曲线，然后通过电容‐电压曲线获得功函数。所述MOS电容器通常包括：一基底以及依次形成在所述基底上的一绝缘层和一导电层。在功函数的测量过程中，所述导电层和基底分别作为两个电极，以分别对两者施加预定偏压，从而实现半导体结构中电场的变化，并根据所测得的电容‐电压曲线，以进一步获取功函数值。
通过对MOS电容器进行功函数检测，虽然能够反映出所形成的半导体结构的功函数，然而会导致成本的增加并限制了检测灵活性。为解决这一技术问题，可在沉积完导电层之后，直接对该半导体结构进行测量，以获取功函数值。然而，发明人经过多次检测后发现，直接采用沉积有导电层的结构进行检测时，存在所得到的功函数值不稳定或者不精确的问题。发明人对此进行多番研究后发现，这是由于导电层大面积覆盖在基底上，导致导电层的等电位效应，从而在施加电压以进行检测时，由于导电层的屏蔽作用，导致导电层下方的电场不会发生变化，进而无法得到精确的电容‐电压值。
为此，本发明提供了一种测试结构的形成方法，包括：
提供一基底，在所述基底上依次形成一绝缘层和一导电层；
对所述导电层进行切割形成至少一个待测区块，对所述导电层的切割深度大于等于所述导电层的厚度。
在本发明提供的测试结构的形成方法中，通过对导电层进行切割后，避免参与检测的导电层大面积覆盖基板，改善了导电层的等电位效应，提高检测结果的稳定性和精确度。并且，所述测试结构是结合切割工艺形成的，而不需要再进行光刻和蚀刻等其他工艺，有效节省了成本。此外，相对于利用光刻和蚀刻等工艺所形成的测试结构而言，本发明利用切割工艺所形成的待测区块具有更大的尺寸，从而能够采用更多的测量工具对其进行检测，增加检测灵活性。
以下结合附图和具体实施例对本发明提出的测试结构的形成方法和功函数的检测方法作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
图1为本发明一实施例中的测试结构的形成方法的流程示意图，如图1所示，所述测试结构的形成方法包括：
步骤S110，提供一基底，在所述基底上依次形成一绝缘层和一导电层。具体的，所述基底例如为硅基底；所述绝缘层可通过化学气相沉积工艺形成，其材质例如可以为氧化硅或氮化硅层，或者所述绝缘层也可以为高K介质层等；所述导电层也可通过沉积工艺形成，所形成的导电层可以为金属层或多晶硅层，所述金属层的材质例如为铝(Al)或钨(W)，所述多晶硅层可以为掺杂的多晶硅层，也可以为非掺杂的多晶硅层。
步骤S120，对所述导电层进行切割形成至少一个待测区块，所述导电层的切割深度至少等于所述导电层的厚度。如图2所示，在步骤S110中，通过沉积工艺所形成的导电层完全覆盖或大面积覆盖所述基板；在步骤S120中，对大面积的导电层进行切割，分割成具有较小面积的导电层以构成待测区块，避免了参与检测的导电层大面积覆盖基底，有效改善导电层的等电位效应，提高检测结果的稳定性和精确度。需说明的是，图2仅示出了一种切割的方式，在其他实施例中，还可仅切割一个待测区块，或者，通过切割形成具有其他形状的待测区块，例如为三角形、菱形或梯形等。
进一步的，通过切割工艺形成待测区块后还包括：去除位于所述待测区块以外的导电层，保留待测区块中的导电层。
图3为本发明一实施例中的测试结构的剖面示意图。结合图2和图3所示，所形成的测试结构包括：基底110、依次形成在基底110上的绝缘层120和导电层130。通过对导电层130执行切割工艺以形成至少一个待测区块100a。所述待测区块100a中的基底110、绝缘层120和导电层130即可相当于一电容器，所述基底110和所述导电层130分别构成所述电容器的两极。如此一来，即可将所述电容器应用于功函数的检测中，
本实施例中，切割后所形成的待测区块100a中导电层130的形状为矩形，其边长范围例如为1cm～2cm。结合切割工艺所形成的待测区块100a中，在确保参与检测的导电层130不会大面积覆盖基底110的同时，还可使待测区块110a的尺寸远大于通过光刻工艺及蚀刻工艺所形成测试结构的尺寸，从而可利用更多的测量工具对所述待测区块进行检测。本实施例中，在利用所形成的电容器进行功函数检测时，则可通过非接触式的测量方法获取电容‐电压曲线，具体的，非接触式的测量方法例如是通过在待测区块的表面上喷洒电荷以对导电层施加偏置电压，进而可测量所述待测区块的电容‐电压值。
进一步的，在对导电层130进行切割时，可以使切割深度大于导电层130的厚度，也可以进一步的使切割深度大于等于导电层130和绝缘层120的总厚度，只要通过切割后，可使待测区块100a中的导电层130与其他区域的导电层之间相互断开即可。例如，当所述导电层130的厚度为时，则可使切割深度大于优选的，执行切割工艺的切割深度值小于基底110和导电层130之间的最大高度值，所述基底110和导电层130之间的最大高度值为：基底110在靠近导电层130一侧的上表面和导电层130在靠近基底110一侧的下表面之间的高度值。将导电层130进行分割，并使导电层130下方的基底110仍保持一体化，不仅便于测量，并且不会对基底110造成影响，因此在执行切割并进行检测后，形成有导电层的基底仍投入生产，而不会造成资源浪费。
通过以上所述的测试结构的形成方法所形成的测试结构，可应用于多个参数的检测，例如可应用于功函数的检测。下面以利用通过上述形成方法所形成的测试结构进行功函数检测为例，进行解释说明。
图4为本发明一实施例中的功函数的测量方法的流程示意图，如图4所示，所述功函数的测量方法包括：
步骤S210，利用如上所述的形成方法形成一测试结构，所述测试结构中包括至少一个待测区块；
步骤S220，测量所述待测区块的电容‐电压值，以获取功函数值。
具体的，可通过形成如图3所示的测试结构，即，所述待测区块包括基底110、依次形成在所述基底110上的绝缘层120和导电层130，以使待测区块100a可构成电容器结构。在进行电容‐电压测试时，在电容器的两极加载直流偏压同时利用一个交流信号进行测量，以获取电容‐电压曲线，从而得出功函数值。
进一步的，所述功函数值可利用如下公式获取：Ewf＝Wsb‐Vsf
其中，Ewf为待测区块的功函数值；
Wsb为基底的功函数；
Vsf为所述待测区块的表面势垒，其中，所述表面势垒根据所述待测区块的电容‐电压值得到。
具体的，所述电容‐电压值可采用非接触式的测量方法获取，例如可采用开尔文探针系统进行测量。
本实施例中，所述表面势垒的获取方法可参考如下步骤：
步骤一，在无光照的条件下，测量所述待测区块的电容‐电压值，并得出此时待测区块的接触电势差VD；
步骤二，在光照的条件下，测量所述待测区块的电容‐电压值，并得出此时待测区块的接触电势差VL；
步骤三，根据公式Vsf＝VD‐VL，得到所述待测区块的表面势垒。
即，通过获取待测区块的表面势垒Vsf，并结合已知的基底的功函数Wsb，从而根据公式Ewf＝Wsb‐Vsf，即可得出该测试结构的功函数值。应当认识到，在制备或构购买基底时，即可知晓所述基底的相关信息，其中即包括基底的功函数值。
综上所述，本发明提供的测试结构的形成方法中，结合切割工艺，使所形成的待测区块中的导电层不会大面积的覆盖基底，改善导电层的等电位效应，提高检测的精度。并且，相对于利用光刻和蚀刻工艺所形成的测试结构而言，本发明中的待测区域具有更大的尺寸，有利于利用更多的测量工具及测量方法进行检测。此外，所形成的测试结构不是通过光刻和蚀刻工艺形成，因此当检测结果不符合要求时，有利于产品的返工处理，同时还可减少成本。
进一步的，结合切割工艺以进行功函数检测时，避免了等电位效应对检测结果造成影响，同时还能够利用非接触式的测量方法进行电容‐电容测量，使功函数的检测流程更为简单，提高检测灵活性。
本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (11)

1.一种测试结构的形成方法，其特征在于，包括：
提供一基底，在所述基底上依次形成一绝缘层和一导电层；
对所述导电层进行切割形成至少一个待测区块，所述导电层的切割深度至少等于所述导电层的厚度。
2.如权利要求1所述的测试结构的形成方法，其特征在于，形成所述待测区块之后，还包括：
去除位于所述待测区块以外的导电层，保留所述待测区块中的导电层。
3.如权利要求1所述的测试结构的形成方法，其特征在于，所述待测区块中的导电层的形状为矩形。
4.如权利要求3所述的测试结构的形成方法，其特征在于，所述矩形的边长为1cm～2cm。
5.如权利要求1所述的测试结构的形成方法，其特征在于，所述导电层为金属层或多晶硅层。
6.如权利要求1所述的测试结构的形成方法，其特征在于，所述基底为硅基底。
7.如权利要求1所述的测试结构的形成方法，其特征在于，所述绝缘层为氧化硅层、氮化硅层或高K介质层。
8.一种功函数的检测方法，其特征在于，包括：
利用如权利要求1～7其中之一所述的测试结构的形成方法形成一测试结构，所述测试结构中包括至少一个待测区块；
测量所述待测区块的电容‐电压值，以获取功函数值。
9.如权利要求8所述的功函数的检测方法，其特征在于，所述功函数值利用如下公式获取：Ewf＝Wsb‐Vsf，
其中，Ewf为待测区块的功函数值；
Wsb为基底的功函数；
Vsf为所述待测区块的表面势垒，其中，所述表面势垒根据所述待测区块的电容‐电压值得到。
10.如权利要求9所述的功函数的检测方法，其特征在于，采用非接触式检测方法获取所述待测区块的电容‐电压值。
11.如权利要求9所述的功函数的检测方法，其特征在于，所述表面势垒的获取方法包括：
在无光照的条件下，测量所述待测区块的电容‐电压值，并得出此时待测区块的接触电势差VD；
在光照的条件下，测量所述待测区块的电容‐电压值，并得出此时待测区块的接触电势差VL；
根据公式Vsf＝VD‐VL，得到所述待测区块的表面势垒。
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101113990A (zh) * 2006-07-24 2008-01-30 南茂科技股份有限公司 探针卡的制造方法
US8664014B2 (en) * 2011-11-17 2014-03-04 Intermolecular, Inc. High productivity combinatorial workflow for photoresist strip applications
CN104821292A (zh) * 2014-01-31 2015-08-05 三菱电机株式会社 半导体装置的制造方法
CN105895583A (zh) * 2015-02-13 2016-08-24 台湾积体电路制造股份有限公司 半导体器件和方法
US20160252565A1 (en) * 2015-02-27 2016-09-01 Semilab SDI LLC Non-contact method to monitor and quantify effective work function of metals
CN106688180A (zh) * 2014-09-19 2017-05-17 日本电波工业株式会社 压电元件及其制造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101113990A (zh) * 2006-07-24 2008-01-30 南茂科技股份有限公司 探针卡的制造方法
US8664014B2 (en) * 2011-11-17 2014-03-04 Intermolecular, Inc. High productivity combinatorial workflow for photoresist strip applications
CN104821292A (zh) * 2014-01-31 2015-08-05 三菱电机株式会社 半导体装置的制造方法
CN106688180A (zh) * 2014-09-19 2017-05-17 日本电波工业株式会社 压电元件及其制造方法
CN105895583A (zh) * 2015-02-13 2016-08-24 台湾积体电路制造股份有限公司 半导体器件和方法
US20160252565A1 (en) * 2015-02-27 2016-09-01 Semilab SDI LLC Non-contact method to monitor and quantify effective work function of metals

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
KI BANG LEE著，马晓军，吕强，王国胜，魏曙光等译: "《微机电系统原理》", 30 April 2014, 国防工业出版社 *

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