JP4097510B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、例えば、電子写真式プリンタに使用されるＬＥＤプリントヘッドのような半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
図２６は、従来のＬＥＤプリントヘッド９００の一部を概略的に示す斜視図であり、図２７は、図２６のＬＥＤプリントヘッドに備えることができるＬＥＤアレイチップの一例としてＬＥＤアレイチップ９０２の一部を示す平面図である。図示されたＬＥＤプリントヘッド９００は、基板９０１上に備えられたＬＥＤアレイチップ９０２の電極パッド９０３と、基板９０１上に備えられた駆動ＩＣチップ９０４の電極パッド９０５とをボンディングワイヤ９０６で接続し、駆動ＩＣチップ９０４の電極パッド９０９と基板９０１の電極パッド９１０とをボンディングワイヤ９１１で接続した構造を持つ。
【０００３】
また、下記の特許文献１には、薄膜構造の発光素子が開示されている。この特許文献１には、発光素子を構成する各層を成長させた後に、エッチング液により素子分離を行うことが記載されている。
【０００４】
【特許文献１】
特開平１０−０６３８０７号公報（図１１、段落００３４及び００３５）
【０００５】
【発明が解決しようとする課題】
しかしながら、ＬＥＤプリントヘッド９００では、ＬＥＤアレイチップ９０２と駆動ＩＣチップ９０４とをボンディングワイヤ９０６によって接続していたので、ＬＥＤアレイチップ９０２と駆動ＩＣチップ９０４のそれぞれにワイヤボンド用の大きな（例えば、１００μｍ×１００μｍ）電極パッド９０３及び９０５を設ける必要があった。このため、ＬＥＤアレイチップ９０２の面積を小さくすることが困難であり、その結果、材料コストを削減することが困難であった。また、ＬＥＤアレイチップ９０２において発光部９０７として機能する領域は、表面から５μｍ程度の深さの領域である。しかし、ＬＥＤプリントヘッド９００では、安定したワイヤボンドの歩留まりを確保するために、ＬＥＤアレイチップ９０２の厚さは駆動ＩＣチップ９０４の厚さ（例えば、２５０μｍ〜３００μｍ）と同程度にする必要があった。このため、ＬＥＤプリントヘッド９００においては、ＬＥＤアレイチップ９０２の材料コストを削減することが困難であった。
【０００６】
さらに、特許文献１には、薄膜構造の発光素子が開示されているが、発光素子にはハンダボール用の電極パッドが備えられており、この電極パッドにハンダボールを介して個別電極が接続されている。このように、特許文献１の薄膜構造の発光素子は電極パッドを備えているので、その面積を縮小することが困難であった。
【０００７】
さらにまた、特許文献１には、エッチング液により素子分離を行うことが記載されている。しかし、半導体薄膜を構成する各層の材料又はエッチング液の種類によっては、半導体薄膜を分離又は剥離するためにエッチングすべき部分以外の部分が、例えば、半導体薄膜が含む半導体素子が備えている、層間絶縁膜や配線材料などがエッチングされてしまうという技術的な課題についての記載はない。
【０００８】
そこで、本発明は上記したような従来技術の課題を解決するためになされたものであり、その目的とするところは、小型化及び材料コストの低減を図ることができる半導体装置及びＬＥＤヘッド、並びに、小型化及び材料コストの低減を図ることができる且つエッチング処理に起因する歩留まりの低下の少ない半導体装置の製造方法を提供することにある。
【０００９】
【課題を解決するための手段】
本発明に係る半導体装置の製造方法は、第２の基板上に剥離層を形成する工程と、剥離層上に、半導体素子の全部又は一部の構造を含む半導体薄膜を形成する工程と、半導体薄膜上の所定領域に誘電体膜を形成する工程と、半導体薄膜上の誘電体膜を覆う領域に保護層を形成する工程とを有する。さらに、本発明に係る半導体装置の製造方法は、半導体薄膜の保護層で覆われていない領域をエッチングして剥離層に届くエッチング溝を形成することによって、半導体薄膜を分離する工程と、剥離層をエッチングして半導体薄膜を剥離可能な個別の半導体薄膜にする工程と、誘電体膜を備えた個別の半導体薄膜を保持し、第１の基板の表面に貼り付ける工程と、個別の半導体薄膜を貼り付ける工程の前又は後に、保護層を除去する工程とを有する。また、保護層は、エッチング溝の形成工程及び剥離層のエッチング工程において使用されるエッチング剤に対して耐エッチング性を持つ材料で構成される。ここで、耐エッチング性とは、保護層となる材料そのものが、エッチング溝の形成工程及び剥離層のエッチング工程において使用されるエッチング剤によって、溶解、分解、破壊されないこと、また、保護層と、保護層が接する半導体薄膜表面との界面に該エッチング液が浸透することによって、該界面の密着性が破壊されないこと、あるいは、該エッチング液が保護層を浸透し保護層と半導体薄膜界面に到達することによって、該界面の密着性が破壊されないこと、など保護層が半導体薄膜表面を保護する機能が失われないことを意味する。
【００１０】
【発明の実施の形態】
＜第１の実施形態＞
図１から図８までは、本発明の第１の実施形態に係る半導体装置の製造方法（即ち、ＬＥＤ／駆動ＩＣ複合チップ１００の製造プロセス）を概略的に示す断面図である。また、図９は、図１のＡ９部の拡大図であり、図１０は、図３のＡ１０部の拡大図である。さらに、図１１は、図５の概略的な斜視図であり、図１２は、図５のＡ１２部の拡大平面図である。さらにまた、図１３は、図６のＡ１３部の拡大図であり、図１４は、図１３をＳ１４−Ｓ１４線で切る面を概略的に示す断面図である。また、図１５は、図８の拡大平面図であり、図１６は、図８のＡ１６部の概略的な斜視図である。
【００１１】
図に基づいて、第１の実施形態に係るＬＥＤ／駆動ＩＣ複合チップ１００の製造プロセスを説明する。先ず、図１に示されるように、半導体薄膜製造用の基板１１０を用意し、この基板１１０上に剥離層１２０を形成し、この剥離層１２０上に半導体薄膜としてのエピタキシャルフィルム１３０を形成する。ここで、エピタキシャルフィルム１３０は、半導体薄膜として半導体薄膜製造用基板から剥離する予定の、あるいは、半導体薄膜として半導体薄膜製造用基板から剥離した、半導体素子として機能させるための半導体エピタキシャル層を示している。エピタキシャルフィルム１３０の製造は、有機金属化学蒸着法（ＭＯＣＶＤ法）や分子線エピタキシー法（ＭＢＥ法）等によって行うことができる。
【００１２】
図１に示される製造プロセスを、図９を参照して詳細に説明する。図９に示されるように、基板１１０は、例えば、ＧａＡｓ基板１１１上に、ＧａＡｓバッファ層１１２、及び剥離層のエッチング工程において使用されるエッチング剤に対して耐エッチング性を持つ材料で構成される（ＡｌＧａ）ＩｎＰエッチングストップ層１１３を順に成膜した構造を持つ。また、図９に示されるように、剥離層１２０は、例えば、ＡｌＡｓ剥離層である。さらにまた、図９に示されるように、エピタキシャルフィルム１３０は、剥離層１２０上に、ＧａＡｓコンタクト層（１）１３１（例えば、ｎ型ＧａＡｓ層１３１）、ＡｌＧａＡｓ下クラッド層１３２（ｎ型ＡｌｘＧａ１−ｘＡｓ層１３２）、ＡｌＧａＡｓ活性層１３３（ｎ型ＡｌｙＧａ１−ｙＡｓ層１３３）、ＡｌＧａＡｓ上クラッド層１３４（ｎ型ＡｌｚＧａ１−ｚＡｓ層１３４）、及びＧａＡｓコンタクト層（２）１３５（ｎ型ＧａＡｓ層１３５）を順に成膜した構造を持つ。なお、０＜ｘ≦１、０≦ｙ＜１、０＜ｚ≦１である。また、Ａｌ組成は、ｙ＜ｘ且つｙ＜ｚ（例えば、ｘ＝ｚ＝０．４、ｙ＝０．１）とすることができる。ｎ型ＧａＡｓ層１３１の厚さは、約１０ｎｍ（＝約０．０１μｍ）であり、ｎ型ＡｌｘＧａ１−ｘＡｓ層１３２の厚さは、約０．５μｍであり、ｎ型ＡｌｙＧａ１−ｙＡｓ層１３３の厚さは、約１μｍであり、ｎ型ＡｌｚＧａ１−ｚＡｓ層１３４の厚さは、約０．５μｍであり、ｎ型ＧａＡｓ層１３５の厚さは、約１０ｎｍ（＝約０．０１μｍ）である。この場合には、エピタキシャルフィルム１３０の厚さは、約２．０２μｍとなる。ただし、各層の厚さは、上記値に限定されない。また、エピタキシャルフィルム１３０の材料として、（ＡｌｘＧａ１−ｘ）ｙＩｎ１−ｙＰ（ここで、０＜ｘ＜１且つ０＜ｙ＜１である。）、ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ等の他の材料を含む半導体エピタキシャル層を用いてもよい。また、基板１１０は、（ＡｌｘＧａ１−ｘ）ｙＩｎ１−ｙＰ層１１３を設けない構造などの変形も可能である。
【００１３】
次に、図２に示されるように、エピタキシャルフィルム１３０の半導体素子形成領域１３０ｂにＬＥＤ（図１２の発光領域１３０ｃ）を形成する。次に、図３に示されるように、エピタキシャルフィルム１３０上の所定領域に誘電体膜１４０を形成する。誘電体膜１４０は、例えば、ＳｉＯ２、Ｓｉ３Ｏ４、ＳｉＮ、酸化アルミニウム、窒化アルミニウムの内のいずれかの材料で構成することができる。誘電体膜１４０は、例えば、ＬＥＤ上に開口部を持つ。
【００１４】
ＬＥＤの形成方法としては、図１０に示されるように、ｎ型ＡｌｙＧａ１−ｙＡｓ層１３３、ｎ型ＡｌｚＧａ１−ｚＡｓ層１３４、及びｎ型ＧａＡｓ層１３５に固相拡散法等により亜鉛（Ｚｎ）からなるＰ型不純物を拡散しＺｎ拡散領域１３６を形成する方法がある。その後、固相拡散時に用いた拡散源膜は除去する。その後、ＧａＡｓコンタクト層のＺｎ拡散領域表面を露出させる。次に、ＧａＡｓコンタクト層内に形成されたｐｎ接合面を含む領域を除去することが望ましい。なお、素子作製において最終的には、電極配線によって、ｐｎ間のショートが発生しないように、ｎ型ＡｌｚＧａ１−ｚＡｓ層１３４の表面及びＡｌｚＧａ１−ｚＡｓ層に形成されたＺｎ拡散領域表面の一部（ＡｌｚＧａ１−ｚＡｓ層表面のｐｎ接合領域を含むｐｎ接合近傍の領域）を被覆するように層間絶縁膜を設けてから個別電極配線などを形成する必要があることは言うまでもない。第１の実施形態においては、ｎ型ＡｌｚＧａ１−ｚＡｓ層１３４の表面及びＡｌｚＧａ１−ｚＡｓ層に形成されたＺｎ拡散領域表面の一部（ＡｌｚＧａ１−ｚＡｓ層表面のｐｎ接合領域を含むｐｎ接合近傍の領域）を被覆するように絶縁膜１４０が形成されている。Ｚｎ拡散領域１３６の拡散フロントを、ｎ型ＡｌｙＧａ１−ｙＡｓ層１３３の内部に位置するように構成することにより、ｐｎ接合を介して注入された少数キャリアは、ｎ型ＡｌｙＧａ１−ｙＡｓ層１３３内に閉じ込められ、高い発光効率が得られる。即ち、図１０に示されるような構造を採用することによって、エピタキシャルフィルム１３０の厚さを約２μｍと薄くすることができ、発光効率を高くすることができる。なお、上記説明においては、エピタキシャル層としてホモ接合型ＬＥＤの製造方法を説明したが、ヘテロ接合型ＬＥＤとすることもできる。ここで、ホモ接合型とは、ｐｎ接合面が単一の半導体層内に形成されている接合方式を指し示しており、本実施形態の説明で具体的に説明した、同一導電型の半導体積層構造に逆導電型の不純物を選択的にドーピングしたような接合形態も含む。また、ヘテロ接合型とは、ｐｎ接合面が異種半導体界面に位置する接合方式を指し示しており、例えば、ｎ型ＡｌｘＧａ１−ｘＡｓ層１３２とｐ型ＡｌｙＧａ１−ｙＡｓ層をエピタキシャル成長により積層した構造を備えたような接合形態を意味する。
【００１５】
次に、図４に示されるように、エピタキシャルフィルム１３０上の誘電体膜１４０を覆う領域に保護層１５０を形成する。保護層１５０は、後述するエッチング溝の形成工程及び剥離層１２０のエッチング工程において使用されるエッチング液に対して耐エッチング性を持つ材料で構成される。保護層１５０は、有機材料、例えば、レジスト材料などのポリマー材料やワックス材料から構成される。
【００１６】
次に、図５及び図１１に示されるように、エッチング液を用いてエピタキシャルフィルム１３０の保護層１５０で覆われていない領域をエッチングして剥離層１２０に届くエッチング溝１６０を形成して、エピタキシャルフィルム１３０を分離し、個別のエピタキシャルフィルム１３０ａとする。エッチング液としては、燐酸過水（燐酸、過酸化水素水を含む水溶液）を用いる。なお、エッチング液として、クエン酸及び過酸化水素水を含むエッチング液を用いることもできる。
【００１７】
次に、図６、図１３及び図１４に示されるように、エッチング液を用いてエピタキシャルフィルム１３０ａの下の剥離層１２０をエッチングして除去して、エピタキシャルフィルム１３０ａを剥離可能にする。エッチング液として、例えば、フッ酸（１０％ＨＦ液）を用いる。
【００１８】
図１２に示されるように、誘電体膜１４０の短辺の端部１４０ａは、エピタキシャルフィルム１３０ａの端部より距離Ｌ１だけ内側に位置する。また、図１２に示されるように、誘電体膜１４０の長辺の端部１４０ｂは、エピタキシャルフィルム１３０ａの端部より距離Ｌ２だけ内側に位置する。距離Ｌ１及びＬ２の長さは、▲１▼エッチング液（又はエッチングガス）の種類や特性、▲２▼エッチング時間、▲３▼誘電体膜１４０の材料、▲４▼保護層１５０の材料や厚さ等の各種要因に基づいて決定すればよく、少なくとも、エッチング液が保護層１５０を浸透して誘電体膜１４０に達しない長さとする。
【００１９】
次に、図７（ａ）及び（ｂ）に示されるように、集積回路１７１が形成されたシリコン基板１７０を用意し、その表面の集積回路１７１に隣接する領域にメタル層１８０を密着形成する。次に、メタル層１８０上に、図６の製造プロセスで剥離可能となった個別のエピタキシャルフィルム１３０ａを貼り付ける。個別のエピタキシャルフィルム１３０ａの保持方法、すなわち、個別のエピタキシャルフィルム１３０ａを貼り付ける予定の位置まで搬送し、位置合わせを行い、所定の位置にエピタキシャルフィルム１３０ａを置くためのエピタキシャルフィルムの移送方法、としては、エピタキシャルフィルムを移送治具に吸着／脱離が可逆的に複数回行える保持方法（例えば、気圧差を利用する吸着（吸引）、磁気的吸着、電気的吸着、接着剤等のいずれかを用いて保持部材に保持する方法）を用いる。なお、シリコン基板１７０にエピタキシャルフィルム１３０ａを貼り付ける工程の前又は後に、保護層１５０を除去する。また、エピタキシャルフィルム１３０ａの厚さが厚くなると、個別配線層１９０に段切れが発生する確率が高くなる。このような不良の発生を回避するためには、エピタキシャルフィルム１３０の厚さを、約１０μｍ以下にすることが望ましい。ただし、ポリイミドなどを使って段差領域の平坦化を図るなどの段差領域を横切る配線の断線防止のための方策を実施するなどして、エピタキシャルフィルム１３０の厚さを、１０μｍを超える厚さにすることもできる。
【００２０】
メタル層１８０は、例えば、パラジウム若しくは金、又は、パラジウムと金の積層膜等からなる。メタル層１８０は、その上に貼り付けられたエピタキシャルフィルム１３０ａをシリコン基板１７０の集積回路１０２形成領域近傍に固定する機能と、エピタキシャルフィルム１３０ａの下面の共通端子領域（図示せず）とシリコン基板１７０の共通端子領域（図示せず）とを電気的に接続する機能とを持つ。メタル層１８０とエピタキシャルフィルム１３０ａ内の共通端子領域との間、及び、メタル層１８０とシリコン基板１７０の共通端子領域との間には、オーミックコンタクトが形成されることが望ましい。ここで、ＬＥＤエピタキシャルフィルム（ＬＥＤエピフィルム）１３０ａ内の共通端子領域とは、メタル層１８０と接するエピタキシャル層全面を示しており、本実施形態で具体的に述べれば、ｎ型ＧａＡｓ層１３１の共通電位側（ｎ電極側）となる表面全面を意味する。また、Ｓｉ基板１７０の共通端子領域とは、メタル層１８０と接するＳｉ基板の表面領域を示しており、本実施形態で具体的に述べれば、ＬＥＤを駆動するための共通電位側（ｎ電極側）となる領域を意味する。メタル層１８０は、何らかの手段によって、例えば、メタル配線によって、素子を駆動するための集積回路の共通電位端子と接続されている。なお、メタル層１８０を、シリコン基板１７０表面の集積回路１０２が形成されている領域上に（全部又は一部が重なるように）、絶縁膜（図示せず）を介して、形成してもよい。
【００２１】
次に、図８、図１５、及び図１６に示されるように、ＬＥＤ１３０ｃから誘電体膜１４０上を経由してシリコン基板１７０の集積回路１７１の端子領域１７１ａ上まで達する個別配線層１９０を形成する。ここで、Ｚｎ拡散によってＧａＡｓ層１３５内に形成されたｐｎ接合領域を含む領域を除去し、Ｚｎが拡散されている島状のＧａＡｓ層を形成する際に露出したｎ型ＡｌｚＧａ１−ｚＡｓ層１３４の表面及びＡｌｚＧａ１−ｚＡｓ層に形成されたＺｎ拡散領域表面の一部（ＡｌｚＧａ１−ｚＡｓ層表面のｐｎ接合領域を含むｐｎ接合近傍の領域）は、個別配線層１９０を形成する前に被覆するように絶縁膜１４０が形成されている。個別配線層１９０は、例えば、薄膜のメタル配線である。個別配線層１９０としては、Ａｕ層、Ｔｉ／Ｐｔ／Ａｕ積層層、Ａｕ／Ｚｎ積層層、Ａｕ／Ｇｅ積層層、Ｎｉ／Ａｕ積層層、ＡｕＧｅＮｉ／Ａｕ積層層、Ｐｄ層、Ｐｄ／Ａｕ積層層、Ｍｇ／Ａｕ積層層、Ａｌ層、Ａｌ／Ｎｉ積層層、ポリシリコン層、ＩＴＯ層、及びＺｎＯ層の内のひとつ又は２つ以上を組み合わせた材料から構成される材料を用いることができる。個別配線層１９０は、フォトリソグラフィ技術を用いて一括形成することが望ましい。個別配線層１９０は、薄膜配線であるので、配線が長くなれば配線における電圧降下の影響が大きくなる。また、複数のＬＥＤ１３０ｃを高密度に配列する場合には、複数のＬＥＤ１３０ｃの配列ピッチが小さくなるため、個別配線層１９０の幅が制限される。個別配線層１９０の幅が５μｍであり、厚さが０．５μｍであり、数ｍＡの駆動電流を流す場合には、個別配線層１９０の長さは、約２００μｍ以下にすることが望ましい。
【００２２】
以上説明したように、第１の実施形態に係る製造方法によれば、シリコン基板１７０上にメタル層１８０を挟んで貼り付けられたエピタキシャルフィルム１３０とシリコン基板１７０に形成された集積回路１７１とをフォトリソグラフィ技術により形成された薄膜の個別配線層１９０により電気的に接続しているので、エピタキシャルフィルム１３０ａにワイヤボンド用の電極パッドを設ける必要がない。このため、エピタキシャルフィルム１３０ａの面積を小さくでき、その結果、ＬＥＤ／駆動ＩＣ複合チップ１００の小型化を実現できる。また、エピタキシャルフィルム１３０の面積を小さくできるので、材料コストの低減を図ることができる。
【００２３】
また、第１の実施形態に係る製造方法によれば、シリコン基板１７０上に貼り付けられたエピタキシャルフィルム１３０ａとシリコン基板１７０に形成された集積回路１７１とをフォトリソグラフィ技術により形成された薄膜の個別配線層１９０により電気的に接続しているので、エピタキシャルフィルム１３０ａの厚さをワイヤボンドを考慮して厚くする必要がない。このように、エピタキシャルフィルム１３０ａの厚さを薄くできるので、材料コストの低減を図ることができる。
【００２４】
さらに、第１の実施形態に係る製造方法によれば、誘電体膜１４０の端部１４０ａ，１４０ｂをエピタキシャルフィルム１３０ａの端部よりも内側にし、その上を保護層１５０で覆った状態で、エッチング溝１６０形成予定領域及び剥離層１２０のエッチング処理を行う。このため、分離されたエピタキシャルフィルム１３０ａ内のＬＥＤ１３０ｃ（発光領域）及びエピタキシャルフィルム１３０ａ表面の誘電体膜１４０にエッチング液による損傷を与えることはなく、エピタキシャルフィルム１３０を剥離可能な個別のエピタキシャルフィルム１３０ａとすることができる。
【００２５】
＜第２の実施形態＞
図１７は、本発明の第２の実施形態に係る製造方法により製造されたＬＥＤ／駆動ＩＣ複合チップ２００の一部を概略的に示す平面図である。また、図１８（ａ）から（ｃ）までは、第２の実施形態に係るＬＥＤ／駆動ＩＣ複合チップ２００の集積回路薄膜２２０の製造プロセスを概略的に示す断面図である。
【００２６】
図１７において、図１５（第１の実施形態）の構成と同一又は対応する構成には、同じ符号を付す。図１７に示されたＬＥＤ／駆動ＩＣ複合チップ２００は、基板２７０上に集積回路薄膜２２０を貼り付け、個別配線層（図示せず）によって基板２７０の配線領域２２０ａと接続している点が、第１の実施形態に係るＬＥＤ／駆動ＩＣ複合チップ１００と相違する。ここで、基板２７０は、例えば、ガラス基板、プラスチック基板、ポリマーシート、酸化物や窒化物を含む絶縁体基板、シリコン等の半導体層を含む基板、ステンレス、銅、アルミニウム等の金属等を使うことができる。金属基板を用いる場合は、表面を酸化させたり、コーティング層を設ければ、放熱特性の良い絶縁基板として用いることができる。なお、上記層を絶縁させない場合は、共通配線層としての役割を持たせることもできる。基板２７０上には、一つ又は複数のエピタキシャルフィルム１３０ａと、該エピタキシャルフィルム内の半導体素子を駆動するための一つ又は複数の集積回路膜２７０を設けることができる。なお、配線領域２２０ａとは、集積回路薄膜の信号や電源などの入出力端子と外部の回路とを接続するために設けられた接続用のパッド、又は、配線パターンが設けられた領域を意味する。
【００２７】
集積回路薄膜２２０の製造には、ＳＯＩ基板（ＳＯＩウェハ）２１０を用いる。ＳＯＩ基板２１０は、シリコン基板２１１と、その上に形成された埋め込みＳｉＯ２層（ＢＯＸ層）２１２と、その上に形成されたシリコン層（ＳＯＩ層）２１３とを有する。集積回路薄膜２２０の製造に際しては、先ず、図１８（ａ）に示されるように、シリコン層２１３の表面付近に集積回路２１３ａを形成する。次に、図１８（ｂ）に示されるように、ＳｉＯ２層２１２をＨＦ液でエッチングし、図１８（ｃ）に示されるように、シリコン層２１３を剥離し、基板２７０上に貼り付ける。剥離されたシリコン層２１３の保持方法としては、可逆的な保持方法（例えば、気圧差を利用する吸着（吸引）、磁気的吸着、電気的吸着、接着剤等のいずれかを用いて保持部材に保持する方法）を用いる。なお、実際の製造においては、ＳＯＩ基板２１０上に多数の集積回路薄膜２２０を形成し、これらを個別の集積回路薄膜２２０に分離するプロセスが含まれる。なお、集積回路薄膜２２０の製造工程においても、エピタキシャルフィルム１３０ａの製造方法と同様に、集積回路表面に形成されている種々の誘電体膜やメタル配線膜などが、集積回路薄膜２２０を個別の集積回路薄膜２２０に分割する工程及び集積回路薄膜２２０を剥離するためのエッチング工程エッチング液によっても破壊されないように保護膜を設けることが望ましい。この場合の保護層としても、エピタキシャルフィルム１３０ａの製造方法で説明したエッチングに対する特性（耐エッチング性）を備えた材料を使用することができる。
【００２８】
第２の実施形態に係る製造方法によれば、第１の実施形態の場合と同様の効果が得られる。なお、第２の実施形態において、上記以外の点は、上記第１の実施形態の場合と同じである。
【００２９】
＜第３の実施形態＞
図１９は、本発明の第３の実施形態に係る製造方法により製造されたＬＥＤ／駆動ＩＣ複合チップ３００の一部を概略的に示す平面図である。
【００３０】
図１９において、図１５（第１の実施形態）の構成と同一又は対応する構成には、同じ符号を付す。図１９に示されたＬＥＤ／駆動ＩＣ複合チップ３００は、絶縁層１４０上に発光領域１３０ｃと電気的に接続した電極パッド３１０を備えた点が、第１の実施形態に係るＬＥＤ／駆動ＩＣ複合チップ１００と相違する。この場合には、各ＬＥＤ１３０ｃとの電気配線としてワイヤボンディングを使用できる。
【００３１】
第３の実施形態に係る製造方法によれば、ＬＥＤ／駆動ＩＣ複合チップ３００が電極パッド３１０を備えるため、エピタキシャルフィルム１３０の面積は大きくなる。しかし、第３の実施形態に係る製造方法によれば、誘電体膜１４０の端部をエピタキシャルフィルム１３０ａの端部よりも内側にし、その上を保護層１５０で覆った状態で、エッチング処理を行う。このため、分離されたエピタキシャルフィルム１３０ａ内のＬＥＤ１３０ｃ及び誘電体膜１４０にエッチング液による損傷を与えることはなく、エピタキシャルフィルム１３０を剥離可能な個別のエピタキシャルフィルム１３０ａとすることができる。
【００３２】
なお、第３の実施形態において、上記以外の点は、上記第１及び第２の実施形態の場合と同じである。
【００３３】
＜第４の実施形態＞
図２０は、本発明の第４の実施形態に係る製造方法により製造されたＬＥＤ／駆動ＩＣ複合チップ４００の一部を概略的に示す平面図である。
【００３４】
図２０において、図１５（第１の実施形態）の構成と同一又は対応する構成には、同じ符号を付す。また、図２１において、図１６（第１の実施形態）の構成と同一又は対応する構成には、同じ符号を付す。図２０及び図２１に示されたＬＥＤ／駆動ＩＣ複合チップ４００は、第１の実施形態の集積回路１７１に代えて、集積回路薄膜４１０を基板１７０に貼り付けた点が、上記第１の実施形態の場合と相違する。また、配線領域２２０ａを設けていない点が第２の実施形態と異なる。集積回路薄膜４１０の製造方法は、図１８の集積回路薄膜２１０製造方法と同様である。また、エピタキシャルフィルム１３０ａ及び集積回路薄膜４１０の厚さが厚くなると、個別配線層１９０に段切れが発生する確率が高くなる。このような不良の発生を回避するためには、エピタキシャルフィルム１３０ａ及び集積回路薄膜４１０の厚さを、約１０μｍ以下にすることが望ましい。ただし、ポリイミドなどを使って段差領域の平坦化を図るなどの段差領域を横切る配線の断線防止のための方策を実施するなどして、エピタキシャルフィルム１３０ａ及び集積回路薄膜４１０の厚さを、１０μｍを超える厚さにすることもできる。外部回路の間と電源や制御するための信号の入出力を行うための接続用パッドは、集積回路薄膜４１０内に設ける。
【００３５】
第４の実施形態に係る製造方法によれば、第１の実施形態の場合と同様の効果が得られる。なお、第４の実施形態において、上記以外の点は、上記第１から第３までの実施形態の場合と同じである。
【００３６】
＜第５の実施形態＞
図２２は、本発明の第５の実施形態に係る半導体装置の製造方法（即ち、ＬＥＤ／駆動ＩＣ複合チップの製造プロセス）を概略的に示す断面図である。また、図２３は、第５の実施形態に係る製造方法により製造されたＬＥＤ／駆動ＩＣ複合チップ５００の一部を概略的に示す平面図である。
【００３７】
図２２において、図５（第１の実施形態）の構成と同一又は対応する構成には、同じ符号を付す。また、図２３において、図１５（第１の実施形態）の構成と同一又は対応する構成には、同じ符号を付す。第５の実施形態に係る製造方法が、第１の実施形態に係る製造方法と相違する点は、誘電体膜１４０を覆うパッシベーション膜５１０を形成する工程と、その上に保護層５２０を形成する工程を有する点である。保護層５２０及びパッシベーション膜５１０のそれぞれは、エッチング溝１６０の形成工程及び剥離層１２０のエッチング工程において使用されるエッチング剤に対して耐エッチング性を持つ材料で構成される。ここで、パッシベーション膜５１０の耐エッチング性とは、パッシベーション膜となる材料そのものが、エッチング溝の形成工程及び剥離層のエッチング工程において使用されるエッチング剤によって、溶解、分解、破壊されないこと、また、パッシベーション膜と、パッシベーション膜が接する半導体薄膜表面との界面に該エッチング液が浸透することによって、該界面の密着性や誘電体膜１４０が破壊されないこと、あるいは、該エッチング液がパッシベーション膜を浸透しパッシベーション膜と半導体薄膜界面に到達することによって、該界面の密着性や誘電体膜１４０が破壊されないこと、などパッシベーション膜が半導体薄膜表面及び半導体薄膜表面に設けられている誘電体膜などを被覆保護する機能が失われないことを意味する。また、保護層５２０の耐エッチング性とは、保護層となる材料そのものが、エッチング溝の形成工程及び剥離層のエッチング工程において使用されるエッチング剤によって、溶解、分解、破壊されないこと、また、保護層と、保護層が接するパッシベーション膜表面との界面に該エッチング液が浸透することによって、該界面の密着性が破壊されないこと、あるいは、該エッチング液が保護層を浸透しパッシベーション膜界面に到達することによって、該界面の密着性が破壊されないこと、など保護層がパッシベーション膜表面への密着性を保持し、エピタキシャルフィルム１３０ａを保護する機能が失われないことを意味する。パッシベーション膜５１０は、例えば、ポリイミド及び窒化アルミニウムの内のいずれかの材料から構成される。保護層５２０は、有機材料、例えば、レジスト材料などのポリマー材料やワックス材料から構成される。なお、保護層５２０は、エピタキシャルフィルム１３０ａをシリコン基板１７０に貼り付ける工程の前又は後に、除去する。また、パッシベーション膜５１０の端部は、個別のエピタキシャルフィルム１３０ａの端部とほぼ一致する。
【００３８】
第５の実施形態に係る製造方法によれば、第１の実施形態の場合と同様の効果が得られる。また、第５の実施形態に係る製造方法によれば、保護層５２０にピンホールなどの欠陥があった場合であっても、誘電体膜１４０に損傷を与えることがなく、製造された装置の信頼性が高い。なお、第５の実施形態において、上記以外の点は、上記第１から第４までの実施形態の場合と同じである。
【００３９】
＜第６の実施形態＞
図２４は、本発明の第６の実施形態に係る半導体装置の製造方法（即ち、ＬＥＤ／駆動ＩＣ複合チップの製造プロセス）を概略的に示す断面図である。
【００４０】
図２４において、図２２（第５の実施形態）の構成と同一又は対応する構成には、同じ符号を付す。第６の実施形態は、誘電体膜１４０を形成しない点のみが第５の実施形態と相違する。第６の実施形態の場合には、例えば、エピタキシャルフィルム１３０上に発光部形成予定領域に開口部を有する、例えば、酸化アルミニウム、窒化アルミニウム、酸化珪素、窒化珪素などの、誘電体膜を形成した後、例えば、固相拡散法によって該開口部を介してＺｎを拡散した後、拡散源膜及び誘電体膜を除去し、Ｚｎ拡散によってＧａＡｓ層１３５内に形成されたｐｎ接合領域を含む領域を除去する。その後、例えば、Ｚｎが拡散されている島状のＧａＡｓ層表面の一部を露出する開口部を備えた絶縁膜を形成し、パッシベーション６１０とする。ここで、パッシベーション６１０の開口部は、ｎ型ＡｌｚＧａ１−ｚＡｓ層１１４の表面及びｎ型ＡｌｚＧａ１−ｚＡｓ層に形成されたＺｎ拡散領域表面の一部（ＡｌｚＧａ１−ｚＡｓ層表面のｐｎ接合領域を含むｐｎ接合近傍の領域）が露出しないように形成することが望ましい。第６の実施形態に係る製造方法が、第５の実施形態に係る製造方法と相違する点は、誘電体膜１４０を残さずに、パッシベーション膜６１０を形成する工程と、その上に保護層６２０を形成する工程を有する点である。保護層６２０及びパッシベーション膜６１０のそれぞれは、エッチング溝１６０の形成工程及び剥離層１２０のエッチング工程において使用されるエッチング剤に対して耐エッチング性を持つ材料で構成される。パッシベーション膜６１０は、例えば、ポリイミド及び窒化アルミニウムの内のいずれかの材料から構成される。保護層６２０は、有機材料、例えば、レジスト材料などのポリマー材料やワックス材料から構成される。なお、保護層６２０は、エピタキシャルフィルム１３０ａをシリコン基板１７０に貼り付ける工程の前又は後に、除去する。また、パッシベーション膜６１０の端部は、個別のエピタキシャルフィルム１３０ａの端部とほぼ一致する。
【００４１】
第６の実施形態に係る製造方法によれば、パッシベーション膜６１０が、誘電体層としての機能を併せ持つように構成したので、第１の実施形態の場合と同様の効果が得られる。また、第６の実施形態に係る製造方法によれば、保護層６２０にピンホールなどの欠陥があった場合であっても、半導体素子に損傷を与えることがなく、製造された装置の信頼性が高い。なお、第６の実施形態において、上記以外の点は、上記第１から第５までの実施形態の場合と同じである。
【００４２】
＜本発明が適用されたＬＥＤプリントヘッド＞
図２５は、本発明の製造方法によって製造された半導体装置を組み込んだＬＥＤプリントヘッド７００を概略的に示す断面図である。図２５に示されるように、ＬＥＤプリントヘッド７００は、ベース部材７０１と、ベース部材７０１に固定されたＬＥＤユニット７０２と、柱状の光学素子を多数配列したロッドレンズアレイ７０３と、ロッドレンズアレイ７０３を保持するホルダ７０４と、これらの構成７０１〜７０４を固定するクランプ７０５とを有する。ＬＥＤユニット７０２には、上記実施形態の製造方法によって製造された半導体装置７０２ａであるＬＥＤ／駆動ＩＣチップ又はＬＥＤアレイチップが搭載されている。ＬＥＤユニット７０２で発生した光はロッドレンズアレイ７０３を通して照射される。ＬＥＤプリントヘッド７００は、電子写真プリンタや電子写真コピー装置等の露光装置として用いられる。
【００４３】
＜可能な変形例＞
上記実施形態においては、シリコン基板１７０上にメタル層１８０を形成した場合を説明したが、メタル層１８０に代えてポリシリコン等の金属以外の導電性薄膜層を用いてもよい。
【００４４】
また、上記実施形態においては、シリコン基板１７０上にメタル層１８０を形成し、その上にエピタキシャルフィルム１３０ａを貼り付けた場合を説明したが、メタル層１８０を形成せずに、シリコン基板１７０上に直接エピタキシャルフィルム１３０ａを貼り付けてもよい。この場合には、シリコン基板１７０の上面とエピタキシャルフィルム１３０の下面を、適当な化学的方法で表面処理し（鏡面化し）、両面を密着させ、加圧・加熱工程を経ることにより、両面を強固に接着（密着）することができる。強固な接着に必要な加熱温度は、メタル層を介した接着の場合に比べ高い温度になるが、メタル層を設ける場合と比較して、ＬＥＤエピフィルムとＳｉ基板表面の間に、第３の層（メタル層）を設けることに起因した、メタル層の欠陥発生に伴うようなボンディングの欠陥発生確率を除外することができる。また、メタル層１８０を導入することにより、駆動ＩＣ配列に対してアライメントされたメタル層１８０のパターンに対してＬＥＤエピフィルムのボンディング位置合わせをするので、ＬＥＤエピフィルムのＩＣパターンに対する位置合わせずれの大きさが増大する要因が増える。したがって、メタル層を設けない場合は、メタル層を設ける場合と比較して、駆動ＩＣ配列に対する位置合わせマージンを小さくすることができる。また、シリコン基板上に設けた絶縁膜、例えば、酸化シリコン、の上にエピタキシャルフィルムを貼り付ける変形も可能である。
【００４５】
また、上記実施形態においては、メタル層１８０を含む導電性薄膜層が長方形に描いているが、角の切欠き部や、辺の凹凸部を備える形状にしてもよい。この場合には、製造プロセスにおいて、切欠き部をチップの向きを判断する基準部として用いることができ、凹凸部をＬＥＤの位置判定用の基準部として用いることができる。
【００４６】
また、上記実施形態においては、シリコン基板１７０にエピタキシャルフィルム１３０ａを貼り付ける場合を説明したが、基板１７０の材料には、アモルファスシリコン、単結晶シリコン、ポリシリコンの他、化合物半導体、有機半導体、及び絶縁体材料（ガラスやサファイヤ等）のような他の材料を用いることもできる。また、基板２７０についても、同様の変形が可能である。
【００４７】
また、上記実施形態においては、半導体薄膜としてのエピタキシャルフィルム１３０ａに備えられた半導体素子が、ＬＥＤである場合を説明したが、半導体素子は、レーザー等の他の発光素子、受光素子、ホール素子、及びピエゾ素子等のような他の素子であってもよい。
【００４８】
また、上記第実施形態においては、半導体薄膜がエピタキシャル層である場合を説明したが、エピタキシャル層ではない半導体薄膜を採用してもよい。
【００４９】
また、エピタキシャルフィルム１３０ａの構成を、ｐ型ＡｌｘＧａ１−ｘＡｓ層、ｐ型ＡｌｙＧａ１−ｙＡｓ層、ｎ型ＡｌｚＧａ１−ｚＡｓ層、及びｎ型ＧａＡｓ層を順に形成した構造としてもよい。
【００５０】
また、上記第実施形態においては、誘電体膜１４０が１層の場合を説明したが、誘電体膜を多層備えてもよい。
【００５１】
【発明の効果】
以上に説明したように、本発明によれば、基板の端子領域を有する面上に半導体薄膜を貼り付け、これらを薄膜の個別配線層で電気的に接続する構造を採用したので、半導体装置の小型化及び材料コストの低減を図ることができる。
【００５２】
また、本発明の製造方法によれば、保護層又はパッシベーション膜によってエピタキシャルフィルムの所定領域を覆った状態でエッチングを行うので、エッチング処理に起因する半導体素子又は誘電体層の損傷は生じ難く、その結果、装置の製造歩留まりを向上させることができる。
【図面の簡単な説明】
【図１】 本発明の第１の実施形態に係るＬＥＤ／駆動ＩＣ複合チップの製造プロセス（その１）を概略的に示す断面図である。
【図２】 第１の実施形態に係るＬＥＤ／駆動ＩＣ複合チップの製造プロセス（その２）を概略的に示す断面図である。
【図３】 第１の実施形態に係るＬＥＤ／駆動ＩＣ複合チップの製造プロセス（その３）を概略的に示す断面図である。
【図４】 第１の実施形態に係るＬＥＤ／駆動ＩＣ複合チップの製造プロセス（その４）を概略的に示す断面図である。
【図５】 第１の実施形態に係るＬＥＤ／駆動ＩＣ複合チップの製造プロセス（その５）を概略的に示す断面図である。
【図６】 第１の実施形態に係るＬＥＤ／駆動ＩＣ複合チップの製造プロセス（その６）を概略的に示す断面図である。
【図７】 （ａ）及び（ｂ）はそれぞれ、第１の実施形態に係るＬＥＤ／駆動ＩＣ複合チップの製造プロセス（その７）を概略的に示す断面図及び平面図である。
【図８】 第１の実施形態に係るＬＥＤ／駆動ＩＣ複合チップの製造プロセス（その８）を概略的に示す平面図である。
【図９】 図１のＡ９部の拡大図である。
【図１０】 図３のＡ１０部の拡大図である。
【図１１】 図５の概略的な斜視図である。
【図１２】 図５のＡ１２部の拡大平面図である。
【図１３】 図６のＡ１３部の拡大図である。
【図１４】 図１３をＳ１４−Ｓ１４線で切る面を概略的に示す断面図である。
【図１５】 図８の拡大平面図である。
【図１６】 図８のＡ１６部の概略的な斜視図である。
【図１７】 本発明の第２の実施形態に係る製造方法で製造されたＬＥＤ／駆動ＩＣ複合チップを概略的に示す平面図である。
【図１８】 （ａ）から（ｃ）までは、第２の実施形態に係る集積回路薄膜の製造プロセスを概略的に示す断面図である。
【図１９】 本発明の第３の実施形態に係る製造方法で製造されたＬＥＤアレイチップを概略的に示す平面図である。
【図２０】 本発明の第４の実施形態に係る製造方法で製造されたＬＥＤ／駆動ＩＣ複合チップを概略的に示す平面図である。
【図２１】 図２０の一部を概略的に示す斜視図である。
【図２２】 本発明の第５の実施形態に係るＬＥＤ／駆動ＩＣ複合チップの製造プロセスを概略的に示す断面図である。
【図２３】 第５の実施形態に係る製造方法で製造されたＬＥＤ／駆動ＩＣ複合チップの一部を概略的に示す平面図である。
【図２４】 本発明の第６の実施形態に係るＬＥＤ／駆動ＩＣ複合チップの製造プロセスを概略的に示す断面図である。
【図２５】 本発明の製造方法によって製造された装置を組み込んだＬＥＤプリントヘッドを概略的に示す断面図である。
【図２６】 従来のＬＥＤプリントヘッドの一部を概略的に示す斜視図である。
【図２７】 図２６のＬＥＤプリントヘッドに備えられたＬＥＤアレイチップの一部を示す平面図である。
【符号の説明】
１００，２００，４００，５００ ＬＥＤ／駆動ＩＣ複合チップ（半導体装置）、
３００ メタル層に貼り付けたＬＥＤアレイチップ（半導体装置）、
１１０ エピタキシャルフィルム製造用の基板、
１２０ 剥離層、
１３０ 分離前のエピタキシャルフィルム、
１３０ａ 分離後のエピタキシャルフィルム、
１３０ｂ 半導体素子形成領域、
１３０ｃ ＬＥＤ（発光領域）、
１３１ ＧａＡｓコンタクト層（１）（ｎ型ＧａＡｓ層）、
１３２ ＡｌＧａＡｓ下クラッド層（ｎ型ＡｌｘＧａ１−ｘＡｓ層）、
１３３ ＡｌＧａＡｓ活性層（ｎ型ＡｌｙＧａ１−ｙＡｓ層）、
１３４ ＡｌＧａＡｓ上クラッド層（ｎ型ＡｌｚＧａ１−ｚＡｓ層）、
１３５ ＧａＡｓコンタクト層（２）（ｎ型ＧａＡｓ層）、
１３６ Ｚｎ拡散領域、
１４０ 誘電体膜、
１４０ａ，１４０ｂ 誘電体膜の端部、
１５０ 保護層、
１６０ エッチング溝、
１７０ シリコン基板、
１７１ 集積回路、
１８０ メタル層、
１９０ 個別配線層、
２１０ ＳＯＩ基板、
２１１ シリコン基板、
２１２ 埋め込みＳｉＯ２層（ＢＯＸ層）、
２１３ シリコン層（ＳＯＩ層）、
２１３ａ 集積回路、
２２０，４１０ 集積回路薄膜、
５１０，６１０ パッシベーション膜、
５２０，６２０ 保護層、
７００ ＬＥＤプリントヘッド
７０２ ＬＥＤユニット
７０３ ロッドレンズアレイ。
【発明の属する技術分野】
本発明は、例えば、電子写真式プリンタに使用されるＬＥＤプリントヘッドのような半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
図２６は、従来のＬＥＤプリントヘッド９００の一部を概略的に示す斜視図であり、図２７は、図２６のＬＥＤプリントヘッドに備えることができるＬＥＤアレイチップの一例としてＬＥＤアレイチップ９０２の一部を示す平面図である。図示されたＬＥＤプリントヘッド９００は、基板９０１上に備えられたＬＥＤアレイチップ９０２の電極パッド９０３と、基板９０１上に備えられた駆動ＩＣチップ９０４の電極パッド９０５とをボンディングワイヤ９０６で接続し、駆動ＩＣチップ９０４の電極パッド９０９と基板９０１の電極パッド９１０とをボンディングワイヤ９１１で接続した構造を持つ。
【０００３】
また、下記の特許文献１には、薄膜構造の発光素子が開示されている。この特許文献１には、発光素子を構成する各層を成長させた後に、エッチング液により素子分離を行うことが記載されている。
【０００４】
【特許文献１】
特開平１０−０６３８０７号公報（図１１、段落００３４及び００３５）
【０００５】
【発明が解決しようとする課題】
しかしながら、ＬＥＤプリントヘッド９００では、ＬＥＤアレイチップ９０２と駆動ＩＣチップ９０４とをボンディングワイヤ９０６によって接続していたので、ＬＥＤアレイチップ９０２と駆動ＩＣチップ９０４のそれぞれにワイヤボンド用の大きな（例えば、１００μｍ×１００μｍ）電極パッド９０３及び９０５を設ける必要があった。このため、ＬＥＤアレイチップ９０２の面積を小さくすることが困難であり、その結果、材料コストを削減することが困難であった。また、ＬＥＤアレイチップ９０２において発光部９０７として機能する領域は、表面から５μｍ程度の深さの領域である。しかし、ＬＥＤプリントヘッド９００では、安定したワイヤボンドの歩留まりを確保するために、ＬＥＤアレイチップ９０２の厚さは駆動ＩＣチップ９０４の厚さ（例えば、２５０μｍ〜３００μｍ）と同程度にする必要があった。このため、ＬＥＤプリントヘッド９００においては、ＬＥＤアレイチップ９０２の材料コストを削減することが困難であった。
【０００６】
さらに、特許文献１には、薄膜構造の発光素子が開示されているが、発光素子にはハンダボール用の電極パッドが備えられており、この電極パッドにハンダボールを介して個別電極が接続されている。このように、特許文献１の薄膜構造の発光素子は電極パッドを備えているので、その面積を縮小することが困難であった。
【０００７】
さらにまた、特許文献１には、エッチング液により素子分離を行うことが記載されている。しかし、半導体薄膜を構成する各層の材料又はエッチング液の種類によっては、半導体薄膜を分離又は剥離するためにエッチングすべき部分以外の部分が、例えば、半導体薄膜が含む半導体素子が備えている、層間絶縁膜や配線材料などがエッチングされてしまうという技術的な課題についての記載はない。
【０００８】
そこで、本発明は上記したような従来技術の課題を解決するためになされたものであり、その目的とするところは、小型化及び材料コストの低減を図ることができる半導体装置及びＬＥＤヘッド、並びに、小型化及び材料コストの低減を図ることができる且つエッチング処理に起因する歩留まりの低下の少ない半導体装置の製造方法を提供することにある。
【０００９】
【課題を解決するための手段】
本発明に係る半導体装置の製造方法は、第２の基板上に剥離層を形成する工程と、剥離層上に、半導体素子の全部又は一部の構造を含む半導体薄膜を形成する工程と、半導体薄膜上の所定領域に誘電体膜を形成する工程と、半導体薄膜上の誘電体膜を覆う領域に保護層を形成する工程とを有する。さらに、本発明に係る半導体装置の製造方法は、半導体薄膜の保護層で覆われていない領域をエッチングして剥離層に届くエッチング溝を形成することによって、半導体薄膜を分離する工程と、剥離層をエッチングして半導体薄膜を剥離可能な個別の半導体薄膜にする工程と、誘電体膜を備えた個別の半導体薄膜を保持し、第１の基板の表面に貼り付ける工程と、個別の半導体薄膜を貼り付ける工程の前又は後に、保護層を除去する工程とを有する。また、保護層は、エッチング溝の形成工程及び剥離層のエッチング工程において使用されるエッチング剤に対して耐エッチング性を持つ材料で構成される。ここで、耐エッチング性とは、保護層となる材料そのものが、エッチング溝の形成工程及び剥離層のエッチング工程において使用されるエッチング剤によって、溶解、分解、破壊されないこと、また、保護層と、保護層が接する半導体薄膜表面との界面に該エッチング液が浸透することによって、該界面の密着性が破壊されないこと、あるいは、該エッチング液が保護層を浸透し保護層と半導体薄膜界面に到達することによって、該界面の密着性が破壊されないこと、など保護層が半導体薄膜表面を保護する機能が失われないことを意味する。
【００１０】
【発明の実施の形態】
＜第１の実施形態＞
図１から図８までは、本発明の第１の実施形態に係る半導体装置の製造方法（即ち、ＬＥＤ／駆動ＩＣ複合チップ１００の製造プロセス）を概略的に示す断面図である。また、図９は、図１のＡ９部の拡大図であり、図１０は、図３のＡ１０部の拡大図である。さらに、図１１は、図５の概略的な斜視図であり、図１２は、図５のＡ１２部の拡大平面図である。さらにまた、図１３は、図６のＡ１３部の拡大図であり、図１４は、図１３をＳ１４−Ｓ１４線で切る面を概略的に示す断面図である。また、図１５は、図８の拡大平面図であり、図１６は、図８のＡ１６部の概略的な斜視図である。
【００１１】
図に基づいて、第１の実施形態に係るＬＥＤ／駆動ＩＣ複合チップ１００の製造プロセスを説明する。先ず、図１に示されるように、半導体薄膜製造用の基板１１０を用意し、この基板１１０上に剥離層１２０を形成し、この剥離層１２０上に半導体薄膜としてのエピタキシャルフィルム１３０を形成する。ここで、エピタキシャルフィルム１３０は、半導体薄膜として半導体薄膜製造用基板から剥離する予定の、あるいは、半導体薄膜として半導体薄膜製造用基板から剥離した、半導体素子として機能させるための半導体エピタキシャル層を示している。エピタキシャルフィルム１３０の製造は、有機金属化学蒸着法（ＭＯＣＶＤ法）や分子線エピタキシー法（ＭＢＥ法）等によって行うことができる。
【００１２】
図１に示される製造プロセスを、図９を参照して詳細に説明する。図９に示されるように、基板１１０は、例えば、ＧａＡｓ基板１１１上に、ＧａＡｓバッファ層１１２、及び剥離層のエッチング工程において使用されるエッチング剤に対して耐エッチング性を持つ材料で構成される（ＡｌＧａ）ＩｎＰエッチングストップ層１１３を順に成膜した構造を持つ。また、図９に示されるように、剥離層１２０は、例えば、ＡｌＡｓ剥離層である。さらにまた、図９に示されるように、エピタキシャルフィルム１３０は、剥離層１２０上に、ＧａＡｓコンタクト層（１）１３１（例えば、ｎ型ＧａＡｓ層１３１）、ＡｌＧａＡｓ下クラッド層１３２（ｎ型ＡｌｘＧａ１−ｘＡｓ層１３２）、ＡｌＧａＡｓ活性層１３３（ｎ型ＡｌｙＧａ１−ｙＡｓ層１３３）、ＡｌＧａＡｓ上クラッド層１３４（ｎ型ＡｌｚＧａ１−ｚＡｓ層１３４）、及びＧａＡｓコンタクト層（２）１３５（ｎ型ＧａＡｓ層１３５）を順に成膜した構造を持つ。なお、０＜ｘ≦１、０≦ｙ＜１、０＜ｚ≦１である。また、Ａｌ組成は、ｙ＜ｘ且つｙ＜ｚ（例えば、ｘ＝ｚ＝０．４、ｙ＝０．１）とすることができる。ｎ型ＧａＡｓ層１３１の厚さは、約１０ｎｍ（＝約０．０１μｍ）であり、ｎ型ＡｌｘＧａ１−ｘＡｓ層１３２の厚さは、約０．５μｍであり、ｎ型ＡｌｙＧａ１−ｙＡｓ層１３３の厚さは、約１μｍであり、ｎ型ＡｌｚＧａ１−ｚＡｓ層１３４の厚さは、約０．５μｍであり、ｎ型ＧａＡｓ層１３５の厚さは、約１０ｎｍ（＝約０．０１μｍ）である。この場合には、エピタキシャルフィルム１３０の厚さは、約２．０２μｍとなる。ただし、各層の厚さは、上記値に限定されない。また、エピタキシャルフィルム１３０の材料として、（ＡｌｘＧａ１−ｘ）ｙＩｎ１−ｙＰ（ここで、０＜ｘ＜１且つ０＜ｙ＜１である。）、ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ等の他の材料を含む半導体エピタキシャル層を用いてもよい。また、基板１１０は、（ＡｌｘＧａ１−ｘ）ｙＩｎ１−ｙＰ層１１３を設けない構造などの変形も可能である。
【００１３】
次に、図２に示されるように、エピタキシャルフィルム１３０の半導体素子形成領域１３０ｂにＬＥＤ（図１２の発光領域１３０ｃ）を形成する。次に、図３に示されるように、エピタキシャルフィルム１３０上の所定領域に誘電体膜１４０を形成する。誘電体膜１４０は、例えば、ＳｉＯ２、Ｓｉ３Ｏ４、ＳｉＮ、酸化アルミニウム、窒化アルミニウムの内のいずれかの材料で構成することができる。誘電体膜１４０は、例えば、ＬＥＤ上に開口部を持つ。
【００１４】
ＬＥＤの形成方法としては、図１０に示されるように、ｎ型ＡｌｙＧａ１−ｙＡｓ層１３３、ｎ型ＡｌｚＧａ１−ｚＡｓ層１３４、及びｎ型ＧａＡｓ層１３５に固相拡散法等により亜鉛（Ｚｎ）からなるＰ型不純物を拡散しＺｎ拡散領域１３６を形成する方法がある。その後、固相拡散時に用いた拡散源膜は除去する。その後、ＧａＡｓコンタクト層のＺｎ拡散領域表面を露出させる。次に、ＧａＡｓコンタクト層内に形成されたｐｎ接合面を含む領域を除去することが望ましい。なお、素子作製において最終的には、電極配線によって、ｐｎ間のショートが発生しないように、ｎ型ＡｌｚＧａ１−ｚＡｓ層１３４の表面及びＡｌｚＧａ１−ｚＡｓ層に形成されたＺｎ拡散領域表面の一部（ＡｌｚＧａ１−ｚＡｓ層表面のｐｎ接合領域を含むｐｎ接合近傍の領域）を被覆するように層間絶縁膜を設けてから個別電極配線などを形成する必要があることは言うまでもない。第１の実施形態においては、ｎ型ＡｌｚＧａ１−ｚＡｓ層１３４の表面及びＡｌｚＧａ１−ｚＡｓ層に形成されたＺｎ拡散領域表面の一部（ＡｌｚＧａ１−ｚＡｓ層表面のｐｎ接合領域を含むｐｎ接合近傍の領域）を被覆するように絶縁膜１４０が形成されている。Ｚｎ拡散領域１３６の拡散フロントを、ｎ型ＡｌｙＧａ１−ｙＡｓ層１３３の内部に位置するように構成することにより、ｐｎ接合を介して注入された少数キャリアは、ｎ型ＡｌｙＧａ１−ｙＡｓ層１３３内に閉じ込められ、高い発光効率が得られる。即ち、図１０に示されるような構造を採用することによって、エピタキシャルフィルム１３０の厚さを約２μｍと薄くすることができ、発光効率を高くすることができる。なお、上記説明においては、エピタキシャル層としてホモ接合型ＬＥＤの製造方法を説明したが、ヘテロ接合型ＬＥＤとすることもできる。ここで、ホモ接合型とは、ｐｎ接合面が単一の半導体層内に形成されている接合方式を指し示しており、本実施形態の説明で具体的に説明した、同一導電型の半導体積層構造に逆導電型の不純物を選択的にドーピングしたような接合形態も含む。また、ヘテロ接合型とは、ｐｎ接合面が異種半導体界面に位置する接合方式を指し示しており、例えば、ｎ型ＡｌｘＧａ１−ｘＡｓ層１３２とｐ型ＡｌｙＧａ１−ｙＡｓ層をエピタキシャル成長により積層した構造を備えたような接合形態を意味する。
【００１５】
次に、図４に示されるように、エピタキシャルフィルム１３０上の誘電体膜１４０を覆う領域に保護層１５０を形成する。保護層１５０は、後述するエッチング溝の形成工程及び剥離層１２０のエッチング工程において使用されるエッチング液に対して耐エッチング性を持つ材料で構成される。保護層１５０は、有機材料、例えば、レジスト材料などのポリマー材料やワックス材料から構成される。
【００１６】
次に、図５及び図１１に示されるように、エッチング液を用いてエピタキシャルフィルム１３０の保護層１５０で覆われていない領域をエッチングして剥離層１２０に届くエッチング溝１６０を形成して、エピタキシャルフィルム１３０を分離し、個別のエピタキシャルフィルム１３０ａとする。エッチング液としては、燐酸過水（燐酸、過酸化水素水を含む水溶液）を用いる。なお、エッチング液として、クエン酸及び過酸化水素水を含むエッチング液を用いることもできる。
【００１７】
次に、図６、図１３及び図１４に示されるように、エッチング液を用いてエピタキシャルフィルム１３０ａの下の剥離層１２０をエッチングして除去して、エピタキシャルフィルム１３０ａを剥離可能にする。エッチング液として、例えば、フッ酸（１０％ＨＦ液）を用いる。
【００１８】
図１２に示されるように、誘電体膜１４０の短辺の端部１４０ａは、エピタキシャルフィルム１３０ａの端部より距離Ｌ１だけ内側に位置する。また、図１２に示されるように、誘電体膜１４０の長辺の端部１４０ｂは、エピタキシャルフィルム１３０ａの端部より距離Ｌ２だけ内側に位置する。距離Ｌ１及びＬ２の長さは、▲１▼エッチング液（又はエッチングガス）の種類や特性、▲２▼エッチング時間、▲３▼誘電体膜１４０の材料、▲４▼保護層１５０の材料や厚さ等の各種要因に基づいて決定すればよく、少なくとも、エッチング液が保護層１５０を浸透して誘電体膜１４０に達しない長さとする。
【００１９】
次に、図７（ａ）及び（ｂ）に示されるように、集積回路１７１が形成されたシリコン基板１７０を用意し、その表面の集積回路１７１に隣接する領域にメタル層１８０を密着形成する。次に、メタル層１８０上に、図６の製造プロセスで剥離可能となった個別のエピタキシャルフィルム１３０ａを貼り付ける。個別のエピタキシャルフィルム１３０ａの保持方法、すなわち、個別のエピタキシャルフィルム１３０ａを貼り付ける予定の位置まで搬送し、位置合わせを行い、所定の位置にエピタキシャルフィルム１３０ａを置くためのエピタキシャルフィルムの移送方法、としては、エピタキシャルフィルムを移送治具に吸着／脱離が可逆的に複数回行える保持方法（例えば、気圧差を利用する吸着（吸引）、磁気的吸着、電気的吸着、接着剤等のいずれかを用いて保持部材に保持する方法）を用いる。なお、シリコン基板１７０にエピタキシャルフィルム１３０ａを貼り付ける工程の前又は後に、保護層１５０を除去する。また、エピタキシャルフィルム１３０ａの厚さが厚くなると、個別配線層１９０に段切れが発生する確率が高くなる。このような不良の発生を回避するためには、エピタキシャルフィルム１３０の厚さを、約１０μｍ以下にすることが望ましい。ただし、ポリイミドなどを使って段差領域の平坦化を図るなどの段差領域を横切る配線の断線防止のための方策を実施するなどして、エピタキシャルフィルム１３０の厚さを、１０μｍを超える厚さにすることもできる。
【００２０】
メタル層１８０は、例えば、パラジウム若しくは金、又は、パラジウムと金の積層膜等からなる。メタル層１８０は、その上に貼り付けられたエピタキシャルフィルム１３０ａをシリコン基板１７０の集積回路１０２形成領域近傍に固定する機能と、エピタキシャルフィルム１３０ａの下面の共通端子領域（図示せず）とシリコン基板１７０の共通端子領域（図示せず）とを電気的に接続する機能とを持つ。メタル層１８０とエピタキシャルフィルム１３０ａ内の共通端子領域との間、及び、メタル層１８０とシリコン基板１７０の共通端子領域との間には、オーミックコンタクトが形成されることが望ましい。ここで、ＬＥＤエピタキシャルフィルム（ＬＥＤエピフィルム）１３０ａ内の共通端子領域とは、メタル層１８０と接するエピタキシャル層全面を示しており、本実施形態で具体的に述べれば、ｎ型ＧａＡｓ層１３１の共通電位側（ｎ電極側）となる表面全面を意味する。また、Ｓｉ基板１７０の共通端子領域とは、メタル層１８０と接するＳｉ基板の表面領域を示しており、本実施形態で具体的に述べれば、ＬＥＤを駆動するための共通電位側（ｎ電極側）となる領域を意味する。メタル層１８０は、何らかの手段によって、例えば、メタル配線によって、素子を駆動するための集積回路の共通電位端子と接続されている。なお、メタル層１８０を、シリコン基板１７０表面の集積回路１０２が形成されている領域上に（全部又は一部が重なるように）、絶縁膜（図示せず）を介して、形成してもよい。
【００２１】
次に、図８、図１５、及び図１６に示されるように、ＬＥＤ１３０ｃから誘電体膜１４０上を経由してシリコン基板１７０の集積回路１７１の端子領域１７１ａ上まで達する個別配線層１９０を形成する。ここで、Ｚｎ拡散によってＧａＡｓ層１３５内に形成されたｐｎ接合領域を含む領域を除去し、Ｚｎが拡散されている島状のＧａＡｓ層を形成する際に露出したｎ型ＡｌｚＧａ１−ｚＡｓ層１３４の表面及びＡｌｚＧａ１−ｚＡｓ層に形成されたＺｎ拡散領域表面の一部（ＡｌｚＧａ１−ｚＡｓ層表面のｐｎ接合領域を含むｐｎ接合近傍の領域）は、個別配線層１９０を形成する前に被覆するように絶縁膜１４０が形成されている。個別配線層１９０は、例えば、薄膜のメタル配線である。個別配線層１９０としては、Ａｕ層、Ｔｉ／Ｐｔ／Ａｕ積層層、Ａｕ／Ｚｎ積層層、Ａｕ／Ｇｅ積層層、Ｎｉ／Ａｕ積層層、ＡｕＧｅＮｉ／Ａｕ積層層、Ｐｄ層、Ｐｄ／Ａｕ積層層、Ｍｇ／Ａｕ積層層、Ａｌ層、Ａｌ／Ｎｉ積層層、ポリシリコン層、ＩＴＯ層、及びＺｎＯ層の内のひとつ又は２つ以上を組み合わせた材料から構成される材料を用いることができる。個別配線層１９０は、フォトリソグラフィ技術を用いて一括形成することが望ましい。個別配線層１９０は、薄膜配線であるので、配線が長くなれば配線における電圧降下の影響が大きくなる。また、複数のＬＥＤ１３０ｃを高密度に配列する場合には、複数のＬＥＤ１３０ｃの配列ピッチが小さくなるため、個別配線層１９０の幅が制限される。個別配線層１９０の幅が５μｍであり、厚さが０．５μｍであり、数ｍＡの駆動電流を流す場合には、個別配線層１９０の長さは、約２００μｍ以下にすることが望ましい。
【００２２】
以上説明したように、第１の実施形態に係る製造方法によれば、シリコン基板１７０上にメタル層１８０を挟んで貼り付けられたエピタキシャルフィルム１３０とシリコン基板１７０に形成された集積回路１７１とをフォトリソグラフィ技術により形成された薄膜の個別配線層１９０により電気的に接続しているので、エピタキシャルフィルム１３０ａにワイヤボンド用の電極パッドを設ける必要がない。このため、エピタキシャルフィルム１３０ａの面積を小さくでき、その結果、ＬＥＤ／駆動ＩＣ複合チップ１００の小型化を実現できる。また、エピタキシャルフィルム１３０の面積を小さくできるので、材料コストの低減を図ることができる。
【００２３】
また、第１の実施形態に係る製造方法によれば、シリコン基板１７０上に貼り付けられたエピタキシャルフィルム１３０ａとシリコン基板１７０に形成された集積回路１７１とをフォトリソグラフィ技術により形成された薄膜の個別配線層１９０により電気的に接続しているので、エピタキシャルフィルム１３０ａの厚さをワイヤボンドを考慮して厚くする必要がない。このように、エピタキシャルフィルム１３０ａの厚さを薄くできるので、材料コストの低減を図ることができる。
【００２４】
さらに、第１の実施形態に係る製造方法によれば、誘電体膜１４０の端部１４０ａ，１４０ｂをエピタキシャルフィルム１３０ａの端部よりも内側にし、その上を保護層１５０で覆った状態で、エッチング溝１６０形成予定領域及び剥離層１２０のエッチング処理を行う。このため、分離されたエピタキシャルフィルム１３０ａ内のＬＥＤ１３０ｃ（発光領域）及びエピタキシャルフィルム１３０ａ表面の誘電体膜１４０にエッチング液による損傷を与えることはなく、エピタキシャルフィルム１３０を剥離可能な個別のエピタキシャルフィルム１３０ａとすることができる。
【００２５】
＜第２の実施形態＞
図１７は、本発明の第２の実施形態に係る製造方法により製造されたＬＥＤ／駆動ＩＣ複合チップ２００の一部を概略的に示す平面図である。また、図１８（ａ）から（ｃ）までは、第２の実施形態に係るＬＥＤ／駆動ＩＣ複合チップ２００の集積回路薄膜２２０の製造プロセスを概略的に示す断面図である。
【００２６】
図１７において、図１５（第１の実施形態）の構成と同一又は対応する構成には、同じ符号を付す。図１７に示されたＬＥＤ／駆動ＩＣ複合チップ２００は、基板２７０上に集積回路薄膜２２０を貼り付け、個別配線層（図示せず）によって基板２７０の配線領域２２０ａと接続している点が、第１の実施形態に係るＬＥＤ／駆動ＩＣ複合チップ１００と相違する。ここで、基板２７０は、例えば、ガラス基板、プラスチック基板、ポリマーシート、酸化物や窒化物を含む絶縁体基板、シリコン等の半導体層を含む基板、ステンレス、銅、アルミニウム等の金属等を使うことができる。金属基板を用いる場合は、表面を酸化させたり、コーティング層を設ければ、放熱特性の良い絶縁基板として用いることができる。なお、上記層を絶縁させない場合は、共通配線層としての役割を持たせることもできる。基板２７０上には、一つ又は複数のエピタキシャルフィルム１３０ａと、該エピタキシャルフィルム内の半導体素子を駆動するための一つ又は複数の集積回路膜２７０を設けることができる。なお、配線領域２２０ａとは、集積回路薄膜の信号や電源などの入出力端子と外部の回路とを接続するために設けられた接続用のパッド、又は、配線パターンが設けられた領域を意味する。
【００２７】
集積回路薄膜２２０の製造には、ＳＯＩ基板（ＳＯＩウェハ）２１０を用いる。ＳＯＩ基板２１０は、シリコン基板２１１と、その上に形成された埋め込みＳｉＯ２層（ＢＯＸ層）２１２と、その上に形成されたシリコン層（ＳＯＩ層）２１３とを有する。集積回路薄膜２２０の製造に際しては、先ず、図１８（ａ）に示されるように、シリコン層２１３の表面付近に集積回路２１３ａを形成する。次に、図１８（ｂ）に示されるように、ＳｉＯ２層２１２をＨＦ液でエッチングし、図１８（ｃ）に示されるように、シリコン層２１３を剥離し、基板２７０上に貼り付ける。剥離されたシリコン層２１３の保持方法としては、可逆的な保持方法（例えば、気圧差を利用する吸着（吸引）、磁気的吸着、電気的吸着、接着剤等のいずれかを用いて保持部材に保持する方法）を用いる。なお、実際の製造においては、ＳＯＩ基板２１０上に多数の集積回路薄膜２２０を形成し、これらを個別の集積回路薄膜２２０に分離するプロセスが含まれる。なお、集積回路薄膜２２０の製造工程においても、エピタキシャルフィルム１３０ａの製造方法と同様に、集積回路表面に形成されている種々の誘電体膜やメタル配線膜などが、集積回路薄膜２２０を個別の集積回路薄膜２２０に分割する工程及び集積回路薄膜２２０を剥離するためのエッチング工程エッチング液によっても破壊されないように保護膜を設けることが望ましい。この場合の保護層としても、エピタキシャルフィルム１３０ａの製造方法で説明したエッチングに対する特性（耐エッチング性）を備えた材料を使用することができる。
【００２８】
第２の実施形態に係る製造方法によれば、第１の実施形態の場合と同様の効果が得られる。なお、第２の実施形態において、上記以外の点は、上記第１の実施形態の場合と同じである。
【００２９】
＜第３の実施形態＞
図１９は、本発明の第３の実施形態に係る製造方法により製造されたＬＥＤ／駆動ＩＣ複合チップ３００の一部を概略的に示す平面図である。
【００３０】
図１９において、図１５（第１の実施形態）の構成と同一又は対応する構成には、同じ符号を付す。図１９に示されたＬＥＤ／駆動ＩＣ複合チップ３００は、絶縁層１４０上に発光領域１３０ｃと電気的に接続した電極パッド３１０を備えた点が、第１の実施形態に係るＬＥＤ／駆動ＩＣ複合チップ１００と相違する。この場合には、各ＬＥＤ１３０ｃとの電気配線としてワイヤボンディングを使用できる。
【００３１】
第３の実施形態に係る製造方法によれば、ＬＥＤ／駆動ＩＣ複合チップ３００が電極パッド３１０を備えるため、エピタキシャルフィルム１３０の面積は大きくなる。しかし、第３の実施形態に係る製造方法によれば、誘電体膜１４０の端部をエピタキシャルフィルム１３０ａの端部よりも内側にし、その上を保護層１５０で覆った状態で、エッチング処理を行う。このため、分離されたエピタキシャルフィルム１３０ａ内のＬＥＤ１３０ｃ及び誘電体膜１４０にエッチング液による損傷を与えることはなく、エピタキシャルフィルム１３０を剥離可能な個別のエピタキシャルフィルム１３０ａとすることができる。
【００３２】
なお、第３の実施形態において、上記以外の点は、上記第１及び第２の実施形態の場合と同じである。
【００３３】
＜第４の実施形態＞
図２０は、本発明の第４の実施形態に係る製造方法により製造されたＬＥＤ／駆動ＩＣ複合チップ４００の一部を概略的に示す平面図である。
【００３４】
図２０において、図１５（第１の実施形態）の構成と同一又は対応する構成には、同じ符号を付す。また、図２１において、図１６（第１の実施形態）の構成と同一又は対応する構成には、同じ符号を付す。図２０及び図２１に示されたＬＥＤ／駆動ＩＣ複合チップ４００は、第１の実施形態の集積回路１７１に代えて、集積回路薄膜４１０を基板１７０に貼り付けた点が、上記第１の実施形態の場合と相違する。また、配線領域２２０ａを設けていない点が第２の実施形態と異なる。集積回路薄膜４１０の製造方法は、図１８の集積回路薄膜２１０製造方法と同様である。また、エピタキシャルフィルム１３０ａ及び集積回路薄膜４１０の厚さが厚くなると、個別配線層１９０に段切れが発生する確率が高くなる。このような不良の発生を回避するためには、エピタキシャルフィルム１３０ａ及び集積回路薄膜４１０の厚さを、約１０μｍ以下にすることが望ましい。ただし、ポリイミドなどを使って段差領域の平坦化を図るなどの段差領域を横切る配線の断線防止のための方策を実施するなどして、エピタキシャルフィルム１３０ａ及び集積回路薄膜４１０の厚さを、１０μｍを超える厚さにすることもできる。外部回路の間と電源や制御するための信号の入出力を行うための接続用パッドは、集積回路薄膜４１０内に設ける。
【００３５】
第４の実施形態に係る製造方法によれば、第１の実施形態の場合と同様の効果が得られる。なお、第４の実施形態において、上記以外の点は、上記第１から第３までの実施形態の場合と同じである。
【００３６】
＜第５の実施形態＞
図２２は、本発明の第５の実施形態に係る半導体装置の製造方法（即ち、ＬＥＤ／駆動ＩＣ複合チップの製造プロセス）を概略的に示す断面図である。また、図２３は、第５の実施形態に係る製造方法により製造されたＬＥＤ／駆動ＩＣ複合チップ５００の一部を概略的に示す平面図である。
【００３７】
図２２において、図５（第１の実施形態）の構成と同一又は対応する構成には、同じ符号を付す。また、図２３において、図１５（第１の実施形態）の構成と同一又は対応する構成には、同じ符号を付す。第５の実施形態に係る製造方法が、第１の実施形態に係る製造方法と相違する点は、誘電体膜１４０を覆うパッシベーション膜５１０を形成する工程と、その上に保護層５２０を形成する工程を有する点である。保護層５２０及びパッシベーション膜５１０のそれぞれは、エッチング溝１６０の形成工程及び剥離層１２０のエッチング工程において使用されるエッチング剤に対して耐エッチング性を持つ材料で構成される。ここで、パッシベーション膜５１０の耐エッチング性とは、パッシベーション膜となる材料そのものが、エッチング溝の形成工程及び剥離層のエッチング工程において使用されるエッチング剤によって、溶解、分解、破壊されないこと、また、パッシベーション膜と、パッシベーション膜が接する半導体薄膜表面との界面に該エッチング液が浸透することによって、該界面の密着性や誘電体膜１４０が破壊されないこと、あるいは、該エッチング液がパッシベーション膜を浸透しパッシベーション膜と半導体薄膜界面に到達することによって、該界面の密着性や誘電体膜１４０が破壊されないこと、などパッシベーション膜が半導体薄膜表面及び半導体薄膜表面に設けられている誘電体膜などを被覆保護する機能が失われないことを意味する。また、保護層５２０の耐エッチング性とは、保護層となる材料そのものが、エッチング溝の形成工程及び剥離層のエッチング工程において使用されるエッチング剤によって、溶解、分解、破壊されないこと、また、保護層と、保護層が接するパッシベーション膜表面との界面に該エッチング液が浸透することによって、該界面の密着性が破壊されないこと、あるいは、該エッチング液が保護層を浸透しパッシベーション膜界面に到達することによって、該界面の密着性が破壊されないこと、など保護層がパッシベーション膜表面への密着性を保持し、エピタキシャルフィルム１３０ａを保護する機能が失われないことを意味する。パッシベーション膜５１０は、例えば、ポリイミド及び窒化アルミニウムの内のいずれかの材料から構成される。保護層５２０は、有機材料、例えば、レジスト材料などのポリマー材料やワックス材料から構成される。なお、保護層５２０は、エピタキシャルフィルム１３０ａをシリコン基板１７０に貼り付ける工程の前又は後に、除去する。また、パッシベーション膜５１０の端部は、個別のエピタキシャルフィルム１３０ａの端部とほぼ一致する。
【００３８】
第５の実施形態に係る製造方法によれば、第１の実施形態の場合と同様の効果が得られる。また、第５の実施形態に係る製造方法によれば、保護層５２０にピンホールなどの欠陥があった場合であっても、誘電体膜１４０に損傷を与えることがなく、製造された装置の信頼性が高い。なお、第５の実施形態において、上記以外の点は、上記第１から第４までの実施形態の場合と同じである。
【００３９】
＜第６の実施形態＞
図２４は、本発明の第６の実施形態に係る半導体装置の製造方法（即ち、ＬＥＤ／駆動ＩＣ複合チップの製造プロセス）を概略的に示す断面図である。
【００４０】
図２４において、図２２（第５の実施形態）の構成と同一又は対応する構成には、同じ符号を付す。第６の実施形態は、誘電体膜１４０を形成しない点のみが第５の実施形態と相違する。第６の実施形態の場合には、例えば、エピタキシャルフィルム１３０上に発光部形成予定領域に開口部を有する、例えば、酸化アルミニウム、窒化アルミニウム、酸化珪素、窒化珪素などの、誘電体膜を形成した後、例えば、固相拡散法によって該開口部を介してＺｎを拡散した後、拡散源膜及び誘電体膜を除去し、Ｚｎ拡散によってＧａＡｓ層１３５内に形成されたｐｎ接合領域を含む領域を除去する。その後、例えば、Ｚｎが拡散されている島状のＧａＡｓ層表面の一部を露出する開口部を備えた絶縁膜を形成し、パッシベーション６１０とする。ここで、パッシベーション６１０の開口部は、ｎ型ＡｌｚＧａ１−ｚＡｓ層１１４の表面及びｎ型ＡｌｚＧａ１−ｚＡｓ層に形成されたＺｎ拡散領域表面の一部（ＡｌｚＧａ１−ｚＡｓ層表面のｐｎ接合領域を含むｐｎ接合近傍の領域）が露出しないように形成することが望ましい。第６の実施形態に係る製造方法が、第５の実施形態に係る製造方法と相違する点は、誘電体膜１４０を残さずに、パッシベーション膜６１０を形成する工程と、その上に保護層６２０を形成する工程を有する点である。保護層６２０及びパッシベーション膜６１０のそれぞれは、エッチング溝１６０の形成工程及び剥離層１２０のエッチング工程において使用されるエッチング剤に対して耐エッチング性を持つ材料で構成される。パッシベーション膜６１０は、例えば、ポリイミド及び窒化アルミニウムの内のいずれかの材料から構成される。保護層６２０は、有機材料、例えば、レジスト材料などのポリマー材料やワックス材料から構成される。なお、保護層６２０は、エピタキシャルフィルム１３０ａをシリコン基板１７０に貼り付ける工程の前又は後に、除去する。また、パッシベーション膜６１０の端部は、個別のエピタキシャルフィルム１３０ａの端部とほぼ一致する。
【００４１】
第６の実施形態に係る製造方法によれば、パッシベーション膜６１０が、誘電体層としての機能を併せ持つように構成したので、第１の実施形態の場合と同様の効果が得られる。また、第６の実施形態に係る製造方法によれば、保護層６２０にピンホールなどの欠陥があった場合であっても、半導体素子に損傷を与えることがなく、製造された装置の信頼性が高い。なお、第６の実施形態において、上記以外の点は、上記第１から第５までの実施形態の場合と同じである。
【００４２】
＜本発明が適用されたＬＥＤプリントヘッド＞
図２５は、本発明の製造方法によって製造された半導体装置を組み込んだＬＥＤプリントヘッド７００を概略的に示す断面図である。図２５に示されるように、ＬＥＤプリントヘッド７００は、ベース部材７０１と、ベース部材７０１に固定されたＬＥＤユニット７０２と、柱状の光学素子を多数配列したロッドレンズアレイ７０３と、ロッドレンズアレイ７０３を保持するホルダ７０４と、これらの構成７０１〜７０４を固定するクランプ７０５とを有する。ＬＥＤユニット７０２には、上記実施形態の製造方法によって製造された半導体装置７０２ａであるＬＥＤ／駆動ＩＣチップ又はＬＥＤアレイチップが搭載されている。ＬＥＤユニット７０２で発生した光はロッドレンズアレイ７０３を通して照射される。ＬＥＤプリントヘッド７００は、電子写真プリンタや電子写真コピー装置等の露光装置として用いられる。
【００４３】
＜可能な変形例＞
上記実施形態においては、シリコン基板１７０上にメタル層１８０を形成した場合を説明したが、メタル層１８０に代えてポリシリコン等の金属以外の導電性薄膜層を用いてもよい。
【００４４】
また、上記実施形態においては、シリコン基板１７０上にメタル層１８０を形成し、その上にエピタキシャルフィルム１３０ａを貼り付けた場合を説明したが、メタル層１８０を形成せずに、シリコン基板１７０上に直接エピタキシャルフィルム１３０ａを貼り付けてもよい。この場合には、シリコン基板１７０の上面とエピタキシャルフィルム１３０の下面を、適当な化学的方法で表面処理し（鏡面化し）、両面を密着させ、加圧・加熱工程を経ることにより、両面を強固に接着（密着）することができる。強固な接着に必要な加熱温度は、メタル層を介した接着の場合に比べ高い温度になるが、メタル層を設ける場合と比較して、ＬＥＤエピフィルムとＳｉ基板表面の間に、第３の層（メタル層）を設けることに起因した、メタル層の欠陥発生に伴うようなボンディングの欠陥発生確率を除外することができる。また、メタル層１８０を導入することにより、駆動ＩＣ配列に対してアライメントされたメタル層１８０のパターンに対してＬＥＤエピフィルムのボンディング位置合わせをするので、ＬＥＤエピフィルムのＩＣパターンに対する位置合わせずれの大きさが増大する要因が増える。したがって、メタル層を設けない場合は、メタル層を設ける場合と比較して、駆動ＩＣ配列に対する位置合わせマージンを小さくすることができる。また、シリコン基板上に設けた絶縁膜、例えば、酸化シリコン、の上にエピタキシャルフィルムを貼り付ける変形も可能である。
【００４５】
また、上記実施形態においては、メタル層１８０を含む導電性薄膜層が長方形に描いているが、角の切欠き部や、辺の凹凸部を備える形状にしてもよい。この場合には、製造プロセスにおいて、切欠き部をチップの向きを判断する基準部として用いることができ、凹凸部をＬＥＤの位置判定用の基準部として用いることができる。
【００４６】
また、上記実施形態においては、シリコン基板１７０にエピタキシャルフィルム１３０ａを貼り付ける場合を説明したが、基板１７０の材料には、アモルファスシリコン、単結晶シリコン、ポリシリコンの他、化合物半導体、有機半導体、及び絶縁体材料（ガラスやサファイヤ等）のような他の材料を用いることもできる。また、基板２７０についても、同様の変形が可能である。
【００４７】
また、上記実施形態においては、半導体薄膜としてのエピタキシャルフィルム１３０ａに備えられた半導体素子が、ＬＥＤである場合を説明したが、半導体素子は、レーザー等の他の発光素子、受光素子、ホール素子、及びピエゾ素子等のような他の素子であってもよい。
【００４８】
また、上記第実施形態においては、半導体薄膜がエピタキシャル層である場合を説明したが、エピタキシャル層ではない半導体薄膜を採用してもよい。
【００４９】
また、エピタキシャルフィルム１３０ａの構成を、ｐ型ＡｌｘＧａ１−ｘＡｓ層、ｐ型ＡｌｙＧａ１−ｙＡｓ層、ｎ型ＡｌｚＧａ１−ｚＡｓ層、及びｎ型ＧａＡｓ層を順に形成した構造としてもよい。
【００５０】
また、上記第実施形態においては、誘電体膜１４０が１層の場合を説明したが、誘電体膜を多層備えてもよい。
【００５１】
【発明の効果】
以上に説明したように、本発明によれば、基板の端子領域を有する面上に半導体薄膜を貼り付け、これらを薄膜の個別配線層で電気的に接続する構造を採用したので、半導体装置の小型化及び材料コストの低減を図ることができる。
【００５２】
また、本発明の製造方法によれば、保護層又はパッシベーション膜によってエピタキシャルフィルムの所定領域を覆った状態でエッチングを行うので、エッチング処理に起因する半導体素子又は誘電体層の損傷は生じ難く、その結果、装置の製造歩留まりを向上させることができる。
【図面の簡単な説明】
【図１】 本発明の第１の実施形態に係るＬＥＤ／駆動ＩＣ複合チップの製造プロセス（その１）を概略的に示す断面図である。
【図２】 第１の実施形態に係るＬＥＤ／駆動ＩＣ複合チップの製造プロセス（その２）を概略的に示す断面図である。
【図３】 第１の実施形態に係るＬＥＤ／駆動ＩＣ複合チップの製造プロセス（その３）を概略的に示す断面図である。
【図４】 第１の実施形態に係るＬＥＤ／駆動ＩＣ複合チップの製造プロセス（その４）を概略的に示す断面図である。
【図５】 第１の実施形態に係るＬＥＤ／駆動ＩＣ複合チップの製造プロセス（その５）を概略的に示す断面図である。
【図６】 第１の実施形態に係るＬＥＤ／駆動ＩＣ複合チップの製造プロセス（その６）を概略的に示す断面図である。
【図７】 （ａ）及び（ｂ）はそれぞれ、第１の実施形態に係るＬＥＤ／駆動ＩＣ複合チップの製造プロセス（その７）を概略的に示す断面図及び平面図である。
【図８】 第１の実施形態に係るＬＥＤ／駆動ＩＣ複合チップの製造プロセス（その８）を概略的に示す平面図である。
【図９】 図１のＡ９部の拡大図である。
【図１０】 図３のＡ１０部の拡大図である。
【図１１】 図５の概略的な斜視図である。
【図１２】 図５のＡ１２部の拡大平面図である。
【図１３】 図６のＡ１３部の拡大図である。
【図１４】 図１３をＳ１４−Ｓ１４線で切る面を概略的に示す断面図である。
【図１５】 図８の拡大平面図である。
【図１６】 図８のＡ１６部の概略的な斜視図である。
【図１７】 本発明の第２の実施形態に係る製造方法で製造されたＬＥＤ／駆動ＩＣ複合チップを概略的に示す平面図である。
【図１８】 （ａ）から（ｃ）までは、第２の実施形態に係る集積回路薄膜の製造プロセスを概略的に示す断面図である。
【図１９】 本発明の第３の実施形態に係る製造方法で製造されたＬＥＤアレイチップを概略的に示す平面図である。
【図２０】 本発明の第４の実施形態に係る製造方法で製造されたＬＥＤ／駆動ＩＣ複合チップを概略的に示す平面図である。
【図２１】 図２０の一部を概略的に示す斜視図である。
【図２２】 本発明の第５の実施形態に係るＬＥＤ／駆動ＩＣ複合チップの製造プロセスを概略的に示す断面図である。
【図２３】 第５の実施形態に係る製造方法で製造されたＬＥＤ／駆動ＩＣ複合チップの一部を概略的に示す平面図である。
【図２４】 本発明の第６の実施形態に係るＬＥＤ／駆動ＩＣ複合チップの製造プロセスを概略的に示す断面図である。
【図２５】 本発明の製造方法によって製造された装置を組み込んだＬＥＤプリントヘッドを概略的に示す断面図である。
【図２６】 従来のＬＥＤプリントヘッドの一部を概略的に示す斜視図である。
【図２７】 図２６のＬＥＤプリントヘッドに備えられたＬＥＤアレイチップの一部を示す平面図である。
【符号の説明】
１００，２００，４００，５００ ＬＥＤ／駆動ＩＣ複合チップ（半導体装置）、
３００ メタル層に貼り付けたＬＥＤアレイチップ（半導体装置）、
１１０ エピタキシャルフィルム製造用の基板、
１２０ 剥離層、
１３０ 分離前のエピタキシャルフィルム、
１３０ａ 分離後のエピタキシャルフィルム、
１３０ｂ 半導体素子形成領域、
１３０ｃ ＬＥＤ（発光領域）、
１３１ ＧａＡｓコンタクト層（１）（ｎ型ＧａＡｓ層）、
１３２ ＡｌＧａＡｓ下クラッド層（ｎ型ＡｌｘＧａ１−ｘＡｓ層）、
１３３ ＡｌＧａＡｓ活性層（ｎ型ＡｌｙＧａ１−ｙＡｓ層）、
１３４ ＡｌＧａＡｓ上クラッド層（ｎ型ＡｌｚＧａ１−ｚＡｓ層）、
１３５ ＧａＡｓコンタクト層（２）（ｎ型ＧａＡｓ層）、
１３６ Ｚｎ拡散領域、
１４０ 誘電体膜、
１４０ａ，１４０ｂ 誘電体膜の端部、
１５０ 保護層、
１６０ エッチング溝、
１７０ シリコン基板、
１７１ 集積回路、
１８０ メタル層、
１９０ 個別配線層、
２１０ ＳＯＩ基板、
２１１ シリコン基板、
２１２ 埋め込みＳｉＯ２層（ＢＯＸ層）、
２１３ シリコン層（ＳＯＩ層）、
２１３ａ 集積回路、
２２０，４１０ 集積回路薄膜、
５１０，６１０ パッシベーション膜、
５２０，６２０ 保護層、
７００ ＬＥＤプリントヘッド
７０２ ＬＥＤユニット
７０３ ロッドレンズアレイ。
Claims (15)
- 第１の基板とその表面に貼り付けられた個別の半導体薄膜とを有する半導体装置を製造する方法であって、
第２の基板上に剥離層を形成する工程と、
前記剥離層上に、半導体素子の全部又は一部の構造を含む半導体薄膜を形成する工程と、
前記半導体薄膜上において前記個別の半導体薄膜に区画される領域の内側の所定領域に誘電体膜を形成する工程と、
前記半導体薄膜上の前記誘電体膜を覆う様に前記個別の半導体薄膜に区画される領域全体に保護層を形成する工程と、
前記半導体薄膜の前記保護層で覆われていない領域をエッチングして前記剥離層に届くエッチング溝を形成することによって、前記半導体薄膜を分離する工程と、
前記剥離層をエッチングして前記半導体薄膜を剥離可能な個別の半導体薄膜にする工程と、
前記誘電体膜を備えた前記個別の半導体薄膜を保持し、前記第１の基板の表面に貼り付ける工程と、
前記個別の半導体薄膜を貼り付ける工程の前又は後に、前記保護層を除去する工程と
を有し、
前記保護層が、前記エッチング溝の形成工程及び前記剥離層のエッチング工程において使用されるエッチング剤に対して耐エッチング性を持つ材料で構成される
ことを特徴とする半導体装置の製造方法。 - 第１の基板とその表面に貼り付けられた個別の半導体薄膜とを有する半導体装置を製造する方法であって、
第２の基板上に剥離層を形成する工程と、
前記剥離層上に、半導体素子の全部又は一部の構造を含む半導体薄膜を形成する工程と、
前記半導体薄膜上において前記個別の半導体薄膜に区画される領域の内側の所定領域に誘電体膜を形成する工程と、
前記半導体薄膜上の前記誘電体膜を覆う様に前記個別の半導体薄膜に区画される領域全体にパッシベーション膜を形成する工程と、
前記パッシベーション膜上で前記誘電体膜面全体を覆う様に前記個別の半導体薄膜に区画される領域全体に保護層を形成する工程と、
前記半導体薄膜の前記保護層及び前記パッシベーション膜で覆われていない領域をエッチングして前記剥離層に届くエッチング溝を形成することによって、前記半導体薄膜を分離する工程と、
前記剥離層をエッチングして前記半導体薄膜を剥離可能な個別の半導体薄膜にする工程と、
前記誘電体膜及び前記パッシベーション膜を備えた前記個別の半導体薄膜を保持し、前記第１の基板の表面に貼り付ける工程と、
前記個別の半導体薄膜を貼り付ける工程の前又は後に、前記保護層を除去する工程と
を有し、
前記保護層及び前記パッシベーション膜のそれぞれが、前記エッチング溝の形成工程及び前記剥離層のエッチング工程において使用されるエッチング剤に対して耐エッチング性を持つ材料で構成される
ことを特徴とする半導体装置の製造方法。 - 前記第１の基板が、アモルファスシリコン、単結晶シリコン、ポリシリコン、化合物半導体、有機半導体、及び絶縁体材料の内のいずれかの材料を含むことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
- 前記第１の基板が、集積回路を有するシリコン基板であることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
- 前記第２の基板が、その最上層に、前記剥離層のエッチング工程において使用されるエッチング剤に対して耐エッチング性を持つ材料で構成されるエッチングストップ層を有することを特徴とする請求項１から４までのいずれかに記載の半導体装置の製造方法。
- 前記半導体薄膜が、化合物半導体エピタキシャル層から構成されることを特徴とする請求項１から５までのいずれかに記載の半導体装置の製造方法。
- 前記半導体素子が、発光素子、受光素子、ホール素子、及びピエゾ素子の内のいずれかの素子であることを特徴とする請求項１から６までのいずれかに記載の半導体装置の製造方法。
- 前記誘電体膜が、酸化珪素、窒化珪素、酸化アルミニウム、窒化アルミニウムの内のいずれかの材料から構成されることを特徴とする請求項１から７までのいずれかに記載の半導体装置の製造方法。
- 前記パッシベーション膜が、ポリイミド及び窒化アルミニウムの内のいずれかの材料から構成されることを特徴とする請求項２に記載の半導体装置の製造方法。
- 前記保護層が、有機材料から構成されることを特徴とする請求項１から９までのいずれかに記載の半導体装置の製造方法。
- 前記第１の基板の前記個別の半導体薄膜が貼り付けられる領域に導電性材料層を形成する工程を有し、
前記個別の半導体薄膜が、前記導電性材料層上に貼り付けられる
ことを特徴とする請求項１から１０までのいずれかに記載の半導体装置の製造方法。 - 前記エッチング溝の形成工程において、エッチング剤として燐酸過水又は、クエン酸及び過酸化水素水を含むエッチング液が用いられ、
前記剥離層のエッチング工程において、エッチング剤としてフッ酸が用いられる
ことを特徴とする請求項１から１１までのいずれかに記載の半導体装置の製造方法。 - 前記第１の基板に貼り付けられた前記個別の半導体薄膜の前記半導体素子に電気的に接続され、前記誘電体層又は前記パッシベーション膜上に延びる個別配線層をフォトリソグラフィ技術を用いて形成する工程を有することを特徴とする請求項２又は９に記載の半導体装置の製造方法。
- 前記個別配線層が、Ａｕ層、Ｔｉ／Ｐｔ／Ａｕ積層層、Ａｕ／Ｚｎ積層層、Ａｕ／Ｇｅ積層層、Ｎｉ／Ａｕ積層層、ＡｕＧｅＮｉ／Ａｕ積層層、Ｐｄ層、Ｐｄ／Ａｕ積層層、Ｍｇ／Ａｕ積層層、Ａｌ層、Ａｌ／Ｎｉ積層層、ポリシリコン層、ＩＴＯ層、及びＺｎＯ層の内のひとつ又は２つ以上を組み合わせた材料から構成されることを特徴とする請求項１３に記載の半導体装置の製造方法。
- 前記半導体薄膜に前記エッチング溝を形成する工程が、前記保護層を前記エッチング溝を形成するためのエッチングマスクとして使用し、前記保護層の端部と前記エッチング溝形成後の前記半導体薄膜の端部とをほぼ一致させる工程であることを特徴とする請求項１から１４までのいずれかに記載の半導体装置の製造方法。
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| JP4130158B2 (ja) * | 2003-06-09 | 2008-08-06 | 三洋電機株式会社 | 半導体装置の製造方法、半導体装置 |
| JP4518886B2 (ja) * | 2004-09-09 | 2010-08-04 | シャープ株式会社 | 半導体素子の製造方法 |
| JP2006093367A (ja) * | 2004-09-24 | 2006-04-06 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| JP4906256B2 (ja) * | 2004-11-10 | 2012-03-28 | 株式会社沖データ | 半導体複合装置の製造方法 |
| DE102005055293A1 (de) * | 2005-08-05 | 2007-02-15 | Osram Opto Semiconductors Gmbh | Verfahren zur Herstellung von Halbleiterchips und Dünnfilm-Halbleiterchip |
| US7608471B2 (en) * | 2005-08-09 | 2009-10-27 | Avago Technologies General Ip (Singapore) Pte. Ltd. | Method and apparatus for integrating III-V semiconductor devices into silicon processes |
| KR20070047114A (ko) * | 2005-11-01 | 2007-05-04 | 주식회사 엘지화학 | 플렉서블 기판을 구비한 소자의 제조방법 및 이에 의해제조된 플렉서블 기판을 구비한 소자 |
| JP4908837B2 (ja) * | 2005-12-13 | 2012-04-04 | キヤノン株式会社 | 発光素子アレイ及び画像形成装置 |
| DE102007004303A1 (de) * | 2006-08-04 | 2008-02-07 | Osram Opto Semiconductors Gmbh | Dünnfilm-Halbleiterbauelement und Bauelement-Verbund |
| JP5171016B2 (ja) | 2006-10-27 | 2013-03-27 | キヤノン株式会社 | 半導体部材、半導体物品の製造方法、その製造方法を用いたｌｅｄアレイ |
| DE102007004304A1 (de) * | 2007-01-29 | 2008-07-31 | Osram Opto Semiconductors Gmbh | Dünnfilm-Leuchtdioden-Chip und Verfahren zur Herstellung eines Dünnfilm-Leuchtdioden-Chips |
| US7858493B2 (en) * | 2007-02-23 | 2010-12-28 | Finisar Corporation | Cleaving edge-emitting lasers from a wafer cell |
| JP2008235318A (ja) * | 2007-03-16 | 2008-10-02 | Oki Data Corp | 窒化物半導体ウェハ及び薄膜半導体装置の製造方法 |
| JP2009094144A (ja) * | 2007-10-04 | 2009-04-30 | Canon Inc | 発光素子の製造方法 |
| US9318441B2 (en) | 2007-12-14 | 2016-04-19 | Stats Chippac, Ltd. | Semiconductor device and method of forming sacrificial adhesive over contact pads of semiconductor die |
| US8183095B2 (en) | 2010-03-12 | 2012-05-22 | Stats Chippac, Ltd. | Semiconductor device and method of forming sacrificial protective layer to protect semiconductor die edge during singulation |
| US8456002B2 (en) | 2007-12-14 | 2013-06-04 | Stats Chippac Ltd. | Semiconductor device and method of forming insulating layer disposed over the semiconductor die for stress relief |
| US8343809B2 (en) | 2010-03-15 | 2013-01-01 | Stats Chippac, Ltd. | Semiconductor device and method of forming repassivation layer with reduced opening to contact pad of semiconductor die |
| US7767496B2 (en) | 2007-12-14 | 2010-08-03 | Stats Chippac, Ltd. | Semiconductor device and method of forming interconnect structure for encapsulated die having pre-applied protective layer |
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| JP5291499B2 (ja) * | 2009-03-10 | 2013-09-18 | 株式会社沖データ | 半導体複合装置の製造方法 |
| US9548240B2 (en) | 2010-03-15 | 2017-01-17 | STATS ChipPAC Pte. Ltd. | Semiconductor device and method of forming repassivation layer for robust low cost fan-out semiconductor package |
| TW201137960A (en) * | 2010-04-20 | 2011-11-01 | Raydium Semiconductor Corp | Integrated circuit wafer dicing method |
| JP5603812B2 (ja) | 2011-03-11 | 2014-10-08 | スタンレー電気株式会社 | 半導体素子の製造方法 |
| JP5612516B2 (ja) | 2011-03-11 | 2014-10-22 | スタンレー電気株式会社 | 半導体素子の製造方法 |
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| TWI585990B (zh) * | 2011-08-26 | 2017-06-01 | 行政院原子能委員會核能研究所 | 用於光電元件之基板的剝離結構 |
| US8445361B1 (en) * | 2011-09-28 | 2013-05-21 | Paul C. Lindsey, Jr. | Method of dividing a semiconductor wafer having semiconductor and metal layers into separate devices |
| JP5393751B2 (ja) * | 2011-09-28 | 2014-01-22 | 株式会社沖データ | 発光装置、発光素子アレイ、および画像表示装置 |
| GB201209142D0 (en) * | 2012-05-24 | 2012-07-04 | Lumejet Holdings Ltd | Media exposure device |
| DE112014006625T5 (de) * | 2014-04-29 | 2017-02-09 | Enraytek Optoelectronics Co., Ltd. | Vertikales LED-Array-Element, das LED epitaktische Strukturen mit einem LED-Paket-Substrat integriert |
| JP6783990B2 (ja) * | 2017-09-07 | 2020-11-11 | 豊田合成株式会社 | Ｉｉｉ族窒化物半導体素子の製造方法および基板の製造方法 |
| JP7151620B2 (ja) * | 2019-05-15 | 2022-10-12 | 株式会社デンソー | 半導体装置の製造方法 |
| TWI740212B (zh) * | 2019-09-19 | 2021-09-21 | 國立陽明交通大學 | 微型發光二極體晶片的製作方法 |
| CN111244227B (zh) * | 2020-01-19 | 2023-07-18 | 中国科学院上海微系统与信息技术研究所 | 一种硅基光子集成模块及其制备方法 |
| CN112967967B (zh) * | 2020-05-18 | 2022-03-25 | 重庆康佳光电技术研究院有限公司 | 一种发光芯片的转移方法及显示装置 |
Family Cites Families (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5827751A (en) * | 1991-12-06 | 1998-10-27 | Picogiga Societe Anonyme | Method of making semiconductor components, in particular on GaAs of InP, with the substrate being recovered chemically |
| JP3360919B2 (ja) * | 1993-06-11 | 2003-01-07 | 三菱電機株式会社 | 薄膜太陽電池の製造方法，及び薄膜太陽電池 |
| JP3156896B2 (ja) * | 1994-01-28 | 2001-04-16 | 富士通株式会社 | 半導体装置の製造方法およびかかる製造方法により製造された半導体装置 |
| DE19536438A1 (de) * | 1995-09-29 | 1997-04-03 | Siemens Ag | Halbleiterbauelement und Herstellverfahren |
| US5858814A (en) * | 1996-07-17 | 1999-01-12 | Lucent Technologies Inc. | Hybrid chip and method therefor |
| JPH1063807A (ja) | 1996-08-23 | 1998-03-06 | Hitachi Ltd | カード型情報制御装置 |
| US6071795A (en) * | 1998-01-23 | 2000-06-06 | The Regents Of The University Of California | Separation of thin films from transparent substrates by selective optical processing |
| FR2781925B1 (fr) * | 1998-07-30 | 2001-11-23 | Commissariat Energie Atomique | Transfert selectif d'elements d'un support vers un autre support |
| FR2782843B1 (fr) * | 1998-08-25 | 2000-09-29 | Commissariat Energie Atomique | Procede d'isolation physique de regions d'une plaque de substrat |
| US6744800B1 (en) * | 1998-12-30 | 2004-06-01 | Xerox Corporation | Method and structure for nitride based laser diode arrays on an insulating substrate |
| US6423560B1 (en) * | 1999-10-22 | 2002-07-23 | Teraconnect, Incoporated | Method of making an optoelectronic device using multiple etch stop layers |
| US6485993B2 (en) * | 1999-12-02 | 2002-11-26 | Teraconnect Inc. | Method of making opto-electronic devices using sacrificial devices |
| US6344664B1 (en) * | 1999-12-02 | 2002-02-05 | Tera Connect Inc. | Electro-optical transceiver system with controlled lateral leakage and method of making it |
| JP3906653B2 (ja) * | 2000-07-18 | 2007-04-18 | ソニー株式会社 | 画像表示装置及びその製造方法 |
| JP3502036B2 (ja) * | 2000-11-08 | 2004-03-02 | シャープ株式会社 | 半導体素子の製造方法および半導体素子 |
| US6518079B2 (en) * | 2000-12-20 | 2003-02-11 | Lumileds Lighting, U.S., Llc | Separation method for gallium nitride devices on lattice-mismatched substrates |
| US6555405B2 (en) * | 2001-03-22 | 2003-04-29 | Uni Light Technology, Inc. | Method for forming a semiconductor device having a metal substrate |
| JP2003197881A (ja) * | 2001-12-27 | 2003-07-11 | Seiko Epson Corp | 半導体集積回路、半導体集積回路の製造方法、半導体素子部材、電気光学装置、電子機器 |
| US6562127B1 (en) * | 2002-01-16 | 2003-05-13 | The United States Of America As Represented By The Secretary Of The Navy | Method of making mosaic array of thin semiconductor material of large substrates |
| US7535100B2 (en) * | 2002-07-12 | 2009-05-19 | The United States Of America As Represented By The Secretary Of The Navy | Wafer bonding of thinned electronic materials and circuits to high performance substrates |
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