JP5393751B2 - 発光装置、発光素子アレイ、および画像表示装置 - Google Patents

発光装置、発光素子アレイ、および画像表示装置 Download PDF

Info

Publication number
JP5393751B2
JP5393751B2 JP2011212825A JP2011212825A JP5393751B2 JP 5393751 B2 JP5393751 B2 JP 5393751B2 JP 2011212825 A JP2011212825 A JP 2011212825A JP 2011212825 A JP2011212825 A JP 2011212825A JP 5393751 B2 JP5393751 B2 JP 5393751B2
Authority
JP
Japan
Prior art keywords
light emitting
layer
wiring
augeni
emitting element
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2011212825A
Other languages
English (en)
Other versions
JP2013074171A (ja
Inventor
暁士 田中
貴人 鈴木
慎太郎 田中
Original Assignee
株式会社沖データ
株式会社沖デジタルイメージング
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社沖データ, 株式会社沖デジタルイメージング filed Critical 株式会社沖データ
Priority to JP2011212825A priority Critical patent/JP5393751B2/ja
Priority to US13/628,272 priority patent/US8957923B2/en
Publication of JP2013074171A publication Critical patent/JP2013074171A/ja
Application granted granted Critical
Publication of JP5393751B2 publication Critical patent/JP5393751B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/10—Intensity circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
    • H01L25/0753—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00 the devices being arranged next to each other
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0421—Structural details of the set of electrodes
    • G09G2300/0426—Layout of electrodes and connections
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/06—Passive matrix structure, i.e. with direct application of both column and row voltages to the light emitting or modulating elements, other than LCD or OLED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12041—LED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/58—Optical field-shaping elements
    • H01L33/60—Reflective elements

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Led Device Packages (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Description

本発明は、発光装置、発光素子アレイ、および画像表示装置に関する。
特許文献１には、行方向配線と、列方向配線と、行方向配線または列方向配線の表面を平坦化する平坦化絶縁膜と、平坦化絶縁膜上に分子間力を用いて接合され、行方向配線および列方向配線と電気的に接続された半導体薄膜発光素子とを有する表示装置が開示されている。
特開２０１０−１９９１７６号公報
半導体発光素子を用いた発光装置では、半導体発光素子からの放熱性の向上が望まれている。
本発明は、半導体発光素子からの放熱性が高い発光装置、発光素子アレイ、および画像表示装置を提供することを目的とする。
本発明に係る発光装置は、
ＡｕＧｅＮｉ層を含む配線と、
前記ＡｕＧｅＮｉ層の表面上に分子間力により接合され、前記配線と電気的に接続された半導体発光素子と、
を有し、
前記配線は、ＡｕＧｅＮｉ層と、ＡｕＧｅＮｉ層よりも導電性が高い金属層とが積層された構造を有し、前記半導体発光素子と対向する側の表面層としてＡｕＧｅＮｉ層を有することを特徴とする。
また、本発明に係る発光素子アレイは、
それぞれＡｕＧｅＮｉ層を含む１本以上の配線と、
前記１本以上の配線上に１次元または２次元アレイ状に配列され、それぞれ対応する配線の前記ＡｕＧｅＮｉ層の表面上に分子間力により接合され、それぞれ前記対応する配線と電気的に接続された複数の半導体発光素子と、
を有し、
前記各配線は、ＡｕＧｅＮｉ層と、ＡｕＧｅＮｉ層よりも導電性が高い金属層とが積層された構造を有し、前記半導体発光素子と対向する側の表面層としてＡｕＧｅＮｉ層を有することを特徴とする。
また、本発明に係る画像表示装置は、
第１の方向に延び、前記第１の方向と交差する第２の方向に並べられ、それぞれＡｕＧ
ｅＮｉ層を含む複数本の配線と、
前記複数本の配線上に前記第１および第２の方向に２次元アレイ状に配列され、それぞ
れ対応する配線の前記ＡｕＧｅＮｉ層の表面上に分子間力により接合され、それぞれ前記
対応する配線と電気的に接続された複数の半導体発光素子と、
前記複数本の配線を介して前記複数の半導体発光素子と電気的に接続され、画像情報に
基づいて前記複数の半導体発光素子を駆動する駆動部と、
を有し、
前記各配線は、ＡｕＧｅＮｉ層と、ＡｕＧｅＮｉ層よりも導電性が高い金属層とが積層された構造を有し、前記半導体発光素子と対向する側の表面層としてＡｕＧｅＮｉ層を有することを特徴とする。
本発明によれば、半導体発光素子からの放熱性が高い発光装置、発光素子アレイ、および画像表示装置を提供することができる。
実施の形態１における画像表示装置の構成を示す外観斜視図である。 図１の画像表示装置の等価回路を示す回路図である。 図２中のアノードドライバＩＣおよびカソードドライバＩＣの構成を示す概略のブロック図である。 図１の発光素子アレイの構成を示す概略平面図である。 図４の発光装置の平面図である。 図５の発光装置の断面図である。 実施の形態１に係るカソード配線の高熱処理前の表面の観察結果を示す図である。 実施の形態１に係るカソード配線の高熱処理後の表面の観察結果を示す図である。 比較例に係るカソード配線の高熱処理後の表面の観察結果を示す図である。 実施の形態２における発光装置のカソード配線の層構造を示す断面図である。 実施の形態３における発光装置のカソード配線の層構造を示す断面図である。 実施の形態４における発光装置の平面図である。 図１２の発光装置の断面図である。
以下、本発明の実施の形態を図面に従って説明する。
実施の形態１．
［画像表示装置の構成］
図１は、実施の形態１における画像表示装置１の構成を示す外観斜視図である。
図１において、画像表示装置１は、半導体チップ用の実装基板（例えば、チップオンボード用基板であり、以下「ＣＯＢ」という）２を有する。ＣＯＢ２は、例えば、Ｓｉ，ＧａＡｓ，ＧａＰ，ＩｎＰ，ＧａＮ，ＺｎＯ等の半導体基板、ＡｌＮ，Ａｌ２Ｏ３等のセラミック基板、Ｃｕ，Ａｌ等の金属基板、プラスチック基板で構成されている。ＣＯＢ２上には、複数の発光素子等により構成された発光素子アレイ（発光素子パネルともいう）３と、この発光素子アレイ３を駆動する駆動回路である、アノードドライバ集積回路（以下「アノードドライバＩＣ４」という）およびカソードドライバ集積回路（以下「カソードドライバＩＣ５」という）とが固定されている。発光素子アレイ３と、アノードドライバＩＣ４およびカソードドライバＩＣ５とは、ワイヤボンディング等で相互に電気的に接続されている。アノードドライバＩＣ４およびカソードドライバＩＣ５は、銀ペーストや樹脂等を用いてＣＯＢ２上に接着される。また、アノードドライバＩＣ４およびカソードドライバＩＣ５は、フレキシブルケーブル６０を介して、図示しない制御装置に接続されている。
ＣＯＢ２上には、枠状のスペーサ６を介して、発光素子アレイ３、アノードドライバＩＣ４、およびカソードドライバＩＣ５を保護するカバー７が取り付けられている。図１では、カバー７は一部破断されて示されている。スペーサ６の厚みは、ＣＯＢ２の実装表面からワイヤボンディングの不図示の金属ワイヤの最上部までの高さよりも厚く設計されている。カバー７において、発光素子アレイ３内の複数の発光素子が形成されている部分に対応する部分は、透過率８０％以上の材質（例えば、ガラス、アクリル樹脂、ポリカーボネート樹脂)であることが望ましい。
なお、ＣＯＢ２とスペーサ６、および、スペーサ６とカバー7とは、それぞれ樹脂等で接着されても良いし、あるいは、ＣＯＢ２、スペーサ６、およびカバー７に螺子穴が形成され、螺子により固定されても良い。スペーサ６およびカバー７は、一体型でも良い。また、ＣＯＢ２およびスペーサ６は、一体型でも良い。
図１の例では、２個のカソードドライバＩＣ５が設けられているが、回路構成によってはカソードドライバＩＣ５の個数は１個でも良く、さらに、カソードドライバＩＣ５は図示以外の配置で設けられても良い。
図２は、図１の画像表示装置１の等価回路を示す回路図である。図２では、簡略化のため、アノードドライバＩＣ４およびカソードドライバＩＣ５を１個ずつ備える構成が示されている。
発光素子アレイ３は、例えば、パッシブ型ｍ行ｋ列発光デバイスドットマトリクス状に構成されている。発光素子アレイ３は、複数本（ｋ本）のアノード配線８と、複数本（ｍ本）のカソード配線９と、複数個（ｍ×ｋ個）の半導体発光素子１０（１，１）〜１０（ｍ，ｋ）とを有する。半導体発光素子は、例えばＬＥＤである。
複数本のアノード配線８は、それぞれ列方向（縦方向）Ｙに延び、列方向Ｙと交差する行方向（横方向）Ｘに並列に配置され、複数のアノードチャネルＡｃｈ１〜Ａｃｈｋを構成する。
複数本のカソード配線９は、それぞれ行方向（横方向、第１の方向）Ｘに延び、列方向（横方向、第２の方向）Ｙに並列に配置され、複数のカソードチャネルＣｃｈ１〜Ｃｃｈｍを構成する。
複数個の半導体発光素子１０（１，１）〜１０（ｍ，ｋ）は、アノード配線８とカソード配線９との交差箇所に設けられ、それぞれ対応するアノード配線８およびカソード配線９と電気的に接続されている。なお、半導体発光素子１０に付された添え字（ｉ，ｊ）は、当該半導体発光素子１０の行方向および列方向の位置を表し、半導体発光素子１０（ｉ，ｊ）は、第ｉ行目かつ第ｊ列目の半導体発光素子である。以下の説明では、符号１０の添え字を適宜省略する。
列方向Ｙには、ｍ個のアノード区間ＡＬ１〜ＡＬｍが存在し、行方向Ｘには、ｋ個のカソード区間ＣＬ１〜ＣＬｋが存在する。各アノード配線８は、アノードドライバＩＣ４に接続され、各カソード配線９は、カソードドライバＩＣ５に接続されている。なお、２個のカソードドライバＩＣ５が用いられる場合には、例えば、奇数行のカソード配線９が一方のカソードドライバＩＣ５に接続され、偶数行のカソード配線９が他方のカソードドライバＩＣ５に接続される。
図３は、図２中のアノードドライバＩＣ４およびカソードドライバＩＣ５の構成を示す概略のブロック図である。図３では、簡略化のため、１本のアノード配線８と、１本のカソード配線９と、１個の半導体発光素子１０とが代表的に示されている。
アノードドライバＩＣ４は、図示しない制御装置から供給される画像情報としての表示データ（例えば、発光するまたは発光しないを意味する発光データ）ＤＡに応じて、各アノード配線８に接続されている半導体発光素子１０の列に、電流を供給する機能を有している。図３の例では、アノードドライバＩＣ４は、シフトレジスタ１２、ラッチ回路１３、および駆動回路１４を有する。シフトレジスタ１２は、図示しない制御装置から供給されるシリアルな発光データＤＡを受け、当該シリアルな発光データをパラレルな発光データに変換して出力する。ラッチ回路１３は、シフトレジスタ１２の出力側に接続されており、シフトレジスタ１２から出力されたパラレルな発光データをラッチする。駆動回路１４は、ラッチ回路１３の出力側に接続されており、ラッチ回路１３の出力を増幅する。駆動回路１４の出力側には、複数のアノード配線８が接続されている。
カソードドライバＩＣ５は、図示しない制御装置から供給されるクロックＣＬＫおよびフレーム信号ＦＳに基づき、各カソード配線９に接続されている半導体発光素子１０の行を走査する機能を有し、例えばセレクト回路１７を含む。
［発光素子アレイの構成］
図４は、図１の発光素子アレイ３の構成を示す概略平面図である。
図４に示されるように、発光素子アレイ３は、列方向に延びる複数本のアノード配線８と、行方向に延びる複数本のカソード配線９と、２次元マトリクス状に配列された複数個の半導体発光素子１０とを有する。各半導体発光素子１０は、カソード配線９上に配置されている。具体的には、各カソード配線９上には、アノード配線８の本数分（ｋ個）の半導体発光素子１０が、行方向に並べて配置されている。
各アノード配線８は、アノード配線引き出しパッド１８に接続されており、当該アノード配線引き出しパッド１８を介して、アノードドライバＩＣ４とワイヤボンディング等で電気的に接続されている。また、各カソード配線９は、カソード配線引き出しパッド１９に接続されており、当該カソード配線引き出しパッド１９を介して、カソードドライバＩＣ５とワイヤボンディング等で電気的に接続されている。
図４において、破線Ａで囲まれた箇所が、１つの発光装置１１（発光デバイスともいう）に相当する。すなわち、発光装置１１は、半導体発光素子１０と、当該半導体発光素子１０と電気的に接続されたアノード配線８およびカソード配線９とを含む。
［発光装置の構成］
図５は、図４における発光装置１１の平面図である。図６（ａ）および図６（ｂ）は、それぞれ図５の発光装置１１の線分Ｘ１−Ｘ１’および線分Ｙ１−Ｙ１’における断面図である。
ＣＯＢ２上には、絶縁膜２０が形成されており、絶縁膜２０上には、カソード配線９が所定のパターンで形成されている。絶縁膜２０は、例えば、ＳｉＮ、Ａｌ２Ｏ３、ＳｉＯ２により形成されている。カソード配線９については、後に詳しく説明する。
カソード配線９上には、半導体発光素子１０が分子間力により接合されている。本例では、半導体発光素子１０は、Ｐ型半導体層２２、発光層２３、およびＮ型半導体層２４により構成されている。Ｎ型半導体層２４の下面がカソード配線９の上面と接合され、これにより半導体発光素子１０がカソード配線９と電気的に接続されている。半導体発光素子１０は、具体的には、薄膜状であり、薄膜半導体発光素子である。半導体発光素子１０は、例えば、ＡｌＩｎＧａＰ系の４元混晶半導体材料、ＧａＡｓ，ＡｌＡｓ，ＩｎＡｓ，ＡｌＮ，ＧａＮ，ＩｎＮ，ＩｎＰ，ＧａＰ，ＡｌＰ等のＩＩＩ−Ｖ属化合物半導体材料等を用いて、有機金属化学気相成長（ＭＯＣＶＤ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法等によるエピタキシャル成長により形成される。Ｐ型半導体層２２と発光層２３、および、発光層２３とＮ型半導体層２４とは、互いに接するように形成される。
ＣＯＢ２上には、アノード配線８が、カソード配線９と直交するように所定のパターンで形成されている。アノード配線８は、例えば、Ａｕ，Ｔｉ／Ｐｔ／Ａｕ，Ｔｉ／Ａｕ，ＡｕＧｅＮｉ／Ａｕ，ＡｕＧｅ／Ｎｉ／Ａｕ等のＡｕ系金属、あるいは、Ａｌ，Ｎｉ／Ａｌ，Ｎｉ／ＡｌＳｉＣｕ，Ｔｉ／Ａｌ等のＡｌ系金属により形成されている。
アノード配線８からは接続配線２６が引き出されており、この接続配線２６がＰ型半導体層２２の上面とオーミック接合しており、これにより半導体発光素子１０がアノード配線８と電気的に接続されている。
アノード配線８とカソード配線９との間、ならびに、接続配線２６と、カソード配線９、発光層２３、およびＮ型半導体層２４との間には、層間絶縁膜２５が形成されている。層間絶縁膜２５は、例えば、ＳｉＮ、Ａｌ２Ｏ３、ＳｉＯ２により形成されている。
［カソード配線］
以下、カソード配線９について説明する。
カソード配線９と半導体発光素子１０との分子間力による接合について、十分な接合力を得る観点より、カソード配線９の表面の平坦性は高いことが望ましく、カソード配線９の表面のラフネスは５ｎｍ以下であることが望ましい。ここで、ラフネスとは、具体的には、配線表面の微小領域（例えば５μｍ角の領域）における山（ピーク）と谷（バレー）との典型的な高低差を意味する。また、ラフネスは、具体的には、原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）を用いて測定される。
カソード配線を例えばＡｕやＡｌにより形成した場合、カソード配線に対して高熱処理（例えば２５０℃以上の熱処理）を行うと、カソード配線表面に数十ｎｍ〜数百ｎｍのヒロックおよびボイドが出現する。これは、金属に高熱が加わることによる多結晶化が原因である。高熱処理は、例えば、アノード配線やカソード配線と接触する半導体層とのコンタクト抵抗値を低くする工程や、層間絶縁膜を形成する工程等で行われ、プロセス上避けることが難しい。
ＡｕやＡｌを用いた場合でも、高熱処理前であれば、表面ラフネスが５ｎｍ以下となるようにカソード配線を形成することができ、カソード配線と半導体発光素子との分子間力による接合が可能である。しかし、接合後の高熱処理によって、金属の多結晶化によりカソード配線と半導体発光素子との分子間力が弱まり、半導体発光素子がカソード配線から剥離してしまう。
一方、カソード配線と半導体発光素子との接合を行う前の工程において、カソード配線を高熱処理した場合には、この高熱処理によりヒロックやボイドが出現し、カソード配線表面のラフネスが大きくなり、分子間力による接合が不可能となる。
本実施の形態では、カソード配線の表面のラフネスを抑える観点より、具体的にはカソード配線の高熱処理後の表面のラフネスを５ｎｍ以下に抑える観点より、カソード配線９はＡｕＧｅＮｉ層２１を含み、半導体発光素子１０は当該ＡｕＧｅＮｉ層２１の表面上に分子間力により接合される。
上記ＡｕＧｅＮｉ層２１は、Ａｕを主成分としており、表面のラフネスを抑える等の観点より、ＡｕとＧｅとＮｉとの混合比は、８６〜９４ｗｔ％：３〜７ｗｔ％：３〜７ｗｔ％であることが望ましく、本例では９０ｗｔ％：５ｗｔ％：５ｗｔ％である。
本例では、カソード配線９は、ＡｕＧｅＮｉ層２１を表面層として含み、半導体発光素子１０は、カソード配線９のＡｕＧｅＮｉ層２１の表面に直接接合されている。カソード配線９は、図６の例ではＡｕＧｅＮｉ層２１のみの単層構造であるが、複数の層が積層された積層構造であってもよい。
［発光素子アレイおよび発光装置の製造方法］
以下、図５および図６を参照して、発光素子アレイ３０および発光装置１１の製造方法の一例を説明する。
まず、ＣＯＢ２上に、プラズマＣＶＤ法、スパッタ法、熱酸化法等により、ＳｉＮ、Ａｌ２Ｏ３、ＳｉＯ２等の絶縁膜２０を成膜する。
次に、絶縁膜２０上に、リソグラフィー法、およびスパッタリング法または金属蒸着法等により、ＡｕＧｅＮｉからなるカソード配線９をパターニング形成する。この場合、スパッタリング法の方が、金属蒸着法よりも金属粒子が細かいことから望ましい。
次に、カソード配線９上の所定の位置に、分子間力を用いて半導体発光素子１０を接合する。例えば、半導体発光素子１０は、別の基板上に形成され、当該基板から分離されて、カソード配線９に接合される。
次に、カソード配線９および半導体発光素子１０が配置されたＣＯＢ２上に、プラズマＣＶＤ法、スパッタリング法、熱酸化法等により、層間絶縁膜２５を所定のパターンに成膜する。
次に、層間絶縁膜２５が形成されたＣＯＢ２上に、リソグラフィー法、およびスパッタリング法または金属蒸着法等により、アノード配線８および接続配線２６をパターニング形成する。
［画像表示装置の動作］
以下、画像表示装置１の動作の一例を説明する。図１の画像表示装置１において、発光素子アレイ３のドットマトリクスの駆動はパッシブ型で行われる。具体的には、図２において、カソードドライバＩＣ５は、カソードチャネルＣｃｈ１〜Ｃｃｈｍを図中下から上方向へ走査する。すなわち、カソードドライバＩＣ５は、カソードチャネルを１つずつ順番に選択する。一方、アノードドライバＩＣ４は、画像情報に応じた電流を各アノードチャネルのアノード配線８に出力する。このアノードドライバＩＣ４からの電流は、カソードドライバＩＣ５により選択されたカソードチャネルに対応する半導体発光素子１０およびカソード配線９を経てカソードドライバＩＣ５へ引き込まれる。したがって、ある時刻においては、カソードドライバＩＣ５により選択されたカソードチャネルのカソード配線９上の複数の半導体発光素子１０のみが、画像情報に応じた輝度で発光する。
より詳しく説明すると、図示しない制御装置は、表示すべき情報の入力を受けると、当該情報に応じて、シリアルな発光データをアノードドライバＩＣ４に供給する。当該シリアルな発光データは、アノードドライバＩＣ４内のシフトレジスタ１２に順次格納される。シフトレジスタ１２に格納されたシリアルな発光データは、シフトレジスタ１２によりパラレルな発光データに変換された後、ラッチ回路１３に格納される。ここで、パラレルな発光データは、発光素子アレイ３の特定の行（例えば第１行目）に含まれる複数の半導体発光素子１０の各々に対応する。ラッチ回路１３からは、格納されたパラレルな発光データに応じたパラレルな出力信号が出力される。当該パラレルな出力信号は駆動回路１４で増幅され、駆動回路１４から発光データに応じた定電流が各アノード配線８に供給される。
一方、カソードドライバＩＣ５内のセレクト回路１７は、図示しない制御装置から供給されるクロックＣＬＫおよびフレーム信号ＦＳに基づき、発光素子アレイ３の特定の行（例えば第１行目）のカソード配線９を選択する。これにより、アノードドライバＩＣ４からの駆動電流が、各アノード配線８、特定の行の各半導体発光素子１０、および特定の行のカソード配線９を通ってカソードドライバＩＣ５に流れる。これにより、特定の行の各半導体発光素子１０が、発光データに応じて発光する。
上記の発光動作がカソード配線９の本数分（すなわち発光素子アレイ３の行数分）だけ繰り返され、表示すべき情報を含む１画面分の画像の光が出射される。
［カソード配線の表面の観察結果］
以下、カソード配線の表面のＡＦＭによる観察結果を示す。ここでは、ＡＦＭとして、Ｓｉｉナノテクノロジーズ社製のＬ−トレースＩＩを用い、ＤＦＭ（Ｄｙｎａｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）モード（タッピングモードともいう）で観察を行った。
本実施の形態に係るカソード配線として、混合比９０ｗｔ％：５ｗｔ％：５ｗｔ％のＡｕＧｅＮｉを使用し、スパッタリング装置によりカソード配線を作成した。そして、当該カソード配線に対して高熱処理（３５０℃で１時間）を施した。この高熱処理の前後において、カソード配線の表面の５μｍ角の領域をＡＦＭで観察した。
図７および図８は、それぞれ、本実施の形態に係るカソード配線の高熱処理前および高熱処理後の表面の観察結果を示している。図７（ａ）および図８（ａ）は、カソード配線の表面のＡＦＭ像を示し、図７（ｂ）および図８（ｂ）は、ＡＦＭにより得られたカソード配線の表面の断面形状を示す。図７（ｃ）には、図７（ｂ）における、位置Ｐ１の高さＺ１、位置Ｐ２の高さＺ２、位置Ｐ１と位置Ｐ２との高低差、および位置Ｐ１と位置Ｐ２との距離が示されている。図８（ｃ）には、図８（ｂ）における、位置Ｐ３の高さ、位置Ｐ４の高さ、位置Ｐ３と位置Ｐ４との高低差、および位置Ｐ３と位置Ｐ４との距離が示されている。
比較例に係るカソード配線として、Ａｕを使用し、スパッタリング装置によりカソード配線を作成した。そして、当該カソード配線に対して高熱処理（３５０℃で１時間）を施した。この高熱処理の前後において、カソード配線の表面の５μｍ角の領域をＡＦＭで観察した。
図９は、比較例に係るカソード配線の高熱処理後の表面の観察結果を示している。図９（ａ）は、カソード配線の表面のＡＦＭ像を示し、図９（ｂ）は、ＡＦＭにより得られたカソード配線の表面の断面形状を示す。図９（ｃ）の表の第１行目には、図９（ｂ）における、位置Ｐ５の高さ、位置Ｐ６の高さ、位置Ｐ５と位置Ｐ６との高低差、および位置Ｐ５と位置Ｐ６との距離が示されている。図９（ｃ）の表の第２行目には、図９（ｂ）における、位置Ｐ７の高さ、位置Ｐ８の高さ、位置Ｐ７と位置Ｐ８との高低差、および位置Ｐ７と位置Ｐ８との距離が示されている。なお、比較例に係るカソード配線の高熱処理前の表面の観察結果は、本実施の形態に係るカソード配線の高熱処理前の表面の観察結果と同様であった。
図９に示される観察結果から、Ａｕからなる比較例に係るカソード配線では、高熱処理後において、ヒロック（図９（ａ）の白色部分）およびボイド（図９（ａ）の黒色部分）が出現しており、ラフネスが５ｎｍを大きく超えており、分子間力による接合が不可能であることが分かる。なお、このようなヒロックおよびボイドは２００℃程度から発生し、２５０℃〜４００℃の高熱処理を施した場合には、上記３５０℃の場合と同様の結果が得られる。
一方、図８に示される観察結果から、ＡｕＧｅＮｉからなる本実施の形態に係るカソード配線では、高熱処理後において、ヒロックおよびボイドは出現しておらず、ラフネスは５ｎｍ以下であり、分子間力による接合が可能であることが分かる。これは、不純物を加え合金化させたことにより、純金属に比べて、分子の移動が抑制され、ヒロックやボイドが出現しにくい状態となったためと考えられる。
［効果］
以上のとおり、本実施の形態１では、発光装置は、ＡｕＧｅＮｉ層を含む配線と、当該ＡｕＧｅＮｉ層の表面上に分子間力により接合され、配線と電気的に接続された半導体発光素子とを有する。本実施の形態１によれば、半導体発光素子からの放熱性が高い発光装置が得られる。具体的には、配線にＡｕＧｅＮｉを使用することにより、高熱処理時のヒロックやボイドの出現を抑制し、配線表面のラフネスを５ｎｍ以下に抑えることが可能となる。これにより、半導体発光素子と配線とを分子間力により直接接合することが可能となり、特許文献１のように平坦化絶縁膜を介して接合する構成と比較して、放熱性が向上し、半導体発光素子の自己発熱による当該素子の特性や寿命の悪化を低減することが可能となる。特に、基板上に半導体発光素子を集積化したデバイスにおいては、近年の高集積化に伴い、半導体発光素子の自己発熱が当該素子の特性および寿命等に与える影響が大きくなっていることから、放熱性の向上により得られる効果が大きい。
実施の形態２．
図１０は、実施の形態２における発光装置のカソード配線の層構造を示す断面図である。本実施の形態２における発光装置は、実施の形態１における発光装置に対し、カソード配線の構造が異なっており、その他の部分については略同様である。以下の説明では、実施の形態１と同様の部分については説明を省略または簡略化し、実施の形態１と同一または対応する要素については同一の符号を付す。
本実施の形態では、カソード配線９は、ＡｕＧｅＮｉ層３０と、ＡｕＧｅＮｉ層３０よりも導電性が高い金属層３１とが積層された構造を有する。ＡｕＧｅＮｉ層３０は、例えば、混合比９０ｗｔ％：５ｗｔ％：５ｗｔ％のＡｕＧｅＮｉを用いて形成された層である。金属層３１は、例えば、Ａｕ系金属やＡｌ系金属等の層である。図１０の例では、カソード配線９は、ＡｕＧｅＮｉ層３０と金属層３１とが交互に形成された層構造を有し、表面層としてＡｕＧｅＮｉ層３０を有する。
カソード配線９の抵抗を小さくする観点より、カソード配線９の全体の膜厚は、大きいことが望ましく、例えば３００ｎｍ以上であることが望ましい。一方、製造コストの観点より、カソード配線９の全体の膜厚は、小さいことが望ましく、例えば１０００ｎｍ以下であることが望ましい。一例では、カソード配線９は、膜厚５０ｎｍのＡｕＧｅＮｉ層３０と、膜厚５０ｎｍの金属層３１とが交互に積層された合計１０層の層構造を有し、カソード配線９の全体の膜厚は５００ｎｍである。
以上のとおり、本実施の形態２では、配線は、ＡｕＧｅＮｉ層と、ＡｕＧｅＮｉ層よりも導電性が高い金属層とが積層された構造を有する。このため、本実施の形態２によれば、配線表面のラフネスを抑制しつつ、ＡｕＧｅＮｉ層のみの場合と比較して配線の抵抗を低くすることができる。これにより、系全体の駆動電圧を抑え、系全体の発熱量を小さくすることができ、系全体の発熱による半導体発光素子の特性や寿命等の劣化を低減することができる。
なお、上記の説明では、ＡｕＧｅＮｉ層３０を表面層としたが、金属層３１を表面層とすることも可能である。ＡｕＧｅＮｉ層３０の表面のラフネスが小さいことから、当該ＡｕＧｅＮｉ層３０の表面上にＡｕやＡｌ等の金属層３１を薄く形成すれば、配線表面のラフネスを５ｎｍ以下に抑えることが可能である。そして、金属層３１を表面層とする場合には、金属層３１の膜厚は、高熱処理後の配線表面のラフネスが５ｎｍ以下となるよう薄く調整され、望ましくは１００ｎｍ以下であり、より望ましくは５０ｎｍ以下である。
実施の形態３．
図１１は、実施の形態３における発光装置のカソード配線の層構造を示す断面図である。本実施の形態３における発光装置は、実施の形態１における発光装置に対し、カソード配線の構造が異なっており、その他の部分については略同様である。以下の説明では、実施の形態１と同様の部分については説明を省略または簡略化し、実施の形態１と同一または対応する要素については同一の符号を付す。
本実施の形態３では、カソード配線９のＡｕＧｅＮｉ層４０上には、半導体発光素子１０からの光を反射する反射金属層４１が形成されており、半導体発光素子１０は、当該反射金属層４１の表面に分子間力により接合されている。ＡｕＧｅＮｉ層４０は、例えば、混合比９０ｗｔ％：５ｗｔ％：５ｗｔ％のＡｕＧｅＮｉを用いて形成される。反射金属層４１は、半導体発光素子１０からの光（具体的には発光層２３から出射されＮ型半導体層２４を透過してきた光）を良好に反射する金属材料により形成される。具体的には、反射金属層４１は、半導体発光素子１０からの光に対してＡｕＧｅＮｉ層４０よりも高い反射率を有するように構成される。反射金属層４１の材料は、半導体発光素子１０から放出される光の波長に応じて選択されればよい。例えば、青系の波長（４５０〜５００ｎｍ）など、光の波長が５５０ｎｍ以下である場合には、反射金属層４１の材料としては、結晶格子が大きく短波長側の光を吸収してしまうＡｕ系金属よりも、当該波長の光に対する反射率が高いＡｌ，Ｎｉ／Ａｌ，Ｎｉ／ＡｌＳｉＣｕ，Ｔｉ／Ａｌ等のＡｌ系金属が好適に使用される。赤系の光など、長波長側の光であれば、Ａｕ系金属が使用されてもよい。
ＡｕＧｅＮｉ層４０の表面のラフネスが小さいことから、当該ＡｕＧｅＮｉ層４０の表面上に反射金属層４１を薄く形成すれば、配線表面のラフネスを５ｎｍ以下に抑えることが可能である。そして、反射金属層４１の膜厚は、高熱処理後の配線表面のラフネスが５ｎｍ以下となるよう薄く調整される。例えば、反射金属層４１の材料としてＡｌを用いる場合には、反射金属層４１の膜厚は、ラフネスを抑える観点より、望ましくは１００ｎｍ以下であり、より望ましくは５０ｎｍ以下である。一方、光を反射するためにはある程度の膜厚が必要であり、光の反射の観点からは、反射金属層４１の膜厚は、望ましくは１０ｎｍ以上であり、より望ましくは２０ｎｍ以上である。一例では、反射金属層４１の膜厚は、３０ｎｍである。なお、反射金属層４１の材料としてＡｕを用いる場合、反射金属層４１の膜厚は、上記Ａｌと同様の範囲であればよいが、Ａｌの方がＡｕよりもラフネスが大きくなることから、Ａｌの場合よりも厚く形成されてもよい。
以上のとおり、本実施の形態３では、配線のＡｕＧｅＮｉ層上に、半導体発光素子からの光を反射する反射金属層が形成される。本実施の形態３によれば、配線表面のラフネスを抑制しつつ、半導体発光素子から配線方向へ出射される光を反射金属層で反射することができ、光取り出し効率の向上を図ることができる。
実施の形態４．
図１２は、実施の形態４における発光装置の平面図である。図１３（ａ）および図１３（ｂ）は、それぞれ図１２の発光装置の線分Ｘ２−Ｘ２’および線分Ｙ２−Ｙ２’における断面図である。この発光装置は、実施の形態１における発光装置に対し、カソード配線９上に平坦化層５１が設けられている点が異なっており、その他の部分については略同様である。以下の説明では、実施の形態１と同様の部分については説明を省略または簡略化し、実施の形態１と同一または対応する要素については同一の符号を付す。
本実施の形態４では、カソード配線９のＡｕＧｅＮｉ層５０の表面上に、当該ＡｕＧｅＮｉ層５０の表面を平坦化する平坦化層５１が形成されており、半導体発光素子１０は、当該平坦化層５１の表面に分子間力により接合されている。すなわち、半導体発光素子１０は、カソード配線９のＡｕＧｅＮｉ層５０の表面上に平坦化層５１を介して接合されている。平坦化層５１は、例えば、有機絶縁膜や無機絶縁膜等である。
平坦化層５１には、カソード配線９の一部を露出させるためのコンタクトホール５２が形成されており、半導体発光素子１０のＮ型半導体層２４と、カソード配線９のうちコンタクトホール５２により露出した部分とは、接続配線５３によって電気的に接続されている。接続配線５３は、例えば、Ａｕ，Ｔｉ／Ｐｔ／Ａｕ，Ｔｉ／Ａｕ，ＡｕＧｅＮｉ／Ａｕ，ＡｕＧｅ／Ｎｉ／Ａｕ等のＡｕ系金属、あるいは、Ａｌ，Ｎｉ／Ａｌ，Ｎｉ／ＡｌＳｉＣｕ，Ｔｉ／Ａｌ等のＡｌ系金属等を用いて、金属蒸着法またはスパッタリング法等によりパターニング形成される。
以上のとおり、本実施の形態４では、配線のＡｕＧｅＮｉ層上に当該ＡｕＧｅＮｉ層の表面を平坦化する平坦化層が形成され、半導体発光素子は、当該平坦化層の表面に分子間力により接合される。このため、本実施の形態４によれば、ＡｕＧｅＮｉ層の表面のラフネスが比較的大きな場合等において、半導体発光素子の分子間力による接合を安定化させることができる。例えば、生成粒子が比較的大きな金属蒸着法等の方法で配線を形成する場合など、配線表面のラフネスが５ｎｍを超えるような場合に、平坦化層を形成することにより、安定した接合を得ることが可能となる。一方、ＡｕＧｅＮｉ層の表面のラフネスは、ＡｕやＡｌの層のラフネスよりも小さいので、ＡｕやＡｌの層を平坦化する場合と比較して、平坦化層の膜厚を非常に薄く設定することができる。例えば、ＡｕやＡｌの層の平坦化に必要な平坦化層の膜厚は１μｍ以上であるが、本実施の形態では、平坦化層の膜厚は１００ｎｍ以下でよい。このように、平坦化層の膜厚を非常に薄くできるため、平坦化層による放熱性の低下を抑制でき、半導体発光素子の自己発熱による当該素子の特性や寿命の悪化を低減することができる。
なお、本発明は、上記実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々の態様で実施することができる。
例えば、上記実施の形態では、カソード配線上に半導体発光素子が接合される構成を例示したが、アノード配線上に半導体発光素子が分子間力により接合される構成であってもよい。
また、上記実施の形態では、複数の半導体発光素子が２次元アレイ状に配列された発光素子アレイを例示したが、複数の半導体発光素子が１次元アレイ状に配列された発光素子アレイが構成されてもよい。具体的には、ＡｕＧｅＮｉ層を含む１本以上の配線と、当該１本以上の配線上に１次元アレイ状に配列された複数の半導体発光素子とを有する発光素子アレイであって、各半導体発光素子が、対応する配線のＡｕＧｅＮｉ層の表面上に分子間力により接合され、対応する配線と電気的に接続されている発光素子アレイが構成されてもよい。例えば、ＡｕＧｅＮｉ層を含む１本のカソード配線と、当該カソード配線上に１次元アレイ状に配列された複数の半導体発光素子と、それぞれ対応する半導体発光素子と電気的に接続された複数本のアノード配線とを有する発光素子アレイであって、各半導体発光素子が、カソード配線のＡｕＧｅＮｉ層の表面上に分子間力により接合されている発光素子アレイが構成されてもよい。当該構成において、複数本のアノード配線は、例えばカソード配線と平行に形成される。
また、上記実施の形態では、画像表示装置を例示したが、本発明は他の装置にも適用可能である。例えば、上述した複数の半導体発光素子が１次元アレイ状に配列された発光素子アレイは、プリンタ等の画像形成装置における露光装置に適用可能である。すなわち、上述した複数の半導体発光素子が１次元アレイ状に配列された発光素子アレイと、当該発光素子アレイに含まれる１本以上の配線を介して上記複数の半導体発光素子と電気的に接続され、画像情報に基づいて上記複数の半導体発光素子を駆動する駆動部とを有する露光装置が構成されてもよい。また、当該露光装置と、当該露光装置に含まれる複数の半導体発光素子からの光が照射されて静電潜像が形成される感光体とを有する画像形成装置が構成されてもよい。
１ 画像表示装置、 ２ 基板（ＣＯＢ）、 ３ 発光素子アレイ（発光素子パネル）、 ４ アノードドライバＩＣ、 ５ カソードドライバＩＣ、 ６ スペーサ、 ７ カバー、 ８ アノード配線、 ９ カソード配線、 １０ 半導体発光素子、 １１ 発光装置、 １２ シフトレジスタ、 １３ ラッチ回路、 １４ 駆動回路、 １７ セレクト回路、 １８ アノード配線引き出しパッド、 １９ カソード配線引き出しパッド、 ２０ 絶縁膜、 ２１，３０，４０，５０ ＡｕＧｅＮｉ層、 ２２ Ｐ型半導体層、 ２３ 発光層、 ２４ Ｎ型半導体層、 ２５ 層間絶縁膜、 ２６ 接続配線、 ３１ 金属層、 ４１ 反射金属層、 ５１ 平坦化層、 ５２ コンタクトホール、 ５３ 接続配線。

Claims (10)

  1. ＡｕＧｅＮｉ層を含む配線と、
    前記ＡｕＧｅＮｉ層の表面上に分子間力により接合され、前記配線と電気的に接続された半導体発光素子と、
    を有し、
    前記配線は、ＡｕＧｅＮｉ層と、ＡｕＧｅＮｉ層よりも導電性が高い金属層とが積層された構造を有し、前記半導体発光素子と対向する側の表面層としてＡｕＧｅＮｉ層を有することを特徴とする発光装置。
  2. 前記ＡｕＧｅＮｉ層におけるＡｕとＧｅとＮｉとの混合比は、８６〜９４ｗｔ％：３〜７ｗｔ％：３〜７ｗｔ％であることを特徴とする請求項１に記載の発光装置。
  3. 前記配線の膜厚は、３００ｎｍ〜１０００ｎｍであることを特徴とする請求項１または２に記載の発光装置。
  4. 前記配線は、前記ＡｕＧｅＮｉ層と前記金属層とが交互に形成された層構造を有することを特徴とする請求項１から３のいずれか１項に記載の発光装置。
  5. 前記ＡｕＧｅＮｉ層と前記金属層とは互いに同じ膜厚を有することを特徴とする請求項１から４のいずれか１項に記載の発光装置。
  6. 前記半導体発光素子は、前記ＡｕＧｅＮｉ層の表面に直接接合されていることを特徴とする請求項１から５のいずれか１項に記載の発光装置。
  7. 前記ＡｕＧｅＮｉ層上に形成され、当該ＡｕＧｅＮｉ層の表面を平坦化する平坦化層をさらに有し、
    前記半導体発光素子は、前記平坦化層の表面に分子間力により接合されている、
    ことを特徴とする請求項１から５のいずれか１項に記載の発光装置。
  8. 前記平坦化層の膜厚は、１００ｎｍ以下であることを特徴とする請求項７に記載の発光装置。
  9. それぞれＡｕＧｅＮｉ層を含む１本以上の配線と、
    前記１本以上の配線上に１次元または２次元アレイ状に配列され、それぞれ対応する配線の前記ＡｕＧｅＮｉ層の表面上に分子間力により接合され、それぞれ前記対応する配線と電気的に接続された複数の半導体発光素子と、
    を有し、
    前記各配線は、ＡｕＧｅＮｉ層と、ＡｕＧｅＮｉ層よりも導電性が高い金属層とが積層された構造を有し、前記半導体発光素子と対向する側の表面層としてＡｕＧｅＮｉ層を有することを特徴とする発光素子アレイ。
  10. 第１の方向に延び、前記第１の方向と交差する第２の方向に並べられ、それぞれＡｕＧｅＮｉ層を含む複数本の配線と、
    前記複数本の配線上に前記第１および第２の方向に２次元アレイ状に配列され、それぞれ対応する配線の前記ＡｕＧｅＮｉ層の表面上に分子間力により接合され、それぞれ前記対応する配線と電気的に接続された複数の半導体発光素子と、
    前記複数本の配線を介して前記複数の半導体発光素子と電気的に接続され、画像情報に基づいて前記複数の半導体発光素子を駆動する駆動部と、
    を有し、
    前記各配線は、ＡｕＧｅＮｉ層と、ＡｕＧｅＮｉ層よりも導電性が高い金属層とが積層された構造を有し、前記半導体発光素子と対向する側の表面層としてＡｕＧｅＮｉ層を有することを特徴とする画像表示装置。
JP2011212825A 2011-09-28 2011-09-28 発光装置、発光素子アレイ、および画像表示装置 Active JP5393751B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2011212825A JP5393751B2 (ja) 2011-09-28 2011-09-28 発光装置、発光素子アレイ、および画像表示装置
US13/628,272 US8957923B2 (en) 2011-09-28 2012-09-27 Light emitting device, light emitting element array, and image display device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011212825A JP5393751B2 (ja) 2011-09-28 2011-09-28 発光装置、発光素子アレイ、および画像表示装置

Publications (2)

Publication Number Publication Date
JP2013074171A JP2013074171A (ja) 2013-04-22
JP5393751B2 true JP5393751B2 (ja) 2014-01-22

Family

ID=47910821

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011212825A Active JP5393751B2 (ja) 2011-09-28 2011-09-28 発光装置、発光素子アレイ、および画像表示装置

Country Status (2)

Country Link
US (1) US8957923B2 (ja)
JP (1) JP5393751B2 (ja)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9347642B2 (en) 2011-09-07 2016-05-24 Terralux, Inc. Faceted optics for illumination devices
US9470406B2 (en) 2012-09-24 2016-10-18 Terralux, Inc. Variable-beam light source and related methods
JP2014216588A (ja) * 2013-04-30 2014-11-17 株式会社沖データ 発光装置、その製造方法、画像表示装置、及び画像形成装置
WO2015006478A1 (en) * 2013-07-09 2015-01-15 Terralux, Inc. Variable-beam light source and related methods
JP6097682B2 (ja) * 2013-12-27 2017-03-15 株式会社沖データ 半導体発光素子、画像形成装置、画像表示装置、及び半導体発光素子の製造方法
US10072819B2 (en) 2014-10-02 2018-09-11 Ledvance Llc Light source for uniform illumination of a surface
US10036535B2 (en) 2014-11-03 2018-07-31 Ledvance Llc Illumination device with adjustable curved reflector portions
US10405388B2 (en) 2014-12-11 2019-09-03 Ledvance Llc Variable-beam light source with mixing chamber
JP7393617B2 (ja) * 2019-04-26 2023-12-07 日亜化学工業株式会社 発光装置、及びその製造方法
WO2023286434A1 (ja) * 2021-07-12 2023-01-19 株式会社ジャパンディスプレイ 表示装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03135017A (ja) * 1989-10-20 1991-06-10 Oki Electric Ind Co Ltd 化合物半導体のオーミック電極形成方法
DE4405716C2 (de) * 1994-02-23 1996-10-31 Telefunken Microelectron Verfahren zur Herstellung von ohmschen Kontakten für Verbindungshalbleiter
JP2940455B2 (ja) * 1995-12-15 1999-08-25 サンケン電気株式会社 化合物半導体素子
DE60038524D1 (de) * 1999-02-18 2008-05-21 Furukawa Electric Co Ltd Elektrode für halbleiteranordnung und verfahren zum herstellen
JP3585809B2 (ja) * 2000-05-09 2004-11-04 日本電信電話株式会社 半導体レーザ
JP4097510B2 (ja) * 2002-11-20 2008-06-11 株式会社沖データ 半導体装置の製造方法
JP4718504B2 (ja) * 2007-03-07 2011-07-06 株式会社沖データ 表示装置
JP5128518B2 (ja) 2009-02-24 2013-01-23 株式会社沖データ 表示装置
JP5330953B2 (ja) * 2009-10-01 2013-10-30 株式会社沖データ 発光装置

Also Published As

Publication number Publication date
US20130076804A1 (en) 2013-03-28
US8957923B2 (en) 2015-02-17
JP2013074171A (ja) 2013-04-22

Similar Documents

Publication Publication Date Title
JP5393751B2 (ja) 発光装置、発光素子アレイ、および画像表示装置
JP6898977B2 (ja) マイクロドライバ及びマイクロｌｅｄのためのバックプレーン構造及びプロセス
US20220231000A1 (en) Display device using semiconductor light emitting element
US10083944B2 (en) Display device using semiconductor light emitting device and fabrication method thereof
US10424500B2 (en) Semiconductor light emitting device, transfer head of semiconductor light emitting device, and method of transferring semiconductor light emitting device
US11239122B2 (en) Display module with improved electrical test and manufacturing method of the display module
JP4481293B2 (ja) 発光表示装置
US9406656B2 (en) Display device using semiconductor light emitting device and method of fabricating the same
US10720086B2 (en) Display device using semiconductor light-emitting diode
EP3076442A1 (en) Display device using semiconductor light emitting device
US9627363B2 (en) Display device using semiconductor light emitting devices
JP2008263126A (ja) 半導体装置、該半導体装置の製造方法、ｌｅｄヘッド、及び画像形成装置
JP5128518B2 (ja) 表示装置
US10658423B2 (en) Method of manufacturing light emitting device
US11387396B2 (en) Display apparatus using semiconductor light emitting device
JP5125433B2 (ja) 半導体発光装置及びその製造方法
US20240243109A1 (en) Light-emitting device and image display apparatus
US20180247973A1 (en) Method of manufacturing light emitting device
KR102115189B1 (ko) 반도체 발광 소자를 이용한 디스플레이 장치
CN213519057U (zh) 显示装置
EP3387881B1 (en) Display device using semiconductor light emitting device
CN108574032B (zh) 发光元件与显示设备
WO2022118634A1 (ja) 発光デバイスおよび画像表示装置
JP5602207B2 (ja) 表示装置
JP2022019456A (ja) 発光装置および表示装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20130207

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130717

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130723

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130911

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130924

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20131015

R150 Certificate of patent or registration of utility model

Ref document number: 5393751

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313115

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313111

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350