WO2023286434A1 - 表示装置 - Google Patents

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WO2023286434A1
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light emitting
emitting element
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雅延 池田
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株式会社ジャパンディスプレイ
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    • H01L33/644—Heat extraction or cooling elements in intimate contact or integrated with parts of the device other than the semiconductor body

Definitions

  • the present invention relates to display devices.
  • Patent Document 1 describes a display device (referred to as an LED display in Patent Document 1) in which a light emitting element and a transistor for driving the light emitting element are formed on the same surface of a glass substrate. Further, Patent Document 2 describes a light-emitting device having a tunnel junction layer.
  • Inorganic light-emitting diodes lose their luminous efficiency as the temperature rises. Therefore, in a display device using inorganic light-emitting diodes, there is a possibility that the brightness will decrease as the temperature rises, and the display characteristics will deteriorate.
  • An object of the present invention is to provide a display device capable of suppressing degradation of display characteristics.
  • a display device of one embodiment of the present invention includes a substrate, a heat dissipation layer that is provided on the main surface of the substrate and contains aluminum nitride, and a plurality of light-emitting devices provided on the heat dissipation layer on the main surface side of the substrate. an element, an insulating film covering the heat dissipation layer, and a cathode wiring provided on the insulating film in a peripheral area outside a display area of the substrate and electrically connected to a cathode of the light emitting element.
  • the heat dissipation layer is continuously provided from a region overlapping with the plurality of light emitting elements to the peripheral region, and the insulating film has the above-mentioned A contact hole is provided that overlaps the cathode wiring and the heat dissipation layer.
  • FIG. 1 is a plan view schematically showing the display device according to the first embodiment.
  • FIG. 2 is a plan view showing a plurality of pixels.
  • FIG. 3 is a circuit diagram showing a pixel circuit.
  • FIG. 4 is a sectional view taken along IV-IV' in FIG.
  • FIG. 5 is a graph showing temperature characteristics of a light emitting element.
  • FIG. 6 is a cross-sectional view showing a schematic cross-sectional configuration of the display device according to the second embodiment.
  • FIG. 7 is a cross-sectional view showing a schematic cross-sectional structure of a light emitting device according to the third embodiment.
  • FIG. 8 is a circuit diagram showing a pixel circuit according to the third embodiment.
  • FIG. 1 is a plan view schematically showing the display device according to the first embodiment.
  • the display device 1 includes an array substrate 2 , pixels Pix, a drive circuit 12 , a drive IC (Integrated Circuit) 210 , cathode wiring 60 and a heat dissipation layer 91 .
  • the array substrate 2 is a drive circuit substrate for driving each pixel Pix, and is also called a backplane or an active matrix substrate.
  • the array substrate 2 has a substrate 21, a plurality of transistors, a plurality of capacitors, various wirings, and the like.
  • the display device 1 has a display area AA and a peripheral area GA.
  • the display area AA is an area that overlaps with a plurality of pixels Pix and displays an image.
  • the peripheral area GA is an area that does not overlap with the plurality of pixels Pix, and is arranged outside the display area AA.
  • a plurality of pixels Pix are arranged in the first direction Dx and the second direction Dy in the display area AA of the substrate 21 .
  • the first direction Dx and the second direction Dy are directions parallel to the surface of the substrate 21 .
  • the first direction Dx is orthogonal to the second direction Dy.
  • the first direction Dx may intersect with the second direction Dy without being orthogonal.
  • the third direction Dz is a direction orthogonal to the first direction Dx and the second direction Dy.
  • the third direction Dz corresponds to the normal direction of the substrate 21, for example.
  • a planar view indicates a positional relationship when viewed from the third direction Dz.
  • the drive circuit 12 activates a plurality of gate lines (eg, reset control signal line L5, output control signal line L6, pixel control signal line L7, initial This is a circuit that drives the conversion control signal line L8 (see FIG. 3).
  • the drive circuit 12 sequentially or simultaneously selects a plurality of gate lines and supplies gate drive signals to the selected gate lines. Thereby, the drive circuit 12 selects a plurality of pixels Pix connected to the gate line.
  • the drive IC 210 is a circuit that controls the display of the display device 1. A plurality of wirings are drawn out from the drive IC 210 toward a plurality of pixels Pix (for example, a video signal line L2, a reset power line L3, and an initialization power line L4 (see FIG. 3)).
  • the drive IC 210 is mounted as a COG (Chip On Glass) on the peripheral area GA of the substrate 21 .
  • the drive IC 210 is not limited to this, and may be mounted on a flexible printed board or a rigid board connected to the peripheral area GA of the board 21 .
  • the cathode wiring 60 is provided in the peripheral area GA of the substrate 21 .
  • the cathode wiring 60 is provided surrounding the plurality of pixels Pix in the display area AA and the drive circuit 12 in the peripheral area GA.
  • Cathodes of the plurality of light emitting elements 3 are connected to a common cathode wiring 60 and supplied with a fixed potential (for example, ground potential). More specifically, the cathode electrode 33 (see FIG. 7) of the light emitting element 3 is connected to the cathode wiring 60 via the cathode connection wiring (not shown) formed on the array substrate 2 .
  • the cathode wiring 60 is not limited to one wiring formed continuously along the three sides of the substrate 21, and may be two partial wirings separated via a slit on either side. Alternatively, wiring arranged along at least one side of the substrate 21 may be used.
  • the heat dissipation layer 91 is provided on the main surface S1 (see FIG. 4) of the substrate 21, and is provided in a region overlapping the display area AA and the peripheral area GA in plan view.
  • the heat dissipation layer 91 shown in FIG. 1 is provided over the entire main surface S1 of the substrate 21, and is provided in a region overlapping the plurality of pixels Pix in the display region AA.
  • the heat dissipation layer 91 is provided in the peripheral area GA over a region that overlaps the driving circuit 12 and the driving IC 210 that are peripheral circuits in a plan view, and a region that overlaps the cathode wiring 60 in a plan view.
  • the heat dissipation layer 91 is connected to the cathode wiring 60 via a plurality of contact holes CH1 in the peripheral region GA.
  • the detailed configuration of the heat dissipation layer 91 and the cathode wiring 60 will be described later. Further, the heat dissipation layer 91 is not limited to the configuration provided over the entire main surface S1 of the substrate 21, and may be provided not in part of the display area AA and the peripheral area GA.
  • FIG. 2 is a plan view showing a plurality of pixels.
  • one pixel Pix includes multiple sub-pixels 49 .
  • pixel Pix has sub-pixel 49R, sub-pixel 49G, and sub-pixel 49B.
  • the sub-pixel 49R displays the primary color red as the first color.
  • the sub-pixel 49G displays the primary color green as the second color.
  • the sub-pixel 49B displays the primary color blue as the third color.
  • the sub-pixel 49R and the sub-pixel 49G are arranged in the first direction Dx.
  • the sub-pixel 49G and the sub-pixel 49B are arranged in the second direction Dy.
  • the first, second, and third colors are not limited to red, green, and blue, respectively, and arbitrary colors such as complementary colors can be selected.
  • the sub-pixel 49R, the sub-pixel 49G, and the sub-pixel 49B are simply referred to as the sub-pixel 49 when there is no need to distinguish between them.
  • Each sub-pixel 49 has a light-emitting element 3 and an anode wiring 23 .
  • the display device 1 displays an image by emitting different light from the light emitting elements 3R, 3G, and 3B in the sub-pixel 49R, the sub-pixel 49G, and the sub-pixel 49B.
  • the light emitting element 3 is an inorganic light emitting diode (LED) chip having a size of about 3 ⁇ m or more and 300 ⁇ m or less in plan view, and is called a micro LED.
  • a display device 1 having a micro LED in each pixel is also called a micro LED display device. Note that the micro of the micro LED does not limit the size of the light emitting element 3 .
  • the plurality of light emitting elements 3 may emit light of four or more different colors.
  • the arrangement of the plurality of sub-pixels 49 is not limited to the configuration shown in FIG.
  • the sub-pixel 49R may be adjacent to the sub-pixel 49B in the second direction Dy.
  • the sub-pixel 49R, the sub-pixel 49G, and the sub-pixel 49B may be repeatedly arranged in this order in the first direction Dx.
  • FIG. 3 is a circuit diagram showing a pixel circuit.
  • FIG. 3 shows a pixel circuit PICA provided for one sub-pixel 49 , and the pixel circuit PICA is provided for each of a plurality of sub-pixels 49 .
  • the pixel circuit PICA includes a light emitting element 3, five transistors, and two capacitors.
  • the pixel circuit PICA includes a drive transistor DRT, an output transistor BCT, an initialization transistor IST, a pixel selection transistor SST and a reset transistor RST.
  • the drive transistor DRT, output transistor BCT, initialization transistor IST, pixel selection transistor SST, and reset transistor RST are each composed of an n-type TFT (Thin Film Transistor).
  • the pixel circuit PICA includes a first capacitor Cs1 and a second capacitor Cs2.
  • the cathode (cathode electrode 33 (see FIG. 7)) of the light emitting element 3 is connected to the cathode power supply line L10.
  • the anode (anode electrode 32) of the light emitting element 3 is connected to the anode power supply line L1 via the anode wiring 23, the drive transistor DRT, and the output transistor BCT.
  • Anode power supply potential PVDD is supplied to anode power supply line L1.
  • a cathode power supply potential PVSS is supplied to the cathode power supply line L10 through the cathode wiring 60 and the cathode electrode 33 .
  • the anode power supply potential PVDD is higher than the cathode power supply potential PVSS.
  • the anode power supply line L1 supplies the sub-pixel 49 with the anode power supply potential PVDD, which is the drive potential.
  • the light emitting element 3 is ideally supplied with a forward current (driving current) by the potential difference (PVDD-PVSS) between the anode power supply potential PVDD and the cathode power supply potential PVSS, and emits light. That is, the anode power supply potential PVDD has a potential difference with respect to the cathode power supply potential PVSS, which causes the light emitting element 3 to emit light.
  • the anode electrode 32 of the light emitting element 3 is electrically connected to the anode wiring 23, and a second capacitor Cs2 is formed between the anode wiring 23 and the anode power supply line L1.
  • the source electrode of the driving transistor DRT is connected to the anode electrode 32 of the light emitting element 3 via the anode wiring 23, and the drain electrode is connected to the source electrode of the output transistor BCT.
  • a gate electrode of the drive transistor DRT is connected to the first capacitor Cs1, the drain electrode of the pixel selection transistor SST, and the drain electrode of the initialization transistor IST.
  • a gate electrode of the output transistor BCT is connected to the output control signal line L6.
  • An output control signal BG is supplied to the output control signal line L6.
  • a drain electrode of the output transistor BCT is connected to the anode power supply line L1.
  • the source electrode of the initialization transistor IST is connected to the initialization power supply line L4.
  • An initialization potential Vini is supplied to the initialization power supply line L4.
  • a gate electrode of the initialization transistor IST is connected to an initialization control signal line L8.
  • An initialization control signal IG is supplied to the initialization control signal line L8. That is, when the initialization transistor IST is turned on, the initialization power supply line L4 is connected to the gate electrode of the drive transistor DRT via the initialization transistor IST.
  • the source electrode of the pixel selection transistor SST is connected to the video signal line L2.
  • a video signal Vsig is supplied to the video signal line L2.
  • a pixel control signal line L7 is connected to the gate electrode of the pixel selection transistor SST.
  • a pixel control signal SG is supplied to the pixel control signal line L7.
  • the source electrode of the reset transistor RST is connected to the reset power supply line L3.
  • a reset power supply potential Vrst is supplied to the reset power supply line L3.
  • a gate electrode of the reset transistor RST is connected to the reset control signal line L5.
  • a reset control signal RG is supplied to the reset control signal line L5.
  • the drain electrode of the reset transistor RST is connected to the anode wiring 23 (the anode electrode 32 of the light emitting element 3) and the source electrode of the drive transistor DRT. The reset operation of the reset transistor RST resets the voltage held in the first capacitor Cs1 and the second capacitor Cs2.
  • a first capacitor Cs1 is formed between the drain electrode of the reset transistor RST and the gate electrode of the drive transistor DRT.
  • the first capacitor Cs1 and the second capacitor Cs2 can suppress variations in the gate voltage due to the parasitic capacitance and leak current of the drive transistor DRT.
  • anode power line L1 and the cathode power line L10 may simply be referred to as power lines.
  • the video signal line L2, the reset power line L3, and the initialization power line L4 may be referred to as signal lines.
  • the reset control signal line L5, the output control signal line L6, the pixel control signal line L7, and the initialization control signal line L8 are sometimes referred to as gate lines.
  • a potential corresponding to the video signal Vsig (or the gradation signal) is supplied to the gate electrode of the drive transistor DRT. That is, the drive transistor DRT supplies the light emitting element 3 with a current corresponding to the video signal Vsig based on the anode power supply potential PVDD supplied via the output transistor BCT. As described above, the anode power supply potential PVDD supplied to the anode power supply line L1 drops due to the drive transistor DRT and the output transistor BCT, so that the anode electrode 32 of the light emitting element 3 is supplied with a potential lower than the anode power supply potential PVDD. be done.
  • One electrode of the second capacitor Cs2 is supplied with the anode power supply potential PVDD through the anode power supply line L1, and the other electrode of the second capacitor Cs2 is supplied with a potential lower than the anode power supply potential PVDD. That is, one electrode of the second capacitor Cs2 is supplied with a higher potential than the other electrode of the second capacitor Cs2.
  • One electrode of the second capacitor Cs2 is, for example, the counter electrode 26 shown in FIG. 4, and the other electrode of the second capacitor Cs2 is the anode wiring 23 connected to the source of the drive transistor DRT shown in FIG. .
  • the drive circuit 12 selects a plurality of pixel rows in order from the top row (for example, the pixel row positioned at the top in the display area AA in FIG. 1).
  • the driving IC 210 writes a video signal Vsig (video writing potential) to the sub-pixels 49 of the selected pixel row to cause the light emitting element 3 to emit light.
  • the drive IC 210 supplies the video signal Vsig to the video signal line L2, the reset power supply potential Vrst to the reset power supply line L3, and the initialization potential Vini to the initialization power supply line L4 every horizontal scanning period.
  • the display device 1 repeats these operations for each image of one frame.
  • FIG. 4 is a sectional view taken along IV-IV' in FIG.
  • the light emitting elements 3 are provided on the array substrate 2 .
  • the array substrate 2 has a substrate 21, various transistors, various wirings, and various insulating films.
  • a glass substrate, which is an insulating substrate, is used as the substrate 21 .
  • the substrate 21 is not limited to a glass substrate, and a resin substrate, a resin film, or the like may be used.
  • the direction from the substrate 21 to the light emitting element 3 in the direction perpendicular to the surface of the substrate 21 is referred to as “upper” or simply “upper”. Also, the direction from the light emitting element 3 to the substrate 21 is referred to as “lower side” or simply “lower side”.
  • the heat dissipation layer 91 is provided to cover the main surface S1 of the substrate 21 and is provided continuously from the display area AA of the substrate 21 to the peripheral area GA. In this embodiment, the heat dissipation layer 91 is provided in direct contact with the main surface S1 of the substrate 21 .
  • the heat dissipation layer 91 is an inorganic insulating film made of aluminum nitride (AlN), and is formed by a sputtering method, a vapor deposition method, a plasma CVD method, or the like. As an example, the heat dissipation layer 91 is formed by a sputtering method.
  • the light emitting element 3 is provided in direct contact with the heat dissipation layer 91 . That is, the light-emitting element 3 is formed by film-forming and patterning on the main surface S1 of the substrate 21, which is a glass substrate, using the heat dissipation layer 91 made of aluminum nitride as a buffer layer. In other words, the light emitting element 3 can omit the step of forming a semiconductor layer (light emitting element 3) on a sapphire substrate or the like and transferring the light emitting element 3 onto the substrate 21 using a carrier substrate or the like.
  • FIG. 4 Although one light emitting element 3 is shown in FIG. 4, the description of the light emitting element 3 shown in FIG. 4 can also be applied to each of the light emitting elements 3R, 3G, and 3B included in the pixel Pix described above.
  • the light emitting element 3 has a semiconductor layer 31, an anode electrode 32 and a cathode electrode 33 (see FIG. 7).
  • the light-emitting element 3 is a light-emitting element provided with an anode electrode 32 (p-type electrode) and a cathode electrode 33 (n-type electrode) facing in the same direction as the main surface S1 of the substrate 21 (array substrate 2).
  • the cathode electrode 33 is not shown in FIG. 4, it is formed on part of the n-type cladding layer 37 as in the example shown in FIG.
  • the semiconductor layer 31 of the light emitting device 3 is configured by laminating a high resistance layer 38, an n-type clad layer 37, an active layer 36, and p-type clad layers 35 and 34.
  • a high resistance layer 38, an n-type cladding layer 37, an active layer 36, and p-type cladding layers 35 and 34 are laminated in this order on a heat dissipation layer 91.
  • An anode electrode 32 is provided on the p-type clad layers 35 and 34 .
  • GaN gallium nitride
  • AlInP aluminum indium phosphide
  • InGaN indium gallium nitride
  • AlGaN aluminum gallium nitride
  • a different material may be used for the semiconductor layer 31 for each of the light emitting elements 3R, 3G, and 3B.
  • the high resistance layer 38 is provided in direct contact with the heat dissipation layer 91 .
  • the high resistance layer 38 is formed of a semiconductor material (eg, gallium nitride (GaN)) that is not doped with impurities.
  • the sheet resistance value of the high resistance layer 38 is greater than the sheet resistance value of the n-type cladding layer 37 laminated thereon.
  • the n-type cladding layer 37 is, for example, n-type GaN.
  • As the active layer 36 a multiple quantum well structure (MQW structure) in which well layers and barrier layers each having several atomic layers are stacked periodically is adopted for high efficiency.
  • the p-type clad layer 35 is, for example, p-type GaN
  • the p-type clad layer 34 is, for example, p-type aluminum gallium nitride (AlGaN).
  • Anode electrode 32 is provided on p-type clad layer 34 .
  • the anode electrode 32 has, for example, a laminated structure of titanium (Ti), nickel (Ni), titanium (Ti), and gold (Au).
  • the element insulating film 39 is provided so as to cover the periphery of the upper surface of the light emitting element 3 and the side surfaces thereof.
  • the element insulating film 39 is an inorganic insulating film for protection, and for example, silicon oxide film (SiO 2 ), silicon nitride film (SiN), aluminum oxide (Al 2 O 3 ), or the like is used.
  • the element insulating film 39 may be an organic insulating film.
  • An opening OP is provided in the element insulating film 39 at a position overlapping with the anode electrode 32 .
  • the anode wiring 23 is provided on the insulating film 96 and connected to the anode electrode 32 through the opening OP.
  • the anode electrode 32 is electrically connected to the driving transistor DRT formed on the substrate 21 (array substrate 2) through the anode wiring 23. As shown in FIG.
  • the anode wiring 23 has, for example, a laminated structure of titanium (Ti) and aluminum (Al).
  • the material is not limited to this, and the anode wiring 23 may be made of a material containing one or more of molybdenum and titanium.
  • the anode wiring 23 may be an alloy containing at least one of molybdenum and titanium, or a translucent conductive material.
  • the cathode electrode 33 not shown in FIG. 4 is electrically connected to the cathode wiring 60 via a cathode connection wiring (not shown) provided on the insulating film 96 .
  • the cathode electrode 33 is made of the same material as the anode electrode 32 .
  • the connection structure between the cathode electrode 33 and the cathode wiring 60 may be of any form. may be connected to the cathode electrode 33 of the light emitting element 3 of .
  • the drive transistor DRT and reset transistor RST are provided on the heat dissipation layer 91 in the same layer as the light emitting element 3 .
  • the drive transistor DRT has a semiconductor layer 61, a source electrode 62, a drain electrode 63, and gate electrodes 64A and 64B.
  • the reset transistor RST has a semiconductor layer 65, a source electrode 66, a drain electrode 67 and gate electrodes 68A and 68B. 4 also shows a transistor Tr included in the drive circuit 12 provided in the peripheral area GA of the substrate 21. As shown in FIG.
  • the gate electrode 64A is provided on the heat dissipation layer 91.
  • An insulating film 92 is provided on the heat dissipation layer 91 to cover the gate electrode 64A.
  • the semiconductor layer 61 is provided on the insulating film 92 .
  • the insulating film 93 is provided on the insulating film 92 to cover the semiconductor layer 61 .
  • Gate electrode 64B is provided on insulating film 93 .
  • the insulating films 92 and 93 are inorganic insulating films provided between the semiconductor layer 61 and the gate electrodes 64A and 64B and formed as gate insulating films.
  • a silicon nitride film, a silicon oxide film, or the like is used for the insulating films 92 and 93, for example.
  • the insulating film 94 is provided on the insulating film 93 to cover the gate electrode 64B.
  • the insulating film 94 has, for example, a laminated structure of a silicon nitride film and a silicon oxide film.
  • a source electrode 62 and a drain electrode 63 are provided on the insulating film 94 .
  • the source electrode 62 is electrically connected to the semiconductor layer 61 through contact holes penetrating the insulating films 93 and 94 .
  • the drain electrode 63 is electrically connected to the semiconductor layer 61 through contact holes provided in the insulating films 93 and 94 .
  • the insulating film 95 is an organic insulating film and is provided to cover each transistor.
  • An organic material such as photosensitive acryl is used for the insulating film 95 .
  • Organic materials such as photosensitive acryl are superior to inorganic insulating materials formed by CVD or the like in wiring step coverage and surface flatness.
  • the insulating film 95 is provided on the insulating film 94 to cover the source electrode 62 and the drain electrode 63 .
  • the insulating film 95 is provided to cover the side surface of the element insulating film 39 covering the light emitting element 3 .
  • An anode connection wiring 24 and a counter electrode 26 are provided on the insulating film 95 .
  • Anode connection wiring 24 is connected to source electrode 62 at the bottom of a contact hole provided in insulating film 95 .
  • the counter electrode 26 is connected to the drain electrode 63 at the bottom of a contact hole provided in the insulating film 95 .
  • the insulating film 96 is provided to cover the anode connection wiring 24 and the counter electrode 26 . Furthermore, the insulating film 96 is provided to cover the upper surface of the element insulating film 39 .
  • the insulating film 96 is an inorganic insulating film, and can be made of the same material as the insulating films 92 and 93 described above, such as a silicon nitride film.
  • Anode wiring 23 is connected to anode connection wiring 24 at the bottom of a contact hole provided in insulating film 96 . With such a configuration, anode wiring 23 is electrically connected to drive transistor DRT.
  • a part of the anode wiring 23 faces the counter electrode 26 with the insulating film 96 interposed therebetween.
  • a second capacitor Cs2 (see FIG. 3) is formed between the anode wiring 23 and the counter electrode 26 facing each other with the insulating film 96 interposed therebetween.
  • Each transistor is formed on the same substrate 21 and heat dissipation layer 91 after the light emitting element 3 is formed on the substrate 21 and heat dissipation layer 91 .
  • the element insulating film 39 covering the light emitting element 3 can be formed integrally and continuously using the same material as the insulating film 92 which is the gate insulating film.
  • the element insulating film 39 and the insulating film 92 also function as a protective film that protects the light emitting element 3 in the process of forming each transistor.
  • the cathode wiring 60 is provided on the insulating film 96 in the peripheral area GA of the substrate 21 . Further, the heat dissipation layer 91 is formed continuously on the main surface S1 of the substrate 21 from the region overlapping the plurality of light emitting elements 3 and the plurality of transistors (for example, the driving transistor DRT) in the display region AA to the peripheral region GA. It is also provided in a region overlapping with the cathode wiring 60 .
  • the insulating films 92 to 95 are provided with contact holes CH1 and CH2 that overlap the cathode wiring 60 and the heat dissipation layer 91 in plan view from the direction perpendicular to the main surface S1 of the substrate 21 . More specifically, the heat transfer section 162 is provided on the insulating film 94 in the same layer as the source electrode 62 and the drain electrode 63 . The heat transfer portion 162 is provided by filling the inside of the contact hole CH2 that penetrates the insulating films 92, 93, and 94, and is in contact with the heat dissipation layer 91 at the bottom of the contact hole CH2.
  • the cathode wiring 60 is provided by filling the inside of the contact hole CH1 penetrating the insulating film 95 .
  • the portion of the cathode wiring 60 provided within the contact hole CH1 is shown as a heat transfer portion 161.
  • the cathode wiring 60 and the heat transfer section 161 are integrally formed of the same material.
  • Cathode wiring 60 (heat transfer portion 161) is in contact with heat transfer portion 162 at the bottom of contact hole CH1.
  • the insulating film 96 is provided so as to cover the inner wall surface of the contact hole CH1 of the insulating film 95, and the insulating film 96 and the cathode wiring 60 (heat transfer portion 161) are laminated in this order on the inner wall surface of the contact hole CH1. be.
  • the cathode wiring 60 formed on the insulating film 96 and the heat dissipation layer 91 formed on the main surface S1 of the substrate 21 are connected through the contact holes CH1 and CH2.
  • one contact hole may be formed penetrating from the insulating film 92 to the insulating film 95 .
  • the cathode wiring 60 and the heat transfer section 161 may be formed separately.
  • the cathode wiring 60 may be provided to cover the contact hole CH1 and the heat transfer portion 161 after forming the heat transfer portion 161 so as to fill the contact hole CH1.
  • Examples of materials for the cathode wiring 60 (heat transfer portion 161) and heat transfer portion 162 include titanium (Ti), aluminum (Al), molybdenum (Mo), tantalum (Ta), tungsten (W), niobium (Nb), Copper (Cu), carbon nanotubes, graphite, graphene or carbon nanopads, silver (Ag), Ag alloys are used.
  • FIG. 5 is a graph showing temperature characteristics of an inorganic light emitting device.
  • the horizontal axis of FIG. 5 indicates the temperature of the light emitting element 3, and the vertical axis indicates the light emission output of the light emitting element 3.
  • the light-emitting element 3 has a tendency that when the temperature rises, the light-emitting output decreases and the light-emitting operation becomes unstable. Any type of light-emitting element 3 with small to large drive currents has this tendency.
  • the heat dissipation layer 91 made of aluminum nitride is provided between the main surface S1 of the substrate 21, the plurality of light emitting elements 3 and the plurality of transistors, and the contact holes CH1, CH2 in the peripheral region GA. is connected to the cathode wiring 60 via the .
  • the thermal conductivity of the heat dissipation layer 91 made of aluminum nitride is higher than that of the substrate 21, which is a glass substrate.
  • the thermal conductivity of the heat dissipation layer 91 is about 285 (W ⁇ m ⁇ 1 ⁇ K ⁇ 1 ) to 320 (W ⁇ m ⁇ 1 ⁇ K ⁇ 1 ) or less.
  • the thermal conductivity of the substrate 21 is about 1.5 (W ⁇ m ⁇ 1 ⁇ K ⁇ 1 ) or more and 1.6 (W ⁇ m ⁇ 1 ⁇ K ⁇ 1 ) or less.
  • the thermal conductivity of the heat dissipation layer 91 made of aluminum nitride is higher than that of the semiconductor layer 31 (GaN) of the light emitting element 3 .
  • the thermal conductivity of GaN is, for example, about 230 (W ⁇ m ⁇ 1 ⁇ K ⁇ 1 ).
  • the heat generated by the current flowing through the plurality of light emitting elements 3 is transferred to the heat dissipation layer 91 as indicated by the arrow A1.
  • the heat dissipation layer 91 has higher thermal conductivity than the substrate 21 and can efficiently conduct heat from the light emitting element 3 to the cathode wiring 60 .
  • the cathode wiring 60 is provided along the outer edge of the substrate 21 so as to surround the display area AA.
  • the thermal conductivity of the cathode wiring 60 and the heat transfer portions 161 and 162 is higher than that of the insulating films 92 , 93 , 94 , 95 and 96 covering the substrate 21 .
  • the cathode wiring 60 and the heat transfer portions 161 and 162 can efficiently dissipate the heat from the light emitting element 3 to the outside.
  • a plurality of transistors included in the pixel circuit PICA are also provided so as to overlap the heat dissipation layer 91 .
  • the driving transistor DRT becomes a heat source when current flows. Heat generated from the drive transistor DRT is transferred to the heat dissipation layer 91 as indicated by an arrow A2. Similar to the above, the cathode wiring 60 and the heat transfer portions 161 and 162 can efficiently dissipate heat from the driving transistor DRT.
  • the contact holes CH1 and CH2 are not limited to being provided through the insulating films 92 , 93 , 94 and 95 .
  • the heat dissipation layer 91 and the heat transfer part 162 do not necessarily have to be in direct contact, and an insulating film may be provided between the heat transfer part 162 and the heat dissipation layer 91 .
  • four contact holes CH1 are shown in the peripheral region GA in FIG. 1, a large number of five or more contact holes CH1 may be provided.
  • the display device 1 of the present embodiment includes the substrate 21, the heat dissipation layer 91 provided on the main surface S1 of the substrate 21 and containing aluminum nitride (AlN), and on the main surface S1 side of the substrate 21, In a plurality of light emitting elements 3 and a plurality of transistors (for example, drive transistor DRT) provided on the heat dissipation layer 91, an insulating film 95 covering at least the plurality of transistors, and a peripheral area GA outside the display area AA of the substrate 21, and a cathode wiring 60 provided on the insulating film 95 and electrically connected to the cathode of the light emitting element 3 .
  • AlN aluminum nitride
  • the heat dissipation layer 91 is continuously provided from a region overlapping with the plurality of light emitting elements 3 and the plurality of transistors to the peripheral region GA. , contact holes CH1 and CH2 overlapping the cathode wiring 60 and the heat dissipation layer 91 are provided.
  • FIG. 6 is a cross-sectional view showing a schematic cross-sectional configuration of the display device according to the second embodiment.
  • the same components as those described in the above-described embodiment are denoted by the same reference numerals, and overlapping descriptions are omitted.
  • the light emitting element 3A has a tunnel junction layer TJ laminated on the p-type cladding layer 35.
  • a high resistance layer 38, an n-type cladding layer 37, an active layer 36, a p-type cladding layer 35, a tunnel junction layer TJ, and an n-type cladding layer 41 are laminated on a heat dissipation layer 91 in this order.
  • the tunnel junction layer TJ is formed by stacking a high-concentration p-type semiconductor layer 43 and a high-concentration n-type semiconductor layer 42 formed thinner than the p-type cladding layer 35 and the n-type cladding layer 41 .
  • Anode electrode 32 is provided on n-type clad layer 41 .
  • the light-emitting device 3A can be said to have a structure in which the tunnel junction layer TJ and the n-type clad layer 41 are laminated in place of the p-type clad layer 34 made of AlGaN in the light-emitting device 3 of the first embodiment.
  • the light emitting element 3A has the tunnel junction layer TJ, it is possible to reduce the resistance of the light emitting element 3A as compared with the structure having the p-type cladding layer 34 made of AlGaN.
  • the reason for this is that, as disclosed in Non-Patent Document 1, in a structure using a cascade LED structure in which RGB-LEDs are stacked in series in the growth direction, when forming a p-type contact to the lower layer LED, the p-type GaN surface The layers are degraded by plasma exposure during dry etching, making hole injection into LEDs a major challenge.
  • the p-type contact of each LED is replaced with a tunnel junction (TJ) contact
  • the p-type cladding layer 34 is replaced with a structure in which the tunnel junction layer TJ and the n-type cladding layer 41 are stacked, resulting in a thick sheet.
  • TJ tunnel junction
  • FIG. 7 is a cross-sectional view showing a schematic cross-sectional structure of a light emitting device according to the third embodiment.
  • a light emitting element 3B first light emitting element
  • a light emitting element 3G second light emitting element
  • the light emitting element 3B (first light emitting element) and the light emitting element 3G (second light emitting element) are formed on the common high resistance layer 38 provided in direct contact with the heat dissipation layer 91. .
  • the light emitting element 3B and the light emitting element 3G are formed on the heat dissipation layer 91 and the high resistance layer 38, respectively, with an n-type clad layer 37G, an active layer 36G, a p-type clad layer 35G, a tunnel junction layer TJ-G, and an n-type clad layer. 41G are laminated in order.
  • a groove is provided between the clad layer 35G, the tunnel junction layer TJ-G, and the n-type clad layer 41G, and the element insulating film 39 is formed in the groove. Thereby, the light emitting element 3B and the light emitting element 3G are separated.
  • an anode electrode 32G is provided on the n-type clad layer 41G, and a cathode electrode 33G is provided on the n-type clad layer 37G.
  • an n-type cladding layer 37B, an active layer 36B, a p-type cladding layer 35B, a tunnel junction layer TJ-B, and an n-type cladding layer 41B are laminated in this order on the n-type cladding layer 41G.
  • An anode electrode 32B is provided on the n-type clad layer 41B, and a cathode electrode 33B is provided on the n-type clad layer 41G.
  • the height of the light emitting element 3B (first light emitting element) and the number of layers of each semiconductor layer, the height of the light emitting element 3G (second light emitting element) and each semiconductor The number of laminated layers is different. More specifically, the height between the anode electrode 32B of the light emitting element 3B and the high resistance layer 38 and the height between the anode electrode 32G of the light emitting element 3G and the high resistance layer 38 in the direction perpendicular to the main surface S1 of the substrate 21 different height between
  • FIG. 8 is a circuit diagram showing a pixel circuit according to the third embodiment. As shown in FIG. 8, the light emitting elements 3B and 3G are connected to a common pixel circuit PICA.
  • the configuration of the pixel circuit PICA is the same as the configuration described above with reference to FIG. In this embodiment, the light emitting elements 3B and 3G are connected to a common drive transistor DRT via switch elements SW-B and SW-G, respectively.
  • the switch elements SW-B and SW-G operate so that their ON/OFF states are reversed.
  • the light emitting elements 3B and 3G are driven in a time division manner by the common pixel circuit PICA.
  • two light emitting elements 3G and 3B are formed adjacent to each other, and one sub-pixel 49 includes two light emitting elements 3G and 3B and one pixel circuit PICA.
  • the areas of the plurality of pixels PIX can be reduced, and high-definition display can be achieved. Also, the number of various transistors and various wirings formed on the array substrate 2 can be suppressed.
  • Reference Signs List 1 1A display device 2 array substrate 3, 3A, 3R, 3G, 3B light emitting element 12 drive circuit 21 substrate 23 anode wiring 24 anode connection wiring 26 counter electrode 31 semiconductor layer 32 anode electrode 33 cathode electrode 34, 35 p-type clad layer 36 active layer 37 n-type cladding layer 38 high resistance layer 39 element insulating film 60 cathode wiring 91 heat dissipation layer 161, 162 heat transfer parts CH1, CH2 contact hole AA display area GA peripheral area S1 main surface

Abstract

表示装置は、基板と、基板の主面に設けられ、窒化アルミニウムを含む放熱層と、基板の主面側で、放熱層の上に設けられた複数の発光素子と、放熱層を覆う絶縁膜と、基板の表示領域の外側の周辺領域で絶縁膜の上に設けられ、発光素子のカソードに電気的に接続されるカソード配線と、を有し、放熱層は、複数の発光素子と重なる領域から周辺領域に亘って連続して設けられ、絶縁膜には、基板の主面と垂直な方向からの平面視で、カソード配線及び放熱層と重なるコンタクトホールが設けられる。

Description

表示装置
　本発明は、表示装置に関する。
　表示素子として微小サイズの発光ダイオード（マイクロＬＥＤ（ｍｉｃｒｏ　ＬＥＤ））を用いた表示装置が注目されている（例えば、特許文献１、２参照）。特許文献１には、発光素子と、発光素子を駆動するトランジスタとがガラス基板の同一面上に形成された表示装置（特許文献１ではＬＥＤディスプレイと表示）が記載されている。また、特許文献２では、トンネル接合層を有する発光素子について記載されている。
国際公開第２０２０／１８８８５１号 特表２０２１－５０８１７５号公報 T.　Wu　et　al.,　Appl.　Sci.　8,　1557　(2018).
　無機発光ダイオードは、温度上昇に伴い発光効率が低下する。このため、無機発光ダイオードを利用した表示装置では、温度上昇に伴い輝度が低下し、表示特性が低下する可能性がある。
　本発明は、表示特性の低下を抑制することができる表示装置を提供することを目的とする。
　本発明の一態様の表示装置は、基板と、前記基板の主面に設けられ、窒化アルミニウムを含む放熱層と、前記基板の主面側で、前記放熱層の上に設けられた複数の発光素子と、前記放熱層を覆う絶縁膜と、前記基板の表示領域の外側の周辺領域で前記絶縁膜の上に設けられ、前記発光素子のカソードに電気的に接続されるカソード配線と、を有し、前記放熱層は、複数の前記発光素子と重なる領域から前記周辺領域に亘って連続して設けられ、前記絶縁膜には、前記基板の主面と垂直な方向からの平面視で、前記カソード配線及び前記放熱層と重なるコンタクトホールが設けられる。
図１は、第１実施形態に係る表示装置を模式的に示す平面図である。 図２は、複数の画素を示す平面図である。 図３は、画素回路を示す回路図である。 図４は、図１のＩＶ－ＩＶ’断面図である。 図５は、発光素子の温度特性を示すグラフである。 図６は、第２実施形態に係る表示装置の概略断面構成を示す断面図である。 図７は、第３実施形態に係る発光素子の概略断面構成を示す断面図である。 図８は、第３実施形態に係る画素回路を示す回路図である。
　本発明を実施するための形態（実施形態）につき、図面を参照しつつ詳細に説明する。以下の実施形態に記載した内容により本発明が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
　本明細書及び特許請求の範囲において、ある構造体の上に他の構造体を配置する態様を表現するにあたり、単に「上に」と表記する場合、特に断りの無い限りは、ある構造体に接するように、直上に他の構造体を配置する場合と、ある構造体の上方に、さらに別の構造体を介して他の構造体を配置する場合との両方を含むものとする。
（第１実施形態）
　図１は、第１実施形態に係る表示装置を模式的に示す平面図である。図１に示すように、表示装置１は、アレイ基板２と、画素Ｐｉｘと、駆動回路１２と、駆動ＩＣ（Integrated　Circuit）２１０と、カソード配線６０と、放熱層９１と、を含む。アレイ基板２は、各画素Ｐｉｘを駆動するための駆動回路基板であり、バックプレーン又はアクティブマトリクス基板とも呼ばれる。アレイ基板２は、基板２１、複数のトランジスタ、複数の容量及び各種配線等を有する。
　図１に示すように、表示装置１は、表示領域ＡＡと、周辺領域ＧＡとを有する。表示領域ＡＡは、複数の画素Ｐｉｘと重なって配置され、画像を表示する領域である。周辺領域ＧＡは、複数の画素Ｐｉｘと重ならない領域であり、表示領域ＡＡの外側に配置される。
　複数の画素Ｐｉｘは、基板２１の表示領域ＡＡにおいて、第１方向Ｄｘ及び第２方向Ｄｙに配列される。なお、第１方向Ｄｘ及び第２方向Ｄｙは、基板２１の表面に対して平行な方向である。第１方向Ｄｘは、第２方向Ｄｙと直交する。ただし、第１方向Ｄｘは、第２方向Ｄｙと直交しないで交差してもよい。第３方向Ｄｚは、第１方向Ｄｘ及び第２方向Ｄｙと直交する方向である。第３方向Ｄｚは、例えば、基板２１の法線方向に対応する。なお、以下、平面視とは、第３方向Ｄｚから見た場合の位置関係を示す。
　駆動回路１２は、駆動ＩＣ２１０から引き出される配線を経由して供給される各種制御信号に基づいて複数のゲート線（例えば、リセット制御信号線Ｌ５、出力制御信号線Ｌ６、画素制御信号線Ｌ７、初期化制御信号線Ｌ８（図３参照））を駆動する回路である。駆動回路１２は、複数のゲート線を順次又は同時に選択し、選択されたゲート線にゲート駆動信号を供給する。これにより、駆動回路１２は、ゲート線に接続された複数の画素Ｐｉｘを選択する。
　駆動ＩＣ２１０は、表示装置１の表示を制御する回路である。駆動ＩＣ２１０からは複数の画素Ｐｉｘへ向かって複数の配線が引き出されている（例えば、映像信号線Ｌ２、リセット電源線Ｌ３及び初期化電源線Ｌ４（図３参照））。駆動ＩＣ２１０は、基板２１の周辺領域ＧＡにＣＯＧ（Ｃｈｉｐ　Ｏｎ　Ｇｌａｓｓ）として実装される。これに限定されず、駆動ＩＣ２１０は、基板２１の周辺領域ＧＡに接続されたフレキシブルプリント基板やリジット基板の上に実装されてもよい。
　カソード配線６０は、基板２１の周辺領域ＧＡに設けられる。カソード配線６０は、表示領域ＡＡの複数の画素Ｐｉｘ及び周辺領域ＧＡの駆動回路１２を囲んで設けられる。複数の発光素子３のカソードは、共通のカソード配線６０に接続され、固定電位（例えば、グランド電位）が供給される。より具体的には、発光素子３のカソード電極３３（図７参照）は、アレイ基板２に形成されたカソード接続配線（図示は省略する）を介して、カソード配線６０に接続される。なお、カソード配線６０は、基板２１の３辺に沿って連続して形成される１つの配線に限らず、いずれかの辺においてスリットを介して離隔された２つの部分配線からなってもよく、あるいは基板２１の少なくとも１つの辺に沿って配置される配線であってもよい。
　放熱層９１は、基板２１の主面Ｓ１（図４参照）に設けられ、平面視で、表示領域ＡＡ及び周辺領域ＧＡと重なる領域に設けられる。図１に示す放熱層９１は、基板２１の主面Ｓ１の全面に設けられ、表示領域ＡＡで複数の画素Ｐｉｘと重なる領域に設けられる。また、放熱層９１は、周辺領域ＧＡで、周辺回路である駆動回路１２及び駆動ＩＣ２１０と平面視で重なる領域、及び、カソード配線６０と平面視で重なる領域に亘って設けられる。放熱層９１は、周辺領域ＧＡで複数のコンタクトホールＣＨ１を介してカソード配線６０と接続される。なお、放熱層９１及びカソード配線６０の詳細な構成については後述する。また、放熱層９１は、基板２１の主面Ｓ１全体に設けられる構成に限定されず、表示領域ＡＡ及び周辺領域ＧＡの一部に設けられていない場合であってもよい。
　図２は、複数の画素を示す平面図である。図２に示すように、１つの画素Ｐｉｘは、複数の副画素４９を含む。例えば、画素Ｐｉｘは、副画素４９Ｒと、副画素４９Ｇと、副画素４９Ｂとを有する。副画素４９Ｒは、第１色としての原色の赤色を表示する。副画素４９Ｇは、第２色としての原色の緑色を表示する。副画素４９Ｂは、第３色としての原色の青色を表示する。図２に示すように、１つの画素Ｐｉｘにおいて、副画素４９Ｒと副画素４９Ｇは第１方向Ｄｘで並ぶ。また、副画素４９Ｇと副画素４９Ｂは第２方向Ｄｙで並ぶ。なお、第１色、第２色、第３色は、それぞれ赤色、緑色、青色に限られず、補色などの任意の色を選択することができる。以下において、副画素４９Ｒと、副画素４９Ｇと、副画素４９Ｂとをそれぞれ区別する必要がない場合、単に副画素４９という。
　副画素４９は、それぞれ発光素子３と、アノード配線２３とを有する。表示装置１は、副画素４９Ｒ、副画素４９Ｇ及び副画素４９Ｂにおいて、発光素子３Ｒ、３Ｇ、３Ｂごとに異なる光を出射することで画像を表示する。発光素子３は、平面視で、３μｍ以上、３００μｍ以下程度の大きさを有する無機発光ダイオード（ＬＥＤ：Light　Emitting　Diode）チップであり、マイクロＬＥＤ（ｍｉｃｒｏ　ＬＥＤ）と呼ばれる。各画素にマイクロＬＥＤを備える表示装置１は、マイクロＬＥＤ表示装置とも呼ばれる。なお、マイクロＬＥＤのマイクロは、発光素子３の大きさを限定するものではない。
　なお、複数の発光素子３は、４色以上の異なる光を出射してもよい。また、複数の副画素４９の配置は、図２に示す構成に限定されない。例えば、副画素４９Ｒは副画素４９Ｂと第２方向Ｄｙに隣り合っていてもよい。また、副画素４９Ｒ、副画素４９Ｇ及び副画素４９Ｂが、この順で第１方向Ｄｘに繰り返し配列されてもよい。
　図３は、画素回路を示す回路図である。図３は、１つの副画素４９に設けられた画素回路ＰＩＣＡを示しており、画素回路ＰＩＣＡは複数の副画素４９のそれぞれに設けられている。図３に示すように、画素回路ＰＩＣＡは、発光素子３と、５つのトランジスタと、２つの容量とを含む。具体的には、画素回路ＰＩＣＡは、駆動トランジスタＤＲＴ、出力トランジスタＢＣＴ、初期化トランジスタＩＳＴ、画素選択トランジスタＳＳＴ及びリセットトランジスタＲＳＴを含む。駆動トランジスタＤＲＴ、出力トランジスタＢＣＴ、初期化トランジスタＩＳＴ、画素選択トランジスタＳＳＴ及びリセットトランジスタＲＳＴは、それぞれｎ型ＴＦＴ（Ｔｈｉｎ　Ｆｉｌｍ　Ｔｒａｎｓｉｓｔｏｒ）で構成される。また、画素回路ＰＩＣＡは、第１容量Ｃｓ１及び第２容量Ｃｓ２を含む。
　発光素子３のカソード（カソード電極３３（図７参照））は、カソード電源線Ｌ１０に接続される。また、発光素子３のアノード（アノード電極３２）は、アノード配線２３、駆動トランジスタＤＲＴ及び出力トランジスタＢＣＴを介してアノード電源線Ｌ１に接続される。アノード電源線Ｌ１には、アノード電源電位ＰＶＤＤが供給される。カソード電源線Ｌ１０には、カソード配線６０及びカソード電極３３を介してカソード電源電位ＰＶＳＳが供給される。アノード電源電位ＰＶＤＤは、カソード電源電位ＰＶＳＳよりも高い電位である。
　アノード電源線Ｌ１は、副画素４９に、駆動電位であるアノード電源電位ＰＶＤＤを供給する。具体的には、発光素子３は、理想的にはアノード電源電位ＰＶＤＤとカソード電源電位ＰＶＳＳとの電位差（ＰＶＤＤ－ＰＶＳＳ）により順方向電流（駆動電流）が供給され発光する。つまり、アノード電源電位ＰＶＤＤは、カソード電源電位ＰＶＳＳに対し、発光素子３を発光させる電位差を有している。発光素子３のアノード電極３２は、アノード配線２３に電気的に接続され、アノード配線２３とアノード電源線Ｌ１との間に、第２容量Ｃｓ２が形成される。
　駆動トランジスタＤＲＴのソース電極は、アノード配線２３を介して発光素子３のアノード電極３２に接続され、ドレイン電極は、出力トランジスタＢＣＴのソース電極に接続される。駆動トランジスタＤＲＴのゲート電極は、第１容量Ｃｓ１、画素選択トランジスタＳＳＴのドレイン電極及び初期化トランジスタＩＳＴのドレイン電極に接続される。
　出力トランジスタＢＣＴのゲート電極は、出力制御信号線Ｌ６に接続される。出力制御信号線Ｌ６には、出力制御信号ＢＧが供給される。出力トランジスタＢＣＴのドレイン電極は、アノード電源線Ｌ１に接続される。
　初期化トランジスタＩＳＴのソース電極は、初期化電源線Ｌ４に接続される。初期化電源線Ｌ４には、初期化電位Ｖｉｎｉが供給される。初期化トランジスタＩＳＴのゲート電極は、初期化制御信号線Ｌ８に接続される。初期化制御信号線Ｌ８には、初期化制御信号ＩＧが供給される。すなわち、初期化トランジスタＩＳＴがオンになると、駆動トランジスタＤＲＴのゲート電極には、初期化トランジスタＩＳＴを介して初期化電源線Ｌ４が接続される。
　画素選択トランジスタＳＳＴのソース電極は、映像信号線Ｌ２に接続される。映像信号線Ｌ２には、映像信号Ｖｓｉｇが供給される。画素選択トランジスタＳＳＴのゲート電極には、画素制御信号線Ｌ７が接続されている。画素制御信号線Ｌ７には、画素制御信号ＳＧが供給される。
　リセットトランジスタＲＳＴのソース電極は、リセット電源線Ｌ３に接続される。リセット電源線Ｌ３には、リセット電源電位Ｖｒｓｔが供給される。リセットトランジスタＲＳＴのゲート電極は、リセット制御信号線Ｌ５に接続される。リセット制御信号線Ｌ５には、リセット制御信号ＲＧが供給される。リセットトランジスタＲＳＴのドレイン電極は、アノード配線２３（発光素子３のアノード電極３２）及び駆動トランジスタＤＲＴのソース電極に接続される。リセットトランジスタＲＳＴのリセット動作により、第１容量Ｃｓ１及び第２容量Ｃｓ２に保持された電圧がリセットされる。
　リセットトランジスタＲＳＴのドレイン電極と、駆動トランジスタＤＲＴのゲート電極との間に、第１容量Ｃｓ１が形成される。画素回路ＰＩＣＡは、第１容量Ｃｓ１及び第２容量Ｃｓ２により、駆動トランジスタＤＲＴの寄生容量とリーク電流とによるゲート電圧の変動を抑制することができる。
　なお、以下の説明において、アノード電源線Ｌ１及びカソード電源線Ｌ１０を単に電源線と表す場合がある。映像信号線Ｌ２、リセット電源線Ｌ３及び初期化電源線Ｌ４を信号線と表す場合がある。リセット制御信号線Ｌ５、出力制御信号線Ｌ６、画素制御信号線Ｌ７及び初期化制御信号線Ｌ８をゲート線と表す場合がある。
　駆動トランジスタＤＲＴのゲート電極には、映像信号Ｖｓｉｇ（または、階調信号）に応じた電位が供給される。つまり、駆動トランジスタＤＲＴは、出力トランジスタＢＣＴを介して供給されたアノード電源電位ＰＶＤＤに基づいて、映像信号Ｖｓｉｇに応じた電流を発光素子３に供給する。このように、アノード電源線Ｌ１に供給されたアノード電源電位ＰＶＤＤは、駆動トランジスタＤＲＴ及び出力トランジスタＢＣＴによって降下するため、発光素子３のアノード電極３２には、アノード電源電位ＰＶＤＤよりも低い電位が供給される。
　第２容量Ｃｓ２の一方の電極には、アノード電源線Ｌ１を介してアノード電源電位ＰＶＤＤが供給され、第２容量Ｃｓ２の他方の電極には、アノード電源電位ＰＶＤＤよりも低い電位が供給される。つまり、第２容量Ｃｓ２の一方の電極には、第２容量Ｃｓ２の他方の電極よりも高い電位が供給される。第２容量Ｃｓ２の一方の電極は、例えば、図４に示す対向電極２６であり、第２容量Ｃｓ２の他方の電極は、図４に示す駆動トランジスタＤＲＴのソースに接続されたアノード配線２３である。
　表示装置１において、駆動回路１２（図１参照）は、複数の画素行を、先頭行（例えば、図１中の表示領域ＡＡにおいて、最上部に位置する画素行）から順番に選択する。駆動ＩＣ２１０は、選択された画素行の副画素４９に映像信号Ｖｓｉｇ（映像書き込み電位）を書き込み、発光素子３を発光させる。駆動ＩＣ２１０は、１水平走査期間ごとに、映像信号線Ｌ２に映像信号Ｖｓｉｇを供給し、リセット電源線Ｌ３にリセット電源電位Ｖｒｓｔを供給し、初期化電源線Ｌ４に初期化電位Ｖｉｎｉを供給する。表示装置１は、これらの動作が１フレームの画像ごとに繰り返される。
　次に、表示装置１の断面構成について説明する。図４は、図１のＩＶ－ＩＶ’断面図である。図４に示すように、発光素子３は、アレイ基板２の上に設けられる。アレイ基板２は、基板２１、各種トランジスタ、各種配線及び各種絶縁膜を有する。基板２１は絶縁基板であるガラス基板が用いられる。なお、基板２１は、ガラス基板に限定されず、樹脂基板又は樹脂フィルム等が用いられてもよい。
　本明細書において、基板２１の表面に垂直な方向において、基板２１から発光素子３に向かう方向を「上側」又は単に「上」とする。また、発光素子３から基板２１に向かう方向を「下側」又は単に「下」とする。
　放熱層９１は、基板２１の主面Ｓ１を覆って設けられ、基板２１の表示領域ＡＡから周辺領域ＧＡに亘って連続して設けられる。本実施形態では、放熱層９１は、基板２１の主面Ｓ１に直接接して設けられる。放熱層９１は、窒化アルミニウム（ＡｌＮ）からなる無機絶縁膜であり、スパッタリング法、蒸着法、プラズマＣＶＤ法等により成膜される。一例として放熱層９１は、スパッタリング法で成膜される。
　発光素子３は、放熱層９１に直接接して設けられる。すなわち、発光素子３は、窒化アルミニウムからなる放熱層９１をバッファ層として、ガラス基板である基板２１の主面Ｓ１に成膜、パターニングして形成される。言い換えると、発光素子３は、サファイア基板等に半導体層（発光素子３）を形成し、キャリア基板等を用いて基板２１上に発光素子３を転写する工程を省略することができる。
　なお、図４では１つの発光素子３を示しているが、図４に示す発光素子３についての説明は、上述した画素Ｐｉｘが有する発光素子３Ｒ、３Ｇ、３Ｂのそれぞれにも適用できる。
　発光素子３は、半導体層３１、アノード電極３２及びカソード電極３３（図７参照）を有する。発光素子３は、アノード電極３２（ｐ型電極）及びカソード電極３３（ｎ型電極）が、基板２１（アレイ基板２）の主面Ｓ１と同じ方向に面して設けられた発光素子である。なお、図４ではカソード電極３３は図示されないが、図７に示す例と同様に、ｎ型クラッド層３７の一部に形成される。
　図４に示すように、発光素子３の半導体層３１は、高抵抗層３８、ｎ型クラッド層３７、活性層３６及びｐ型クラッド層３５、３４が積層されて構成される。発光素子３は、放熱層９１の上に、高抵抗層３８、ｎ型クラッド層３７、活性層３６、ｐ型クラッド層３５、３４の順に積層される。ｐ型クラッド層３５、３４の上にアノード電極３２が設けられる。
　半導体層３１は、例えば、窒化ガリウム（ＧａＮ）、アルミニウムインジウム燐（ＡｌＩｎＰ）、窒化インジウムガリウム（ＩｎＧａＮ）、窒化アルミニウムガリウム（ＡｌＧａＮ）等の化合物半導体が用いられる。半導体層３１は、発光素子３Ｒ、３Ｇ、３Ｂごとに異なる材料が用いられてもよい。
　高抵抗層３８は、放熱層９１に直接接して設けられる。高抵抗層３８は、不純物がドープされていない半導体材料（例えば、窒化ガリウム（ＧａＮ））で形成される。高抵抗層３８のシート抵抗値は、上側に積層されたｎ型クラッド層３７のシート抵抗値よりも大きい。
　ｎ型クラッド層３７は、例えばｎ型ＧａＮである。活性層３６として、高効率化のために数原子層からなる井戸層と障壁層とを周期的に積層させた多重量子井戸構造（ＭＱＷ構造）が採用される。また、ｐ型クラッド層３５は、例えばｐ型ＧａＮであり、ｐ型クラッド層３４は、例えばｐ型窒化アルミニウムガリウム（ＡｌＧａＮ）である。アノード電極３２は、ｐ型クラッド層３４の上に設けられる。アノード電極３２は、例えば、チタン（Ｔｉ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、金（Ａｕ）の積層構造としている。
　素子絶縁膜３９は、発光素子３の上面の周縁部及び側面を覆って設けられている。素子絶縁膜３９は、保護用の無機絶縁膜であり、例えば、シリコン酸化膜（ＳｉＯ２）やシリコン窒化膜（ＳｉＮ）あるいは酸化アルミニウム（Ａｌ２Ｏ３）等が用いられる。あるいは、素子絶縁膜３９は、有機絶縁膜であってもよい。
　素子絶縁膜３９の、アノード電極３２と重なる位置に開口ＯＰが設けられている。アノード配線２３は、絶縁膜９６の上に設けられ、開口ＯＰを介してアノード電極３２に接続される。アノード電極３２は、アノード配線２３を介して基板２１（アレイ基板２）に形成された駆動トランジスタＤＲＴに電気的に接続される。
　アノード配線２３は、例えば、チタン（Ｔｉ）、アルミニウム（Ａｌ）の積層構造としている。ただし、これに限定されず、アノード配線２３は、モリブデン、チタンの金属のいずれか１つ以上を含む材料であってもよい。又は、アノード配線２３は、モリブデン、チタンのいずれか１つ以上を含む合金、又は透光性導電材料であってもよい。
　なお、図４では図示されないカソード電極３３は、絶縁膜９６の上に設けられたカソード接続配線（図示は省略する）を介してカソード配線６０に電気的に接続される。カソード電極３３は、アノード電極３２と同じ材料で形成される。カソード電極３３とカソード配線６０との接続構造はどのような態様であってもよく、例えば、カソード接続配線は、第１方向Ｄｘに延在して設けられ、第１方向Ｄｘに配列された複数の発光素子３のカソード電極３３に接続される構成としてもよい。
　駆動トランジスタＤＲＴ及びリセットトランジスタＲＳＴは、発光素子３と同層に、放熱層９１の上に設けられる。駆動トランジスタＤＲＴは、半導体層６１、ソース電極６２、ドレイン電極６３及びゲート電極６４Ａ、６４Ｂを有する。リセットトランジスタＲＳＴは、半導体層６５、ソース電極６６、ドレイン電極６７及びゲート電極６８Ａ、６８Ｂを有する。また、図４では、基板２１の周辺領域ＧＡに設けられた駆動回路１２に含まれるトランジスタＴｒを示している。
　以下の説明では、駆動トランジスタＤＲＴの積層構造について説明する。ただし、他のリセットトランジスタＲＳＴ、トランジスタＴｒ及び図３に示す各種トランジスタも同様の構成であり、駆動トランジスタＤＲＴについての説明は他のトランジスタにも適用できる。
　ゲート電極６４Ａは、放熱層９１の上に設けられる。絶縁膜９２は、ゲート電極６４Ａを覆って放熱層９１の上に設けられる。半導体層６１は、絶縁膜９２の上に設けられる。絶縁膜９３は、半導体層６１を覆って絶縁膜９２の上に設けられる。ゲート電極６４Ｂは、絶縁膜９３の上に設けられる。絶縁膜９２、９３は、半導体層６１とゲート電極６４Ａ、６４Ｂとの間に設けられ、ゲート絶縁膜として形成された無機絶縁膜である。絶縁膜９２、９３は、例えば、シリコン窒化膜、シリコン酸化膜等が用いられる。
　絶縁膜９４は、ゲート電極６４Ｂを覆って絶縁膜９３の上に設けられる。絶縁膜９４は、例えば、シリコン窒化膜とシリコン酸化膜との積層構造を有する。ソース電極６２及びドレイン電極６３は、絶縁膜９４の上に設けられる。ソース電極６２は絶縁膜９３、９４を貫通するコンタクトホールを介して半導体層６１と電気的に接続される。また、ドレイン電極６３は絶縁膜９３、９４に設けられたコンタクトホールを介して半導体層６１と電気的に接続される。
　絶縁膜９５は、有機絶縁膜であり、各トランジスタを覆って設けられる。絶縁膜９５としては感光性アクリル等の有機材料が用いられる。感光性アクリル等の有機材料は、ＣＶＤ等により形成される無機絶縁材料に比べ、配線段差のカバレッジ性や、表面の平坦性に優れる。
　具体的には、絶縁膜９５は、ソース電極６２及びドレイン電極６３を覆って、絶縁膜９４の上に設けられる。絶縁膜９５は、発光素子３を覆う素子絶縁膜３９の側面を覆って設けられる。絶縁膜９５の上に、アノード接続配線２４及び対向電極２６が設けられる。アノード接続配線２４は、絶縁膜９５に設けられたコンタクトホールの底部でソース電極６２と接続される。対向電極２６は、絶縁膜９５に設けられたコンタクトホールの底部でドレイン電極６３と接続される。
　絶縁膜９６は、アノード接続配線２４及び対向電極２６を覆って設けられる。さらに絶縁膜９６は、素子絶縁膜３９の上面を覆って設けられる。絶縁膜９６は、無機絶縁膜であり、上述した絶縁膜９２、９３と同様の材料、例えば、シリコン窒化膜を用いることができる。アノード配線２３は、絶縁膜９６に設けられたコンタクトホールの底部でアノード接続配線２４と接続される。このような構成により、アノード配線２３は、駆動トランジスタＤＲＴと電気的に接続される。
　また、アノード配線２３の一部は、絶縁膜９６を介して対向電極２６と対向する。絶縁膜９６を介して対向するアノード配線２３と対向電極２６との間に第２容量Ｃｓ２（図３参照）が形成される。
　各トランジスタは、基板２１及び放熱層９１の上に発光素子３が形成された後に、同一の基板２１及び放熱層９１の上に形成される。発光素子３を覆う素子絶縁膜３９は、ゲート絶縁膜である絶縁膜９２と共通の材料を用いて、一体に連続して形成することができる。言い換えると、素子絶縁膜３９及び絶縁膜９２は、各トランジスタを形成する工程で、発光素子３を保護する保護膜としての機能も有する。
　カソード配線６０は、基板２１の周辺領域ＧＡで、絶縁膜９６の上に設けられる。また、放熱層９１は、基板２１の主面Ｓ１上で、表示領域ＡＡの、複数の発光素子３及び複数のトランジスタ（例えば駆動トランジスタＤＲＴ）と重なる領域から、周辺領域ＧＡに亘って連続して設けられ、カソード配線６０と重なる領域にも設けられる。
　絶縁膜９２から絶縁膜９５には、基板２１の主面Ｓ１と垂直な方向からの平面視で、カソード配線６０及び放熱層９１と重なるコンタクトホールＣＨ１、ＣＨ２が設けられる。より詳細には、伝熱部１６２は、ソース電極６２及びドレイン電極６３と同層に、絶縁膜９４の上に設けられる。伝熱部１６２は、絶縁膜９２、９３、９４を貫通するコンタクトホールＣＨ２の内部を充填して設けられ、コンタクトホールＣＨ２の底部で放熱層９１と接する。
　カソード配線６０は、絶縁膜９５を貫通するコンタクトホールＣＨ１の内部を充填して設けられる。図４では、カソード配線６０のコンタクトホールＣＨ１内に設けられる部分を、伝熱部１６１として示す。カソード配線６０と伝熱部１６１とは、同じ材料で、一体に形成される。カソード配線６０（伝熱部１６１）は、コンタクトホールＣＨ１の底部で伝熱部１６２と接する。
　なお、絶縁膜９６は、絶縁膜９５のコンタクトホールＣＨ１の内壁面を覆って設けられており、コンタクトホールＣＨ１の内壁面に、絶縁膜９６、カソード配線６０（伝熱部１６１）の順に積層される。
　このような構成により、絶縁膜９６上に形成されたカソード配線６０と、基板２１の主面Ｓ１上に形成された放熱層９１とが、コンタクトホールＣＨ１、ＣＨ２を介して接続される。ただし、これに限定されず、絶縁膜９２から絶縁膜９５を貫通する１つのコンタクトホールが形成されていてもよい。また、カソード配線６０と伝熱部１６１とが別体として形成されていてもよい。例えば、コンタクトホールＣＨ１を充填するように伝熱部１６１を形成した後、コンタクトホールＣＨ１及び伝熱部１６１を覆ってカソード配線６０を設けてもよい。
　カソード配線６０（伝熱部１６１）及び伝熱部１６２の材料として、例えば、チタン（Ｔｉ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、タングステン（Ｗ）、ニオブ（Ｎｂ）、銅（Ｃｕ）、カーボンナノチューブ、グラファイト、グラフェン又はカーボンナノパッド、銀（Ａｇ）、Ａｇ合金が用いられる。
　図５は、無機発光素子の温度特性を示すグラフである。図５の横軸は発光素子３の温度を示し、縦軸は発光素子３の発光出力を示す。図５に示すように、発光素子３は、温度が高くなると、発光出力が低下し、発光動作が不安定になる傾向を有する。駆動電流が小から大のいずれのタイプの発光素子３も、この傾向を有する。
　図４に示したように、窒化アルミニウムからなる放熱層９１は、基板２１の主面Ｓ１と、複数の発光素子３及び複数のトランジスタとの間に設けられ、周辺領域ＧＡでコンタクトホールＣＨ１、ＣＨ２を介してカソード配線６０と接続される。
　窒化アルミニウムからなる放熱層９１の熱伝導率は、ガラス基板である基板２１の熱伝導率よりも高い。例えば、放熱層９１の熱伝導率は、２８５（Ｗ・ｍ－１・Ｋ－１）以上３２０（Ｗ・ｍ－１・Ｋ－１）以下程度である。基板２１の熱伝導率は、１．５（Ｗ・ｍ－１・Ｋ－１）以上１．６（Ｗ・ｍ－１・Ｋ－１）以下程度である。また、窒化アルミニウムからなる放熱層９１の熱伝導率は、発光素子３の半導体層３１（ＧａＮ）よりも大きい。ＧａＮの熱伝導率は、例えば２３０（Ｗ・ｍ－１・Ｋ－１）程度である。
　複数の発光素子３に電流が流れることで発生する熱は、矢印Ａ１に示すように放熱層９１に伝わる。放熱層９１は、基板２１よりも高い熱伝導率を有しており、発光素子３からの熱を効率よくカソード配線６０に伝導させることができる。上述したように、カソード配線６０は、基板２１の外縁に沿って表示領域ＡＡを囲んで設けられる。また、カソード配線６０及び伝熱部１６１、１６２の熱伝導率は、基板２１を覆う各絶縁膜９２、９３、９４、９５、９６よりも高い。これにより、カソード配線６０及び伝熱部１６１、１６２は発光素子３からの熱を効率よく外部に放熱することができる。
　同様に、画素回路ＰＩＣＡが有する複数のトランジスタも放熱層９１に重なって設けられている。画素回路ＰＩＣＡが有する複数のトランジスタのうち、例えば駆動トランジスタＤＲＴは、電流が流れることで熱源となる。駆動トランジスタＤＲＴから発生する熱は、矢印Ａ２に示すように放熱層９１に伝わる。上記と同様に、カソード配線６０及び伝熱部１６１、１６２は駆動トランジスタＤＲＴからの熱を効率よく放熱することができる。
　なお、上述した構成はあくまで一例であり、適宜変更することができる。例えば、コンタクトホールＣＨ１、ＣＨ２は、絶縁膜９２、９３、９４、９５を貫通して設けられる場合に限定されない。例えば、放熱層９１と伝熱部１６２とが必ずしも直接接する必要はなく、伝熱部１６２と放熱層９１との間に絶縁膜が設けられていてもよい。また、図１では、周辺領域ＧＡに４つのコンタクトホールＣＨ１を示したが、５つ以上の多数のコンタクトホールＣＨ１が設けられていてもよい。
　以上説明したように、本実施形態の表示装置１は、基板２１と、基板２１の主面Ｓ１に設けられ、窒化アルミニウム（ＡｌＮ）を含む放熱層９１と、基板２１の主面Ｓ１側で、放熱層９１の上に設けられた複数の発光素子３及び複数のトランジスタ（例えば駆動トランジスタＤＲＴ）と、少なくとも複数のトランジスタを覆う絶縁膜９５と、基板２１の表示領域ＡＡの外側の周辺領域ＧＡで絶縁膜９５の上に設けられ、発光素子３のカソードに電気的に接続されるカソード配線６０と、を有する。放熱層９１は、複数の発光素子３及び複数のトランジスタと重なる領域から周辺領域ＧＡに亘って連続して設けられ、絶縁膜９５には、基板２１の主面Ｓ１と垂直な方向からの平面視で、カソード配線６０及び放熱層９１と重なるコンタクトホールＣＨ１、ＣＨ２が設けられる。
（第２実施形態）
　図６は、第２実施形態に係る表示装置の概略断面構成を示す断面図である。なお、以下の説明では、上述した実施形態で説明したものと同じ構成要素には同一の符号を付して重複する説明は省略する。
　図６に示すように、第２実施形態に係る表示装置１Ａにおいて、発光素子３Ａは、ｐ型クラッド層３５の上に積層されたトンネル接合層ＴＪを有する。発光素子３Ａは、放熱層９１の上に、高抵抗層３８、ｎ型クラッド層３７、活性層３６、ｐ型クラッド層３５、トンネル接合層ＴＪ、ｎ型クラッド層４１の順に積層される。トンネル接合層ＴＪは、ｐ型クラッド層３５及びｎ型クラッド層４１よりも薄く形成された高濃度ｐ型半導体層４３と高濃度ｎ型半導体層４２とが積層されて構成される。アノード電極３２は、ｎ型クラッド層４１の上に設けられる。
　言い換えると、発光素子３Ａは、第１実施形態の発光素子３の、ＡｌＧａＮで形成されたｐ型クラッド層３４に換えて、トンネル接合層ＴＪ及びｎ型クラッド層４１を積層した構成ともいえる。
　発光素子３Ａは、トンネル接合層ＴＪを有しているので、ＡｌＧａＮで形成されたｐ型クラッド層３４を有する構成に比べて発光素子３Ａの低抵抗化を図ることができる。その理由は、非特許文献１に開示されているように、成長方向にＲＧＢ－ＬＥＤを直列に積層したカスケードＬＥＤ構造を利用した構造では、下層ＬＥＤへのｐ型コンタクト形成時に、ｐ型ＧａＮ表面層がドライエッチング中のプラズマ暴露により劣化しＬＥＤへのホール注入が大きな課題となる。一方、各ＬＥＤのｐ型コンタクトをトンネル接合（ＴＪ）コンタクトで代替すればｐ型クラッド層３４に換えて、トンネル接合層ＴＪ及びｎ型クラッド層４１を積層した構造となり、膜厚が厚くてシート抵抗が低いｎ型クラッド層がプラズマに晒されるため、この問題は解決できる。
（第３実施形態）
　図７は、第３実施形態に係る発光素子の概略断面構成を示す断面図である。図７に示すように、第３実施形態に係る発光素子３は、発光素子３Ｂ（第１発光素子）と、発光素子３Ｇ（第２発光素子）とが素子絶縁膜３９を介して隣接して設けられる。より詳細には、発光素子３Ｂ（第１発光素子）と、発光素子３Ｇ（第２発光素子）とは、放熱層９１に直接接して設けられた共通の高抵抗層３８の上に形成される。発光素子３Ｂ及び発光素子３Ｇは、放熱層９１及び高抵抗層３８の上に、それぞれ、ｎ型クラッド層３７Ｇ、活性層３６Ｇ、ｐ型クラッド層３５Ｇ、トンネル接合層ＴＪ－Ｇ、ｎ型クラッド層４１Ｇの順に積層される。
　発光素子３Ｂのｎ型クラッド層３７Ｇ、活性層３６Ｇ、ｐ型クラッド層３５Ｇ、トンネル接合層ＴＪ－Ｇ、ｎ型クラッド層４１Ｇと、発光素子３Ｇのｎ型クラッド層３７Ｇ、活性層３６Ｇ、ｐ型クラッド層３５Ｇ、トンネル接合層ＴＪ－Ｇ、ｎ型クラッド層４１Ｇとの間に溝部が設けられ、溝部に素子絶縁膜３９が形成される。これにより、発光素子３Ｂと発光素子３Ｇとが、分離される。
　発光素子３Ｇでは、ｎ型クラッド層４１Ｇの上にアノード電極３２Ｇが設けられ、ｎ型クラッド層３７Ｇの上にカソード電極３３Ｇが設けられる。
　発光素子３Ｂでは、ｎ型クラッド層４１Ｇの上にさらに、ｎ型クラッド層３７Ｂ、活性層３６Ｂ、ｐ型クラッド層３５Ｂ、トンネル接合層ＴＪ－Ｂ、ｎ型クラッド層４１Ｂの順に積層される。ｎ型クラッド層４１Ｂの上にアノード電極３２Ｂが設けられ、ｎ型クラッド層４１Ｇの上にカソード電極３３Ｂが設けられる。
　すなわち、基板２１の主面Ｓ１に垂直な方向で、発光素子３Ｂ（第１発光素子）の高さ及び各半導体層の積層数と、発光素子３Ｇ（第２発光素子）の高さ及び各半導体層の積層数とが異なる。より詳細には、基板２１の主面Ｓ１に垂直な方向で、発光素子３Ｂのアノード電極３２Ｂと高抵抗層３８との間の高さと、発光素子３Ｇのアノード電極３２Ｇと高抵抗層３８との間の高さとは異なる。
　図８は、第３実施形態に係る画素回路を示す回路図である。図８に示すように、発光素子３Ｂ及び発光素子３Ｇは、共通の画素回路ＰＩＣＡに接続される。画素回路ＰＩＣＡの構成は、図３にて上述した構成と同様である。本実施形態では、発光素子３Ｂ及び発光素子３Ｇは、それぞれスイッチ素子ＳＷ－Ｂ、ＳＷ－Ｇを介して共通の駆動トランジスタＤＲＴに接続される。
　スイッチ素子ＳＷ－Ｂ、ＳＷ－Ｇは、オンオフが反転するように動作し、発光素子３Ｂ及び発光素子３Ｇの一方が駆動トランジスタＤＲＴに接続される期間（発光期間）には、発光素子３Ｂ及び発光素子３Ｇの他方が駆動トランジスタＤＲＴに接続されされない期間（非発光期間）とされる。これにより、発光素子３Ｂ及び発光素子３Ｇは、共通の画素回路ＰＩＣＡで時分割的に駆動される。
　第３実施形態では、２つの発光素子３Ｇ、３Ｂが隣接して形成され、１つの副画素４９が２つの発光素子３Ｇ、３Ｂ及び１つの画素回路ＰＩＣＡを備える。これにより、複数の画素ＰＩＸの面積を小さくすることができ、表示の高精細化を図ることができる。また、アレイ基板２に形成される各種トランジスタ及び各種配線の数を抑制することができる。
　以上、本発明の好適な実施の形態を説明したが、本発明はこのような実施の形態に限定されるものではない。実施の形態で開示された内容はあくまで一例にすぎず、本発明の趣旨を逸脱しない範囲で種々の変更が可能である。本発明の趣旨を逸脱しない範囲で行われた適宜の変更についても、当然に本発明の技術的範囲に属する。上述した各実施形態及び各変形例の要旨を逸脱しない範囲で、構成要素の種々の省略、置換及び変更のうち少なくとも１つを行うことができる。
　１、１Ａ　表示装置
　２　アレイ基板
　３、３Ａ、３Ｒ、３Ｇ、３Ｂ　発光素子
　１２　駆動回路
　２１　基板
　２３　アノード配線
　２４　アノード接続配線
　２６　対向電極
　３１　半導体層
　３２　アノード電極
　３３　カソード電極
　３４、３５　ｐ型クラッド層
　３６　活性層
　３７　ｎ型クラッド層
　３８　高抵抗層
　３９　素子絶縁膜
　６０　カソード配線
　９１　放熱層
　１６１、１６２　伝熱部
　ＣＨ１、ＣＨ２　コンタクトホール
　ＡＡ　表示領域
　ＧＡ　周辺領域
　Ｓ１　主面

Claims (9)

  1. 　基板と、
    　前記基板の主面に設けられ、窒化アルミニウムを含む放熱層と、
    　前記基板の主面側で、前記放熱層の上に設けられた複数の発光素子と、
    　前記放熱層を覆う絶縁膜と、
    　前記基板の表示領域の外側の周辺領域で前記絶縁膜の上に設けられ、前記発光素子のカソードに電気的に接続されるカソード配線と、を有し、
    　前記放熱層は、複数の前記発光素子と重なる領域から前記周辺領域に亘って連続して設けられ、
    　前記絶縁膜には、前記基板の主面と垂直な方向からの平面視で、前記カソード配線及び前記放熱層と重なるコンタクトホールが設けられる
    　表示装置。
  2. 　前記発光素子は、前記放熱層に直接接して設けられ、前記放熱層の上に、高抵抗層、ｎ型クラッド層、活性層、ｐ型クラッド層の順に積層される
    　請求項１に記載の表示装置。
  3. 　前記発光素子は、前記ｐ型クラッド層の上に積層されたトンネル接合層を有する
    　請求項２に記載の表示装置。
  4. 　前記基板の主面側で、前記放熱層の上に設けられた複数のトランジスタを有し、
    　前記放熱層は、前記表示領域で複数の前記発光素子及び複数の前記トランジスタと重なる領域に連続して設けられ、
    　前記絶縁膜は、複数の前記トランジスタを覆う
    　請求項１から請求項３のいずれか１項に記載の表示装置。
  5. 　前記トランジスタの半導体層とゲート電極との間に設けられたゲート絶縁膜と、
    　前記発光素子の上面の周縁部及び側面を覆って設けられる素子絶縁膜を有し、
    　前記ゲート絶縁膜と前記素子絶縁膜とは、共通の材料で一体に連続して形成される
    　請求項４に記載の表示装置。
  6. 　前記発光素子は、第１発光素子と、前記第１発光素子と隣り合う第２発光素子とを含み、
    　前記第１発光素子と前記第２発光素子とは、前記放熱層に直接接する共通の高抵抗層の上に形成され、
    　前記基板の主面に垂直な方向で、前記第１発光素子のアノード電極と前記高抵抗層との間の高さと、前記第２発光素子のアノード電極と前記高抵抗層との間の高さとは異なる
    　請求項１から請求項５のいずれか１項に記載の表示装置。
  7. 　前記第１発光素子及び前記第２発光素子は、スイッチ素子を介して共通のトランジスタに接続される
    　請求項６に記載の表示装置。
  8. 　前記放熱層の熱伝導率は、前記基板の熱伝導率よりも高い
    　請求項１から請求項７のいずれか１項に記載の表示装置。
  9. 　前記基板は、ガラス基板である
    　請求項１から請求項８のいずれか１項に記載の表示装置。
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