WO2020203701A1 - 表示装置 - Google Patents

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伊東 理
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株式会社ジャパンディスプレイ
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Abstract

表示装置は、基板と、基板に設けられた複数の第1画素及び第2画素と、複数の第1画素及び第2画素の各々に設けられた複数の無機発光素子と、第1画素及び第2画素のそれぞれに信号を供給する複数の信号線と、第1画素及び第2画素のそれぞれに電源電位を供給する複数の電源線と、を有し、第1画素において、複数の信号線のうち少なくとも1つ以上は電源線と異なる層に設けられ、第2画素において、複数の信号線及び電源線は同層に設けられる。

Description

表示装置
 本発明は、表示装置に関する。
 近年、表示素子として微小サイズの発光ダイオード(マイクロLED(micro LED))を用いたディスプレイが注目されている(例えば、特許文献1参照)。複数の発光ダイオードは、アレイ基板(特許文献1ではドライババックプレーン)に接続され、アレイ基板は、発光ダイオードを駆動するための画素回路(特許文献1では電子制御回路)を備える。
特表2017-529557号公報
 赤色LEDは、青色LEDや緑色LEDに比べて発光効率が低い。特にGaN LEDの場合にはこの傾向が顕著になる。このため、赤色LEDの駆動電流を大きくする必要があり、消費電力が増大する可能性がある。一方で、赤色LEDの発光強度を大きくすると、アレイ基板上の配線により赤色の光が反射されて、他の画素の光と混色が生じる可能性がある。このため、良好に画像を表示することが困難となる場合がある。
 本発明は、表示品位の低下を抑制することができる表示装置を提供することを目的とする。
 本発明の一態様の表示装置は、基板と、前記基板に設けられた複数の第1画素及び第2画素と、複数の前記第1画素及び前記第2画素の各々に設けられた複数の無機発光素子と、前記第1画素及び前記第2画素のそれぞれに信号を供給する複数の信号線と、前記第1画素及び前記第2画素のそれぞれに電源電位を供給する複数の電源線と、を有し、前記第1画素において、複数の前記信号線のうち少なくとも1つ以上は前記電源線と異なる層に設けられ、前記第2画素において、複数の前記信号線及び前記電源線は同層に設けられる。
図1は、第1実施形態に係る表示装置を模式的に示す平面図である。 図2は、複数の画素を示す平面図である。 図3は、画素回路を示す回路図である。 図4は、隣り合う2つの画素を模式的に示す平面図である。 図5は、図4のV-V’断面図である。 図6は、円偏光板の光の透過率の波長依存性を模式的に示すグラフである。 図7は、図4のVII-VII’断面図である。 図8は、図4のVIII-VIII’断面図である。 図9は、第2実施形態に係る表示装置において、隣り合う2つの画素を模式的に示す平面図である。 図10は、図9のX-X’断面図である。
 本発明を実施するための形態(実施形態)につき、図面を参照しつつ詳細に説明する。以下の実施形態に記載した内容により本発明が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
(第1実施形態)
 図1は、第1実施形態に係る表示装置を模式的に示す平面図である。図1に示すように、表示装置1は、アレイ基板2と、画素Pixと、駆動回路12と、駆動IC(Integrated Circuit)210と、カソード配線60と、を含む。アレイ基板2は、各画素Pixを駆動するための駆動回路基板であり、バックプレーン又はアクティブマトリクス基板とも呼ばれる。アレイ基板2は、基板21、複数のトランジスタ、複数の容量及び各種配線等を有する。
 図1に示すように、表示装置1は、表示領域AAと、周辺領域GAとを有する。表示領域AAは、複数の画素Pixと重なって配置され、画像を表示する領域である。周辺領域GAは、複数の画素Pixと重ならない領域であり、表示領域AAの外側に配置される。
 複数の画素Pixは、基板21の表示領域AAにおいて、第1方向Dx及び第2方向Dyに配列される。本明細書において、第1方向Dx及び第2方向Dyは、基板21の表面に対して平行な方向である。第1方向Dxは、第2方向Dyと直交する。ただし、第1方向Dxは、第2方向Dyと直交しないで交差してもよい。第3方向Dzは、第1方向Dx及び第2方向Dyと直交する方向である。第3方向Dzは、例えば、基板21の法線方向に対応する。なお、以下、平面視とは、第3方向Dzから見た場合の位置関係を示す。
 駆動回路12は、駆動IC210からの各種制御信号に基づいて複数のゲート線(例えば、発光制御走査線BG、リセット制御走査線RG、初期化制御走査線IG及び書込制御走査線SG(図3参照))を駆動する回路である。駆動回路12は、複数のゲート線を順次又は同時に選択し、選択されたゲート線にゲート駆動信号を供給する。これにより、駆動回路12は、ゲート線に接続された複数の画素Pixを選択する。
 駆動IC210は、表示装置1の表示を制御する回路である。駆動IC210は、基板21の周辺領域GAにCOG(Chip On Glass)として実装される。これに限定されず、駆動IC210は、基板21の周辺領域GAに接続された配線基板の上にCOF(Chip On Film)として実装されてもよい。なお、基板21に接続される配線基板は、例えば、フレキシブルプリント基板やリジット基板である。
 カソード配線60は、基板21の周辺領域GAに設けられる。カソード配線60は、表示領域AAの複数の画素Pix及び周辺領域GAの駆動回路12を囲んで設けられる。複数の発光素子3のカソードは、共通のカソード配線60に電気的に接続され、固定電位(例えば、グランド電位)が供給される。より具体的には、発光素子3のカソード端子33(図5参照)は、カソード電極22を介して、カソード配線60に接続される。なお、カソード配線60は、一部にスリットを有し、基板21上において、2つの異なる配線で形成されてもよい。
 図2は、複数の画素を含む画素を示す平面図である。図2に示すように、1つの画素Pixは、複数の画素11を含む。例えば、画素Pixは、第1画素11Rと、第2画素11Gと、第3画素11Bと、を有する。第1画素11Rは、第1色としての原色の赤色を表示する。第2画素11Gは、第2色としての原色の緑色を表示する。第3画素11Bは、第3色としての原色の青色を表示する。以下において、第1画素11Rと、第2画素11Gと、第3画素11Bとをそれぞれ区別する必要がない場合、画素11という。
 画素11は、それぞれ発光素子3R、3G、3Bと、アノード電極23と、を有する。なお、以下の説明において、発光素子3R、3G、3Bを区別して説明する必要がない場合には、単に発光素子3と表す。表示装置1は、第1画素11R、第2画素11G及び第3画素11Bにおいて、発光素子3R、3G、3Bごとに異なる光(例えば、赤色、緑色、青色の光)を出射することで画像を表示する。
 発光素子3は、複数の画素Pixの各々に設けられる。発光素子3は、平面視で、数μm以上、300μm以下程度の大きさを有する無機発光ダイオード(LED:Light Emitting Diode)チップであり、一般的には、一つのチップサイズが100μm以上の素子がミニLED(miniLED)であり、数μm以上100μm未満のサイズの素子がマイクロLED(micro LED)である。本発明ではいずれのサイズのLEDも用いることができ、表示装置1の画面サイズ(一画素の大きさ)に応じて使い分ければよい。各画素にマイクロLEDを備える表示装置1は、マイクロLED表示装置とも呼ばれる。なお、マイクロLEDのマイクロは、発光素子3の大きさを限定するものではない。
 図2に示すように、1つの画素Pixにおいて、第1画素11Rと第2画素11Gは第1方向Dxで並ぶ。また、第2画素11Gと第3画素11Bは第2方向Dyで並ぶ。なお、第1色、第2色、第3色は、それぞれ赤色、緑色、青色に限られず、補色などの任意の色を選択することができる。なお、複数の発光素子3R、3G、3Bは、4色以上の異なる光を出射してもよい。また、複数の画素11の配置は、図2に示す構成に限定されない。例えば、第1画素11Rは、第3画素11Bと第1方向Dxに隣り合っていてもよい。また、第1画素11R、第2画素11G及び第3画素11Bが、この順で第1方向Dxに繰り返し配列されてもよい。
 図3は、画素回路を示す回路図である。図3に示す画素回路PICAは、第1画素11R、第2画素11G及び第3画素11Bのそれぞれに設けられる。画素回路PICAは、基板21に設けられ、駆動信号(電流)を発光素子3R、3G、3Bに供給する回路である。なお、図3において、画素回路PICAについての説明は、第1画素11R、第2画素11G及び第3画素11Bのそれぞれが有する画素回路PICAに適用できる。
 図3に示すように、画素回路PICAは、発光素子3(発光素子3R、3G、3B)と、5つのトランジスタと、2つの容量と、を含む。具体的には、画素回路PICAは、発光制御トランジスタBCT、初期化トランジスタIST、書込トランジスタSST(第2トランジスタ)、リセットトランジスタRST及び駆動トランジスタDRT(第1トランジスタ)を含む。一部のトランジスタは、隣接する複数の画素11で共有されていてもよい。
 画素回路PICAが有する複数のトランジスタは、それぞれn型TFT(Thin Film Transistor)で構成される。ただし、これに限定されず、各トランジスタは、それぞれp型TFTで構成されてもよい。
 発光制御走査線BGは、発光制御トランジスタBCTのゲートに接続される。初期化制御走査線IGは、初期化トランジスタISTのゲートに接続される。書込制御走査線SGは、書込トランジスタSSTのゲートに接続される。リセット制御走査線RGは、リセットトランジスタRSTのゲートに接続される。
 発光制御走査線BG、初期化制御走査線IG、書込制御走査線SG及びリセット制御走査線RGは、それぞれ、周辺領域GAに設けられた駆動回路12(図1参照)に接続される。駆動回路12は、発光制御走査線BG、初期化制御走査線IG、書込制御走査線SG及びリセット制御走査線RGに、それぞれ、発光制御信号Vbg、初期化制御信号Vig、書込制御信号Vsg及びリセット制御信号Vrgを供給する。
 駆動IC210(図1参照)は、第1画素11R、第2画素11G及び第3画素11Bのそれぞれの画素回路PICAに、時分割で映像信号Vsigを供給する。第1画素11R、第2画素11G及び第3画素11Bの各列と、駆動IC210との間には、マルチプレクサ等のスイッチ回路が設けられる。映像信号Vsigは、映像信号線L2を介して書込トランジスタSSTに供給される。また、駆動IC210は、リセット信号線L3を介して、リセット電源電位VrstをリセットトランジスタRSTに供給する。駆動IC210は、初期化信号線L4を介して、初期化電位Viniを初期化トランジスタISTに供給する。
 発光制御トランジスタBCT、初期化トランジスタIST、書込トランジスタSST、及びリセットトランジスタRSTは、2ノード間の導通と非導通とを選択するスイッチング素子として機能する。駆動トランジスタDRTは、ゲートとドレインとの間の電圧に応じて、発光素子3に流れる電流を制御する電流制御素子として機能する。
 発光素子3のカソード(カソード端子33)は、カソード電源線L10に接続される。また、発光素子3のアノード(アノード端子32)は、駆動トランジスタDRT及び発光制御トランジスタBCTを介してアノード電源線L1(電源線)に接続される。アノード電源線L1には、アノード電源電位PVDDが供給される。カソード電源線L10には、カソード電源電位PVSSが供給される。アノード電源電位PVDDは、カソード電源電位PVSSよりも高い電位である。カソード電源線L10は、カソード配線60を含む。
 また、画素回路PICAは、容量Cs1及び容量Cs2を含む。容量Cs1は、駆動トランジスタDRTのゲートとソースとの間に形成される保持容量である。容量Cs2は、駆動トランジスタDRTのソース及び発光素子3のアノードと、カソード電源線L10との間に形成される付加容量である。
 リセット期間では、発光制御走査線BG及びリセット制御走査線RGの電位に応じて、発光制御トランジスタBCTがオフ(非導通状態)となり、リセットトランジスタRSTがオン(導通状態)となる。これにより、駆動トランジスタDRTのソースがリセット電源電位Vrstに固定される。リセット電源電位Vrstは、リセット電源電位Vrstとカソード電源電位PVSSとの電位差が、発光素子3が発光を開始する電位差よりも小さい電位である。
 次に、初期化制御走査線IGの電位に応じて、初期化トランジスタISTは、オンとなる。初期化トランジスタISTを介して駆動トランジスタDRTのゲートが初期化電位Viniに固定される。また、駆動回路12は、発光制御トランジスタBCTをオンとし、リセットトランジスタRSTをオフとする。駆動トランジスタDRTは、ソース電位が(Vini-Vth)になるとオフになり、各画素11ごとの駆動トランジスタDRTのしきい値電圧Vthのばらつきがオフセットされる。
 次に、映像信号書込動作期間では、発光制御トランジスタBCTがオフになり、初期化トランジスタISTがオフになり、書込トランジスタSSTがオンになる。映像信号Vsigが駆動トランジスタDRTのゲートに入力される。
 次に、発光動作期間では、発光制御トランジスタBCTがオンになり、書込トランジスタSSTがオフになる。アノード電源線L1から、発光制御トランジスタBCTを介して駆動トランジスタDRTにアノード電源電位PVDDが供給される。駆動トランジスタDRTは、ゲートソース間の電圧に応じた電流を、発光素子3に供給する。発光素子3は、この電流に応じた輝度で発光する。
 なお、上述した図3に示す画素回路PICAの構成はあくまで一例であり、適宜変更することができる。例えば1つの画素11での配線の数及びトランジスタの数は異なっていてもよい。
 次に、図4から図8を参照しつつ、各トランジスタ及び各配線の具体的な構成例について説明する。図4は、隣り合う2つの画素を模式的に示す平面図である。図4は、第1方向Dxに隣り合う2つの画素11として、第1画素11Rと第2画素11Gを示す。ただし、第3画素11Bも第2画素11Gと同様の構成であり、第2画素11Gについての説明は、第3画素11Bにも適用できる。
 図4に示すように、アノード電源線L1、映像信号線L2、リセット信号線L3及び初期化信号線L4は、第2方向Dyに延在する。リセット制御走査線RG、発光制御走査線BG、書込制御走査線SG及び初期化制御走査線IGは、第1方向Dxに延在し、平面視で、アノード電源線L1、映像信号線L2、リセット信号線L3及び初期化信号線L4とそれぞれ交差する。また、第1方向Dxに隣り合う2つのアノード電源線L1の間に接続配線L9が設けられている。接続配線L9は、駆動トランジスタDRT、書込トランジスタSST及び初期化トランジスタISTを接続する。
 第1画素11Rは、信号を供給する信号線として、映像信号線L2及びリセット信号線L3を有する。第2画素11Gは、信号を供給する信号線として、映像信号線L2及び初期化信号線L4を有する。本実施形態では、リセット信号線L3及び初期化信号線L4は、隣り合う2つの画素11で共用されている。言い換えると、第1画素11Rでは、初期化信号線L4は設けられず、映像信号線L2に沿ってリセット信号線L3が設けられている。第2画素11Gでは、リセット信号線L3は設けられず、映像信号線L2に沿って初期化信号線L4が設けられている。なお、リセット信号線L3が第2画素11Gに配置され、初期化信号線L4が第1画素11Rに配置されてもよい。例えば、第1画素11Rに、リセット信号線L3は設けられず、映像信号線L2に沿って初期化信号線L4が設けられてもよい。また、第2画素11Gに、初期化信号線L4は設けられず、映像信号線L2に沿ってリセット信号線L3が設けられても良い。
 1つのリセット信号線L3は、第1画素11R及び第2画素11Gにリセット電源電位Vrstを供給する。また、1つの初期化信号線L4は、第1画素11R及び第2画素11Gに初期化電位Viniを供給する。ただし、これに限定されず、第1画素11R及び第2画素11Gは、それぞれ、3つの映像信号線L2、リセット信号線L3及び初期化信号線L4を有していてもよい。
 本実施形態において、表示装置1(アレイ基板2)は、第3方向Dzで異なる層に設けられた第1金属層ML1と、第2金属層ML2と、第3金属層ML3とを有する。第1金属層ML1、第2金属層ML2及び第3金属層ML3は、各トランジスタが有する半導体層61、65、71、75、79とは異なる層に設けられる。図4では、第1金属層ML1、第2金属層ML2及び第3金属層ML3を区別するために、第2金属層ML2及び第3金属層ML3に斜線を付している。
 リセット制御走査線RG、発光制御走査線BG、書込制御走査線SG及び初期化制御走査線IGは、第1金属層ML1で形成される。第1画素11Rにおいて、アノード電源線L1は、第2金属層ML2で形成されている。映像信号線L2及びリセット信号線L3は、第3金属層ML3で形成されている。すなわち、映像信号線L2及びリセット信号線L3は、アノード電源線L1と異なる層に設けられる。平面視で、映像信号線L2は、アノード電源線L1と重なって設けられる。また、リセット信号線L3は、映像信号線L2と第1方向Dxに隣り合って設けられる。
 第2画素11Gにおいて、アノード電源線L1、映像信号線L2及び初期化信号線L4は、第2金属層ML2で形成されている。すなわち、映像信号線L2及び初期化信号線L4は、アノード電源線L1と同層に設けられる。平面視で、映像信号線L2及び初期化信号線L4は、アノード電源線L1と重ならない領域に設けられ、アノード電源線L1と第1方向Dxに隣り合って設けられる。
 第1画素11Rが有する複数の信号線のうち少なくとも1つ以上は、アノード電源線L1と異なる層に設けられる。これにより、第1画素11Rにおいて効率よく配線を配置することができる。この結果、表示装置1は、第1画素11Rの金属配線占有率を、第2画素11Gの金属配線占有率よりも小さくすることができる。ここで、金属配線占有率とは、平面視での第1画素11R又は第2画素11Gのそれぞれの面積に対する、複数の信号線、走査線及びアノード電源線L1を含む各種金属配線の合計面積の割合である。
 また、各画素11の面積は、図4に示す仮想線Lxと仮想線Lyとで区画された領域の面積である。仮想線Lxは、リセット信号線L3に接続された接続配線L3a、L3bと重なって第1方向Dxに延在する仮想線である。仮想線Lxは、接続配線L3a、L3bの第2方向Dyの中点位置を通る。仮想線Lyは、アノード電源線L1と重なって第2方向Dyに延在する仮想線である。仮想線Lyは、アノード電源線L1の第1方向Dxの中点位置を通る。
 第1画素11Rの金属配線占有率は、64%以上80%以下程度、例えば72%程度である。第2画素11Gの金属配線占有率は、72%以上80%以下程度、例えば80%程度である。第1画素11R及び第2画素11Gの金属配線占有率は、あくまで一例であり、画素密度や解像度に応じて適宜異なる値とすることができる。
 このような構成により、第1画素11Rにおいて、映像信号線L2及びリセット信号線L3がアノード電源線L1と同層に設けられた場合に比べて、第1画素11Rが有する発光素子3Rから出射された赤色の光のうち側方や斜め方向に向かう光が、アレイ基板2の各金属配線で反射することを抑制できる。これにより、表示装置1は、第1画素11Rでの不要な反射光を抑制して、他の画素11の光との混色を抑制することができる。
 第1金属層ML1、第2金属層ML2及び第3金属層ML3として、チタン(Ti)、モリブデン(Mo)、タングステン(W)、タンタル(Ta)、ニオブ、インジウムスズ酸化物(ITO)、アルミニウム(Al)、銀(Ag)、Ag合金、銅(Cu)、カーボンナノチューブ、グラファイト、グラフェン又はカーボンナノバッドが用いられる。ここで、第2金属層ML2で形成されるアノード電源線L1のシート抵抗値は、複数の信号線のうち、アノード電源線L1と異なる層に形成される各信号線(第3金属層ML3)のシート抵抗値以下である。また、第3金属層ML3で形成される各信号線のシート抵抗値は、第1金属層ML1で形成される各ゲート線のシート抵抗値以下である。
 例えば、アノード電源線L1(第2金属層ML2)のシート抵抗値は、30mΩ/□以上120mΩ/□以下である。また、複数の信号線のうち、第3金属層ML3で形成される各信号線のシート抵抗値は、120mΩ/□以上300mΩ/□以下である。各ゲート線(第1金属層ML1)のシート抵抗値は、300mΩ/□以上3000mΩ/□以下である。これにより、表示装置1は、アノード電源線L1に印加される駆動電圧の電圧降下を抑制し、表示性能の低下を抑制できる。
 なお、第1金属層ML1、第2金属層ML2及び第3金属層ML3は、それぞれ、単層に限定されず、積層膜で構成されていてもよい。例えば、第2金属層ML2はTi/Al/TiあるいはMo/Al/Moの積層膜であってもよく、第3金属層ML3はAlの単層膜であってもよい。また、Ti、Al、Moは合金であってもよい。
 半導体層61、65、71、75は、例えば、アモルファスシリコン、微結晶酸化物半導体、アモルファス酸化物半導体、ポリシリコン、低温ポリシリコン(LTPS:Low Temperature Polycrystalline Silicone)又は窒化ガリウム(GaN)で構成される。酸化物半導体としては、IGZO、酸化亜鉛(ZnO)、ITZOが例示される。IGZOは、インジウムガリウム亜鉛酸化物である。ITZOは、インジウムスズ亜鉛酸化物である。
 駆動トランジスタDRTは、半導体層61、ソース電極62及びゲート電極64を有する。半導体層61、ソース電極62及びゲート電極64は、平面視で、少なくとも一部が重なって配置され、第1方向Dxに隣り合う2つのアノード電源線L1と、発光制御走査線BGと、書込制御走査線SGとで囲まれた領域に設けられる。駆動トランジスタDRTは、半導体層61と重なって1つのゲート電極64が設けられたシングルゲート構造である。ソース電極62は、半導体層61を覆うように設けられる。半導体層61は、部分61aでソース電極62と接続される。
 発光制御トランジスタBCTは、半導体層65を有する。半導体層65は半導体層61と接続されており、発光制御走査線BGと平面視で交差する。半導体層65のうち、発光制御走査線BGと重なる領域にチャネル領域が形成される。発光制御走査線BGのうち半導体層65と重なる部分が、発光制御トランジスタBCTのゲート電極66として機能する。半導体層65の一端側は、アノード電源線接続部L1aと電気的に接続される。アノード電源線接続部L1aは、アノード電源線L1から第1方向Dxに分岐された部分である。これにより、駆動トランジスタDRT及び発光制御トランジスタBCTには、アノード電源線L1からアノード電源電位PVDDが供給される。
 第2画素11Gでは、初期化トランジスタISTは、半導体層71を有する。第1画素11Rでは、初期化トランジスタISTは、半導体層71Aを有する。半導体層71、71Aは、それぞれ、初期化制御走査線IG及び分岐走査線IGaと平面視で交差する。半導体層71、71Aのうち、初期化制御走査線IG及び分岐走査線IGaと重なる領域にチャネル領域が形成される。分岐走査線IGaは、初期化制御走査線IGから分岐され、第1方向Dxに延出する。初期化制御走査線IG及び分岐走査線IGaのうち半導体層71、71Aと重なる部分が、それぞれ初期化トランジスタISTのゲート電極74として機能する。つまり、初期化トランジスタISTは、半導体層71、71Aのそれぞれに重なって2つのゲート電極が設けられたダブルゲート構造である。ただし、初期化トランジスタISTは、分岐走査線IGaが設けられずシングルゲート構造であってもよい。
 第2画素11Gでは、半導体層71は、第2方向Dyに延在し、一端が接続配線L9に電気的に接続され、他端が接続配線L4aに接続される。接続配線L4aは、初期化信号線L4から第1方向Dxに分岐された部分である。また、第1画素11Rでは、半導体層71Aは、第2方向Dyに延在する部分と、第1方向Dxに延在する部分とを有する。半導体層71Aのうち、第2方向Dyに延出する部分の一端が接続配線L9に電気的に接続される。半導体層71Aのうち、第1方向Dxに延出する部分は、平面視でアノード電源線L1及び映像信号線L2と交差して第2画素11Gまで延出し、接続配線L4aに電気的に接続される。以上のような構成により、1つの初期化信号線L4は、2つの初期化トランジスタISTに電気的に接続されて、第1方向Dxに隣り合う2つの画素11で共有される。
 書込トランジスタSSTは、半導体層75を有する。半導体層75は、第1方向Dxに延在し、2つの分岐走査線SGaと平面視で交差する。半導体層75のうち、2つの分岐走査線SGaと重なる領域にチャネル領域が形成される。2つの分岐走査線SGaは、書込制御走査線SGから第2方向Dyに分岐された部分である。2つの分岐走査線SGaのうち半導体層75と重なる部分が、それぞれ書込トランジスタSSTのゲート電極78として機能する。つまり、書込トランジスタSSTは、半導体層75に重なって2つのゲート電極78が設けられたダブルゲート構造である。ただし、書込トランジスタSSTは、1つの分岐走査線SGaが設けられたシングルゲート構造であってもよい。
 半導体層75の一端は、映像信号線L2に接続され、他端は接続配線L9に接続される。第1画素11Rにおいて、半導体層75の一端は、第3金属層ML3で形成される映像信号線L2に接続される。一方、第2画素11Gでは、半導体層75の一端は、第2金属層ML2で形成される映像信号線L2に接続される。
 リセットトランジスタRSTは、半導体層79を有する。半導体層79は、第2方向Dyに延在し、リセット制御走査線RG及び分岐走査線RGaと平面視で交差する。半導体層79のうち、リセット制御走査線RG及び分岐走査線RGaと重なる領域にチャネル領域が形成される。分岐走査線RGaは、リセット制御走査線RGから分岐され、第1方向Dxに延在する。リセット制御走査線RG及び分岐走査線RGaのうち、半導体層79と重なる部分が、それぞれリセットトランジスタRSTのゲート電極として機能する。つまり、リセットトランジスタRSTは、ダブルゲート構造である。ただし、リセットトランジスタRSTは、分岐走査線RGaが設けられずシングルゲート構造であってもよい。
 リセット信号線L3には、第1方向Dxに延在する接続配線L3a、L3b及びブリッジ部L3cが接続されている。接続配線L3aは、第1画素11Rに設けられ、第3金属層ML3で形成される。ブリッジ部L3cは、平面視でアノード電源線L1、映像信号線L2及び初期化信号線L4と交差して、接続配線L3aと接続配線L3bとを接続する。ブリッジ部L3cは、アノード電源線L1(第2金属層ML2)と異なる層、例えば第1金属層ML1で形成される。接続配線L3bは、第2画素11Gに設けられ、第2金属層ML2で形成される。
 第1画素11Rにおいて、半導体層79の一端は接続配線L3aに接続される。また、第2画素11Gにおいて、半導体層79の一端は接続配線L3bに接続される。また、半導体層79の他端は、それぞれ半導体層61に接続される。つまり、リセットトランジスタRSTの半導体層79の他端は、駆動トランジスタDRTのソース及び、発光素子3のアノード端子32に電気的に接続される。以上のような構成により、1つのリセット信号線L3は、2つのリセットトランジスタRSTに電気的に接続されて、第1方向Dxに隣り合う2つの画素11で共有される。
 また、本実施形態において、発光素子3に駆動電流を供給するための駆動トランジスタDRT及び発光制御トランジスタBCTは、シングルゲート構造である。初期化トランジスタIST、書込トランジスタSST及びリセットトランジスタRSTはダブルゲート構造である。これにより、初期化トランジスタIST、書込トランジスタSST及びリセットトランジスタRSTのリーク電流を抑制することができる。
 次に、表示装置1の断面構成について説明する。図5は、図4のV-V’断面図である。図5に示すように、表示装置1において、発光素子3は、アレイ基板2の上に設けられる。アレイ基板2は、基板21、アノード電極23、対向電極26、接続電極24、各種トランジスタ、各種配線及び各種絶縁膜を有する。
 基板21は絶縁基板であり、例えば、石英、無アルカリガラス等のガラス基板、又はポリイミド等の樹脂基板が用いられる。
 なお、本明細書において、基板21の表面に垂直な方向において、基板21から発光素子3に向かう方向を「上側」又は単に「上」とする。また、発光素子3から基板21に向かう方向を「下側」又は単に「下」とする。また、ある構造体の上に他の構造体を配置する態様を表現するにあたり、単に「上に」と表記する場合、特に断りの無い限りは、ある構造体に接するように、直上に他の構造体を配置する場合と、ある構造体の上方に、さらに別の構造体を介して他の構造体を配置する場合との両方を含むものとする。
 駆動トランジスタDRT、発光制御トランジスタBCT、初期化トランジスタIST、書込トランジスタSST及びリセットトランジスタRSTは、基板21の一方の面側に設けられる。リセットトランジスタRSTは、初期化トランジスタIST及び書込トランジスタSSTと同様の層構成を有しており、詳細な説明は省略する。
 基板21の上にアンダーコート膜90が設けられる。アンダーコート膜90、絶縁膜91、92、93及び絶縁膜95、96は、無機絶縁膜であり、例えば、酸化シリコン(SiO)や窒化シリコン(SiN)等である。
 第1金属層ML1から形成されるゲート電極64、66、74、78は、アンダーコート膜90の上に設けられる。絶縁膜91は、ゲート電極64、66、74、78を覆ってアンダーコート膜90の上に設けられる。半導体層61、65、71A、75は、絶縁膜91の上に設けられる。絶縁膜92は、半導体層61、65、71A、75を覆って絶縁膜91の上に設けられる。
 第2金属層ML2で形成されるソース電極62及びドレイン電極67、73、77は、それぞれ絶縁膜92に設けられたコンタクトホールを介して各半導体層と電気的に接続される。接続配線L9により、書込トランジスタSSTのドレインと初期化トランジスタISTのドレインとが電気的に接続される。
 絶縁膜91、92を介して対向するゲート電極64とソース電極62とで、容量Cs1が形成される。また、容量Cs1は、絶縁膜93、94を介して対向するゲート電極64と接続電極24とで形成される容量も含む。
 絶縁膜93は、ソース電極62及びドレイン電極67、73、77を覆って、絶縁膜92の上に設けられる。絶縁膜94は、各トランジスタを覆って絶縁膜93の上に設けられる。絶縁膜94は、感光性アクリル等の有機材料が用いられる。絶縁膜94は、平坦化膜であり、駆動トランジスタDRTや各種配線により形成される凹凸を平坦化することができる。
 絶縁膜94の上に接続電極24及び対向電極26が設けられる。接続電極24は、絶縁膜93及び絶縁膜94に設けられたコンタクトホールを介してソース電極62と接続される。接続電極24及び対向電極26は、例えばITO(Indium Tin Oxide)等の透光性を有する導電性材料で構成される。
 アノード電極23は、絶縁膜95に設けられたコンタクトホールを介して接続電極24及びソース電極62と電気的に接続される。これにより、アノード電極23は、駆動トランジスタDRTと電気的に接続される。アノード電極23は、例えば、モリブデン(Mo)、アルミニウム(Al)の積層構造としている。
 絶縁膜95を介して対向するアノード電極23と対向電極26との間に容量Cs2が形成される。絶縁膜96は、アノード電極23を覆って設けられる。絶縁膜96は、アノード電極23の周縁部を覆っており、隣り合う画素11のアノード電極23を絶縁する。
 絶縁膜96は、アノード電極23と重なる位置に、発光素子3を実装するための開口を有する。絶縁膜96の開口の大きさは、発光素子3の実装工程における実装ズレ量等を考慮し、発光素子3よりも大きい面積の開口とする。すなわち、基板21に垂直な方向からの平面視で、アノード電極23の面積は、発光素子3の面積よりも大きい。
 発光素子3は、半導体層31、アノード端子32及びカソード端子33を有する。各発光素子3は、アノード端子32がアノード電極23に接するように実装される。これにより、駆動トランジスタDRTの半導体層61は、第2金属層ML2で形成されたソース電極62を介して発光素子3と電気的に接続される。アノード電極23は、アノード端子32にアノード電源電位PVDDを供給する。半導体層31は、n型クラッド層、活性層及びp型クラッド層が積層された構成を採用することができる。
 半導体層31は、例えば、窒化ガリウム(GaN)、アルミニウムインジウムガリウムリン(AlInGaP)あるいはアルミニウムガリウムヒ素(AlGaAs)あるいはガリウムヒ素リン(GaAsP)等の化合物半導体が用いられる。半導体層31は、発光素子3R、3G、3Bごとに異なる材料が用いられてもよい。また、活性層として、高効率化のために数原子層からなる井戸層と障壁層とを周期的に積層させた多重量子井戸構造(MQW構造)が採用されてもよい。
 複数の発光素子3の間に素子絶縁膜27が設けられる。素子絶縁膜27は樹脂材料で形成される。素子絶縁膜27は、少なくとも発光素子3の側面を覆っており、発光素子3のカソード端子33の上には、素子絶縁膜27が設けられていない。素子絶縁膜27の上面と、カソード端子33の上面とが同一面を形成するように、素子絶縁膜27は平坦に形成される。ただし、素子絶縁膜27の上面の位置は、カソード端子33の上面の位置と異なっていてもよい。
 カソード電極22は、複数の発光素子3及び素子絶縁膜27を覆って、複数の発光素子3に電気的に接続される。より具体的には、カソード電極22は、素子絶縁膜27の上面と、カソード端子33の上面とに亘って設けられる。カソード電極22は、カソード端子33にカソード電源電位PVSSを供給する。カソード電極22は、例えばITO等の透光性を有する導電性材料が用いられる。これにより、発光素子3からの出射光を効率よく外部に取り出すことができる。
 カソード電極22の上には、接着層98を介して円偏光板5が設けられる。言い換えると、円偏光板5は、複数の発光素子3の上に設けられる。円偏光板5は、例えば、直線偏光板と、直線偏光板の一方の面側に設けられる1/4位相差板(1/4波長板ともいう)と、を備える。直線偏光板よりも1/4位相差板の方が、基板21に近い位置に設けられる。
 例えば、外光(入射光)は直線偏光板を通過することにより、直線偏光に変更される。直線偏光は1/4位相差板を通過することにより、円偏光に変更される。円偏光は、アレイ基板2の金属配線で反射して、入射光と逆回りの円偏光(反射光)になる。反射光は、再び1/4位相差板を通過することにより、入射時と直交した直線偏光となり、直線偏光板に吸収される。これにより、表示装置1では、外光の反射が抑制される。
 図6は、円偏光板の光の透過率の波長依存性を模式的に示すグラフである。図6の縦軸は、円偏光板5を透過する光の透過率を示し、横軸は、光の波長を示す。図6に示すように、円偏光板5は、波長が長くなるにしたがって光の透過率が大きくなる傾向を有する。青色の光の波長領域(例えば、波長450nm)では透過率が38%以上であり、緑色の光の波長領域(例えば、550nm)では透過率が41%以上であり、赤色の光の波長領域(例えば、620nm)では透過率が44%以上である。
 円偏光板5は、例えば、ポリビニルアルコール系フィルムに、ヨウ素や二色性染料等の二色性物質を吸着させて一軸延伸したものを用いることができる。円偏光板5は、吸収軸方向に配向されたポリヨウ素錯体(I 、I )の吸収特性により、図6に示す波長依存性が得られる。
 円偏光板5は、赤色の光の透過率が、青色又は緑色の光の透過率よりも高いので、表示装置1は、発光素子3Rから出射された光の取り出し効率を向上させることができる。このため、表示装置1は、発光素子3Rの発光効率が、発光素子3G、3Bよりも低い場合であっても、円偏光板5を透過する際における、赤色の光の強度の低下を抑制することができる。このため、表示装置1は、表示画像の品位の低下を抑制できる。また、図4に示したように、第1画素11Rにおいて、映像信号線L2がアノード電源線L1と重なって設けられているので、円偏光板5の赤色の光の透過率が高い場合であっても、第1画素11Rでの反射光を抑制でき、他の画素11からの光との混色を抑制することができる。
 図7は、図4のVII-VII’断面図である。なお、図7では、周辺領域GAに設けられたカソード配線60及びトランジスタTrを模式的に示している。
 図7に示す0ように、基板21の周辺領域GAには、複数のトランジスタとして、駆動回路12(図1参照)に含まれるトランジスタTr及びカソード配線60が設けられる。カソード配線60は、第2金属層ML2で形成され、周辺領域GAにおいて絶縁膜92の上に設けられる。カソード電極22は、表示領域AAから周辺領域GAまで設けられ、絶縁膜93、94及び素子絶縁膜27に設けられたコンタクトホールH11を介してカソード配線60と電気的に接続される。なお、カソード配線60は、第3金属層ML3で形成され、絶縁膜93の上に設けられていてもよい。
 トランジスタTrは、半導体層81、ソース電極82、ドレイン電極83及びゲート電極84を含む。トランジスタTrは、画素回路PICAに含まれる各トランジスタと同様の層構成を有しており、詳細な説明は省略する。トランジスタTrのソース電極82及びドレイン電極83には、第3金属層ML3で形成される配線が接続されていてもよい。これにより、駆動回路12を含む周辺領域GAの配線を効率よく配置できる。
 図7に示すように、第1画素11Rにおいて、アノード電源線L1は、絶縁膜92の上に設けられ、映像信号線L2及びリセット信号線L3は、絶縁膜93の上に設けられる。映像信号線L2は、アノード電源線L1の上側に設けられる。また、リセット信号線L3は、アノード電源線L1と重ならない位置に設けられる。第2画素11Gにおいて、アノード電源線L1、映像信号線L2及び初期化信号線L4は、絶縁膜92の上に同層に設けられる。
 第1画素11Rにおいて、アノード電源線L1の幅は、映像信号線L2及びリセット信号線L3のそれぞれの幅よりも大きい。また、第2金属層ML2で形成されたアノード電源線L1の厚さt2は、第1金属層ML1で形成されたゲート電極64の厚さt1(図5参照)よりも厚い。また、第2金属層ML2で形成されたアノード電源線L1の厚さt2は、第3金属層ML3で形成された映像信号線L2及びリセット信号線L3の厚さt3よりも厚い。第1画素11Rのアノード電源線L1の厚さは、第2画素11Gのアノード電源線L1の厚さよりも厚く形成される。これにより、第1画素11Rにおける、アノード電源線L1の抵抗値を小さくすることができる。ただし、これに限定されず、第1画素11Rのアノード電源線L1の厚さは、第2画素11Gのアノード電源線L1の厚さと同じであってもよい。
 各配線の層構成は適宜変更できる。第1画素11Rにおいて、映像信号線L2及びリセット信号線L3の少なくとも一方がアノード電源線L1と異なる層に設けられていればよい。例えば、第1画素11Rにおいて、映像信号線L2及びリセット信号線L3のいずれか一方が、アノード電源線L1と同層に設けられていてもよい。また、リセット信号線L3がアノード電源線L1の上側に設けられ、映像信号線L2がアノード電源線L1と重ならない位置に設けられていてもよい。
 図8は、図4のVIII-VIII’断面図である。図8は、第1画素11Rの画素回路PICAに含まれる複数のトランジスタの接続構成の一例として、書込トランジスタSSTの断面図を示す。書込トランジスタSSTの半導体層75は、第3金属層ML3で形成された映像信号線L2と電気的に接続される。具体的には、書込トランジスタSSTは、第2金属層ML2で形成されるソース電極76を有する。ソース電極76は、絶縁膜92に設けられたコンタクトホールを介して半導体層75と接続される。映像信号線L2は、絶縁膜93に設けられたコンタクトホールを介してソース電極76と接続される。なお、第2画素11Gでは、図4に示すように、映像信号線L2は第2金属層ML2で形成され、絶縁膜92に設けられたコンタクトホールを介して半導体層75と接続される。
 接続配線L9(ドレイン電極77)は、絶縁膜92に設けられたコンタクトホールを介して半導体層75と接続される。また、接続配線L9は、絶縁膜91、92に設けられたコンタクトホールを介して駆動トランジスタDRTのゲート電極64と接続される。このような構成により、駆動トランジスタDRTのゲート電極64は、第2金属層ML2で形成された接続配線L9を介して書込トランジスタSSTと電気的に接続される。なお、接続配線L9は、第3金属層ML3に設けられていてもよい。
 なお、図4、5、7、8に示した、各画素11の構成はあくまで一例であり、適宜変更することができる。例えば、1つの画素回路PICAにおける平面視での各トランジスタの配置は図4に示すものに限定されない。また、各配線の厚さ、幅は、必要に応じて適宜変更することができる。
(第2実施形態)
 図9は、第2実施形態に係る表示装置において、隣り合う2つの画素を模式的に示す平面図である。なお、以下の説明では、上述した実施形態で説明したものと同じ構成要素には同一の符号を付して重複する説明は省略する。
 図9に示すように、第2実施形態の表示装置1Aは、第1実施形態に比べて、第1画素11Rにおいて、リセット信号線L3が映像信号線L2と重なって設けられている構成が異なる。より具体的には、映像信号線L2は第2金属層ML2で形成され、アノード電源線L1と第1方向Dxに隣り合って配置される。リセット信号線L3は、第3金属層ML3で形成され、平面視においてアノード電源線L1と重ならない位置に設けられる。
 さらに、第1画素11Rは、重畳配線L11を有する。重畳配線L11は、第2方向Dyに延在し、平面視でアノード電源線L1と重なって設けられる。重畳配線L11は、第3金属層ML3で形成され、リセット信号線L3と同層に設けられる。重畳配線L11は、アノード電源線L1と電気的に接続される。
 図10は、図9のX-X’断面図である。図10に示すように、第1画素11Rにおいて、アノード電源線L1及び映像信号線L2は、絶縁膜92の上に設けられる。重畳配線L11及びリセット信号線L3は、絶縁膜93の上に設けられる。重畳配線L11は、アノード電源線L1の上側に設けられ、絶縁膜93に設けられたコンタクトホールH12を介してアノード電源線L1と電気的に接続される。リセット信号線L3は、映像信号線L2の上側に設けられ、絶縁膜93により映像信号線L2と絶縁される。
 なお、重畳配線L11は、アノード電源線L1と任意の位置で電気的に接続されていればよい。つまり、コンタクトホールH12は、第1画素11R内に設けられていてもよいし、第1画素11Rの外側、例えば周辺領域GAに設けられていてもよい。
 第2画素11Gにおいて、アノード電源線L1、映像信号線L2及び初期化信号線L4は、同層に絶縁膜92の上に設けられ、第1方向Dxに隣り合って配置される。すなわち、第2画素11Gにおいて、アノード電源線L1、映像信号線L2及び初期化信号線L4は、第1画素11Rのアノード電源線L1及び映像信号線L2と同層に設けられる。
 このような構成により、第2実施形態の表示装置1Aは、平面視で、第1画素11Rでは、複数の信号線のうち少なくとも1つのリセット信号線L3は、他の映像信号線L2と重なって設けられる。これにより、表示装置1Aは、第1画素11Rの金属配線占有率を、第2画素11Gの金属配線占有率よりも小さくすることができる。第1画素11Rの金属配線占有率は、67%以上83%以下程度、例えば75%程度である。第2画素11Gの金属配線占有率は、第1実施形態と同様に、72%以上88%以下程度、例えば80%程度である。
 また、重畳配線L11が設けられているので、アノード電源線L1単層の場合に比べて、アノード電源線L1と重畳配線L11との合計の抵抗値が小さくなる。これにより、発光素子3Rのアノード端子32に供給される信号の電圧降下を抑制することができ、発光素子3Rの発光強度を向上させることができる。
 なお、第2実施形態において、映像信号線L2とリセット信号線L3の積層順は逆であってもよい。つまり、リセット信号線L3が、第2金属層ML2で形成され絶縁膜92の上に設けられ、映像信号線L2が、第3金属層ML3で形成され絶縁膜93の上に設けられていてもよい。
 これまでの説明において、アノード端子32、カソード端子33として表記してきた部分においては、発光素子3の接続方向、及び電圧の印加方向によっては明細書中の記載に限定するものではなく、逆転していても良い。また、図5及び図8においては、発光素子3の一方の電極が下側に、他方の電極が上側にある構成を示しているが、その両方が下側、つまりアレイ基板2に対面する側に有る構成であっても良い。すなわち、表示装置1において、発光素子3の上部でカソード電極22に接続されるフェースアップ構造に限定されず、発光素子3の下部が、アノード電極23及びカソード電極22に接続される、いわゆるフェースダウン構造であってもよい。
 以上、本発明の好適な実施の形態を説明したが、本発明はこのような実施の形態に限定されるものではない。実施の形態で開示された内容はあくまで一例にすぎず、本発明の趣旨を逸脱しない範囲で種々の変更が可能である。本発明の趣旨を逸脱しない範囲で行われた適宜の変更についても、当然に本発明の技術的範囲に属する。上述した各実施形態及び各変形例の要旨を逸脱しない範囲で、構成要素の種々の省略、置換及び変更のうち少なくとも1つを行うことができる。
 1、1A 表示装置
 2 アレイ基板
 3、3R、3G、3B 発光素子
 5 円偏光板
 11、Pix 画素
 11R 第1画素
 11G 第2画素
 11B 第3画素
 12 駆動回路
 21 基板
 22 カソード電極
 23 アノード電極
 24 接続電極
 26 対向電極
 27 素子絶縁膜
 32 アノード端子
 33 カソード端子
 60 カソード配線
 61、65、71、75、79 半導体層
 90 アンダーコート膜
 210 駆動IC
 SST 書込トランジスタ
 IST 初期化トランジスタ
 DRT 駆動トランジスタ
 BG 発光制御走査線
 IG 初期化制御走査線
 SG 書込制御走査線
 RG リセット制御走査線
 PVDD アノード電源電位
 PVSS カソード電源電位
 L1 アノード電源線
 L2 映像信号線
 L3 リセット信号線
 L4 初期化信号線
 L10 カソード電源線
 L11 重畳配線
 ML1 第1金属層
 ML2 第2金属層
 ML3 第3金属層

Claims (10)

  1.  基板と、
     前記基板に設けられた複数の第1画素及び第2画素と、
     複数の前記第1画素及び前記第2画素の各々に設けられた複数の無機発光素子と、
     前記第1画素及び前記第2画素のそれぞれに信号を供給する複数の信号線と、
     前記第1画素及び前記第2画素のそれぞれに電源電位を供給する複数の電源線と、を有し、
     前記第1画素において、複数の前記信号線のうち少なくとも1つ以上は前記電源線と異なる層に設けられ、
     前記第2画素において、複数の前記信号線及び前記電源線は同層に設けられる
     表示装置。
  2.  前記第1画素では、前記基板に垂直な方向からの平面視で、前記信号線は前記電源線と重なって設けられ、
     前記第2画素では、前記平面視で、前記信号線は前記電源線と隣り合って設けられる
     請求項1に記載の表示装置。
  3.  前記第1画素の前記電源線の厚さは、前記第2画素の前記電源線の厚さよりも厚い
     請求項1又は請求項2に記載の表示装置。
  4.  前記基板に垂直な方向で異なる層に設けられた第1金属層、第2金属層及び第3金属層を有し、
     前記第1画素は、前記無機発光素子と電気的に接続された第1トランジスタと、前記第1トランジスタに接続された第2トランジスタと、前記第1金属層で形成された複数の走査線とを含み、
     前記第1トランジスタの半導体層は、前記第2金属層で形成された電極を介して前記無機発光素子と電気的に接続され、
     前記第2トランジスタの半導体層は、前記第3金属層で形成された前記信号線と電気的に接続される
     請求項2又は請求項3に記載の表示装置。
  5.  前記基板に垂直な方向からの平面視で、前記第1画素では、複数の前記信号線のうち少なくとも1つの前記信号線は、他の前記信号線と重なって設けられ、
     前記第2画素では、複数の前記信号線は隣り合って設けられる
     請求項1に記載の表示装置。
  6.  前記第1画素において、前記電源線と重なって設けられ、前記電源線と電気的に接続された重畳配線を有し、
     前記重畳配線は、複数の前記信号線のうち少なくとも1つの前記信号線と同層に設けられる
     請求項5に記載の表示装置。
  7.  前記電源線のシート抵抗値は、複数の前記信号線のうち前記電源線と異なる層に設けられた前記信号線のシート抵抗値以下である
     請求項1から請求項6のいずれか1項に記載の表示装置。
  8.  前記基板に垂直な方向からの平面視で、前記第1画素の面積に対する、複数の前記信号線及び前記電源線を含む金属配線の合計面積の割合は、前記第2画素の面積に対する、複数の前記信号線及び前記電源線を含む金属配線の合計面積の割合よりも小さい
     請求項1から請求項7のいずれか1項に記載の表示装置。
  9.  前記基板と対向し、複数の前記無機発光素子の上に設けられた円偏光板を有し、
     前記円偏光板は、赤色の波長を有する光の透過率が、青色又は緑色の波長を有する光の透過率よりも高い
     請求項1から請求項8のいずれか1項に記載の表示装置。
  10.  前記第1画素は、赤色を表示し、
     前記第2画素は、青色又は緑色を表示する
     請求項1から請求項9のいずれか1項に記載の表示装置。
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