JP5599916B2 - 半導体装置の製造方法、半導体装置及びそれを用いた光プリントヘッド、及び画像形成装置 - Google Patents

半導体装置の製造方法、半導体装置及びそれを用いた光プリントヘッド、及び画像形成装置 Download PDF

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Description

本発明は、例えば、電子写真式プリンタに使用されるLEDプリントヘッドのような半導体装置の製造方法、半導体装置及びそれを用いた光プリントヘッド、及び画像形成装置に関する。
図45は、従来のLEDプリントヘッド900の一部を概略的に示す斜視図であり、図46は、図45のLEDプリントヘッドに備えることができるLEDアレイチップの一例としてのLEDアレイチップ902の一部を示す平面図である。図示されたLEDプリントヘッド900は、基板901上に備えられたLEDアレイチップ902の電極パッド903と、基板901上に備えられた駆動ICチップ904の電極パッド905とをボンディングワイヤ906で接続した構造を持つ。
また、下記の特許文献1には、薄膜構造の発光素子が開示されている。
特開平10−063807号公報(図3から図6まで、図8、段落0021)
しかしながら、図45及び図46に示されたLEDプリントヘッド900では、LEDアレイチップ902と駆動ICチップ904とをボンディングワイヤ906によって接続していたので、LEDアレイチップ902と駆動ICチップ904のそれぞれにワイヤボンド用の大きな(例えば、100μm×100μm)電極パッド903及び905を設ける必要があった。このため、LEDアレイチップ902及び駆動ICチップ904の面積を小さくすることが困難であり、その結果、材料コストを削減することが困難であった。
また、LEDアレイチップ902において発光部907として機能する領域は、表面から5μm程度の深さの領域である。しかし、図45及び図46に示されたLEDプリントヘッド900では、安定したワイヤボンドの歩留まりを確保するために、LEDアレイチップ902の厚さは駆動ICチップ904の厚さ(例えば、250μm〜300μm)と同程度にする必要があった。このため、非特許文献1のLEDプリントヘッド900においては、LEDアレイチップ902の材料コストを削減することが困難であった。
さらにまた、特許文献1には、薄膜構造の発光素子が開示されているが、発光素子にはハンダボール用の電極パッドが備えられており、この電極パッドにハンダボールを介して個別電極が接続されている。このように、特許文献1の薄膜構造の発光素子は電極パッドを備えているので、その面積を縮小することが困難であった。
そこで、本発明は上記したような従来技術の課題を解決するためになされたものであり、その目的とするところは、小型化及び材料コストの低減を図ることができる半導体装置の製造方法、半導体装置及びそれを用いた光プリントヘッド、及び画像形成装置を提供することにある。
本発明に係る半導体装置は、所定の配列ピッチで配列された複数の端子領域を備えた半導体基板と、厚さが10μm以下で、幅が300μm以下であり、少なくとも一つの発光素子を有し、該半導体基板上に設けられた半導体膜と、前記半導体膜の前記発光素子上から前記半導体基板の前記端子領域上に至る領域に設けられ、前記発光素子と前記半導体基板上の前記端子領域とを電気的に接続する薄膜の個別配線層と、前記個別配線層下の前記個別配線層のコンタクト領域以外の部分に設けられた層間絶縁膜とを有し、前記発光素子は前記半導体基板上に複数配列されるように、前記半導体膜が前記半導体基板上に設けられ、前記端子領域は対応する該発光素子とそれぞれ配列ピッチを同じとするとともに、一対一に対向して配置されており、前記個別配線層は該対向する発光素子と端子領域の間を直線的に接続することを特徴とする
本発明に係る光プリントヘッドは、上記半導体装置を有するものである。
本発明に係る画像形成装置は、上記半導体装置を含む光プリントヘッドを少なくとも1台有するものである。
本発明の半導体装置によれば、基板の端子領域を有する面上に半導体薄膜を貼り付け、これらを薄膜の個別配線層で電気的に接続する構造を採用したので、半導体装置の小型化及び材料コストの低減を図ることができるという効果がある。
また、本発明の光プリントヘッドによれば、上記半導体装置を使用しているので、装置の小型化、材料コストの大幅な削減を実現できるという効果が得られる。
さらに、本発明の画像形成装置によれば、上記半導体装置を含む光プリントヘッドを露光装置として使用しているので、優れた発光特性により高品質な画像を形成でき、また、光プリントヘッドの小型化によるスペース効率の向上、及び材料コストの大幅な削減を実現できるという効果が得られる。
本発明の第1の実施形態に係るLED/駆動IC複合チップの一部を概略的に示す斜視図である。 第1の実施形態に係るLED/駆動IC複合チップの一部を概略的に示す平面図である。 図2をS−S線で切る面を概略的に示す断面図である。 (a)から(f)までは、第1の実施形態に係るLED/駆動IC複合チップの製造プロセスを概略的に示す平面図である。 図2をS−S線で切る面(端子領域を含む箇所)を概略的に示す断面図である。 図2をS−S線で切る面(絶縁膜を有する場合)を概略的に示す断面図である。 第1の実施形態に係るLED/駆動IC複合チップのLEDエピフィルムの製造プロセス(その1)を概略的に示す断面図である。 第1の実施形態に係るLED/駆動IC複合チップのLEDエピフィルムの製造プロセス(その2)を概略的に示す断面図である。 (a)は、第1の実施形態に係るLED/駆動IC複合チップのLEDエピフィルムの製造プロセス(その3)を概略的に示す断面図であり、(b)は、第1の実施形態に係るLED/駆動IC複合チップのLEDエピフィルムの製造プロセス(その3)を概略的に示す断面図である。 第1の実施形態に係るLED/駆動IC複合チップのLEDエピフィルムの製造プロセス(その4)を概略的に示す断面図である。 第1の実施形態の変形例に係るLED/駆動IC複合チップを概略的に示す断面図である。 本発明の第2の実施形態に係るLED/駆動IC複合チップの一部を概略的に示す斜視図である。 図12をS13−S13線で切る面を概略的に示す断面図である。 本発明の第3の実施形態に係るLED/駆動IC複合チップの一部を概略的に示す斜視図である。 第3の実施形態に係るLED/駆動IC複合チップを概略的に示す平面図である。 第3の実施形態に係るLED/駆動IC複合チップの一部を概略的に示す平面図である。 第3の実施形態の変形例に係るLED/駆動IC複合チップを概略的に示す平面図である。 本発明の第4の実施形態に係るLED/駆動IC複合チップの一部を概略的に示す斜視図である。 第4の実施形態に係るLED/駆動IC複合チップの一部を概略的に示す平面図である。 図19をS20−S20線で切る面を概略的に示す断面図である。 本発明の第5の実施形態に係るLED/駆動IC複合チップの一部を概略的に示す斜視図である。 第5の実施形態に係るLED/駆動IC複合チップの一部を概略的に示す平面図である。 本発明の第6の実施形態に係るLED/駆動IC複合チップの一部を概略的に示す斜視図である。 第6の実施形態に係るLED/駆動IC複合チップの一部を概略的に示す平面図である。 本発明の第7の実施形態に係るLED/駆動IC複合チップが複数個形成された半導体ウェハを概略的に示す平面図である。 第7の実施形態に係るLED/駆動IC複合チップが複数個形成された半導体ウェハの一部を概略的に示す平面図である。 第7の実施形態に係るLED/駆動IC複合チップが複数個形成された半導体ウェハの一部を概略的に示す平面図である。 第7の実施形態に係るLED/駆動IC複合チップの一部を概略的に示す斜視図である。 第7の実施形態に係るLED/駆動IC複合チップの一部を概略的に示す平面図である。 本発明の第8の実施形態に係るLED/駆動IC複合チップの一部を概略的に示す斜視図である。 第8の実施形態に係るLED/駆動IC複合チップの一部を概略的に示す平面図である。 第8の実施形態の変形例に係るLED/駆動IC複合チップの一部を概略的に示す斜視図である。 第8の実施形態の変形例に係るLED/駆動IC複合チップの一部を概略的に示す平面図である。 本発明の第9の実施形態に係るLED/駆動IC複合チップが複数個形成された半導体ウェハの一部を概略的に示す平面図である。 第9の実施形態に係るLED/駆動IC複合チップの一部を概略的に示す斜視図である。 第9の実施形態の変形例に係るLED/駆動IC複合チップが複数個形成された半導体ウェハの一部を概略的に示す平面図である。 第9の実施形態の変形例に係るLED/駆動IC複合チップの一部を概略的に示す斜視図である。 第9の実施形態の変形例に係るLED/駆動IC複合チップを製造するために半導体ウェハに形成された溝パターンの他の例を概略的に示す平面図である。 本発明の第10の実施形態に係るLEDユニットの一部を概略的に示す斜視図である。 本発明の第11の実施形態に係るLEDユニットの一部を概略的に示す斜視図である。 本発明の第12の実施形態に係るLEDユニットの一部を概略的に示す平面図である。 本発明に係る半導体装置を組み込んだLEDプリントヘッドを概略的に示す断面図である。 本発明の第13の実施形態に係る画像形成装置の構成を概略的に示す断面図である。 メタル層の変形例を概略的に示す平面図である。 従来のLEDプリントヘッドの一部を概略的に示す斜視図である。 図45のLEDプリントヘッドに備えられたLEDアレイチップの一部を示す平面図である。
<第1の実施形態>
図1は、本発明の第1の実施形態に係る半導体装置であるLED/駆動IC複合チップ100の一部を概略的に示す斜視図である。また、図2は、LED/駆動IC複合チップ100の一部を概略的に示す平面図である。
図1又は図2に示されるように、第1の実施形態に係るLED/駆動IC複合チップ100は、集積回路102を有するシリコン(Si)基板101と、このSi基板101上に密着形成された導通層、例えば、メタル層103とを有する。また、LED/駆動IC複合チップ100は、メタル層103上に貼り付けられたシート状の半導体薄膜であるエピタキシャルフィルム(以下「LEDエピフィルム」と言う。)104と、複数の個別配線層106とを有する。メタル層103は、例えば、グランドに接続されている。
LEDエピフィルム104には、複数のLED(発光部又は発光領域)105が形成されている。複数のLED105は、等ピッチ(ピッチP)で1列(X方向であり、LED駆動用の駆動ICの配列方向でもある)に配列されている。ただし、複数のLED105の配列は等ピッチに限定されない。また、複数のLED105の列数も1列に限定されず、例えば、複数のLED105の配列を、配列方向(X方向)に直交する方向(Y方向)に規則的にずらしてもよい。また、図1には、6個のLED105が示されているが、これはLEDエピフィルム104の一部を図示したことによるものであり、LEDエピフィルム104に形成されるLED105の数は6個に限定されない。また、図2に示されるように、LEDエピフィルム104は、LED105の発光領域の幅Wよりも広い幅Wを持つ。例えば、LED105の発光領域の幅Wを20μmとし、LEDエピフィルム104の幅Wを50μmとし、LED105の発光領域の両側にそれぞれ15μmの余裕を持たせている。LEDエピフィルム104の幅Wは、電極パッドを有する従来のLEDプリントヘッドの基板の幅(通常、400μm程度)よりも非常に小さい幅である。ただし、LEDエピフィルム104の幅W及びLED105の発光領域の幅Wは上記した値に限定されない。
LEDエピフィルム104は、後述するエピタキシャル層のみで構成されることが望ましい。エピタキシャル層は、Si基板101とは別の基板上で成長され、その後、メタル層103上に移送される。LEDエピフィルム104の厚さは、LEDの安定した特性(例えば、発光特性や電気特性)を確保するために十分な厚さである2μm程度とすることができる。このLEDエピフィルム104の厚さは、電極パッドを有する従来のLEDプリントヘッドの厚さ(通常、300〜400μm程度)よりも非常に薄い厚さである。またLEDエピフィルム104の厚さが厚くなると、個別配線層106に段切れが発生する確率が高くなる。このような不良の発生を回避するためには、LEDエピフィルム104の厚さを、約10μm以下にすることが望ましい。ただし、LEDエピフィルム104の厚さを、10μmを超える厚さにすることもできる。
Si基板101は、集積回路102が作り込まれたモノリシックSi基板である。Si基板101の集積回路102には、複数のLED105を駆動させるための複数の駆動IC107(即ち、駆動IC107の繰り返し単位)が含まれる。複数の駆動IC107は、複数のLED105のそれぞれに対向するように、等ピッチで配置されている。ただし、集積回路102には、複数の駆動IC107の他に、LED105の点灯制御に共通に使用される回路も含まれる。Si基板101の厚さは、例えば、約300μmである。
メタル層103は、Si基板101表面の集積回路102が形成されている領域に隣接した、集積回路102が形成されていない領域上に形成されている。メタル層103は、例えば、パラジウム又は金等からなる。メタル層103の表面にはLEDエピフィルム104が貼り付けられている。メタル層103は、その上に貼り付けられたLEDエピフィルム104をSi基板101の集積回路102形成領域近傍に固定する機能と、LEDエピフィルム104の下面の共通端子領域(後述する図5のボンディング面104a)とSi基板101の共通端子領域(後述する図5の共通電位電極層102a)とを電気的に接続する機能とを持つ。メタル層103は、基板101上のLEDエピフィルム104のボンディングにおける良好なボンディング品質を得るために、及び、エピタキシャル層111の下面(即ち、LEDエピフィルム104の第1導電型領域の下面)を基板101上に形成された共通電位電極層102aに接続するために、形成される。LEDエピフィルム104は、ボンディング面104aにおいて、オーミックコンタクト、即ち、低抵抗の電気接続を形成することが望ましい。共通電位は、例えば、グランド電位である。メタル層103とSi基板101の共通電位電極層102aとの間には、オーミックコンタクトが形成されることが望ましい。この実施形態においては、第1導電型はn型であり、LEDエピフィルム104におけるエピタキシャル層111は、例えば、n型GaAs層である。n型GaAs層上にボンディングされたメタル層103は、LED105のすべてに対する共通n電極である。共通電極領域は、基板101の表面の全体又は一部上に形成してもよい。基板101上の共通電極領域は、LED105の制御をするためのn型電極である。なお、メタル層103を、Si基板101表面の集積回路102が形成されている領域上に(全部又は一部が重なるように)、絶縁膜(後述する図6の絶縁膜101a)を介して、形成してもよい。なお、メタル層103の厚さは、例えば、約100nm(=0.1μm)である。
以下に説明される第1の実施形態の変形例において、メタル層103は、Si基板101の導電面から部分的に又は全体的に絶縁されている。この場合には、メタル層103は、駆動IC回路102の共通電極領域に接続されてもよい。駆動ICの共通電位は、幾つかの変更ができる。駆動ICの共通電位の変動がLEDの共通電位に影響を与えるときには、基板101上の共通電極103又は共通電極領域102aは、駆動ICの共通電極に接続しない。
また、LEDエピフィルム104の複数のLED105の配列方向(図における、X方向)と、Si基板101の複数の駆動IC107の配列方向(図における、X方向)とは平行であることが望ましい。また、LEDエピフィルム104の複数のLED105の配列ピッチ(図2における、P)と、基板101の複数の駆動IC107の配列ピッチ(図2における、P)とは、ほぼ同じ値になるようにすることが望ましい。さらに、LEDエピフィルム104の複数のLED105と、基板101の複数の駆動IC107とは、一対一に対向することが望ましい。
個別配線層106は、LEDエピフィルム104の複数のLED105の発光部上面と、Si基板101の複数の駆動IC107の個別出力端子107aとのそれぞれを電気的に接続する。個別配線層106は、例えば、薄膜のメタル配線である。個別配線層106は、(1)金を含む単層又は積層のメタル層、例えば、金で構成された層(Au層)、チタンと白金と金の積層層(Ti/Pt/Au積層層)、金と亜鉛の積層層(Au/Zn積層層)、金・ゲルマニウム・ニッケルを含む層と金層との積層層(AuGeNi/Au積層層)、(2)パラジウムを含む単層又は積層のメタル層、例えば、パラジウムで構成された層(Pd層)、パラジウムと金の積層層(Pd/Au積層層)、(3)アルミニウムを含む単層又は積層のメタル層、例えば、アルミニウムで構成された層(Al層)、アルミニウムとニッケルの積層層(Al/Ni積層層)、(4)ポリシリコンで構成された層、(5)ITOやZnO等の導電性酸化物薄膜等とすることができる。また、個別配線層106においては、素子とのコンタクト部分の材料と、配線領域の材料とを別の材料で構成してもよい。個別配線層と接続する駆動ICの出力電極パッドの材料は、個別配線層106についての上記材料と異なってもよい。駆動ICの出力電極パッドの材料が個別配線層106の材料と異なる場合には、適切な材料の組み合わせが選択されるべきである。これは、不適切な組み合わせの場合には、異なる材料間の原子の相互拡散が発生し、接続領域の欠陥を引き起こすからである。
個別配線層106は、フォトリソグラフィ技術を用いて一括形成することが望ましい。個別配線層106は、薄膜配線であるので、配線が長くなれば配線における電圧降下の影響が大きくなる。また、複数のLED105を高密度に配列する場合には、複数のLED105の配列ピッチPが小さくなるため、個別配線層106の幅が制限される。個別配線層106の幅が5μmであり、厚さが0.5μmであり、数mAの駆動電流を流す場合には、個別配線層106の長さは、約200μm以下にすることが望ましい。
また、個別配線層106とLEDエピフィルム104の表面及び側面との間、個別配線層106とメタル層103との間、個別配線層106とSi基板101の表面との間、個別配線層106と駆動IC107形成領域との間など、電気的にショートしてはならない領域には、絶縁膜(後述する図3及び図4の絶縁膜117)が設けられ、正常な動作を確保できる構造になっている。LEDエピフィルム104上の素子から駆動IC107の個別電極コンタクト領域(個別出力端子107a)との間には、LEDエピフィルム104やIC形成領域の段差が存在する。これらの段差領域で、個別配線層106に短絡及び断線が発生しないように良好な被覆が可能な、PCVD(プラズマ化学気相成長)法で形成した絶縁膜によって層間絶縁膜を形成したり、或いは、ポリイミド膜又はスピン・オン・グラス膜等で段差を平坦化する等、段差の形態に応じて層間絶縁膜を設けることが望ましい。
図3は、図2をS−S線で切る面を概略的に示す断面図である。図3に示されるように、LED/駆動IC複合チップ100は、Si基板101と、メタル層103と、LEDエピフィルム104と、個別配線層106とを順に積層させた構造を持つ。
図3に示されるように、LEDエピフィルム104は、n型GaAs層111と、n型AlGa1−xAs層112(0≦x≦1)と、n型AlGa1−yAs層113(0≦y≦1)と、n型AlGa1−zAs層114(0≦z≦1)と、n型GaAs層115とを順に積層させた構造を持つ。また、n型AlGa1−yAs層113及びn型AlGa1−zAs層114にはZn拡散領域116が形成されており、n型AlGa1−zAs層114上には絶縁膜117が形成されている。
n型GaAs層111の厚さは、約10nm(=約0.01μm)であり、n型AlGa1−xAs層112の厚さは、約0.5μmであり、n型AlGa1−yAs層113の厚さは、約1μmであり、n型AlGa1−zAs層114の厚さは、約0.5μmであり、n型GaAs層115の厚さは、約10nm(=約0.01μm)である。この場合には、LEDエピフィルム104の厚さは、約2.02μmとなる。ただし、各層の厚さは、上記値に限定されない。また、LEDエピフィルム104の材料として、(AlGa1−xIn1−yP(ここで、0≦x≦1且つ0≦y≦1である。)、GaN、AlGaN、InGaN等の他の材料を用いてもよい。
第2導電型GaAs層115(図7に示される)は、n型AlGa1−zAs層114上に形成され、その後、Znのp型不純物がエピタキシャル層に拡散され、Zn拡散フロントが活性層113に形成される。上部GaAs層に形成されたPN接合層は、エッチング除去される。絶縁膜117は、基板上面を覆うように形成され、個別配線層106は、p型(Zn拡散)コンタクト層115a上に形成される。また、上記各層のAl組成は、x>y且つz>y(例えば、x=z=0.4、y=0.1)とすることができる。Zn拡散領域116の拡散フロントは、n型AlGa1−yAs層113の内部に位置するように構成することができる。このように構成することにより、pn接合を介して注入された少数キャリアは、n型AlGa1−yAs層113内、及び、Zn拡散によってAlGa1−yAs層113内に形成されたp型AlGa1−yAs内に閉じ込められ、高い発光効率が得られる。即ち、図3に示されるような構造を採用することによって、LEDエピフィルム104の厚さを約2μmと薄くすることができ、発光効率を高くすることができる。なお、上記説明においては、エピタキシャル層としてダブルへテロ型に複数のエピタキシャル層を積層し、そこにZn拡散層による逆導電型不純物拡散領域を形成してホモ接合型としたLEDの製造方法を説明したが、シングルへテロ積層型或いは単層のエピタキシャル層からなるエピタキシャル層に拡散領域を形成したホモ接合型LEDとすることもできる。
次に、LED/駆動IC複合チップ100の製造方法を説明する。図4(a)から(f)までは、LED/駆動IC複合チップ100の製造プロセスを概略的に示す平面図である。
LED/駆動IC複合チップ100の製造に際しては、先ず、図4(a)に示されるように、半導体ウェハ101aのチップ形成領域101b内に集積回路102を形成する。次に、図4(b)に示されるように、集積回路102が形成された半導体ウェハ101aのチップ形成領域118内にメタル層103を形成し、次に、図4(c)に示されるように、メタル層103上にLEDエピフィルム104を貼り付ける。次に、図4(d)に示されるように、少なくともLEDエピフィルム104内の素子(LED)と、IC領域(集積回路102形成領域)の個別配線層106の接続領域との間の個別配線形成予定領域上に、絶縁膜117を形成した後、その上に、リフトオフ法又はフォトリソグラフィ技術を用いて薄膜の個別配線層106を形成する。配線形成工程では、配線に使用する材料によって、適宜リフトオフ法やエッチング法によって配線パターンを形成すればよい。次に、図4(e)に示されるダイシング予定ライン403,404をダイシングして半導体チップ、即ち、LED/駆動IC複合チップ100を分離する。ここでは、集積回路102を形成した後に、集積回路102の近傍のチップ形成領域118内にメタル層103を形成する工程を述べたが、集積回路102を形成する工程で、メタル層103と、集積回路のLED駆動における共通電位側とを電気的に接続する配線或いは接続領域とを形成することもできる。
図5は、LED/駆動IC複合チップ100を概略的に示す断面図である。LEDエピフィルム104の裏面のボンディング面104a、即ち、メタル層103との接合面を形成するLEDエピフィルム104の裏面全面とメタル層103との間、及び、メタル層103とSi基板101の集積回路102の共通電位電極層102a、即ち、集積回路102のLED駆動のための共通電位側端子と接続されているメタル層103を形成するためのSi基板表面領域の間には、オーミックコンタクトが形成されていることが望ましい。LEDエピフィルム104をメタル層103上に密着させ、LEDエピフィルム104とメタル層103の間のボンディング強度を強固にするために、例えば、200〜250℃でシンターする。その後、個別配線予定領域に層間絶縁膜を形成し、個別配線層106とLED及びICのコンタクト領域に層間絶縁膜開口部を形成した後、個別配線層106を形成し、LEDとICの個別配線電極側を接続する。個別配線層106とLEDの電極コンタクト層、本実施形態では、GaAsコンタクト層表面とのコンタクト抵抗を低減するために適宜シンターを行うことが望ましい。この工程でのシンター温度は、使用するコンタクト電極材料に適したシンター温度を選択すればよい。ただし、LEDエピフィルム104のボンディング温度(シンター温度)と比較して同等程度の温度である方が望ましい。これは、あまり高い温度でのシンターを行うとSi基板101とLEDエピフィルム104の熱膨張係数の差異からLEDエピフィルム104に生じる応力が大きくなり、欠陥を発生させる可能性があるからである。
図6は、LED/駆動IC複合チップ100(絶縁膜119を有する場合)を概略的に示す断面図である。このような構造は、Si基板上のメタル層103を形成する領域の下に絶縁膜119、例えば、SiO膜を形成し、絶縁膜開口部119aを介して、メタル層103と集積回路の共通電位電極層102aが接続される構造である。このメタル層103と集積回路の共通電位電極層102aが接続される絶縁膜開口部119aは、LEDエピフィルム104のボンディング予定領域近傍で、LEDエピフィルム104のボンディング予定領域から外れた領域に設けることが望ましい。LEDエピフィルム104のボンディング予定領域に絶縁膜開口部予定領域がある場合には、LEDエピフィルム104をボンディングする領域に段差が形成される可能性があり、段差が存在する領域では、良好なボンディングを実行することが困難だからである。図6に示したように、絶縁膜119の開口部119aを介してSi基板101の共通配線領域102aとメタル層103を接続してもよく、また、メタル層103から配線を延在させ、共通電位電極層102aに接続してもよい。なお、この変形例では、共通電位電極層102aは、メタル層103と接続されているSi基板101の表面領域で、駆動集積回路のLEDを駆動するための共通電位側(n電極側)と接続された領域を意味する。
図7から図10までは、LEDエピフィルム104の製造プロセスを概略的に示す断面図である。図9(a)は、図9(b)をS9b−S9b線で切る面を概略的に示す断面図であり、図9(b)は、図9(a)をS9a−S9a線で切る面を概略的に示す断面図である。
LEDエピタキシャル層104bの製造は、有機金属化学蒸着法(MOCVD法)や分子線エピタキシー法(MBE法)等によって行うことができる。LEDエピフィルム104の製造に際しては、図7に示されるように、GaAs基板121上に、GaAsバッファ層122、(AlGa)InPエッチングストップ層123、及びAlAs剥離層124を順に成膜する。次に、AlAs剥離層124上に、GaAsコンタクト層111(n型GaAs層111)、AlGaAs下クラッド層112(n型AlGa1−xAs層112)、AlGaAs活性層113(n型AlGa1−yAs層113)、AlGaAs上クラッド層114(n型AlGa1−zAs層114)、及びGaAsコンタクト層115(n型GaAs層115)を順に成膜する。AlAs層とLEDエピタキシャル層104bとの選択的なエッチングが可能な選択エッチャントに対するエッチングレート比が大きく異なるエッチング液を使用して、LEDエピタキシャル層104bを剥離し、LEDエピフィルム104を得る、エピタキシャル・リフトオフ法を用いて行うことができる。
次に、図8に示されるように、絶縁膜117aの成膜及び開口部の形成をし、固相拡散法等により亜鉛(Zn)からなるP型不純物を拡散し、Zn拡散領域116を形成する。その後、固相拡散時に用いた拡散源膜は除去し、GaAsコンタクト層のZn拡散領域表面を露出させる。次に、GaAsコンタクト層内に形成されたpn接合面を含む領域を除去することが望ましい。
次に、図9(a)及び(b)に示されるように、10%HF(弗化水素)液により、AlAs剥離層(犠牲層)124を選択的に除去する。AlAs剥離層124に対するエッチング速度は、AlGaAs層112〜114、GaAs層111,115,121,122、及びエッチングストップ層123に対するエッチング速度に比べ格段に大きいので、AlAs剥離層124を選択的にエッチングすることができる。これにより、LEDエピフィルム104を、LEDエピフィルム製造用基板120から剥がすことが可能になる。なお、このLEDエピフィルム104を薄くするとともに、比較的短い時間でLEDエピフィルム製造用基板120から剥がすためには、例えば、LEDエピフィルム104の幅を300μm以下、例えば、100μm以下、より好ましくは50μm程度とすることが望ましい。このためには、図9(b)に示されるように、幅Wが50μmとなるように、各エピタキシャル層111〜115をエッチングし、溝131を形成しておく。剥離層124は、剥離層124を選択的にエッチングすることによって基板120からLEDエピフィルム104bを除去するため、溝131を形成することによって、少なくとも、露出されるべきである。エッチング液(例えば、燐酸過水)は、溝を通して剥離層に達する。狭すぎる幅Wは、剥離層124のエッチング速度に影響を与えるので、幅Wは、10μm以上であることが望ましい。
燐酸過水により、層間絶縁膜117aは容易にエッチングされない。したがって、溝131形成前に、溝形成予定領域の層間絶縁膜を、例えば、CF+Oプラズマを用いたドライエッチングにより除去する。その後、層間絶縁膜の開口を通して、LEDエピフィルムは、例えば、燐酸過水を用いたウェットエッチングによりエッチングされる。燐酸過水は、AlGaAs層112〜114、GaAs層111,115、及び(AlGa)InPエッチングストップ層123はエッチングするが、(AlGa)InPエッチングストップ層123に対するエッチングレートは小さいため、基板121まで溝エッチングが到達することを防止できる。溝131を形成した後、LEDエピフィルムを基板120から剥離した後にLEDエピフィルムをハンドリングするための支持体(図9(b)に示されるLEDエピフィルム支持体104c)を設け、HF液によりエッチングすることにより、図10に示すように、AlAs剥離層124をエッチングし、LEDエピフィルム104を剥離する。なお、図10には、AlAs剥離層124が残されている状態(エッチング途中)が示されているが、LEDエピフィルム104を保持した状態で、AlAs剥離層124は完全に除去される。AlAs剥離層124をエッチング除去した後、エッチング液が残留しないように純水による水洗処理を施す。その後、LEDエピフィルム支持体104c表面を、例えば、真空吸着により支持体104cが設けられたLEDエピフィルム104を吸着し、GaAs基板上から、Si基板のメタル層103上に移動し、ボンディングする。LEDエピフィルム104をボンディングした後、支持体104cを除去する。支持体104cを除去した後、層間絶縁膜117aを設け、個別配線層106を形成する。なお、溝131を形成するためのエッチングレジスト用マスクを、LEDエピフィルムを支持するための支持体として用いてもよい。
以上説明したように、第1の実施形態に係るLED/駆動IC複合チップ100によれば、Si基板101上にメタル層103を挟んで貼り付けられたLEDエピフィルム104とSi基板101に形成された駆動IC107とをフォトリソグラフィ技術により形成された薄膜の個別配線層106により電気的に接続しているので、LEDエピフィルム104にワイヤボンド用の電極パッドを設ける必要がない。このため、LEDエピフィルム104の面積を小さくでき、その結果、LED/駆動IC複合チップ100の小型化を実現できる。また、LEDエピフィルム形成用の基板120は、LEDのリフトオフ後、再利用でき、さらに、LEDエピフィルム104の面積を小さくできるので、材料コストの低減を図ることができる。
また、第1の実施形態に係るLED/駆動IC複合チップ100によれば、Si基板101上に貼り付けられたLEDエピフィルム104とSi基板101に形成された駆動IC107とをフォトリソグラフィ技術により形成された薄膜の個別配線層106により電気的に接続しているので、LEDエピフィルム104の厚さをワイヤボンドに対する強度を考慮して厚くする必要がない。このように、LEDエピフィルム104の厚さを薄くできるので、材料コストの低減を図ることができる。
さらに、第1の実施形態に係るLED/駆動IC複合チップ100によれば、LEDエピフィルム104の複数のLED105と、Si基板101の複数の駆動IC107とを、一対一に対向させているので、個別配線層106の長さを短くすることができ、個別配線層106の抵抗値を低くすることができる。また、複合チップ幅も小さくすることができる。
さらに、第1の実施形態に係るLED/駆動IC複合チップによれば、エピフィルム104の下にメタル層103を有し、しかもエピフィルム104は2μm程度と非常に薄いので、LED105から発生した光は直接上部に放射されるだけでなく、下面に放射しメタル層103に照射された光もこのメタル層表面で反射しエピフィルム104を透過し表面から照射される。そのため、発光強度が向上するという効果もある。
図11は、本発明の第1の実施形態の変形例に係る半導体装置としてのLED/駆動IC複合チップ150を概略的に示す断面図である。図11において、図3(第1の実施形態)の構成と同一又は対応する構成には、同じ符号を付す。図11に示されたLED/駆動IC複合チップ150は、図6の場合と同様に、Si基板101とメタル層103との間に絶縁膜151を備えている。図11に示されるLED/駆動IC複合チップ150の場合には、メタル層103をSi基板101の集積回路102上等に配置することが可能になり、LED/駆動IC複合チップ150の面積を縮小することが可能になる。図11に示される第1の実施形態の変形例において、上記以外の点は、図1から図10に示されるLED/駆動IC複合チップ100と同じである。
<第2の実施形態>
図12は、本発明の第2の実施形態に係る半導体装置であるLED/駆動IC複合チップ160の一部を概略的に示す斜視図である。また、図13は、図12をS13−S13線で切る面を概略的に示す断面図である。
図12において、図1(第1の実施形態)の構成と同一又は対応する構成には、同じ符号を付す。また、図13において、図3(第1の実施形態)の構成と同一又は対応する構成には、同じ符号を付す。図12及び図13に示されたLED/駆動IC複合チップ160は、Si基板101とLEDエピフィルム104との間にメタル層(即ち、図1及び図3におけるメタル層103に相当する層)を備えていない点が、第1の実施形態に係るLED/駆動IC複合チップ100と相違する。Si基板101の上面とLEDエピフィルム104の下面、即ち、Si基板101とLEDエピフィルム104の接合面を、適当な化学的方法で表面処理し(汚染物質の除去及び平坦性、例えば、原子層オーダーでの平坦性を準備して、)、両面を密着させ、加圧・加熱工程を経ることにより、両面を強固にボンディングすることができる。強固な接着に必要な加熱温度は、メタル層を介した接着の場合に比べ高い温度になるが、第2の実施形態における接着方法を用いれば、メタル層を設ける場合と比較して、LEDエピフィルムとシリコン基板表面の間に、第3の層(メタル層)を設けることに起因した、メタル層の欠陥発生に伴うようなボンディングの欠陥発生確率を除外することができる。また、メタル層103を導入することにより、駆動IC配列に対してアラインメントされたメタル層103のパターンに対してLEDエピフィルム104のボンディング位置合わせをするので、LEDエピフィルム104のICパターンに対する位置合わせずれの大きさが増大する要因が増える。したがって、メタル層103を設けない場合は、メタル層103を設ける場合と比較して、駆動IC配列に対する位置合わせマージンを小さくすることができる。
なお、第2の実施形態において、上記以外の点は、上記第1の実施形態の場合と同じである。
<第3の実施形態>
図14は、本発明の第3の実施形態に係る半導体装置であるLED/駆動IC複合チップ170の一部を概略的に示す斜視図である。また、図15は、LED/駆動IC複合チップ170を概略的に示す平面図であり、図16は、LED/駆動IC複合チップ170の一部を拡大して概略的に示す平面図である。
図14から図16までにおいて、図1又は図2(第1の実施形態)の構成と同一又は対応する構成には、同じ符号を付す。第3の実施形態に係るLED/駆動IC複合チップ170は、Si基板101のメタル層103上に複数のLEDエピフィルム171を備えた点が、第1の実施形態に係るLED/駆動IC複合チップ100と相違する。
LED105の配列密度が600dpiである場合には、LED105の配列ピッチは42.4μmである。この場合に、一つのLEDエピフィルム171が24個のLED105を含むとすると、LEDエピフィルム171の長さは1017.6μm(=42.4μm×24)になる。したがって、8個のLEDエピフィルム171を配列した場合には、LED/駆動IC複合チップには192個のLEDが配列され、チップ長は8140.8μm(=1017.6μm×8)になる。
第3の実施形態に係るLED/駆動IC複合チップ170によれば、1個のLED/駆動IC複合チップ170に含まれるLED105の個数が多い場合であっても、LEDエピフィルム171の長さを短くできるので、製造プロセスにおけるLEDエピフィルム171のハンドリングが容易になる。
また、LEDエピフィルム171の長さが短いので、LEDエピフィルム171の下面の全域をメタル層103の上面に密着させるプロセスが容易になり、製造歩留まりを高くすることができる。
さらに、LEDエピフィルム171の密着均一性を確保できるので、LEDエピフィルム171内のLED105の電気特性、発光特性の均一性を向上できる。
さらにまた、LEDエピフィルム171を短く分割しているので、温度変化に伴いLEDエピフィルム171に発生する内部応力を軽減でき、LED105の欠陥発生要因を排除できるので、LED105の高い信頼性を確保できる。
図17は、本発明の第3の実施形態の変形例に係る半導体装置としてのLED/駆動IC複合チップ180を概略的に示す平面図である。図17において、図15(第3の実施形態)の構成と同一又は対応する構成には、同じ符号を付す。図17に示されたLED/駆動IC複合チップ180は、Si基板101とLEDエピフィルム181との間にメタル層(図15におけるメタル層103に相当する層)を備えていない点のみが、図15に示されるLED/駆動IC複合チップ170と相違する。なお、図17に示される変形例において、上記以外の点は、図14から図16に示される第3の実施形態のLED/駆動IC複合チップ170と同じである。
<第4の実施形態>
図18は、本発明の第4の実施形態に係る半導体装置であるLED/駆動IC複合チップ190の一部を概略的に示す斜視図である。また、図19は、LED/駆動IC複合チップ190の一部を概略的に示す平面図であり、図20は、図19をS20−S20線で切る面を概略的に示す断面図である。
図18において、図1(第1の実施形態)の構成と同一又は対応する構成には、同じ符号を付す。また、図19において、図2(第1の実施形態)の構成と同一又は対応する構成には、同じ符号を付す。図20及び図21に示されたLED/駆動IC複合チップ190は、メタル層103上に複数のLEDエピフィルム191を等ピッチに1列に貼り付け、且つ、各LEDエピフィルム191が1個のLEDを有する点が、図1及び図2に示される第1の実施形態に係るLED/駆動IC複合チップ100と相違する。
図20に示されるように、LEDエピフィルム191は、p型GaAs層192上に、p型AlGa1−xAs層193、p型AlGa1−yAs層194、n型AlGa1−zAs層195、及びn型GaAs層196を順に形成した構造を持つ。n型GaAs層196上には絶縁膜197が成膜され、その開口部から駆動IC107の端子領域(出力電極パッド)107aまでの領域に個別配線層106が形成されている。上記各層のAl組成は、x>y且つz>y(例えば、x=z=0.4、y=0.1)とすることができる。ただし、LEDエピフィルム191の構造及び組成は上記したものに限定されない。例えば、シングルへテロ型でも、ホモ型でもよく、ダブルへテロ型においても、クラッド層の間にノンドープの活性層を設ける或いは、量子井戸層を挿入する等の種々の構造が可能である。また、上面をp型とし、下面をn型にする等の変形も可能である。
以上説明したように、第4の実施形態に係るLED/駆動IC複合チップ190によれば、LEDエピフィルム191が小さく分割されているので、LEDエピフィルム191の熱膨張係数とSi基板101の熱膨張係数とが大きく異なる場合に問題となり得る、LEDエピフィルム191の内部応力を軽減でき、LEDエピフィルム191の欠陥の発生要因の一つを排除できる。このため、第4の実施形態に係るLED/駆動IC複合チップ190の信頼性を高めることができる。
また、第4の実施形態に係るLED/駆動IC複合チップ190によれば、LEDエピフィルム191が小さく分割されており、接着領域が小さいので、LEDエピフィルム191をメタル層103に密着させるプロセスが容易であり、密着性の不完全さに起因する欠陥発生率を低減できる。
さらに、第4の実施形態に係るLED/駆動IC複合チップ190によれば、LEDエピフィルム191が発光領域以外の部分を持たないのでLEDエピフィルムの幅を狭くすることができ、個別配線層106の長さをより一層短くすることができる。
なお、第4の実施形態において、上記以外の点は、上記第1から第3までの実施形態の場合と同じである。
<第5の実施形態>
図21は、本発明の第5の実施形態に係る半導体装置であるLED/駆動IC複合チップ200の一部を概略的に示す斜視図である。また、図22は、LED/駆動IC複合チップ200の一部を概略的に示す平面図である。
図21において、図1(第1の実施形態)の構成と同一又は対応する構成には、同じ符号を付す。また、図22において、図2(第1の実施形態)の構成と同一又は対応する構成には、同じ符号を付す。図21及び図22に示されたLED/駆動IC複合チップ200は、LEDエピフィルム201の端部がメタル層103の内側に位置するように形成されている点が、第1の実施形態に係るLED/駆動IC複合チップ100と相違する。言い換えれば、メタル層103のLED配列方向(X方向)の長さが、LEDエピフィルム201の長さより大きく、メタル層103のLED配列方向に直交する方向(Y方向)の幅が、LEDエピフィルム201の幅より大きい。このような構成とすることにより、LEDエピフィルム201をメタル層103上に貼り付けるプロセスにおける位置合わせが容易になる。
なお、第5の実施形態において、上記以外の点は、上記第1から第4までの実施形態の場合と同じである。
<第6の実施形態>
図23は、本発明の第6の実施形態に係る半導体装置であるLED/駆動IC複合チップ210の一部を概略的に示す斜視図である。また、図24、LED/駆動IC複合チップ210の一部を概略的に示す平面図である。
図23において、図21(第5の実施形態)の構成と同一又は対応する構成には、同じ符号を付す。また、図24において、図22(第5の実施形態)の構成と同一又は対応する構成には、同じ符号を付す。図23及び図24に示されたLED/駆動IC複合チップ210は、LEDエピフィルム211が1個のLEDを含むように構成されている点が、図21及び図22に示される第5の実施形態に係るLED/駆動IC複合チップ200と相違する。なお、電極配線層106のLEDエピフィルム211とのコンタクト領域は、図23に示すようにLEDエピフィルム211上面の端部に到達しない領域であってもよいし、図24に示すようにLEDエピフィルム211上面の端まで到達する領域であってもよい。
なお、第6の実施形態において、上記以外の点は、上記第4及び第5の実施形態の場合と同じである。
<第7の実施形態>
図25から図29までは、本発明の第7の実施形態に係る半導体装置であるLED/駆動IC複合チップに関する図である。図25は、半導体ウェハ400上にLED/駆動IC複合チップ(図28の符号220)となる領域401が複数個形成された状態を概略的に示す平面図である。また、図26は、図25の領域402を概略的に示す拡大図である。また、図27は、ダイシング予定ラインに設けられたフォトマスク合わせマーク領域405を概略的に示す拡大図である。また、図28は、分離されたLED/駆動IC複合チップ220を概略的に示す斜視図であり、図29は、LED/駆動IC複合チップ220を概略的に示す平面図である。
図25に示されるように、LED/駆動IC複合チップ(分離前)は半導体ウェハ400上に複数形成される。ただし、半導体ウェハ400上に形成されるLED/駆動IC複合チップの位置及び個数は図示のものに限定されない。LED/駆動IC複合チップが形成された半導体ウェハ400は、ダイシング予定ライン403及び404に沿ってダイシングされ、LED/駆動IC複合チップ220が分離される。
半導体ウェハ400上に形成されたLED/駆動IC複合チップ(分離前)を個別のチップに分離するためのダイシング予定ライン403又は404、即ち、素子形成領域以外の空きスペースには、例えば、駆動集積回路形成や、LEDエピフィルムのアラインメント、LEDエピフィルム内の素子とICを結線する配線パターン形成等において使用するフォトマスク合わせ等の位置基準となるマーク領域405(図27)を適宜設けることができる。マーク領域405は、例えば、半導体ウェハ400上に形成された光学的に検出可能なマーク(例えば、半導体ウェハ400上に形成された薄膜、又は、半導体ウェハ400に形成された凹部)である。
LED/駆動IC複合チップ(分離前)の形成位置は、ダイシング予定ライン403から分離されるチップ端までの距離が、少なくとも発光部の配列ピッチPの1/2よりも小さい値となる距離とする。また、LED/駆動IC複合チップの形成位置は、ダイシング時のチッピングやダイシング精度による影響を考慮して、ダイシング予定ライン403から分離されるチップ端までの距離が、少なくとも3μm程度以上になるようにすることが望ましい。
第7の実施形態によれば、LEDエピフィルム221の端部221aがダイシング予定ライン403よりも内側に設けたので、LED/駆動IC複合チップを個別のチップに分離しても、LEDエピフィルム221にはクラックや剥離等のダメージが発生し難い。このため、優れた特性及び高い信頼性を持ったLED/駆動IC複合チップ220を得ることができる。
また、第7の実施形態によれば、LEDエピフィルム221の端部221aとLED/駆動IC複合チップ220の端部220aとの距離dが、少なくともLED105の配列ピッチPの1/2よりも小さい値としたので、複数のLED/駆動IC複合チップを1列に配列した場合であっても、配列されたすべてのLED105を等ピッチにすることができる。
なお、第7の実施形態において、上記以外の点は、上記第1から第6までの実施形態と同じである。
<第8の実施形態>
図30は、本発明の第8の実施形態に係る半導体装置であるLED/駆動IC複合チップ230を概略的に示す斜視図であり、図31は、LED/駆動IC複合チップ230を概略的に示す平面図である。
図30において、図28(第7の実施形態)の構成と同一又は対応する構成には、同じ符号を付す。また、図31において、図29(第7の実施形態)の構成と同一又は対応する構成には、同じ符号を付す。図30及び31に示されるように、第8の実施形態に係るLED/駆動IC複合チップ230は、Si基板101とLEDエピフィルム231との間にメタル層232を備えた点が、第7の実施形態に係るLED/駆動IC複合チップ220と相違する。メタル層232と個別配線層106とは、絶縁膜(図示しない)によって絶縁されている。メタル層232の機能は、第1の実施形態におけるメタル層103の機能と同じである。また、チップ端231aとメタル層232の端部232aとの距離dが、少なくともLED105の配列ピッチPの1/2よりも小さい値とすることが望ましい。また、LED/駆動IC複合チップ(分離前)の形成位置は、ダイシング時のチッピングによる影響を考慮して、ダイシング予定ライン403からメタル層232の端部232aまでの距離が、少なくとも3μm程度以上になるようにすることが望ましい。
第8の実施形態によれば、メタル層232の端部232aをダイシング予定ラインよりも内側に設けたので、LED/駆動IC複合チップを個別のチップに分離しても、LEDエピフィルム231にはクラックや剥離等のダメージが発生しない。このため、優れた特性及び高い信頼性を持ったLED/駆動IC複合チップが得られる。
第8の実施形態によれば、メタル層232の端部232aとLED/駆動IC複合チップ230の端部230aとの距離dが、少なくとも発光部のピッチPの1/2よりも小さい値としたので、複数のLED/駆動IC複合チップを一列に配列した場合に、配列されたすべてのLEDを等ピッチに近づけることができる。チップ端230aと、あるチップのLEDアレイ端のLEDの中心との間の距離は、図31においてd2aで示されており、LED105の配列ピッチPの1/2よりも小さい値とすることが望ましい。
なお、第8の実施形態において、上記以外の点は、上記第1から第7までの実施形態と同じである。
図32は、本発明の第8の実施形態の変形例に係る半導体装置であるLED/駆動IC複合チップ240を概略的に示す斜視図であり、図33は、LED/駆動IC複合チップ240を概略的に示す平面図である。
図32において、図30(第8の実施形態)の構成と同一又は対応する構成には、同じ符号を付す。また、図33において、図31(第8の実施形態)の構成と同一又は対応する構成には、同じ符号を付す。図32及び33に示されるように、第8の実施形態の変形例に係るLED/駆動IC複合チップ240は、1個のLEDエピフィルム241が1個の発光部105を有する点が、図30及び図31に示されるLED/駆動IC複合チップ230と相違する。図32及び図33に示されるLED/駆動IC複合チップ240において、上記以外の点は、図30及び図31のLED/駆動IC複合チップ230と同じである。図33における距離d3aは、図31における距離d2aと同様に定義されている。距離d3aも、LED105の配列ピッチPの1/2よりも小さい値とすることが望ましい。
<第9の実施形態>
図34は、本発明の第9の実施形態に係るLED/駆動IC複合チップが複数個形成された半導体ウェハ410の一部を概略的に示す平面図である。図35は、第9の実施形態に係るLED/駆動IC複合チップ250の一部を概略的に示す斜視図である。
第9の実施形態においては、LED/駆動IC複合チップ(分離前)を以下の工程で製造する。先ず、半導体ウェハ410に駆動IC等の集積回路102を形成し、次に、半導体ウェハ410のダイシング予定ライン403よりも広い幅を持ち、所定の深さの溝パターン411を形成する。(ダイシングライン(又はダイシング予定ライン403)の幅と溝パターン411の幅を比較すると、ダイシングラインの幅は、ダイシングソーが実際に基板を切るラインにより決まり、ダイシングプロセスに使用されるダイシングソーの幅に概ね等しい。)次に、LEDエピフィルム261を貼り付け、次に、溝パターン411内のダイシング予定ライン403と、ダイシング予定ライン404をダイシングする。
溝パターン411の端部とLEDエピフィルム261の端部との距離は、少なくともLED105の配列ピッチPの1/2よりも小さい値とすることが望ましい。また、溝パターン411の端部とLEDエピフィルム261の端部との距離は、LED/駆動IC複合チップの形成位置は、ダイシング時のチッピングによる影響を考慮して、少なくとも3μm程度以上になるようにすることが望ましい。
第9の実施形態によれば、ダイシング工程におけるチッピング等の影響を、溝パターンによってチップ内側に伝播し難い構造としているので、分離されたチップの製造歩留まりを向上させることができる。
なお、第9の実施形態において、上記以外の点は、上記第1から第8までの実施形態と同じである。
図36は、本発明の第9の実施形態の変形例に係るLED/駆動IC複合チップが複数個形成された半導体ウェハ420の一部を概略的に示す平面図である。図37は、第9の実施形態の変形例に係るLED/駆動IC複合チップ260の一部を概略的に示す斜視図である。
図36において、図34(第9の実施形態)の構成と同一又は対応する構成には、同じ符号を付す。また、図37において、図35(第9の実施形態)の構成と同一又は対応する構成には、同じ符号を付す。第9の実施形態の変形例においては、LED/駆動IC複合チップ260を以下の工程で製造する。先ず、半導体ウェハ420に駆動IC等の集積回路102を形成し、次に、半導体ウェハ410のダイシング予定ライン403よりも広い幅を持ち、所定の深さの溝パターン411とダイシング予定ライン404よりも広い幅を持ち、所定の深さの溝パターン412を形成する。(ダイシングライン(又はダイシング予定ライン403,404)の幅と溝パターン411の幅を比較すると、ダイシングラインの幅は、ダイシングソーが実際に基板を切るラインにより決まり、ダイシングプロセスに使用されるダイシングソーの幅に概ね等しい。)次に、LEDエピフィルム261を貼り付け、溝パターン411内のダイシング予定ライン403と、溝パターン412内のダイシング予定ライン404をダイシングする。
溝パターン411の端部とLEDエピフィルム261の端部261aとの距離は、少なくともLED105の配列ピッチの1/2よりも小さい値とすることが望ましい。また、溝パターン411,412の端部とLEDエピフィルム261の端部261a,261bとの距離は、LED/駆動IC複合チップの形成位置は、ダイシング時のチッピングによる影響を考慮して、少なくとも3μm程度以上になるようにすることが望ましい。
第9の実施形態の変形例によれば、ダイシング工程におけるチッピング等の影響を、溝パターンによってチップ内側に伝播し難い構造としているので、分離されたチップの製造歩留まりを向上させることができる。
なお、図36及び図37に示される変形例において、上記以外の点は、上記第9の実施形態(図34及び図35)と同じである。
図38は、第9の実施形態の変形例に係るLED/駆動IC複合チップを製造するための溝パターンの形状の他の例を概略的に示す平面図である。
図38に示される変形例においては、溝パターン415の端部415aに階段状の凸部(ダイシングカット監視部)415bを備えている。ダイシングライン403の端部から溝パターン411の隣接する端部までの距離、及び、溝パターン411の端部からLEDエピフィルム261の端部までの距離は、複数のLED/駆動IC複合チップが端と端を付けて配置され、すべてのLED105間がほぼ等間隔である1本の列を形成するように設計されることが望ましい。階段状の凸部415bは、階段状の凸部の何番目の段差部上にダイシングラインの端部位置403aがあるかを検出することによって、ダイシングラインの位置が適切であるか否かを判断するための位置基準として利用できる。
<第10の実施形態>
図39は、本発明の第10の実施形態に係る半導体装置としてのLEDユニット300の一部を概略的に示す斜視図である。
図39に示されるように、LEDユニット300は、COB(Chip On Board)実装基板301と、この実装基板301上に備えられた複数のLED/駆動IC複合チップ302とを有する。LED/駆動IC複合チップ302は、例えば、第1から第9までの実施形態のいずれかのLED/駆動IC複合チップと同じ構造を持つ。複数のLED/駆動IC複合チップ302は、実装基板301上に絶縁ペースト又は導電性ペースト等の接着剤によって等間隔に実装される。複数のLED/駆動IC複合チップ302は、例えば、LEDエピフィルム104の発光部105の配列がLEDユニット300の長手方向(X方向)の全長にわたって、等ピッチで1列に配列されるように、実装基板301上に配置される。
実装基板301には、LED/駆動IC複合チップ302の発光部105を点灯制御するために必要な電力や制御信号(点灯データ)をLED/駆動IC複合チップ302の駆動ICに提供するための配線パターン(図示せず)及び電極パッド303が備えられている。また、LED/駆動IC複合チップ302のSi基板101には、実装基板301から電力や制御信号を受け取るための電極パッド108が備えられている。LEDユニット300には、実装基板301の電極パッド303とLED/駆動IC複合チップ302のSi基板101上の電極パッド108とを電気的に接続するボンディングワイヤ304が備えられている。
第10の実施形態に係るLEDユニット300によれば、LEDエピフィルム104とSi基板101との間にワイヤボンドを用いていないので、従来のLEDユニットに比べ、大幅にワイヤボンド数を減らすことができる。
また、第2の実施形態に係るLEDユニット300によれば、実装基板301上にLEDアレイチップと駆動ICチップを別々に実装する従来の場合に比べ、実装されるチップ数を半減することができ、その結果、LEDユニット300の信頼性を高めることができる。
また、第10の実施形態に係るLEDユニット300によれば、大幅にワイヤボンド数を減らすことができ、且つ、実装されるチップ数を半減することができるので、実装基板301にチップを実装する工程を簡略にでき、実装プロセスの時間を短縮(スピードアップ)ができ、その結果、実装コストの削減を図ることができる。実装の信頼性は、チップ搭載及びワイヤボンディングの量にある程度依存するので、LEDユニット300の信頼性は向上する。
また、LED/駆動IC複合チップ302の幅(LED配列方向(X方向)に直交するY方向の長さ)が従来(LEDアレイチップと駆動ICチップとをCOB上に別々に搭載している場合)に比べて狭くなるので、実装基板301の幅を削減でき、その結果、実装基板301の材料コストを削減できる。
<第11の実施形態>
図40は、本発明の第11の実施形態に係る半導体装置であるLEDユニット310の一部を概略的に示す斜視図である。
図40に示されるように、LEDユニット310は、COB実装基板311と、この実装基板311上に備えられた複数のLED/駆動IC複合チップ312とを有する。LED/駆動IC複合チップ312は、複数のLEDエピフィルム313を備えている。複数のLED/駆動IC複合チップ312は、実装基板311上に絶縁ペースト又は導電性ペースト等の接着剤によって等間隔に実装される。複数のLED/駆動IC複合チップ312は、例えば、LEDエピフィルム313の発光部の配列がLEDユニット310の長手方向(X方向)の全長にわたって、等ピッチで1列に配列されるように、実装基板311上に配置される。
実装基板311には、LED/駆動IC複合チップ312の発光部を点灯制御するために必要な電力や制御信号(点灯データ)をLED/駆動IC複合チップ312の駆動ICに提供するための配線パターン(図示せず)及び電極パッド303が備えられている。また、LED/駆動IC複合チップ312のSi基板101には、実装基板311から電力や制御信号を受け取るための電極パッド108が備えられている。LEDユニット310には、実装基板311の電極パッド303とLED/駆動IC複合チップ312のSi基板101上の電極パッド108とを電気的に接続するボンディングワイヤ314が備えられている。
第11の実施形態に係るLEDユニット310によれば、LEDエピフィルム313とSi基板101との間にワイヤボンドを用いていないので、従来のLEDユニットに比べ、大幅にワイヤボンド数を減らすことができる。
また、第11の実施形態に係るLEDユニット310によれば、実装基板311上にLEDアレイチップと駆動ICチップを別々に実装する従来の場合に比べ、実装されるチップ数を半減することができ、その結果、LEDユニット310の信頼性を高めることができる。
また、第11の実施形態に係るLEDユニット310によれば、大幅にワイヤボンド数を減らすことができ、且つ、実装されるチップ数を半減することができるので、実装基板311にチップを実装する工程を簡略にでき、その結果、実装コストの削減を図ることができる。
また、LED/駆動IC複合チップ312の幅(LED配列方向(X方向)に直交するY方向の長さ)が従来に比べて狭くなるので、実装基板311の幅を削減でき、その結果、実装基板311の材料コストを削減できる。
<第12の実施形態>
図41は、本発明の第12の実施形態に係る半導体装置としてのLEDユニット320の一部を概略的に示す平面図である。
図41に示されるように、LEDユニット320は、COB実装基板321と、この実装基板321上に備えられた複数のLED/駆動IC複合チップ322とを有する。LED/駆動IC複合チップ322は、例えば、第1から第9までの実施形態のいずれかのLED/駆動IC複合チップと同じ構造を持つ。複数のLED/駆動IC複合チップ322は、実装基板321上に絶縁ペースト又は導電性ペースト等の接着剤によって等間隔且つ千鳥状(即ち、隣接するLED/駆動IC複合チップ312の短辺同士が実装基板321の幅方向に重ならないよう)に、実装される。また、実装基板321とLED/駆動IC複合チップ322とは、図39(第10の実施形態)と同様に、ボンディングワイヤ(図41には示さず)により、接続されている。
第12の実施形態に係るLEDユニット320によれば、半導体ウェハ上に形成された多数のLED/駆動IC複合チップを個別チップに分離する際のマージンM1を大きくしても、発光素子を等ピッチで配列することができる。このため、半導体ウェハ上に形成されたLED/駆動IC複合チップを個別チップに分離する分離プロセスが容易になり、製造コストの低減、製造歩留まりの向上を図ることができる。また、製造歩留まりの向上も、製造コストの削減に寄与する。
なお、第12の実施形態において、上記以外の点は、上記第10及び第11の実施形態の場合と同じである。
<本発明が適用されたLEDプリントヘッド>
図42は、本発明に係る半導体装置を組み込んだLEDプリントヘッド700を概略的に示す断面図である。図42に示されるように、LEDプリントヘッド700は、ベース部材701と、ベース部材701に固定されたLEDユニット702と、柱状の光学素子を多数配列したロッドレンズアレイ703と、ロッドレンズアレイ703を保持するホルダ704と、これらの構成701〜704を固定するクランプ705とを有する。LEDユニット702には、上記実施形態の半導体装置であるLED/駆動ICチップ又はLEDアレイチップが搭載されている。LEDユニット702で発生した光はロッドレンズアレイ703を通して照射される。LEDプリントヘッド700は、電子写真プリンタや電子写真コピー装置等の露光装置として用いられる。なお、上記実施形態の半導体装置を含むLEDプリントヘッドの構造は、図42に示されたものに限定されない。
<第13の実施形態>
図43は、本発明の第13の実施形態に係る画像形成装置の構成を概略的に示す断面図である。
図43に示されるように、第13の実施形態の画像形成装置800は、イエロー(Y)、マゼンタ(M)、シアン(C)、及びブラック(K)の各色の画像を電子写真方式を用いて形成する4つのプロセスユニット801〜804を有している。プロセスユニット801〜804は、記録媒体805の搬送経路に沿ってタンデムに配置されている。各プロセスユニット801〜804は、像担持体としての感光体ドラム803aと、この感光体ドラム803aの周囲に配置され、感光体ドラム803aの表面を帯電させる帯電装置803bと、帯電された感光体ドラム803aの表面に選択的に光を照射して静電潜像を形成する露光装置803cとを有している。この露光装置803cとしては、図42を用いて説明したLEDプリントヘッド700が用いられており、このLEDプリントヘッド700には、第1乃至第12の実施形態で説明した半導体装置が含まれている。
また、画像形成装置800内は、静電潜像が形成された感光体ドラム803aの表面にトナーを搬送する現像装置803dと、感光体ドラム803aの表面に残留したトナーを除去するクリーニング装置803eとを有している。なお、感光体ドラム803aは、図示されていない駆動源及びギヤ等からなる駆動機構によって矢印方向に回転する。また、画像形成装置800は、紙等の記録媒体805を収納する用紙カセット806と、記録媒体805を1枚ずつ分離させ搬送するためのホッピングローラ807とを有している。ホッピングローラ807の記録媒体805搬送方向下流には、ピンチローラ808,809と、記録媒体805を挟み付け、ピンチローラ808,809とともに記録媒体805の斜行を修正してプロセスユニット801〜804に搬送するレジストローラ810,811が備えられている。ホッピングローラ807及びレジストローラ810,811は、図示しない駆動源に連動して回転する。
さらに、画像形成装置800は、感光体ドラム803aに対向配置された転写ローラ812を有している。転写ローラ812は、半導電性のゴム等から構成される。感光体ドラム803a上のトナー像を記録媒体805上に転写させるように、感光体ドラム803aの電位と転写ローラ812の電位が設定されている。さらにまた、画像形成装置は、記録媒体805上のトナー像を加熱・加圧して定着させる定着装置813と、定着装置813を通過した記録媒体805を排出するためのローラ814,816及び815,817が備えられている。
用紙カセット806に積載された記録媒体805はホッピングローラ807により1枚ずつ分離され搬送される。記録媒体805は、レジストローラ810,811及びピンチローラ808,809を通過してプロセスユニット801〜804の順に通過する。各プロセスユニット801〜804において、記録媒体805は、感光体ドラム803aと転写ローラ812の間を通過して、各色のトナー像が順に転写され、定着装置813によって過熱・加圧されて各色のトナー像が記録媒体805に定着される。その後、記録媒体805は、排出ローラによってスタッカ部818に排出される。なお、第1乃至第12の半導体装置又は図42の光プリントヘッドを含む画像形成装置の構造は、図43に示されたものに限定されない。
第13の実施形態の画像形成装置800によれば、図42のLEDプリントヘッド700を使用しているので、露光装置の優れた発光特性により高品質な画像を形成できる。また、露光装置の小型化によるスペース効率の向上、及び材料コストの大幅な削減を実現できる。さらに、本発明は、モノクロプリンタにも適用可能であるが、露光装置が複数台備えられたフルカラープリンタにおいて特に大きな効果を発揮できる。
<可能な変形例>
なお、上記実施形態においては、Si基板上にメタル層103を形成した場合を説明したが、メタル層103に代えてポリシリコンや、ITO、ZnO等の導電性酸化物等の金属以外の導電性薄膜層を用いてもよい。
また、上記実施形態においては、メタル層103を含む導電性薄膜層が長方形に描いているが、図44に示されるように、角の切欠き部103aや、辺の凹凸部103bを備える形状にしてもよい。この場合には、切欠き部103aをチップの向きを判断する基準部として用いることができる。また、凹凸部103bをLEDの位置判定用の基準部として用いることができる。また、これらのマークをLEDエピフィルムとメタルパターンのアラインメントマークとして用いることもできる。
また、上記実施形態においては、集積回路102を有するSi基板101上にメタル層103及びLEDエピフィルム104を貼り付けた場合を説明したが、Si基板101の材料には、アモルファスシリコン、単結晶シリコン、ポリシリコンの他、化合物半導体、有機半導体、及び絶縁体材料(ガラスやサファイヤ等)のような他の材料を用いることもできる。
また、上記実施形態においては、Si基板101が集積回路102を有する場合を説明したが、Si基板101が配線パターン又は端子領域を有し、集積回路102をSi基板101上に備えた態様も本発明の範囲内である。
また、上記実施形態においては、半導体薄膜に備えられた半導体素子が、LED105である場合を説明したが、半導体素子は、レーザー等の他の発光素子、受光素子、ホール素子、及びピエゾ素子等のような他の素子であってもよい。
また、上記実施形態においては、LEDエピフィルム104がエピタキシャル層から構成された場合を説明したが、LEDエピフィルムに代えてエピタキシャル層ではない半導体薄膜を採用してもよい。
また、上記実施形態においては、半導体薄膜が集積回路の近傍又は集積回路上に備えられた場合を説明したが、集積回路から離れた位置に半導体薄膜を配置してもよい。
100,150,160,170,180,190,200,210,220,230,240,250,260,312,322 LED/駆動IC複合チップ、
101,101a,101b Si基板、
102 集積回路、
102a 集積回路の共通電位電極層、
103,232,242 メタル層、
103a メタル層の切欠き部、
103b メタル層の凹凸部、
104,171,181,191,201,211,221,231,241,261,302,313 エピタキシャルフィルム(LEDエピフィルム)、
104a LEDエピフィルムのボンディング面、
104b エピタキシャル層、
104c LEDエピフィルムの支持体、
105 LED(発光部又は発光領域)、
106 個別配線層、
107 駆動IC、
107a 駆動ICの端子領域
108 Si基板上の電極パッド、
111 GaAsコンタクト層(n型GaAs層)、
112 AlGaAs下クラッド層(n型AlGa1−xAs層)、
113 AlGaAs活性層(n型AlGa1−yAs層)、
114 AlGaAs上クラッド層(n型AlGa1−zAs層)、
115 GaAsコンタクト層、
115a GaAsコンタクト層(GaAs層に形成されたZn拡散領域)、
116 Zn拡散領域、
117,197 絶縁膜、
119,151 絶縁膜、
119a 絶縁膜の開口部、
120 LEDエピフィルム形成用基板、
121 GaAs基板、
122 GaAsバッファ層、
123 (AlGa)InPエッチングストップ層、
124 AlAs剥離層、
131 エッチング溝、
192 GaAs層、
193 p型AlGa1−xAs層、
194 p型AlGa1−yAs層、
195 n型AlGa1−zAs層、
196 n型GaAs層、
300,310,320 LEDユニット、
301,311 COB実装基板、
303 電極パッド、
304 ボンディングワイヤ、
400,410,420 半導体ウェハ、
401 チップ形成予定領域(チップ形成領域)、
403,404 ダイシング予定ライン(ダイシング予定領域)、
403a ダイシングラインの端部、
405 フォトマスク合わせマーク領域、
411,412 溝パターン、
415b 階段状の凸部、
700 LEDプリントヘッド、
702 LEDユニット、
703 ロッドレンズアレイ、
800 画像形成装置、
801〜804 プロセスユニット、
803a 感光体ドラム、
803c 露光装置。

Claims (20)

  1. 所定の配列ピッチで配列された複数の端子領域を備えた半導体基板と、
    厚さが10μm以下で、幅が300μm以下であり、少なくとも一つの発光素子を有し、該半導体基板上に設けられた半導体膜と、
    前記半導体膜の前記発光素子上から前記半導体基板の前記端子領域上に至る領域に設けられ、前記発光素子と前記半導体基板上の前記端子領域とを電気的に接続する薄膜の個別配線層と、
    前記個別配線層下の前記個別配線層のコンタクト領域以外の部分に設けられた層間絶縁膜と、
    を有し、
    前記発光素子は前記半導体基板上に複数配列されるように、前記半導体膜が前記半導体基板上に設けられ、
    前記端子領域は対応する該発光素子とそれぞれ配列ピッチを同じとするとともに、一対一に対向して配置されており、
    前記個別配線層は該対向する発光素子と端子領域の間を直線的に接続する
    ことを特徴とする半導体装置。
  2. 請求項において、前記半導体膜の幅は100μm以下である半導体装置。
  3. 請求項又はにおいて、前記半導体膜の幅は10μm以上である半導体装置。
  4. 請求項において、前記発光素子は前記前記半導体膜1枚に1つのみ設けられ、該半導体膜は前記基板上に複数設けられる半導体装置。
  5. 請求項からのいずれか1項において、前記半導体基板が、アモルファスシリコン、単結晶シリコン、ポリシリコン、化合物半導体、及び有機半導体の内のいずれかの材料から構成される半導体装置。
  6. 請求項からのいずれか1項において、前記半導体膜が、化合物半導体エピタキシャル薄膜である半導体装置。
  7. 請求項において、前記化合物半導体エピタキシャル薄膜の材料には、AlxGa1−xAs(ここで、0≦x≦1である。)、(AlGa1−xIn1−yP(ここで、0≦x≦1且つ0≦y≦1である。)、GaN、AlGaN、及びInGaNの内のいずれかが含まれる半導体装置。
  8. 請求項からのいずれか1項において、前記個別配線層が、フォトリソグラフィ技術を用いて一括形成された薄膜である半導体装置。
  9. 請求項からのいずれか1項において、前記個別配線層が、Au層、Ti/Pt/Au積層層、Au/Zn積層層、AuGeNi/Au積層層、Pd層、Pd/Au積層層、Al層、Al/Ni積層層、ポリシリコン層、ITO層、及びZnO層の内の1つ又は2つ以上の組み合わせである半導体装置。
  10. 請求項からのいずれか1項において、前記半導体膜が、前記半導体基板の前記集積回路に重ならない位置であって、前記集積回路の近傍に備えられた半導体装置。
  11. 請求項から10のいずれか1項において、前記半導体膜が、前記半導体基板の前記集積回路に重なる部分を有するように備えられた半導体装置。
  12. 請求項から11のいずれか1項において、前記個別配線層の、前記半導体膜上の前記発光素子から前記半導体基板上の前記端子領域上までの長さが、200μm以下である半導体装置。
  13. 請求項において複数個の前記発光素子の配列方向と前記複数の端子領域の配列方向とはほぼ平行である半導体装置。
  14. 請求項から13のいずれか1項に記載の半導体装置を有する光プリントヘッド。
  15. 請求項14に記載の光プリントヘッドにおいて、
    前記半導体装置は、前記発光素子を複数個有し、
    前記半導体装置を支持するベース部材と、
    前記半導体装置における発光素子によって放出される光を集束させるロッドレンズアレイと、
    前記ロッドレンズアレイを保持するホルダと、
    前記ベース部材と前記ホルダを一緒に固定する少なくとも1個のクランプと
    をさらに有する光プリントヘッド。
  16. 請求項15に記載の光プリントヘッドを少なくとも1台有する画像形成装置。
  17. 請求項16に記載の画像形成装置において、前記光プリントヘッドにより選択的に光照射され、静電潜像が形成される感光体ドラムをさらに有する画像形成装置。
  18. 請求項17に記載の画像形成装置において、
    トナーを供給し、前記感光体ドラム上の前記静電潜像を現像する現像装置と、
    前記現像された画像を前記感光体ドラムから刷媒体に転写する転写装置と
    をさらに有する画像形成装置。
  19. 請求項1に記載の半導体装置において、前記端子領域は前記基板に設けられた集積回路に電気的に接続される半導体装置。
  20. 請求項19に記載の半導体装置において、前記集積回路は前記発光素子を駆動する駆動回路を含む半導体装置。
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