JP2009290242A - 半導体装置、光プリントヘッド、及び画像形成装置 - Google Patents

半導体装置、光プリントヘッド、及び画像形成装置 Download PDF

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Abstract

【課題】小型化及び材料コストの低減を図ることができる半導体装置を提供する。
【解決手段】半導体装置は、端子領域を備えた基板１０１と、内部に一つだけ半導体素子を有する半導体薄膜であって、基板１０１上に複数枚設けられた１０μｍ以下の厚さのシート状のエピフィルム１９１と、エピフィルム１９１の半導体素子上から基板１０１の端子領域上に至る領域に設けられ、半導体素子と基板１０１上の端子領域とを電気的に接続する薄膜の個別配線層１０７ａと、個別配線層１０７ａ下の個別配線層のコンタクト領域以外の部分に設けられた層間絶縁膜とを有する。
【選択図】図１８

Description

本発明は、例えば、電子写真式プリンタに使用されるＬＥＤプリントヘッドのような半導体装置に関する。
図４５は、従来のＬＥＤプリントヘッド９００の一部を概略的に示す斜視図であり、図４６は、図４５のＬＥＤプリントヘッドに備えることができるＬＥＤアレイチップの一例としてのＬＥＤアレイチップ９０２の一部を示す平面図である。図示されたＬＥＤプリントヘッド９００は、基板９０１上に備えられたＬＥＤアレイチップ９０２の電極パッド９０３と、基板９０１上に備えられた駆動ＩＣチップ９０４の電極パッド９０５とをボンディングワイヤ９０６で接続した構造を持つ。
また、下記の特許文献１には、薄膜構造の発光素子が開示されている。
特開平１０−０６３８０７号公報（図３から図６まで、図８、段落００２１）
しかしながら、図４５及び図４６に示されたＬＥＤプリントヘッド９００では、ＬＥＤアレイチップ９０２と駆動ＩＣチップ９０４とをボンディングワイヤ９０６によって接続していたので、ＬＥＤアレイチップ９０２と駆動ＩＣチップ９０４のそれぞれにワイヤボンド用の大きな（例えば、１００μｍ×１００μｍ）電極パッド９０３及び９０５を設ける必要があった。このため、ＬＥＤアレイチップ９０２及び駆動ＩＣチップ９０４の面積を小さくすることが困難であり、その結果、材料コストを削減することが困難であった。
また、ＬＥＤアレイチップ９０２において発光部９０７として機能する領域は、表面から５μｍ程度の深さの領域である。しかし、図４５及び図４６に示されたＬＥＤプリントヘッド９００では、安定したワイヤボンドの歩留まりを確保するために、ＬＥＤアレイチップ９０２の厚さは駆動ＩＣチップ９０４の厚さ（例えば、２５０μｍ〜３００μｍ）と同程度にする必要があった。このため、非特許文献１のＬＥＤプリントヘッド９００においては、ＬＥＤアレイチップ９０２の材料コストを削減することが困難であった。
さらにまた、特許文献１には、薄膜構造の発光素子が開示されているが、発光素子にはハンダボール用の電極パッドが備えられており、この電極パッドにハンダボールを介して個別電極が接続されている。このように、特許文献１の薄膜構造の発光素子は電極パッドを備えているので、その面積を縮小することが困難であった。
そこで、本発明は上記したような従来技術の課題を解決するためになされたものであり、その目的とするところは、小型化及び材料コストの低減を図ることができる半導体装置を提供することにある。
本発明に係る半導体装置は、端子領域を備えた基板と、内部に一つだけ半導体素子を有する半導体薄膜であって、前記基板上に複数枚設けられた１０μｍ以下の厚さのシート状の半導体薄膜と、前記半導体薄膜の前記半導体素子上から前記基板の前記端子領域上に至る領域に設けられ、前記半導体素子と前記基板上の端子領域とを電気的に接続する薄膜の個別配線層と、前記個別配線層下の前記個別配線層のコンタクト領域以外の部分に設けられた層間絶縁膜とを有することを特徴としている。
本発明に係る他の半導体装置は、端子領域を備えた集積回路を有する半導体基板と、少なくとも一つの半導体素子を有し、該基板上に設けられた１０μｍ以下の厚さでシート状の半導体薄膜と、前記半導体薄膜の前記半導体素子上から前記基板の前記端子領域上に至る領域に設けられ、前記半導体素子と前記基板上の端子領域とを電気的に接続する薄膜の個別配線層と、前記個別配線層下の前記個別配線層のコンタクト領域以外の部分に設けられた層間絶縁膜とを有し、前記半導体素子は前記基板上に複数設けられており、前記端子領域は該半導体素子に一対一に対向されており、前記個別配線層は該対向する半導体素子と端子領域の間を接続することを特徴としている。
本発明に係る光プリントヘッドは、上記半導体装置を有するものである。
本発明に係る画像形成装置は、上記半導体装置を含む光プリントヘッドを少なくとも１台有するものである。
本発明の半導体装置によれば、基板の端子領域を有する面上に半導体薄膜を貼り付け、これらを薄膜の個別配線層で電気的に接続する構造を採用したので、半導体装置の小型化及び材料コストの低減を図ることができるという効果がある。
また、本発明の光プリントヘッドによれば、上記半導体装置を使用しているので、装置の小型化、材料コストの大幅な削減を実現できるという効果が得られる。
さらに、本発明の画像形成装置によれば、上記半導体装置を含む光プリントヘッドを露光装置として使用しているので、優れた発光特性により高品質な画像を形成でき、また、光プリントヘッドの小型化によるスペース効率の向上、及び材料コストの大幅な削減を実現できるという効果が得られる。
本発明の第１の実施形態に係るＬＥＤ／駆動ＩＣ複合チップの一部を概略的に示す斜視図である。 第１の実施形態に係るＬＥＤ／駆動ＩＣ複合チップの一部を概略的に示す平面図である。 図２をＳ３−Ｓ３線で切る面を概略的に示す断面図である。 （ａ）から（ｆ）までは、第１の実施形態に係るＬＥＤ／駆動ＩＣ複合チップの製造プロセスを概略的に示す平面図である。 図２をＳ３−Ｓ３線で切る面（端子領域を含む箇所）を概略的に示す断面図である。 図２をＳ３−Ｓ３線で切る面（絶縁膜を有する場合）を概略的に示す断面図である。 第１の実施形態に係るＬＥＤ／駆動ＩＣ複合チップのＬＥＤエピフィルムの製造プロセス（その１）を概略的に示す断面図である。 第１の実施形態に係るＬＥＤ／駆動ＩＣ複合チップのＬＥＤエピフィルムの製造プロセス（その２）を概略的に示す断面図である。 （ａ）は、第１の実施形態に係るＬＥＤ／駆動ＩＣ複合チップのＬＥＤエピフィルムの製造プロセス（その３）を概略的に示す断面図であり、（ｂ）は、第１の実施形態に係るＬＥＤ／駆動ＩＣ複合チップのＬＥＤエピフィルムの製造プロセス（その３）を概略的に示す断面図である。 第１の実施形態に係るＬＥＤ／駆動ＩＣ複合チップのＬＥＤエピフィルムの製造プロセス（その４）を概略的に示す断面図である。 第１の実施形態の変形例に係るＬＥＤ／駆動ＩＣ複合チップを概略的に示す断面図である。 本発明の第２の実施形態に係るＬＥＤ／駆動ＩＣ複合チップの一部を概略的に示す斜視図である。 図１２をＳ１３−Ｓ１３線で切る面を概略的に示す断面図である。 本発明の第３の実施形態に係るＬＥＤ／駆動ＩＣ複合チップの一部を概略的に示す斜視図である。 第３の実施形態に係るＬＥＤ／駆動ＩＣ複合チップを概略的に示す平面図である。 第３の実施形態に係るＬＥＤ／駆動ＩＣ複合チップの一部を概略的に示す平面図である。 第３の実施形態の変形例に係るＬＥＤ／駆動ＩＣ複合チップを概略的に示す平面図である。 本発明の第４の実施形態に係るＬＥＤ／駆動ＩＣ複合チップの一部を概略的に示す斜視図である。 第４の実施形態に係るＬＥＤ／駆動ＩＣ複合チップの一部を概略的に示す平面図である。 図１９をＳ２０−Ｓ２０線で切る面を概略的に示す断面図である。 本発明の第５の実施形態に係るＬＥＤ／駆動ＩＣ複合チップの一部を概略的に示す斜視図である。 第５の実施形態に係るＬＥＤ／駆動ＩＣ複合チップの一部を概略的に示す平面図である。 本発明の第６の実施形態に係るＬＥＤ／駆動ＩＣ複合チップの一部を概略的に示す斜視図である。 第６の実施形態に係るＬＥＤ／駆動ＩＣ複合チップの一部を概略的に示す平面図である。 本発明の第７の実施形態に係るＬＥＤ／駆動ＩＣ複合チップが複数個形成された半導体ウェハを概略的に示す平面図である。 第７の実施形態に係るＬＥＤ／駆動ＩＣ複合チップが複数個形成された半導体ウェハの一部を概略的に示す平面図である。 第７の実施形態に係るＬＥＤ／駆動ＩＣ複合チップが複数個形成された半導体ウェハの一部を概略的に示す平面図である。 第７の実施形態に係るＬＥＤ／駆動ＩＣ複合チップの一部を概略的に示す斜視図である。 第７の実施形態に係るＬＥＤ／駆動ＩＣ複合チップの一部を概略的に示す平面図である。 本発明の第８の実施形態に係るＬＥＤ／駆動ＩＣ複合チップの一部を概略的に示す斜視図である。 第８の実施形態に係るＬＥＤ／駆動ＩＣ複合チップの一部を概略的に示す平面図である。 第８の実施形態の変形例に係るＬＥＤ／駆動ＩＣ複合チップの一部を概略的に示す斜視図である。 第８の実施形態の変形例に係るＬＥＤ／駆動ＩＣ複合チップの一部を概略的に示す平面図である。 本発明の第９の実施形態に係るＬＥＤ／駆動ＩＣ複合チップが複数個形成された半導体ウェハの一部を概略的に示す平面図である。 第９の実施形態に係るＬＥＤ／駆動ＩＣ複合チップの一部を概略的に示す斜視図である。 第９の実施形態の変形例に係るＬＥＤ／駆動ＩＣ複合チップが複数個形成された半導体ウェハの一部を概略的に示す平面図である。 第９の実施形態の変形例に係るＬＥＤ／駆動ＩＣ複合チップの一部を概略的に示す斜視図である。 第９の実施形態の変形例に係るＬＥＤ／駆動ＩＣ複合チップを製造するために半導体ウェハに形成された溝パターンの他の例を概略的に示す平面図である。 本発明の第１０の実施形態に係るＬＥＤユニットの一部を概略的に示す斜視図である。 本発明の第１１の実施形態に係るＬＥＤユニットの一部を概略的に示す斜視図である。 本発明の第１２の実施形態に係るＬＥＤユニットの一部を概略的に示す平面図である。 本発明に係る半導体装置を組み込んだＬＥＤプリントヘッドを概略的に示す断面図である。 本発明の第１３の実施形態に係る画像形成装置の構成を概略的に示す断面図である。 メタル層の変形例を概略的に示す平面図である。 従来のＬＥＤプリントヘッドの一部を概略的に示す斜視図である。 図４５のＬＥＤプリントヘッドに備えられたＬＥＤアレイチップの一部を示す平面図である。
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係る半導体装置であるＬＥＤ／駆動ＩＣ複合チップ１００の一部を概略的に示す斜視図である。また、図２は、ＬＥＤ／駆動ＩＣ複合チップ１００の一部を概略的に示す平面図である。
図１又は図２に示されるように、第１の実施形態に係るＬＥＤ／駆動ＩＣ複合チップ１００は、集積回路１０２を有するシリコン（Ｓｉ）基板１０１と、このＳｉ基板１０１上に密着形成された導通層、例えば、メタル層１０３とを有する。また、ＬＥＤ／駆動ＩＣ複合チップ１００は、メタル層１０３上に貼り付けられたシート状の半導体薄膜であるエピタキシャルフィルム（以下「ＬＥＤエピフィルム」と言う。）１０４と、複数の個別配線層１０６とを有する。メタル層１０３は、例えば、グランドに接続されている。
ＬＥＤエピフィルム１０４には、複数のＬＥＤ（発光部又は発光領域）１０５が形成されている。複数のＬＥＤ１０５は、等ピッチ（ピッチＰ１）で１列（Ｘ方向であり、ＬＥＤ駆動用の駆動ＩＣの配列方向でもある）に配列されている。ただし、複数のＬＥＤ１０５の配列は等ピッチに限定されない。また、複数のＬＥＤ１０５の列数も１列に限定されず、例えば、複数のＬＥＤ１０５の配列を、配列方向（Ｘ方向）に直交する方向（Ｙ方向）に規則的にずらしてもよい。また、図１には、６個のＬＥＤ１０５が示されているが、これはＬＥＤエピフィルム１０４の一部を図示したことによるものであり、ＬＥＤエピフィルム１０４に形成されるＬＥＤ１０５の数は６個に限定されない。また、図２に示されるように、ＬＥＤエピフィルム１０４は、ＬＥＤ１０５の発光領域の幅Ｗ２よりも広い幅Ｗ１を持つ。例えば、ＬＥＤ１０５の発光領域の幅Ｗ２を２０μｍとし、ＬＥＤエピフィルム１０４の幅Ｗ１を５０μｍとし、ＬＥＤ１０５の発光領域の両側にそれぞれ１５μｍの余裕を持たせている。ＬＥＤエピフィルム１０４の幅Ｗ１は、電極パッドを有する従来のＬＥＤプリントヘッドの基板の幅（通常、４００μｍ程度）よりも非常に小さい幅である。ただし、ＬＥＤエピフィルム１０４の幅Ｗ１及びＬＥＤ１０５の発光領域の幅Ｗ２は上記した値に限定されない。
ＬＥＤエピフィルム１０４は、後述するエピタキシャル層のみで構成されることが望ましい。エピタキシャル層は、Ｓｉ基板１０１とは別の基板上で成長され、その後、メタル層１０３上に移送される。ＬＥＤエピフィルム１０４の厚さは、ＬＥＤの安定した特性（例えば、発光特性や電気特性）を確保するために十分な厚さである２μｍ程度とすることができる。このＬＥＤエピフィルム１０４の厚さは、電極パッドを有する従来のＬＥＤプリントヘッドの厚さ（通常、３００〜４００μｍ程度）よりも非常に薄い厚さである。またＬＥＤエピフィルム１０４の厚さが厚くなると、個別配線層１０６に段切れが発生する確率が高くなる。このような不良の発生を回避するためには、ＬＥＤエピフィルム１０４の厚さを、約１０μｍ以下にすることが望ましい。ただし、ＬＥＤエピフィルム１０４の厚さを、１０μｍを超える厚さにすることもできる。
Ｓｉ基板１０１は、集積回路１０２が作り込まれたモノリシックＳｉ基板である。Ｓｉ基板１０１の集積回路１０２には、複数のＬＥＤ１０５を駆動させるための複数の駆動ＩＣ１０７（即ち、駆動ＩＣ１０７の繰り返し単位）が含まれる。複数の駆動ＩＣ１０７は、複数のＬＥＤ１０５のそれぞれに対向するように、等ピッチで配置されている。ただし、集積回路１０２には、複数の駆動ＩＣ１０７の他に、ＬＥＤ１０５の点灯制御に共通に使用される回路も含まれる。Ｓｉ基板１０１の厚さは、例えば、約３００μｍである。
メタル層１０３は、Ｓｉ基板１０１表面の集積回路１０２が形成されている領域に隣接した、集積回路１０２が形成されていない領域上に形成されている。メタル層１０３は、例えば、パラジウム又は金等からなる。メタル層１０３の表面にはＬＥＤエピフィルム１０４が貼り付けられている。メタル層１０３は、その上に貼り付けられたＬＥＤエピフィルム１０４をＳｉ基板１０１の集積回路１０２形成領域近傍に固定する機能と、ＬＥＤエピフィルム１０４の下面の共通端子領域（後述する図５のボンディング面１０４ａ）とＳｉ基板１０１の共通端子領域（後述する図５の共通電位電極層１０２ａ）とを電気的に接続する機能とを持つ。メタル層１０３は、基板１０１上のＬＥＤエピフィルム１０４のボンディングにおける良好なボンディング品質を得るために、及び、エピタキシャル層１１１の下面（即ち、ＬＥＤエピフィルム１０４の第１導電型領域の下面）を基板１０１上に形成された共通電位電極層１０２ａに接続するために、形成される。ＬＥＤエピフィルム１０４は、ボンディング面１０４ａにおいて、オーミックコンタクト、即ち、低抵抗の電気接続を形成することが望ましい。共通電位は、例えば、グランド電位である。メタル層１０３とＳｉ基板１０１の共通電位電極層１０２ａとの間には、オーミックコンタクトが形成されることが望ましい。この実施形態においては、第１導電型はｎ型であり、ＬＥＤエピフィルム１０４におけるエピタキシャル層１１１は、例えば、ｎ型ＧａＡｓ層である。ｎ型ＧａＡｓ層上にボンディングされたメタル層１０３は、ＬＥＤ１０５のすべてに対する共通ｎ電極である。共通電極領域は、基板１０１の表面の全体又は一部上に形成してもよい。基板１０１上の共通電極領域は、ＬＥＤ１０５の制御をするためのｎ型電極である。なお、メタル層１０３を、Ｓｉ基板１０１表面の集積回路１０２が形成されている領域上に（全部又は一部が重なるように）、絶縁膜（後述する図６の絶縁膜１０１ａ）を介して、形成してもよい。なお、メタル層１０３の厚さは、例えば、約１００ｎｍ（＝０．１μｍ）である。
以下に説明される第１の実施形態の変形例において、メタル層１０３は、Ｓｉ基板１０１の導電面から部分的に又は全体的に絶縁されている。この場合には、メタル層１０３は、駆動ＩＣ回路１０２の共通電極領域に接続されてもよい。駆動ＩＣの共通電位は、幾つかの変更ができる。駆動ＩＣの共通電位の変動がＬＥＤの共通電位に影響を与えるときには、基板１０１上の共通電極１０３又は共通電極領域１０２ａは、駆動ＩＣの共通電極に接続しない。
また、ＬＥＤエピフィルム１０４の複数のＬＥＤ１０５の配列方向（図における、Ｘ方向）と、Ｓｉ基板１０１の複数の駆動ＩＣ１０７の配列方向（図における、Ｘ方向）とは平行であることが望ましい。また、ＬＥＤエピフィルム１０４の複数のＬＥＤ１０５の配列ピッチ（図２における、Ｐ１）と、基板１０１の複数の駆動ＩＣ１０７の配列ピッチ（図２における、Ｐ２）とは、ほぼ同じ値になるようにすることが望ましい。さらに、ＬＥＤエピフィルム１０４の複数のＬＥＤ１０５と、基板１０１の複数の駆動ＩＣ１０７とは、一対一に対向することが望ましい。
個別配線層１０６は、ＬＥＤエピフィルム１０４の複数のＬＥＤ１０５の発光部上面と、Ｓｉ基板１０１の複数の駆動ＩＣ１０７の個別出力端子１０７ａとのそれぞれを電気的に接続する。個別配線層１０６は、例えば、薄膜のメタル配線である。個別配線層１０６は、（１）金を含む単層又は積層のメタル層、例えば、金で構成された層（Ａｕ層）、チタンと白金と金の積層層（Ｔｉ／Ｐｔ／Ａｕ積層層）、金と亜鉛の積層層（Ａｕ／Ｚｎ積層層）、金・ゲルマニウム・ニッケルを含む層と金層との積層層（ＡｕＧｅＮｉ／Ａｕ積層層）、（２）パラジウムを含む単層又は積層のメタル層、例えば、パラジウムで構成された層（Ｐｄ層）、パラジウムと金の積層層（Ｐｄ／Ａｕ積層層）、（３）アルミニウムを含む単層又は積層のメタル層、例えば、アルミニウムで構成された層（Ａｌ層）、アルミニウムとニッケルの積層層（Ａｌ／Ｎｉ積層層）、（４）ポリシリコンで構成された層、（５）ＩＴＯやＺｎＯ等の導電性酸化物薄膜等とすることができる。また、個別配線層１０６においては、素子とのコンタクト部分の材料と、配線領域の材料とを別の材料で構成してもよい。個別配線層と接続する駆動ＩＣの出力電極パッドの材料は、個別配線層１０６についての上記材料と異なってもよい。駆動ＩＣの出力電極パッドの材料が個別配線層１０６の材料と異なる場合には、適切な材料の組み合わせが選択されるべきである。これは、不適切な組み合わせの場合には、異なる材料間の原子の相互拡散が発生し、接続領域の欠陥を引き起こすからである。
個別配線層１０６は、フォトリソグラフィ技術を用いて一括形成することが望ましい。個別配線層１０６は、薄膜配線であるので、配線が長くなれば配線における電圧降下の影響が大きくなる。また、複数のＬＥＤ１０５を高密度に配列する場合には、複数のＬＥＤ１０５の配列ピッチＰ１が小さくなるため、個別配線層１０６の幅が制限される。個別配線層１０６の幅が５μｍであり、厚さが０．５μｍであり、数ｍＡの駆動電流を流す場合には、個別配線層１０６の長さは、約２００μｍ以下にすることが望ましい。
また、個別配線層１０６とＬＥＤエピフィルム１０４の表面及び側面との間、個別配線層１０６とメタル層１０３との間、個別配線層１０６とＳｉ基板１０１の表面との間、個別配線層１０６と駆動ＩＣ１０７形成領域との間など、電気的にショートしてはならない領域には、絶縁膜（後述する図３及び図４の絶縁膜１１７）が設けられ、正常な動作を確保できる構造になっている。ＬＥＤエピフィルム１０４上の素子から駆動ＩＣ１０７の個別電極コンタクト領域（個別出力端子１０７ａ）との間には、ＬＥＤエピフィルム１０４やＩＣ形成領域の段差が存在する。これらの段差領域で、個別配線層１０６に短絡及び断線が発生しないように良好な被覆が可能な、ＰＣＶＤ（プラズマ化学気相成長）法で形成した絶縁膜によって層間絶縁膜を形成したり、或いは、ポリイミド膜又はスピン・オン・グラス膜等で段差を平坦化する等、段差の形態に応じて層間絶縁膜を設けることが望ましい。
図３は、図２をＳ３−Ｓ３線で切る面を概略的に示す断面図である。図３に示されるように、ＬＥＤ／駆動ＩＣ複合チップ１００は、Ｓｉ基板１０１と、メタル層１０３と、ＬＥＤエピフィルム１０４と、個別配線層１０６とを順に積層させた構造を持つ。
図３に示されるように、ＬＥＤエピフィルム１０４は、ｎ型ＧａＡｓ層１１１と、ｎ型ＡｌｘＧａ１−ｘＡｓ層１１２（０≦ｘ≦１）と、ｎ型ＡｌｙＧａ１−ｙＡｓ層１１３（０≦ｙ≦１）と、ｎ型ＡｌｚＧａ１−ｚＡｓ層１１４（０≦ｚ≦１）と、ｎ型ＧａＡｓ層１１５とを順に積層させた構造を持つ。また、ｎ型ＡｌｙＧａ１−ｙＡｓ層１１３及びｎ型ＡｌｚＧａ１−ｚＡｓ層１１４にはＺｎ拡散領域１１６が形成されており、ｎ型ＡｌｚＧａ１−ｚＡｓ層１１４上には絶縁膜１１７が形成されている。
ｎ型ＧａＡｓ層１１１の厚さは、約１０ｎｍ（＝約０．０１μｍ）であり、ｎ型ＡｌｘＧａ１−ｘＡｓ層１１２の厚さは、約０．５μｍであり、ｎ型ＡｌｙＧａ１−ｙＡｓ層１１３の厚さは、約１μｍであり、ｎ型ＡｌｚＧａ１−ｚＡｓ層１１４の厚さは、約０．５μｍであり、ｎ型ＧａＡｓ層１１５の厚さは、約１０ｎｍ（＝約０．０１μｍ）である。この場合には、ＬＥＤエピフィルム１０４の厚さは、約２．０２μｍとなる。ただし、各層の厚さは、上記値に限定されない。また、ＬＥＤエピフィルム１０４の材料として、（ＡｌｘＧａ１−ｘ）ｙＩｎ１−ｙＰ（ここで、０≦ｘ≦１且つ０≦ｙ≦１である。）、ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ等の他の材料を用いてもよい。
第２導電型ＧａＡｓ層１１５（図７に示される）は、ｎ型ＡｌｚＧａ１−ｚＡｓ層１１４上に形成され、その後、Ｚｎのｐ型不純物がエピタキシャル層に拡散され、Ｚｎ拡散フロントが活性層１１３に形成される。上部ＧａＡｓ層に形成されたＰＮ接合層は、エッチング除去される。絶縁膜１１７は、基板上面を覆うように形成され、個別電極１０６は、ｐ型（Ｚｎ拡散）コンタクト層１１５ａ上に形成される。また、上記各層のＡｌ組成は、ｘ＞ｙ且つｚ＞ｙ（例えば、ｘ＝ｚ＝０．４、ｙ＝０．１）とすることができる。Ｚｎ拡散領域１１６の拡散フロントは、ｎ型ＡｌｙＧａ１−ｙＡｓ層１１３の内部に位置するように構成することができる。このように構成することにより、ｐｎ接合を介して注入された少数キャリアは、ｎ型ＡｌｙＧａ１−ｙＡｓ層１１３内、及び、Ｚｎ拡散によってＡｌｙＧａ１−ｙＡｓ層１１３内に形成されたｐ型ＡｌｙＧａ１−ｙＡｓ内に閉じ込められ、高い発光効率が得られる。即ち、図３に示されるような構造を採用することによって、ＬＥＤエピフィルム１０４の厚さを約２μｍと薄くすることができ、発光効率を高くすることができる。なお、上記説明においては、エピタキシャル層としてダブルへテロ型に複数のエピタキシャル層を積層し、そこにＺｎ拡散層による逆導電型不純物拡散領域を形成してホモ接合型としたＬＥＤの製造方法を説明したが、シングルへテロ積層型或いは単層のエピタキシャル層からなるエピタキシャル層に拡散領域を形成したホモ接合型ＬＥＤとすることもできる。
次に、ＬＥＤ／駆動ＩＣ複合チップ１００の製造方法を説明する。図４（ａ）から（ｆ）までは、ＬＥＤ／駆動ＩＣ複合チップ１００の製造プロセスを概略的に示す平面図である。
ＬＥＤ／駆動ＩＣ複合チップ１００の製造に際しては、先ず、図４（ａ）に示されるように、半導体ウェハ１０１ａのチップ形成領域１０１ｂ内に集積回路１０２を形成する。次に、図４（ｂ）に示されるように、集積回路１０２が形成された半導体ウェハ１０１ａのチップ形成領域１１８内にメタル層１０３を形成し、次に、図４（ｃ）に示されるように、メタル層１０３上にＬＥＤエピフィルム１０４を貼り付ける。次に、図４（ｄ）に示されるように、少なくともＬＥＤエピフィルム１０４内の素子（ＬＥＤ）と、ＩＣ領域（集積回路１０２形成領域）の個別配線層１０６の接続領域との間の個別配線形成予定領域上に、絶縁膜１１７を形成した後、その上に、リフトオフ法又はフォトリソグラフィ技術を用いて薄膜の個別配線層１０６を形成する。配線形成工程では、配線に使用する材料によって、適宜リフトオフ法やエッチング法によって配線パターンを形成すればよい。次に、図４（ｅ）に示されるダイシング予定ライン４０３，４０４をダイシングして半導体チップ、即ち、ＬＥＤ／駆動ＩＣ複合チップ１００を分離する。ここでは、集積回路１０２を形成した後に、集積回路１０２の近傍のチップ形成領域１１８内にメタル層１０３を形成する工程を述べたが、集積回路１０２を形成する工程で、メタル層１０３と、集積回路のＬＥＤ駆動における共通電位側とを電気的に接続する配線或いは接続領域とを形成することもできる。
図５は、ＬＥＤ／駆動ＩＣ複合チップ１００を概略的に示す断面図である。ＬＥＤエピフィルム１０４の裏面のボンディング面１０４ａ、即ち、メタル層１０３との接合面を形成するＬＥＤエピフィルム１０４の裏面全面とメタル層１０３との間、及び、メタル層１０３とＳｉ基板１０１の集積回路１０２の共通電位電極層１０２ａ、即ち、集積回路１０２のＬＥＤ駆動のための共通電位側端子と接続されているメタル層１０３を形成するためのＳｉ基板表面領域の間には、オーミックコンタクトが形成されていることが望ましい。ＬＥＤエピフィルム１０４をメタル層１０３上に密着させ、ＬＥＤエピフィルム１０４とメタル層１０３の間のボンディング強度を強固にするために、例えば、２００〜２５０℃でシンターする。その後、個別配線予定領域に層間絶縁膜を形成し、個別配線層１０６とＬＥＤ及びＩＣのコンタクト領域に層間絶縁膜開口部を形成した後、個別配線層１０６を形成し、ＬＥＤとＩＣの個別配線電極側を接続する。個別配線層１０６とＬＥＤの電極コンタクト層、本実施形態では、ＧａＡｓコンタクト層表面とのコンタクト抵抗を低減するために適宜シンターを行うことが望ましい。この工程でのシンター温度は、使用するコンタクト電極材料に適したシンター温度を選択すればよい。ただし、ＬＥＤエピフィルム１０４のボンディング温度（シンター温度）と比較して同等程度の温度である方が望ましい。これは、あまり高い温度でのシンターを行うとＳｉ基板１０１とＬＥＤエピフィルム１０４の熱膨張係数の差異からＬＥＤエピフィルム１０４に生じる応力が大きくなり、欠陥を発生させる可能性があるからである。
図６は、ＬＥＤ／駆動ＩＣ複合チップ１００（絶縁膜１１９を有する場合）を概略的に示す断面図である。このような構造は、Ｓｉ基板上のメタル層１０３を形成する領域の下に絶縁膜１１９、例えば、ＳｉＯ２膜を形成し、絶縁膜開口部１１９ａを介して、メタル層１０３と集積回路の共通電位電極層１０２ａが接続される構造である。このメタル層１０３と集積回路の共通電位電極層１０２ａが接続される絶縁膜開口部１１９ａは、ＬＥＤエピフィルム１０４のボンディング予定領域近傍で、ＬＥＤエピフィルム１０４のボンディング予定領域から外れた領域に設けることが望ましい。ＬＥＤエピフィルム１０４のボンディング予定領域に絶縁膜開口部予定領域がある場合には、ＬＥＤエピフィルム１０４をボンディングする領域に段差が形成される可能性があり、段差が存在する領域では、良好なボンディングを実行することが困難だからである。図６に示したように、絶縁膜１１９の開口部１１９ａを介してＳｉ基板１０１の共通配線領域１０２ａとメタル層１０３を接続してもよく、また、メタル層１０３から配線を延在させ、共通電位電極層１０２ａに接続してもよい。なお、この変形例では、共通電位電極層１０２ａは、メタル層１０３と接続されているＳｉ基板１０１の表面領域で、駆動集積回路のＬＥＤを駆動するための共通電位側（ｎ電極側）と接続された領域を意味する。
図７から図１０までは、ＬＥＤエピフィルム１０４の製造プロセスを概略的に示す断面図である。図９（ａ）は、図９（ｂ）をＳ９ｂ−Ｓ９ｂ線で切る面を概略的に示す断面図であり、図９（ｂ）は、図９（ａ）をＳ９ａ−Ｓ９ａ線で切る面を概略的に示す断面図である。
ＬＥＤエピタキシャル層１０４ｂの製造は、有機金属化学蒸着法（ＭＯＣＶＤ法）や分子線エピタキシー法（ＭＢＥ法）等によって行うことができる。ＬＥＤエピフィルム１０４の製造に際しては、図７に示されるように、ＧａＡｓ基板１２１上に、ＧａＡｓバッファ層１２２、（ＡｌＧａ）ＩｎＰエッチングストップ層１２３、及びＡｌＡｓ剥離層１２４を順に成膜する。次に、ＡｌＡｓ剥離層１２４上に、ＧａＡｓコンタクト層１１１（ｎ型ＧａＡｓ層１１１）、ＡｌＧａＡｓ下クラッド層１１２（ｎ型ＡｌｘＧａ１−ｘＡｓ層１１２）、ＡｌＧａＡｓ活性層１１３（ｎ型ＡｌｙＧａ１−ｙＡｓ層１１３）、ＡｌＧａＡｓ上クラッド層１１４（ｎ型ＡｌｚＧａ１−ｚＡｓ層１１４）、及びＧａＡｓコンタクト層１１５（ｎ型ＧａＡｓ層１１５）を順に成膜する。ＡｌＡｓ層とＬＥＤエピタキシャル層１０４ｂとの選択的なエッチングが可能な選択エッチャントに対するエッチングレート比が大きく異なるエッチング液を使用して、ＬＥＤエピタキシャル層１０４ｂを剥離し、ＬＥＤエピフィルム１０４を得る、エピタキシャル・リフトオフ法を用いて行うことができる。
次に、図８に示されるように、絶縁膜１１７ａの成膜及び開口部の形成をし、固相拡散法等により亜鉛（Ｚｎ）からなるＰ型不純物を拡散し、Ｚｎ拡散領域１１６を形成する。その後、固相拡散時に用いた拡散源膜は除去し、ＧａＡｓコンタクト層のＺｎ拡散領域表面を露出させる。次に、ＧａＡｓコンタクト層内に形成されたｐｎ接合面を含む領域を除去することが望ましい。
次に、図９（ａ）及び（ｂ）に示されるように、１０％ＨＦ（弗化水素）液により、ＡｌＡｓ剥離層（犠牲層）１２４を選択的に除去する。ＡｌＡｓ剥離層１２４に対するエッチング速度は、ＡｌＧａＡｓ層１１２〜１１４、ＧａＡｓ層１１１，１１５，１２１，１２２、及びエッチングストップ層１２３に対するエッチング速度に比べ格段に大きいので、ＡｌＡｓ剥離層１２４を選択的にエッチングすることができる。これにより、ＬＥＤエピフィルム１０４を、ＬＥＤエピフィルム製造用基板１２０から剥がすことが可能になる。なお、このＬＥＤエピフィルム１０４を薄くするとともに、比較的短い時間でＬＥＤエピフィルム製造用基板１２０から剥がすためには、例えば、ＬＥＤエピフィルム１０４の幅を３００μｍ以下、例えば、１００μｍ以下、より好ましくは５０μｍ程度とすることが望ましい。このためには、図９（ｂ）に示されるように、幅Ｗ１が５０μｍとなるように、各エピタキシャル層１１１〜１１５をエッチングし、溝１３１を形成しておく。
剥離層１２４は、剥離層１２４を選択的にエッチングすることによって基板１２０からＬＥＤエピフィルム１０４ｂを除去するため、溝１３１を形成することによって、少なくとも、露出されるべきである。エッチング液（例えば、燐酸過水）は、溝を通して剥離層に達する。狭すぎる幅Ｗ１は、剥離層１２４のエッチング速度に影響を与えるので、幅Ｗ１は、１０μｍ以上であることが望ましい。
燐酸過水により、層間絶縁膜１１７ａは容易にエッチングされない。したがって、溝１３１形成前に、溝形成予定領域の層間絶縁膜を、例えば、ＣＦ４＋Ｏ２プラズマを用いたドライエッチングにより除去する。その後、層間絶縁膜の開口を通して、ＬＥＤエピフィルムは、例えば、燐酸過水を用いたウェットエッチングによりエッチングされる。燐酸過水は、ＡｌＧａＡｓ層１１２〜１１４、ＧａＡｓ層１１１，１１５、及び（ＡｌＧａ）ＩｎＰエッチングストップ層１２３はエッチングするが、（ＡｌＧａ）ＩｎＰエッチングストップ層１２３に対するエッチングレートは小さいため、基板１２１まで溝エッチングが到達することを防止できる。溝１３１を形成した後、ＬＥＤエピフィルムを基板１２０から剥離した後にＬＥＤエピフィルムをハンドリングするための支持体（図９（ｂ）に示されるＬＥＤエピフィルム支持体１０４ｃ）を設け、ＨＦ液によりエッチングすることにより、図１０に示すように、ＡｌＡｓ剥離層１２４をエッチングし、ＬＥＤエピフィルム１０４を剥離する。なお、図１０には、ＡｌＡｓ剥離層１２４が残されている状態（エッチング途中）が示されているが、ＬＥＤエピフィルム１０４を保持した状態で、ＡｌＡｓ剥離層１２４は完全に除去される。ＡｌＡｓ剥離層１２４をエッチング除去した後、エッチング液が残留しないように純水による水洗処理を施す。その後、ＬＥＤエピフィルム支持体１０４ｃ表面を、例えば、真空吸着により支持体１０４ｃが設けられたＬＥＤエピフィルム１０４を吸着し、ＧａＡｓ基板上から、Ｓｉ基板のメタル層１０３上に移動し、ボンディングする。ＬＥＤエピフィルム１０４をボンディングした後、支持体１０４ｃを除去する。支持体１０４ｃを除去した後、層間絶縁膜１１７ａを設け、個別配線層１０６を形成する。なお、溝１３１を形成するためのエッチングレジスト用マスクを、ＬＥＤエピフィルムを支持するための支持体として用いてもよい。
以上説明したように、第１の実施形態に係るＬＥＤ／駆動ＩＣ複合チップ１００によれば、Ｓｉ基板１０１上にメタル層１０３を挟んで貼り付けられたＬＥＤエピフィルム１０４とＳｉ基板１０１に形成された駆動ＩＣ１０７とをフォトリソグラフィ技術により形成された薄膜の個別配線層１０６により電気的に接続しているので、ＬＥＤエピフィルム１０４にワイヤボンド用の電極パッドを設ける必要がない。このため、ＬＥＤエピフィルム１０４の面積を小さくでき、その結果、ＬＥＤ／駆動ＩＣ複合チップ１００の小型化を実現できる。また、ＬＥＤエピフィルム形成用の基板１２０は、ＬＥＤのリフトオフ後、再利用でき、さらに、ＬＥＤエピフィルム１０４の面積を小さくできるので、材料コストの低減を図ることができる。
また、第１の実施形態に係るＬＥＤ／駆動ＩＣ複合チップ１００によれば、Ｓｉ基板１０１上に貼り付けられたＬＥＤエピフィルム１０４とＳｉ基板１０１に形成された駆動ＩＣ１０７とをフォトリソグラフィ技術により形成された薄膜の個別配線層１０６により電気的に接続しているので、ＬＥＤエピフィルム１０４の厚さをワイヤボンドに対する強度を考慮して厚くする必要がない。このように、ＬＥＤエピフィルム１０４の厚さを薄くできるので、材料コストの低減を図ることができる。
さらに、第１の実施形態に係るＬＥＤ／駆動ＩＣ複合チップ１００によれば、ＬＥＤエピフィルム１０４の複数のＬＥＤ１０５と、Ｓｉ基板１０１の複数の駆動ＩＣ１０７とを、一対一に対向させているので、個別配線層１０６の長さを短くすることができ、個別配線層１０６の抵抗値を低くすることができる。また、複合チップ幅も小さくすることができる。
さらに、第１の実施形態に係るＬＥＤ／駆動ＩＣ複合チップによれば、エピフィルム１０４の下にメタル層１０３を有し、しかもエピフィルム１０４は２μｍ程度と非常に薄いので、ＬＥＤ１０５から発生した光は直接上部に放射されるだけでなく、下面に放射しメタル層１０３に照射された光もこのメタル層表面で反射しエピフィルム１０４を透過し表面から照射される。そのため、発光強度が向上するという効果もある。
図１１は、本発明の第１の実施形態の変形例に係る半導体装置としてのＬＥＤ／駆動ＩＣ複合チップ１５０を概略的に示す断面図である。図１１において、図３（第１の実施形態）の構成と同一又は対応する構成には、同じ符号を付す。図１１に示されたＬＥＤ／駆動ＩＣ複合チップ１５０は、図６の場合と同様に、Ｓｉ基板１０１とメタル層１０３との間に絶縁膜１５１を備えている。図１１に示されるＬＥＤ／駆動ＩＣ複合チップ１５０の場合には、メタル層１０３をＳｉ基板１０１の集積回路１０２上等に配置することが可能になり、ＬＥＤ／駆動ＩＣ複合チップ１５０の面積を縮小することが可能になる。図１１に示される第１の実施形態の変形例において、上記以外の点は、図１から図１０に示されるＬＥＤ／駆動ＩＣ複合チップ１００と同じである。
＜第２の実施形態＞
図１２は、本発明の第２の実施形態に係る半導体装置であるＬＥＤ／駆動ＩＣ複合チップ１６０の一部を概略的に示す斜視図である。また、図１３は、図１２をＳ１３−Ｓ１３線で切る面を概略的に示す断面図である。
図１２において、図１（第１の実施形態）の構成と同一又は対応する構成には、同じ符号を付す。また、図１３において、図３（第１の実施形態）の構成と同一又は対応する構成には、同じ符号を付す。図１２及び図１３に示されたＬＥＤ／駆動ＩＣ複合チップ１６０は、Ｓｉ基板１０１とＬＥＤエピフィルム１０４との間にメタル層（即ち、図１及び図３におけるメタル層１０３に相当する層）を備えていない点が、第１の実施形態に係るＬＥＤ／駆動ＩＣ複合チップ１００と相違する。Ｓｉ基板１０１の上面とＬＥＤエピフィルム１０４の下面、即ち、Ｓｉ基板１０１とＬＥＤエピフィルム１０４の接合面を、適当な化学的方法で表面処理し（汚染物質の除去及び平坦性、例えば、原子層オーダーでの平坦性を準備して、）、両面を密着させ、加圧・加熱工程を経ることにより、両面を強固にボンディングすることができる。強固な接着に必要な加熱温度は、メタル層を介した接着の場合に比べ高い温度になるが、第２の実施形態における接着方法を用いれば、メタル層を設ける場合と比較して、ＬＥＤエピフィルムとシリコン基板表面の間に、第３の層（メタル層）を設けることに起因した、メタル層の欠陥発生に伴うようなボンディングの欠陥発生確率を除外することができる。また、メタル層１０３を導入することにより、駆動ＩＣ配列に対してアラインメントされたメタル層１０３のパターンに対してＬＥＤエピフィルム１０４のボンディング位置合わせをするので、ＬＥＤエピフィルム１０４のＩＣパターンに対する位置合わせずれの大きさが増大する要因が増える。したがって、メタル層１０３を設けない場合は、メタル層１０３を設ける場合と比較して、駆動ＩＣ配列に対する位置合わせマージンを小さくすることができる。
なお、第２の実施形態において、上記以外の点は、上記第１の実施形態の場合と同じである。
＜第３の実施形態＞
図１４は、本発明の第３の実施形態に係る半導体装置であるＬＥＤ／駆動ＩＣ複合チップ１７０の一部を概略的に示す斜視図である。また、図１５は、ＬＥＤ／駆動ＩＣ複合チップ１７０を概略的に示す平面図であり、図１６は、ＬＥＤ／駆動ＩＣ複合チップ１７０の一部を拡大して概略的に示す平面図である。
図１４から図１６までにおいて、図１又は図２（第１の実施形態）の構成と同一又は対応する構成には、同じ符号を付す。第３の実施形態に係るＬＥＤ／駆動ＩＣ複合チップ１７０は、Ｓｉ基板１０１のメタル層１０３上に複数のＬＥＤエピフィルム１７１を備えた点が、第１の実施形態に係るＬＥＤ／駆動ＩＣ複合チップ１００と相違する。
ＬＥＤ１０５の配列密度が６００ｄｐｉである場合には、ＬＥＤ１０５の配列ピッチは４２．４μｍである。この場合に、一つのＬＥＤエピフィルム１７１が２４個のＬＥＤ１０５を含むとすると、ＬＥＤエピフィルム１７１の長さは１０１７．６μｍ（＝４２．４μｍ×２４）になる。したがって、８個のＬＥＤエピフィルム１７１を配列した場合には、ＬＥＤ／駆動ＩＣ複合チップには１９２個のＬＥＤが配列され、チップ長は８１４０．８μｍ（＝１０１７．６μｍ×８）になる。
第３の実施形態に係るＬＥＤ／駆動ＩＣ複合チップ１７０によれば、１個のＬＥＤ／駆動ＩＣ複合チップ１７０に含まれるＬＥＤ１０５の個数が多い場合であっても、ＬＥＤエピフィルム１７１の長さを短くできるので、製造プロセスにおけるＬＥＤエピフィルム１７１のハンドリングが容易になる。
また、ＬＥＤエピフィルム１７１の長さが短いので、ＬＥＤエピフィルム１７１の下面の全域をメタル層１０３の上面に密着させるプロセスが容易になり、製造歩留まりを高くすることができる。
さらに、ＬＥＤエピフィルム１７１の密着均一性を確保できるので、ＬＥＤエピフィルム１７１内のＬＥＤ１０５の電気特性、発光特性の均一性を向上できる。
さらにまた、ＬＥＤエピフィルム１７１を短く分割しているので、温度変化に伴いＬＥＤエピフィルム１７１に発生する内部応力を軽減でき、ＬＥＤ１０５の欠陥発生要因を排除できるので、ＬＥＤ１０５の高い信頼性を確保できる。
図１７は、本発明の第３の実施形態の変形例に係る半導体装置としてのＬＥＤ／駆動ＩＣ複合チップ１８０を概略的に示す平面図である。図１７において、図１５（第３の実施形態）の構成と同一又は対応する構成には、同じ符号を付す。図１７に示されたＬＥＤ／駆動ＩＣ複合チップ１８０は、Ｓｉ基板１０１とＬＥＤエピフィルム１８１との間にメタル層（図１５におけるメタル層１０３に相当する層）を備えていない点のみが、図１５に示されるＬＥＤ／駆動ＩＣ複合チップ１７０と相違する。なお、図１７に示される変形例において、上記以外の点は、図１４から図１６に示される第３の実施形態のＬＥＤ／駆動ＩＣ複合チップ１７０と同じである。
＜第４の実施形態＞
図１８は、本発明の第４の実施形態に係る半導体装置であるＬＥＤ／駆動ＩＣ複合チップ１９０の一部を概略的に示す斜視図である。また、図１９は、ＬＥＤ／駆動ＩＣ複合チップ１９０の一部を概略的に示す平面図であり、図２０は、図１９をＳ２０−Ｓ２０線で切る面を概略的に示す断面図である。
図１８において、図１（第１の実施形態）の構成と同一又は対応する構成には、同じ符号を付す。また、図１９において、図２（第１の実施形態）の構成と同一又は対応する構成には、同じ符号を付す。図２０及び図２１に示されたＬＥＤ／駆動ＩＣ複合チップ１９０は、メタル層１０３上に複数のＬＥＤエピフィルム１９１を等ピッチに１列に貼り付け、且つ、各ＬＥＤエピフィルム１９１が１個のＬＥＤを有する点が、図１及び図２に示される第１の実施形態に係るＬＥＤ／駆動ＩＣ複合チップ１００と相違する。
図２０に示されるように、ＬＥＤエピフィルム１９１は、ｐ型ＧａＡｓ層１９２上に、ｐ型ＡｌｘＧａ１−ｘＡｓ層１９３、ｐ型ＡｌｙＧａ１−ｙＡｓ層１９４、ｎ型ＡｌｚＧａ１−ｚＡｓ層１９５、及びｎ型ＧａＡｓ層１９６を順に形成した構造を持つ。ｎ型ＧａＡｓ層１９６上には絶縁膜１９７が成膜され、その開口部から駆動ＩＣ１０７の端子領域（出力電極パッド）１０７ａまでの領域に個別配線層１０６が形成されている。上記各層のＡｌ組成は、ｘ＞ｙ且つｚ＞ｙ（例えば、ｘ＝ｚ＝０．４、ｙ＝０．１）とすることができる。ただし、ＬＥＤエピフィルム１９１の構造及び組成は上記したものに限定されない。例えば、シングルへテロ型でも、ホモ型でもよく、ダブルへテロ型においても、クラッド層の間にノンドープの活性層を設ける或いは、量子井戸層を挿入する等の種々の構造が可能である。また、上面をｐ型とし、下面をｎ型にする等の変形も可能である。
以上説明したように、第４の実施形態に係るＬＥＤ／駆動ＩＣ複合チップ１９０によれば、ＬＥＤエピフィルム１９１が小さく分割されているので、ＬＥＤエピフィルム１９１の熱膨張係数とＳｉ基板１０１の熱膨張係数とが大きく異なる場合に問題となり得る、ＬＥＤエピフィルム１９１の内部応力を軽減でき、ＬＥＤエピフィルム１９１の欠陥の発生要因の一つを排除できる。このため、第４の実施形態に係るＬＥＤ／駆動ＩＣ複合チップ１９０の信頼性を高めることができる。
また、第４の実施形態に係るＬＥＤ／駆動ＩＣ複合チップ１９０によれば、ＬＥＤエピフィルム１９１が小さく分割されており、接着領域が小さいので、ＬＥＤエピフィルム１９１をメタル層１０３に密着させるプロセスが容易であり、密着性の不完全さに起因する欠陥発生率を低減できる。
さらに、第４の実施形態に係るＬＥＤ／駆動ＩＣ複合チップ１９０によれば、ＬＥＤエピフィルム１９１が発光領域以外の部分を持たないのでＬＥＤエピフィルムの幅を狭くすることができ、個別配線層１０６の長さをより一層短くすることができる。
なお、第４の実施形態において、上記以外の点は、上記第１から第３までの実施形態の場合と同じである。
＜第５の実施形態＞
図２１は、本発明の第５の実施形態に係る半導体装置であるＬＥＤ／駆動ＩＣ複合チップ２００の一部を概略的に示す斜視図である。また、図２２は、ＬＥＤ／駆動ＩＣ複合チップ２００の一部を概略的に示す平面図である。
図２１において、図１（第１の実施形態）の構成と同一又は対応する構成には、同じ符号を付す。また、図２２において、図２（第１の実施形態）の構成と同一又は対応する構成には、同じ符号を付す。図２１及び図２２に示されたＬＥＤ／駆動ＩＣ複合チップ２００は、ＬＥＤエピフィルム２０１の端部がメタル層１０３の内側に位置するように形成されている点が、第１の実施形態に係るＬＥＤ／駆動ＩＣ複合チップ１００と相違する。言い換えれば、メタル層１０３のＬＥＤ配列方向（Ｘ方向）の長さが、ＬＥＤエピフィルム２０１の長さより大きく、メタル層１０３のＬＥＤ配列方向に直交する方向（Ｙ方向）の幅が、ＬＥＤエピフィルム２０１の幅より大きい。このような構成とすることにより、ＬＥＤエピフィルム２０１をメタル層１０３上に貼り付けるプロセスにおける位置合わせが容易になる。
なお、第５の実施形態において、上記以外の点は、上記第１から第４までの実施形態の場合と同じである。
＜第６の実施形態＞
図２３は、本発明の第６の実施形態に係る半導体装置であるＬＥＤ／駆動ＩＣ複合チップ２１０の一部を概略的に示す斜視図である。また、図２４、ＬＥＤ／駆動ＩＣ複合チップ２１０の一部を概略的に示す平面図である。
図２３において、図２１（第５の実施形態）の構成と同一又は対応する構成には、同じ符号を付す。また、図２４において、図２２（第５の実施形態）の構成と同一又は対応する構成には、同じ符号を付す。図２３及び図２４に示されたＬＥＤ／駆動ＩＣ複合チップ２１０は、ＬＥＤエピフィルム２１１が１個のＬＥＤを含むように構成されている点が、図２１及び図２２に示される第５の実施形態に係るＬＥＤ／駆動ＩＣ複合チップ２００と相違する。なお、電極配線層１０６のＬＥＤエピフィルム２１１とのコンタクト領域は、図２３に示すようにＬＥＤエピフィルム２１１上面の端部に到達しない領域であってもよいし、図２４に示すようにＬＥＤエピフィルム２１１上面の端まで到達する領域であってもよい。
なお、第６の実施形態において、上記以外の点は、上記第４及び第５の実施形態の場合と同じである。
＜第７の実施形態＞
図２５から図２９までは、本発明の第７の実施形態に係る半導体装置であるＬＥＤ／駆動ＩＣ複合チップに関する図である。図２５は、半導体ウェハ４００上にＬＥＤ／駆動ＩＣ複合チップ（図２８の符号２２０）となる領域４０１が複数個形成された状態を概略的に示す平面図である。また、図２６は、図２５の領域４０２を概略的に示す拡大図である。また、図２７は、ダイシング予定ラインに設けられたフォトマスク合わせマーク領域４０５を概略的に示す拡大図である。また、図２８は、分離されたＬＥＤ／駆動ＩＣ複合チップ２２０を概略的に示す斜視図であり、図２９は、ＬＥＤ／駆動ＩＣ複合チップ２２０を概略的に示す平面図である。
図２５に示されるように、ＬＥＤ／駆動ＩＣ複合チップ（分離前）は半導体ウェハ４００上に複数形成される。ただし、半導体ウェハ４００上に形成されるＬＥＤ／駆動ＩＣ複合チップの位置及び個数は図示のものに限定されない。ＬＥＤ／駆動ＩＣ複合チップが形成された半導体ウェハ４００は、ダイシング予定ライン４０３及び４０４に沿ってダイシングされ、ＬＥＤ／駆動ＩＣ複合チップ２２０が分離される。
半導体ウェハ４００上に形成されたＬＥＤ／駆動ＩＣ複合チップ（分離前）を個別のチップに分離するためのダイシング予定ライン４０３又は４０４、即ち、素子形成領域以外の空きスペースには、例えば、駆動集積回路形成や、ＬＥＤエピフィルムのアラインメント、ＬＥＤエピフィルム内の素子とＩＣを結線する配線パターン形成等において使用するフォトマスク合わせ等の位置基準となるマーク領域４０５（図２７）を適宜設けることができる。マーク領域４０５は、例えば、半導体ウェハ４００上に形成された光学的に検出可能なマーク（例えば、半導体ウェハ４００上に形成された薄膜、又は、半導体ウェハ４００に形成された凹部）である。
ＬＥＤ／駆動ＩＣ複合チップ（分離前）の形成位置は、ダイシング予定ライン４０３から分離されるチップ端までの距離が、少なくとも発光部の配列ピッチＰ１の１／２よりも小さい値となる距離とする。また、ＬＥＤ／駆動ＩＣ複合チップの形成位置は、ダイシング時のチッピングやダイシング精度による影響を考慮して、ダイシング予定ライン４０３から分離されるチップ端までの距離が、少なくとも３μｍ程度以上になるようにすることが望ましい。
第７の実施形態によれば、ＬＥＤエピフィルム２２１の端部２２１ａがダイシング予定ライン４０３よりも内側に設けたので、ＬＥＤ／駆動ＩＣ複合チップを個別のチップに分離しても、ＬＥＤエピフィルム２２１にはクラックや剥離等のダメージが発生し難い。このため、優れた特性及び高い信頼性を持ったＬＥＤ／駆動ＩＣ複合チップ２２０を得ることができる。
また、第７の実施形態によれば、ＬＥＤエピフィルム２２１の端部２２１ａとＬＥＤ／駆動ＩＣ複合チップ２２０の端部２２０ａとの距離ｄ１が、少なくともＬＥＤ１０５の配列ピッチＰ１の１／２よりも小さい値としたので、複数のＬＥＤ／駆動ＩＣ複合チップを１列に配列した場合であっても、配列されたすべてのＬＥＤ１０５を等ピッチにすることができる。
なお、第７の実施形態において、上記以外の点は、上記第１から第６までの実施形態と同じである。
＜第８の実施形態＞
図３０は、本発明の第８の実施形態に係る半導体装置であるＬＥＤ／駆動ＩＣ複合チップ２３０を概略的に示す斜視図であり、図３１は、ＬＥＤ／駆動ＩＣ複合チップ２３０を概略的に示す平面図である。
図３０において、図２８（第７の実施形態）の構成と同一又は対応する構成には、同じ符号を付す。また、図３１において、図２９（第７の実施形態）の構成と同一又は対応する構成には、同じ符号を付す。図３０及び３１に示されるように、第８の実施形態に係るＬＥＤ／駆動ＩＣ複合チップ２３０は、Ｓｉ基板１０１とＬＥＤエピフィルム２３１との間にメタル層２３２を備えた点が、第７の実施形態に係るＬＥＤ／駆動ＩＣ複合チップ２２０と相違する。メタル層２３２と個別配線層１０６とは、絶縁膜（図示しない）によって絶縁されている。メタル層２３２の機能は、第１の実施形態におけるメタル層１０３の機能と同じである。また、チップ端２３１ａとメタル層２３２の端部２３２ａとの距離ｄ２が、少なくともＬＥＤ１０５の配列ピッチＰ１の１／２よりも小さい値とすることが望ましい。また、ＬＥＤ／駆動ＩＣ複合チップ（分離前）の形成位置は、ダイシング時のチッピングによる影響を考慮して、ダイシング予定ライン４０３からメタル層２３２の端部２３２ａまでの距離が、少なくとも３μｍ程度以上になるようにすることが望ましい。
第８の実施形態によれば、メタル層２３２の端部２３２ａをダイシング予定ラインよりも内側に設けたので、ＬＥＤ／駆動ＩＣ複合チップを個別のチップに分離しても、ＬＥＤエピフィルム２３１にはクラックや剥離等のダメージが発生しない。このため、優れた特性及び高い信頼性を持ったＬＥＤ／駆動ＩＣ複合チップが得られる。
第８の実施形態によれば、メタル層２３２の端部２３２ａとＬＥＤ／駆動ＩＣ複合チップ２３０の端部２３０ａとの距離ｄ２が、少なくとも発光部のピッチＰ２の１／２よりも小さい値としたので、複数のＬＥＤ／駆動ＩＣ複合チップを一列に配列した場合に、配列されたすべてのＬＥＤを等ピッチに近づけることができる。チップ端２３０ａと、あるチップのＬＥＤアレイ端のＬＥＤの中心との間の距離は、図３１においてｄ２ａで示されており、ＬＥＤ１０５の配列ピッチＰ１の１／２よりも小さい値とすることが望ましい。
なお、第８の実施形態において、上記以外の点は、上記第１から第７までの実施形態と同じである。
図３２は、本発明の第８の実施形態の変形例に係る半導体装置であるＬＥＤ／駆動ＩＣ複合チップ２４０を概略的に示す斜視図であり、図３３は、ＬＥＤ／駆動ＩＣ複合チップ２４０を概略的に示す平面図である。
図３２において、図３０（第８の実施形態）の構成と同一又は対応する構成には、同じ符号を付す。また、図３３において、図３１（第８の実施形態）の構成と同一又は対応する構成には、同じ符号を付す。図３２及び３３に示されるように、第８の実施形態の変形例に係るＬＥＤ／駆動ＩＣ複合チップ２４０は、１個のＬＥＤエピフィルム２４１が１個の発光部１０５を有する点が、図３０及び図３１に示されるＬＥＤ／駆動ＩＣ複合チップ２３０と相違する。図３２及び図３３に示されるＬＥＤ／駆動ＩＣ複合チップ２４０において、上記以外の点は、図３０及び図３１のＬＥＤ／駆動ＩＣ複合チップ２３０と同じである。図３３における距離ｄ３ａは、図３１における距離ｄ２ａと同様に定義されている。距離ｄ３ａも、ＬＥＤ１０５の配列ピッチＰ１の１／２よりも小さい値とすることが望ましい。
＜第９の実施形態＞
図３４は、本発明の第９の実施形態に係るＬＥＤ／駆動ＩＣ複合チップが複数個形成された半導体ウェハ４１０の一部を概略的に示す平面図である。図３５は、第９の実施形態に係るＬＥＤ／駆動ＩＣ複合チップ２５０の一部を概略的に示す斜視図である。
第９の実施形態においては、ＬＥＤ／駆動ＩＣ複合チップ（分離前）を以下の工程で製造する。先ず、半導体ウェハ４１０に駆動ＩＣ等の集積回路１０２を形成し、次に、半導体ウェハ４１０のダイシング予定ライン４０３よりも広い幅を持ち、所定の深さの溝パターン４１１を形成する。（ダイシングライン（又はダイシング予定ライン４０３）の幅と溝パターン４１１の幅を比較すると、ダイシングラインの幅は、ダイシングソーが実際に基板を切るラインにより決まり、ダイシングプロセスに使用されるダイシングソーの幅に概ね等しい。）次に、ＬＥＤエピフィルム２６１を貼り付け、次に、溝パターン４１１内のダイシング予定ライン４０３と、ダイシング予定ライン４０４をダイシングする。
溝パターン４１１の端部とＬＥＤエピフィルム２６１の端部との距離は、少なくともＬＥＤ１０５の配列ピッチＰ１の１／２よりも小さい値とすることが望ましい。また、溝パターン４１１の端部とＬＥＤエピフィルム２６１の端部との距離は、ＬＥＤ／駆動ＩＣ複合チップの形成位置は、ダイシング時のチッピングによる影響を考慮して、少なくとも３μｍ程度以上になるようにすることが望ましい。
第９の実施形態によれば、ダイシング工程におけるチッピング等の影響を、溝パターンによってチップ内側に伝播し難い構造としているので、分離されたチップの製造歩留まりを向上させることができる。
なお、第９の実施形態において、上記以外の点は、上記第１から第８までの実施形態と同じである。
図３６は、本発明の第９の実施形態の変形例に係るＬＥＤ／駆動ＩＣ複合チップが複数個形成された半導体ウェハ４２０の一部を概略的に示す平面図である。図３７は、第９の実施形態の変形例に係るＬＥＤ／駆動ＩＣ複合チップ２６０の一部を概略的に示す斜視図である。
図３６において、図３４（第９の実施形態）の構成と同一又は対応する構成には、同じ符号を付す。また、図３７において、図３５（第９の実施形態）の構成と同一又は対応する構成には、同じ符号を付す。第９の実施形態の変形例においては、ＬＥＤ／駆動ＩＣ複合チップ２６０を以下の工程で製造する。先ず、半導体ウェハ４２０に駆動ＩＣ等の集積回路１０２を形成し、次に、半導体ウェハ４１０のダイシング予定ライン４０３よりも広い幅を持ち、所定の深さの溝パターン４１１とダイシング予定ライン４０４よりも広い幅を持ち、所定の深さの溝パターン４１２を形成する。（ダイシングライン（又はダイシング予定ライン４０３，４０４）の幅と溝パターン４１１の幅を比較すると、ダイシングラインの幅は、ダイシングソーが実際に基板を切るラインにより決まり、ダイシングプロセスに使用されるダイシングソーの幅に概ね等しい。）次に、ＬＥＤエピフィルム２６１を貼り付け、溝パターン４１１内のダイシング予定ライン４０３と、溝パターン４１２内のダイシング予定ライン４０４をダイシングする。
溝パターン４１１の端部とＬＥＤエピフィルム２６１の端部２６１ａとの距離は、少なくともＬＥＤ１０５の配列ピッチの１／２よりも小さい値とすることが望ましい。また、溝パターン４１１，４１２の端部とＬＥＤエピフィルム２６１の端部２６１ａ，２６１ｂとの距離は、ＬＥＤ／駆動ＩＣ複合チップの形成位置は、ダイシング時のチッピングによる影響を考慮して、少なくとも３μｍ程度以上になるようにすることが望ましい。
第９の実施形態の変形例によれば、ダイシング工程におけるチッピング等の影響を、溝パターンによってチップ内側に伝播し難い構造としているので、分離されたチップの製造歩留まりを向上させることができる。
なお、図３６及び図３７に示される変形例において、上記以外の点は、上記第９の実施形態（図３４及び図３５）と同じである。
図３８は、第９の実施形態の変形例に係るＬＥＤ／駆動ＩＣ複合チップを製造するための溝パターンの形状の他の例を概略的に示す平面図である。
図３８に示される変形例においては、溝パターン４１５の端部４１５ａに階段状の凸部（ダイシングカット監視部）４１５ｂを備えている。ダイシングライン４０３の端部から溝パターン４１１の隣接する端部までの距離、及び、溝パターン４１１の端部からＬＥＤエピフィルム２６１の端部までの距離は、複数のＬＥＤ／駆動ＩＣ複合チップが端と端を付けて配置され、すべてのＬＥＤ１０５間がほぼ等間隔である１本の列を形成するように設計されることが望ましい。階段状の凸部４１５ｂは、階段状の凸部の何番目の段差部上にダイシングラインの端部位置４０３ａがあるかを検出することによって、ダイシングラインの位置が適切であるか否かを判断するための位置基準として利用できる。
＜第１０の実施形態＞
図３９は、本発明の第１０の実施形態に係る半導体装置としてのＬＥＤユニット３００の一部を概略的に示す斜視図である。
図３９に示されるように、ＬＥＤユニット３００は、ＣＯＢ（Ｃｈｉｐ Ｏｎ Ｂｏａｒｄ）実装基板３０１と、この実装基板３０１上に備えられた複数のＬＥＤ／駆動ＩＣ複合チップ３０２とを有する。ＬＥＤ／駆動ＩＣ複合チップ３０２は、例えば、第１から第９までの実施形態のいずれかのＬＥＤ／駆動ＩＣ複合チップと同じ構造を持つ。複数のＬＥＤ／駆動ＩＣ複合チップ３０２は、実装基板３０１上に絶縁ペースト又は導電性ペースト等の接着剤によって等間隔に実装される。複数のＬＥＤ／駆動ＩＣ複合チップ３０２は、例えば、ＬＥＤエピフィルム１０４の発光部１０５の配列がＬＥＤユニット３００の長手方向（Ｘ方向）の全長にわたって、等ピッチで１列に配列されるように、実装基板３０１上に配置される。
実装基板３０１には、ＬＥＤ／駆動ＩＣ複合チップ３０２の発光部１０５を点灯制御するために必要な電力や制御信号（点灯データ）をＬＥＤ／駆動ＩＣ複合チップ３０２の駆動ＩＣに提供するための配線パターン（図示せず）及び電極パッド３０３が備えられている。また、ＬＥＤ／駆動ＩＣ複合チップ３０２のＳｉ基板１０１には、実装基板３０１から電力や制御信号を受け取るための電極パッド１０８が備えられている。ＬＥＤユニット３００には、実装基板３０１の電極パッド３０３とＬＥＤ／駆動ＩＣ複合チップ３０２のＳｉ基板１０１上の電極パッド１０８とを電気的に接続するボンディングワイヤ３０４が備えられている。
第１０の実施形態に係るＬＥＤユニット３００によれば、ＬＥＤエピフィルム１０４とＳｉ基板１０１との間にワイヤボンドを用いていないので、従来のＬＥＤユニットに比べ、大幅にワイヤボンド数を減らすことができる。
また、第２の実施形態に係るＬＥＤユニット３００によれば、実装基板３０１上にＬＥＤアレイチップと駆動ＩＣチップを別々に実装する従来の場合に比べ、実装されるチップ数を半減することができ、その結果、ＬＥＤユニット３００の信頼性を高めることができる。
また、第１０の実施形態に係るＬＥＤユニット３００によれば、大幅にワイヤボンド数を減らすことができ、且つ、実装されるチップ数を半減することができるので、実装基板３０１にチップを実装する工程を簡略にでき、実装プロセスの時間を短縮（スピードアップ）ができ、その結果、実装コストの削減を図ることができる。実装の信頼性は、チップ搭載及びワイヤボンディングの量にある程度依存するので、ＬＥＤユニット３００の信頼性は向上する。
また、ＬＥＤ／駆動ＩＣ複合チップ３０２の幅（ＬＥＤ配列方向（Ｘ方向）に直交するＹ方向の長さ）が従来（ＬＥＤアレイチップと駆動ＩＣチップとをＣＯＢ上に別々に搭載している場合）に比べて狭くなるので、実装基板３０１の幅を削減でき、その結果、実装基板３０１の材料コストを削減できる。
＜第１１の実施形態＞
図４０は、本発明の第１１の実施形態に係る半導体装置であるＬＥＤユニット３１０の一部を概略的に示す斜視図である。
図４０に示されるように、ＬＥＤユニット３１０は、ＣＯＢ実装基板３１１と、この実装基板３１１上に備えられた複数のＬＥＤ／駆動ＩＣ複合チップ３１２とを有する。ＬＥＤ／駆動ＩＣ複合チップ３１２は、複数のＬＥＤエピフィルム３１３を備えている。複数のＬＥＤ／駆動ＩＣ複合チップ３１２は、実装基板３１１上に絶縁ペースト又は導電性ペースト等の接着剤によって等間隔に実装される。複数のＬＥＤ／駆動ＩＣ複合チップ３１２は、例えば、ＬＥＤエピフィルム３１３の発光部の配列がＬＥＤユニット３１０の長手方向（Ｘ方向）の全長にわたって、等ピッチで１列に配列されるように、実装基板３１１上に配置される。
実装基板３１１には、ＬＥＤ／駆動ＩＣ複合チップ３１２の発光部を点灯制御するために必要な電力や制御信号（点灯データ）をＬＥＤ／駆動ＩＣ複合チップ３１２の駆動ＩＣに提供するための配線パターン（図示せず）及び電極パッド３１３が備えられている。また、ＬＥＤ／駆動ＩＣ複合チップ３１２のＳｉ基板１０１には、実装基板３１１から電力や制御信号を受け取るための電極パッド１０８が備えられている。ＬＥＤユニット３１０には、実装基板３１１の電極パッド３１３とＬＥＤ／駆動ＩＣ複合チップ３１２のＳｉ基板１０１上の電極パッド１０８とを電気的に接続するボンディングワイヤ３１４が備えられている。
第１１の実施形態に係るＬＥＤユニット３１０によれば、ＬＥＤエピフィルム３１３とＳｉ基板１０１との間にワイヤボンドを用いていないので、従来のＬＥＤユニットに比べ、大幅にワイヤボンド数を減らすことができる。
また、第１１の実施形態に係るＬＥＤユニット３１０によれば、実装基板３１１上にＬＥＤアレイチップと駆動ＩＣチップを別々に実装する従来の場合に比べ、実装されるチップ数を半減することができ、その結果、ＬＥＤユニット３１０の信頼性を高めることができる。
また、第１１の実施形態に係るＬＥＤユニット３１０によれば、大幅にワイヤボンド数を減らすことができ、且つ、実装されるチップ数を半減することができるので、実装基板３１１にチップを実装する工程を簡略にでき、その結果、実装コストの削減を図ることができる。
また、ＬＥＤ／駆動ＩＣ複合チップ３１２の幅（ＬＥＤ配列方向（Ｘ方向）に直交するＹ方向の長さ）が従来に比べて狭くなるので、実装基板３１１の幅を削減でき、その結果、実装基板３１１の材料コストを削減できる。
＜第１２の実施形態＞
図４１は、本発明の第１２の実施形態に係る半導体装置としてのＬＥＤユニット３２０の一部を概略的に示す平面図である。
図４１に示されるように、ＬＥＤユニット３２０は、ＣＯＢ実装基板３２１と、この実装基板３２１上に備えられた複数のＬＥＤ／駆動ＩＣ複合チップ３２２とを有する。ＬＥＤ／駆動ＩＣ複合チップ３２２は、例えば、第１から第９までの実施形態のいずれかのＬＥＤ／駆動ＩＣ複合チップと同じ構造を持つ。複数のＬＥＤ／駆動ＩＣ複合チップ３２２は、実装基板３２１上に絶縁ペースト又は導電性ペースト等の接着剤によって等間隔且つ千鳥状（即ち、隣接するＬＥＤ／駆動ＩＣ複合チップ３１２の短辺同士が実装基板３２１の幅方向に重ならないよう）に、実装される。また、実装基板３２１とＬＥＤ／駆動ＩＣ複合チップ３２２とは、図３９（第１０の実施形態）と同様に、ボンディングワイヤ（図４１には示さず）により、接続されている。
第１２の実施形態に係るＬＥＤユニット３２０によれば、半導体ウェハ上に形成された多数のＬＥＤ／駆動ＩＣ複合チップを個別チップに分離する際のマージンＭ１を大きくしても、発光素子を等ピッチで配列することができる。このため、半導体ウェハ上に形成されたＬＥＤ／駆動ＩＣ複合チップを個別チップに分離する分離プロセスが容易になり、製造コストの低減、製造歩留まりの向上を図ることができる。また、製造歩留まりの向上も、製造コストの削減に寄与する。
なお、第１２の実施形態において、上記以外の点は、上記第１０及び第１１の実施形態の場合と同じである。
＜本発明が適用されたＬＥＤプリントヘッド＞
図４２は、本発明に係る半導体装置を組み込んだＬＥＤプリントヘッド７００を概略的に示す断面図である。図４２に示されるように、ＬＥＤプリントヘッド７００は、ベース部材７０１と、ベース部材７０１に固定されたＬＥＤユニット７０２と、柱状の光学素子を多数配列したロッドレンズアレイ７０３と、ロッドレンズアレイ７０３を保持するホルダ７０４と、これらの構成７０１〜７０４を固定するクランプ７０５とを有する。ＬＥＤユニット７０２には、上記実施形態の半導体装置であるＬＥＤ／駆動ＩＣチップ又はＬＥＤアレイチップが搭載されている。ＬＥＤユニット７０２で発生した光はロッドレンズアレイ７０３を通して照射される。ＬＥＤプリントヘッド７００は、電子写真プリンタや電子写真コピー装置等の露光装置として用いられる。なお、上記実施形態の半導体装置を含むＬＥＤプリントヘッドの構造は、図４２に示されたものに限定されない。
＜第１３の実施形態＞
図４３は、本発明の第１３の実施形態に係る画像形成装置の構成を概略的に示す断面図である。
図４３に示されるように、第１３の実施形態の画像形成装置８００は、イエロー（Ｙ）、マゼンタ（Ｍ）、シアン（Ｃ）、及びブラック（Ｋ）の各色の画像を電子写真方式を用いて形成する４つのプロセスユニット８０１〜８０４を有している。プロセスユニット８０１〜８０４は、記録媒体８０５の搬送経路に沿ってタンデムに配置されている。各プロセスユニット８０１〜８０４は、像担持体としての感光体ドラム８０３ａと、この感光体ドラム８０３ａの周囲に配置され、感光体ドラム８０３ａの表面を帯電させる帯電装置８０３ｂと、帯電された感光体ドラム８０３ａの表面に選択的に光を照射して静電潜像を形成する露光装置８０３ｃとを有している。この露光装置８０３ｃとしては、図４２を用いて説明したＬＥＤプリントヘッド７００が用いられており、このＬＥＤプリントヘッド７００には、第１乃至第１２の実施形態で説明した半導体装置が含まれている。
また、画像形成装置８００内は、静電潜像が形成された感光体ドラム８０３ａの表面にトナーを搬送する現像装置８０３ｄと、感光体ドラム８０３ａの表面に残留したトナーを除去するクリーニング装置８０３ｅとを有している。なお、感光体ドラム８０３ａは、図示されていない駆動源及びギヤ等からなる駆動機構によって矢印方向に回転する。また、画像形成装置８００は、紙等の記録媒体８０５を収納する用紙カセット８０６と、記録媒体８０５を１枚ずつ分離させ搬送するためのホッピングローラ８０７とを有している。ホッピングローラ８０７の記録媒体８０５搬送方向下流には、ピンチローラ８０８，８０９と、記録媒体８０５を挟み付け、ピンチローラ８０８，８０９とともに記録媒体８０５の斜行を修正してプロセスユニット８０１〜８０４に搬送するレジストローラ８１０，８１１が備えられている。ホッピングローラ８０７及びレジストローラ８１０，８１１は、図示しない駆動源に連動して回転する。
さらに、画像形成装置８００は、感光体ドラム８０３ａに対向配置された転写ローラ８１２を有している。転写ローラ８１２は、半導電性のゴム等から構成される。感光体ドラム８０３ａ上のトナー像を記録媒体８０５上に転写させるように、感光体ドラム８０３ａの電位と転写ローラ８１２の電位が設定されている。さらにまた、画像形成装置は、記録媒体８０５上のトナー像を加熱・加圧して定着させる定着装置８１３と、定着装置８１３を通過した記録媒体８０５を排出するためのローラ８１４，８１６及び８１５，８１７が備えられている。
用紙カセット８０６に積載された記録媒体８０５はホッピングローラ８０７により１枚ずつ分離され搬送される。記録媒体８０５は、レジストローラ８１０，８１１及びピンチローラ８０８，８０９を通過してプロセスユニット８０１〜８０４の順に通過する。各プロセスユニット８０１〜８０４において、記録媒体８０５は、感光体ドラム８０３ａと転写ローラ８１２の間を通過して、各色のトナー像が順に転写され、定着装置８１３によって過熱・加圧されて各色のトナー像が記録媒体８０５に定着される。その後、記録媒体８０５は、排出ローラによってスタッカ部８１８に排出される。なお、第１乃至第１２の半導体装置又は図４２の光プリントヘッドを含む画像形成装置の構造は、図４３に示されたものに限定されない。
第１３の実施形態の画像形成装置８００によれば、図４２のＬＥＤプリントヘッド７００を使用しているので、露光装置の優れた発光特性により高品質な画像を形成できる。また、露光装置の小型化によるスペース効率の向上、及び材料コストの大幅な削減を実現できる。さらに、本発明は、モノクロプリンタにも適用可能であるが、露光装置が複数台備えられたフルカラープリンタにおいて特に大きな効果を発揮できる。
＜可能な変形例＞
なお、上記実施形態においては、Ｓｉ基板上にメタル層１０３を形成した場合を説明したが、メタル層１０３に代えてポリシリコンや、ＩＴＯ、ＺｎＯ等の導電性酸化物等の金属以外の導電性薄膜層を用いてもよい。
また、上記実施形態においては、メタル層１０３を含む導電性薄膜層が長方形に描いているが、図４４に示されるように、角の切欠き部１０３ａや、辺の凹凸部１０３ｂを備える形状にしてもよい。この場合には、切欠き部１０３ａをチップの向きを判断する基準部として用いることができる。また、凹凸部１０３ｂをＬＥＤの位置判定用の基準部として用いることができる。また、これらのマークをＬＥＤエピフィルムとメタルパターンのアラインメントマークとして用いることもできる。
また、上記実施形態においては、集積回路１０２を有するＳｉ基板１０１上にメタル層１０３及びＬＥＤエピフィルム１０４を貼り付けた場合を説明したが、Ｓｉ基板１０１の材料には、アモルファスシリコン、単結晶シリコン、ポリシリコンの他、化合物半導体、有機半導体、及び絶縁体材料（ガラスやサファイヤ等）のような他の材料を用いることもできる。
また、上記実施形態においては、Ｓｉ基板１０１が集積回路１０２を有する場合を説明したが、Ｓｉ基板１０１が配線パターン又は端子領域を有し、集積回路１０２をＳｉ基板１０１上に備えた態様も本発明の範囲内である。
また、上記実施形態においては、半導体薄膜に備えられた半導体素子が、ＬＥＤ１０５である場合を説明したが、半導体素子は、レーザー等の他の発光素子、受光素子、ホール素子、及びピエゾ素子等のような他の素子であってもよい。
また、上記実施形態においては、ＬＥＤエピフィルム１０４がエピタキシャル層から構成された場合を説明したが、ＬＥＤエピフィルムに代えてエピタキシャル層ではない半導体薄膜を採用してもよい。
また、上記実施形態においては、半導体薄膜が集積回路の近傍又は集積回路上に備えられた場合を説明したが、集積回路から離れた位置に半導体薄膜を配置してもよい。
１００，１５０，１６０，１７０，１８０，１９０，２００，２１０，２２０，２３０，２４０，２５０，２６０，３１２，３２２ ＬＥＤ／駆動ＩＣ複合チップ、
１０１，１０１ａ，１０１ｂ Ｓｉ基板、
１０２ 集積回路、
１０２ａ 集積回路の共通電位電極層、
１０３，２３２，２４２ メタル層、
１０３ａ メタル層の切欠き部、
１０３ｂ メタル層の凹凸部、
１０４，１７１，１８１，１９１，２０１，２１１，２２１，２３１，２４１，２６１，３０２，３１２ エピタキシャルフィルム（ＬＥＤエピフィルム）、
１０４ａ ＬＥＤエピフィルムのボンディング面、
１０４ｂ エピタキシャル層、
１０４ｃ ＬＥＤエピフィルムの支持体、
１０５ ＬＥＤ（発光部又は発光領域）、
１０６ 個別配線層、
１０７ 駆動ＩＣ、
１０７ａ 駆動ＩＣの端子領域、
１０８ Ｓｉ基板上の電極パッド、
１１１ ＧａＡｓコンタクト層（ｎ型ＧａＡｓ層）、
１１２ ＡｌＧａＡｓ下クラッド層（ｎ型ＡｌｘＧａ１−ｘＡｓ層）、
１１３ ＡｌＧａＡｓ活性層（ｎ型ＡｌｙＧａ１−ｙＡｓ層）、
１１４ ＡｌＧａＡｓ上クラッド層（ｎ型ＡｌｚＧａ１−ｚＡｓ層）、
１１５ ＧａＡｓコンタクト層、
１１５ａ ＧａＡｓコンタクト層（ＧａＡｓ層に形成されたＺｎ拡散領域）、
１１６ Ｚｎ拡散領域、
１１７，１９７ 絶縁膜、
１１９，１５１ 絶縁膜、
１１９ａ 絶縁膜の開口部、
１２０ ＬＥＤエピフィルム形成用基板、
１２１ ＧａＡｓ基板、
１２２ ＧａＡｓバッファ層、
１２３ （ＡｌＧａ）ＩｎＰエッチングストップ層、
１２４ ＡｌＡｓ剥離層、
１３１ エッチング溝、
１９２ ＧａＡｓ層、
１９３ ｐ型ＡｌｘＧａ１−ｘＡｓ層、
１９４ ｐ型ＡｌｙＧａ１−ｙＡｓ層、
１９５ ｎ型ＡｌｚＧａ１−ｚＡｓ層、
１９６ ｎ型ＧａＡｓ層、
３００，３１０，３２０ ＬＥＤユニット、
３０１，３１１ ＣＯＢ実装基板、
３０３ 電極パッド、
３０４ ボンディングワイヤ、
４００，４１０，４２０ 半導体ウェハ、
４０１ チップ形成予定領域（チップ形成領域）、
４０３，４０４ ダイシング予定ライン（ダイシング予定領域）、
４０３ａ ダイシングラインの端部、
４０５ フォトマスク合わせマーク領域、
４１１，４１２ 溝パターン、
４１５ｂ 階段状の凸部、
７００ ＬＥＤプリントヘッド、
７０２ ＬＥＤユニット、
７０３ ロッドレンズアレイ、
８００ 画像形成装置、
８０１〜８０４ プロセスユニット、
８０３ａ 感光体ドラム、
８０３ｃ 露光装置。

Claims (29)

  1. 端子領域を備えた基板と、
    内部に一つだけ半導体素子を有する半導体薄膜であって、前記基板上に複数枚設けられた１０μｍ以下の厚さのシート状の半導体薄膜と、
    前記半導体薄膜の前記半導体素子上から前記基板の前記端子領域上に至る領域に設けられ、前記半導体素子と前記基板上の端子領域とを電気的に接続する薄膜の個別配線層と、
    前記個別配線層下の前記個別配線層のコンタクト領域以外の部分に設けられた層間絶縁膜と
    を有することを特徴とする半導体装置。
  2. 端子領域を備えた集積回路を有する半導体基板と、
    少なくとも一つの半導体素子を有し、該基板上に設けられた１０μｍ以下の厚さでシート状の半導体薄膜と、
    前記半導体薄膜の前記半導体素子上から前記基板の前記端子領域上に至る領域に設けられ、前記半導体素子と前記基板上の端子領域とを電気的に接続する薄膜の個別配線層と、
    前記個別配線層下の前記個別配線層のコンタクト領域以外の部分に設けられた層間絶縁膜とを有し、
    前記半導体素子は前記基板上に複数設けられており、
    前記端子領域は該半導体素子に一対一に対向されており、
    前記個別配線層は該対向する半導体素子と端子領域の間を接続する、
    ことを特徴とする半導体装置。
  3. 前記基板が、集積回路を有する半導体基板であり、
    前記基板上の前記端子領域が、前記集積回路の端子領域である
    ことを特徴とする請求項１に記載の半導体装置。
  4. 前記基板が、アモルファスシリコン、単結晶シリコン、ポリシリコン、化合物半導体、有機半導体、及び絶縁体材料の内のいずれかの材料から構成されることを特徴とする請求項１から３までのいずれかに記載の半導体装置。
  5. 前記半導体薄膜が、化合物半導体エピタキシャル薄膜であることを特徴とする請求項１から４までのいずれかに記載の半導体装置。
  6. 前記化合物半導体エピタキシャル薄膜の材料には、ＡｌｘＧａ１−ｘＡｓ（ここで、０≦ｘ≦１である。）、（ＡｌｘＧａ１−ｘ）ｙＩｎ１−ｙＰ（ここで、０≦ｘ≦１且つ０≦ｙ≦１である。）、ＧａＮ、ＡｌＧａＮ、及びＩｎＧａＮの内のいずれかが含まれることを特徴とする請求項５に記載の半導体装置。
  7. 前記半導体素子が、発光素子、受光素子、ホール素子、及びピエゾ素子の内のいずれかの素子であり、
    前記集積回路が、前記半導体素子を駆動させる駆動ＩＣを含む
    ことを特徴とする請求項１から６までのいずれか１項に記載の半導体装置。
  8. 前記半導体薄膜に、前記半導体素子が等ピッチで複数個配列されていることを特徴とする請求項１から７までのいずれかに記載の半導体装置。
  9. 前記半導体素子の配列方向の延長線上にある前記半導体薄膜の端部から、この端部に最も近い前記基板の端部までの距離が、前記半導体素子の配列ピッチの１／２以下であることを特徴とする請求項１から８までのいずれかに記載の半導体装置。
  10. 前記半導体素子が、発光素子であり、
    前記発光素子の配列方向についての前記発光素子の発光部の幅が、前記発光素子の配列ピッチの１／２以下である
    ことを特徴とする請求項１から９までのいずれかに記載の半導体装置。
  11. 前記半導体薄膜が、前記基板の前記端子領域を有する面上に複数枚貼り付けられており、
    隣接する前記半導体薄膜の互いに向かい合う端部に最も近い２つの前記半導体素子のピッチが、前記半導体薄膜上における前記半導体素子の配列ピッチにほぼ等しい
    ことを特徴とする請求項１から１０までのいずれかに記載の半導体装置。
  12. 前記個別配線層が、フォトリソグラフィ技術を用いて一括形成された薄膜であることを特徴とする請求項１から１１までのいずれかに記載の半導体装置。
  13. 前記個別配線層が、Ａｕ層、Ｔｉ／Ｐｔ／Ａｕ積層層、Ａｕ／Ｚｎ積層層、ＡｕＧｅＮｉ／Ａｕ積層層、Ｐｄ層、Ｐｄ／Ａｕ積層層、Ａｌ層、Ａｌ／Ｎｉ積層層、ポリシリコン層、ＩＴＯ層、及びＺｎＯ層の内の１つ又は２つ以上の組み合わせであることを特徴とする請求項１から１２までのいずれかに記載の半導体装置。
  14. 前記半導体薄膜が、前記基板の前記集積回路に重ならない位置であって、前記集積回路の近傍に備えられたことを特徴とする請求項２から１３までのいずれかに記載の半導体装置。
  15. 前記半導体薄膜が、前記基板の前記集積回路に重なる部分を有するように備えられたことを特徴とする請求項１から１４までのいずれかに記載の半導体装置。
  16. 前記個別配線層の、前記半導体薄膜上の前記半導体素子から前記基板上の前記端子領域上までの長さが、２００μｍ以下であることを特徴とする請求項１から１５までのいずれかに記載の半導体装置。
  17. 前記半導体薄膜が、前記半導体素子を複数個有し、
    前記集積回路が、前記駆動ＩＣを複数個有し、
    前記複数個の半導体素子の配列ピッチと前記複数個の駆動ＩＣの配列ピッチをほぼ同じにして前記複数個の半導体素子と前記複数個の駆動ＩＣとを一対一に対向させ、
    前記個別配線層が、互いに対向する前記半導体素子と前記駆動ＩＣをそれぞれ電気的に接続する
    ことを特徴とする請求項２から１６までのいずれかに記載の半導体装置。
  18. 第１の方向に配列された前記複数個の半導体素子の配列方向が、第２の方向に配列された前記複数の駆動ＩＣの配列方向とほぼ平行であることを特徴とする請求項１７に記載の半導体装置。
  19. 実装基板と、
    前記実装基板上に備えられた半導体チップと
    を有する半導体装置であって、
    前記半導体チップが、
    端子領域を備えた基板と、
    内部に一つだけ半導体素子を有する半導体薄膜であって、前記基板上に複数枚設けられた１０μｍ以下の厚さのシート状の半導体薄膜と、
    前記半導体薄膜の前記半導体素子上から前記基板の前記端子領域上に至る領域に設けられ、前記半導体素子と前記基板上の端子領域とを電気的に接続する薄膜の個別配線層と、
    前記個別配線層下の前記個別配線層のコンタクト領域以外の部分に設けられた層間絶縁膜とを有する、
    ことを特徴とする半導体装置。
  20. 実装基板と、
    前記実装基板上に備えられた半導体チップと
    を有する半導体装置であって、
    前記半導体チップが、
    端子領域を備えた集積回路を有する半導体基板と、
    少なくとも一つの半導体素子を有し、前記基板上に設けられた１０μｍ以下の厚さでシート状の半導体薄膜と、
    前記半導体薄膜の前記半導体素子上から前記基板の前記端子領域上に至る領域に設けられ、前記半導体素子と前記基板上の端子領域とを電気的に接続する薄膜の個別配線層と、
    前記個別配線層下の前記個別配線層のコンタクト領域以外の部分に設けられた層間絶縁膜とを有し、
    前記半導体素子は前記基板上に複数設けられており、
    前記端子領域は該半導体素子に一対一に対向されており、
    前記個別配線層は該対向する半導体素子と端子領域の間を接続する、
    ことを特徴とする半導体装置。
  21. 前記実装基板が、電極パッドを有し、
    前記半導体チップの前記基板が、電極パッドを有し、
    前記実装基板の前記電極パッドと前記半導体チップの前記電極パッドとを電気的に接続するボンディングワイヤを備えた
    ことを特徴とする請求項１９又は２０に記載の半導体装置。
  22. 前記半導体チップの前記基板が、集積回路を有する半導体基板であり、
    前記半導体チップの前記基板上の前記端子領域が、前記集積回路の端子領域である
    ことを特徴とする請求項１９から２１までのいずれかに記載の半導体装置。
  23. 前記半導体素子が等ピッチで１列に並ぶように、前記実装基板上に前記半導体チップを複数個配置したことを特徴とする請求項１９から２２までのいずれかに記載の半導体装置。
  24. 前記半導体素子が等ピッチに並ぶように、前記実装基板上に前記複数個の半導体チップを千鳥状に配置したことを特徴とする請求項１９から２２までのいずれかに記載の半導体装置。
  25. 請求項１から２４までのいずれかに記載の半導体装置を有することを特徴とする光プリントヘッド。
  26. 前記半導体装置の前記第１の半導体薄膜における前記半導体素子が、発光素子であり、前記半導体装置は、前記発光素子を複数個有し、
    前記光プリントヘッドは、
    前記半導体装置を支持するベース部材と、
    前記半導体装置における発光素子によって放出される光を集束させるロッドレンズアレイと、
    前記ロッドレンズアレイを保持するホルダと、
    前記ベース部材と前記ホルダを一緒に固定する少なくとも１個のクランプと
    をさらに有することを特徴とする請求項２５に記載の光プリントヘッド。
  27. 請求項２５に記載の光プリントヘッドを少なくとも１台有することを特徴とする画像形成装置。
  28. 前記光プリントヘッドにより選択的に光照射され、静電潜像が形成される感光体ドラムをさらに有することを特徴とする請求項２７に記載の画像形成装置。
  29. トナーを供給し、前記感光体ドラム上の前記静電潜像を現像する現像装置と、
    前記現像された画像を前記感光体ドラムから前記印刷媒体に転写する転写装置と
    をさらに有することを特徴とする請求項２８に記載の画像形成装置。
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