JP2006093367A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】チップサイズパッケージ型の半導体装置の製造方法において、その信頼性の向上を図る。
【解決手段】半導体基板10の表面に第1の絶縁膜11上に樹脂層13を介して支持体14を形成する。次に、半導体基板10の一部を当該裏面から選択的にエッチングして開口部10wを形成した後、当該裏面に第2の絶縁膜16を形成する。次に、開口部10wの底部の第1の絶縁膜11及び第2の絶縁膜16を選択的にエッチングして、当該開口部10wの底部のパッド電極12を露出する。次に、半導体基板10の裏面から開口部10wの側壁と底部との境界に位置する第2の絶縁膜上に、第3のレジスト層18を選択的に形成する。さらに、所定のパターンに応じて、開口部10wの底部のパッド電極12と電気的に接続されて半導体基板10の裏面上に延びる配線層19を選択的に形成する。
【選択図】図12
【解決手段】半導体基板10の表面に第1の絶縁膜11上に樹脂層13を介して支持体14を形成する。次に、半導体基板10の一部を当該裏面から選択的にエッチングして開口部10wを形成した後、当該裏面に第2の絶縁膜16を形成する。次に、開口部10wの底部の第1の絶縁膜11及び第2の絶縁膜16を選択的にエッチングして、当該開口部10wの底部のパッド電極12を露出する。次に、半導体基板10の裏面から開口部10wの側壁と底部との境界に位置する第2の絶縁膜上に、第3のレジスト層18を選択的に形成する。さらに、所定のパターンに応じて、開口部10wの底部のパッド電極12と電気的に接続されて半導体基板10の裏面上に延びる配線層19を選択的に形成する。
【選択図】図12
Description
半導体装置の製造方法に関し、特に、チップサイズパッケージ型の半導体装置の製造方法に関する。
近年、パッケージ技術として、チップサイズパッケージ(Chip Size Package)が注目されている。チップサイズパッケージとは、半導体チップの外形寸法と略同サイズの外形寸法を有する小型パッケージを意味する。従来より、チップサイズパッケージ型の半導体装置の一種として、BGA型の半導体装置が知られている。このBGA型の半導体装置は、半導体チップのパッド電極と電気的に接続したボール状の導電端子をパッケージの一主面上に格子状に複数配列したものである。
そして、このBGA型の半導体装置を電子機器に組み込む際には、各導電端子をプリント基板上の配線パターンに圧着することで、半導体チップとプリント基板上に搭載される外部回路とを電気的に接続している。
上述した従来例に係るBGA型の半導体装置は、例えば次に示すような工程を経た製造方法により製造される。
最初に、ダイシングラインによって区分された半導体基板を準備する。ここで、半導体基板の表面には、電子デバイスが形成されている。次に、半導体基板の表面に、電子デバイスと接続されたパッド電極を形成する。さらに、半導体基板の表面に支持体を接着する。次に、ダイシングラインに沿って、半導体基板の一部を当該裏面から選択的にエッチングして、開口部を形成する。次に、開口部内で露出するパッド電極と電気的に接続されて当該開口部内から半導体基板の裏面上に延びる配線層を形成する。さらに、配線層が所定の配線パターンとなるように、当該配線層を選択的にエッチングしてパターニングする。次に、配線層上を含む半導体基板の裏面上に、配線層の一部を露出する保護層を形成し、当該配線層の一部上に導電端子を形成する。最後に、ダイシングラインに沿ったダイシングにより、前記半導体基板を複数の半導体チップに分離する。
なお、上述した技術に関連する技術文献としては、例えば以下の特許文献が挙げられる。
特許公表2002−512436号公報
図14は上述の半導体装置の製造方法の途中工程を示す断面図である。図14に示すように、半導体基板50の表面に、第1の絶縁膜51を介してパッド電極52が形成されている。さらに、パッド電極52上を含む半導体基板50の表面上に、樹脂層53を介して支持体54が形成されている。そして、ダイシングラインDLに沿って、開口部50wが形成されている。
しかしながら、上述した半導体基板50の裏面に形成された開口部50wにおいて、当該裏面上の第2の絶縁膜56に、クラック60等の損傷が生じるといった問題が生じていた。このクラック60等の損傷は、半導体基板50をハンドリングする際に当該半導体基板50が撓んで当該開口部50wに応力が加わることにより生じていた。
上記クラック60等の損傷が第2の絶縁膜56に生じると、後の工程において用いるエッチング溶剤等の薬液が侵入していた。そのため、第2の絶縁膜56と隣接して形成されているパッド電極52やその他の半導体基板50の部位が腐食するという問題が生じていた。結果として、半導体装置の信頼性が低下していた。
そこで本発明は、チップサイズパッケージ型の半導体装置の製造方法において、その信頼性の向上を図る。
本発明の半導体装置の製造方法は、上記課題に鑑みて為されたものであり、ダイシングラインによって区分され、第1の絶縁膜を介して、当該ダイシングラインに沿ってパッド電極が形成された半導体基板の表面に、樹脂層を介して支持体を形成する工程と、半導体基板の一部を当該裏面から選択的にエッチングして、ダイシングラインの一部に沿って開口する開口部を形成する工程と、開口部内を含む半導体基板の裏面上に第2の絶縁膜を形成する工程と、開口部の底部の第1及び第2の絶縁膜の一部を選択的にエッチングして除去し、パッド電極の一部を露出する工程と、開口部の側壁と底部の境界に位置する第2の絶縁膜を覆うようにして、当該開口部内を含む第2の絶縁膜上に、レジスト層を選択的に形成する工程と、開口部の底部で露出するパッド電極の一部と電気的に接続されて半導体基板の裏面のレジスト層上及び第2の絶縁膜上に延びる配線層を形成する工程と、を有することを特徴とする。
また、本発明の半導体装置の製造方法は、上記構成に加えて、配線層上を含む半導体基板の裏面上に、当該配線層の一部を露出する保護層を形成する工程と、ダイシングラインに沿ったダイシングにより、半導体基板を複数の半導体チップに分離する工程と、を有することを特徴とする。
また、本発明の半導体装置の製造方法は、上記構成に加えて、配線層上を含む半導体基板の裏面上に、当該配線層の一部を露出する保護層を形成する工程と、配線層の一部上に導電端子を形成する工程と、ダイシングラインに沿ったダイシングにより、半導体基板を複数の半導体チップに分離する工程と、を有することを特徴とする。
本発明によれば、開口部の側壁と底部の境界に位置する第2の絶縁膜を覆うようにして、当該開口部内を含む第2の絶縁膜上に、レジスト層を形成した。これにより、後に続く配線層や保護層等の形成工程において、上記レジスト層により半導体基板が機械的に保護されるため、半導体基板の裏面上に形成された絶縁膜にクラック等の損傷が生じることを極力抑止することができる。
そのため、上記絶縁膜と隣接して形成されているパッド電極や半導体基板のその他の部位が、配線層や保護層等を形成する工程で用いるエッチング溶液等の薬液の当該箇所への侵入によって腐食することを極力回避することができる。即ち、上記レジスト層の形成により、半導体装置の信頼性の低下を極力抑止することができる。
また、上記レジスト層は、従来より半導体装置の製造工程において用いられている有機材料により、通常の工程を経て形成することができる。そのため、新たに特殊な製造工程を増やす必要がなく、製造コストの増加を極力抑止することができる。
次に、本発明の第1の実施形態に係る半導体装置の製造方法について図面を参照して説明する。図1、図4、図9及び図11は、本実施形態に係る半導体装置の製造方法を示す平面図である。また、図2及び図3、図5乃至図8、図10、図12及び図13は、本実施形態に係る半導体装置の製造方法を示す断面図である。
なお、図1乃至図13では、半導体基板のうち、後述するダイシングラインDL1及びそれに直交するダイシングラインDL2の近傍を示している。
また、図1は、半導体基板10の表面からみた平面図である。図4及び図9、図11は、半導体基板10の裏面からみた平面図である。
最初に、図1に示すように、ダイシングラインDL1及びそれに直交するダイシングラインDL2によって区分された半導体基板10を準備する。半導体基板10の表面には、不図示の電子デバイスが形成されている。ここで、不図示の電子デバイスは、例えば、CCD(Charge Coupled Device)や赤外線センサ等の受光素子、もしくは発光素子であるものとする。もしくは、不図示の電子デバイスは、上記受光素子や発光素子以外の電子デバイスであってもよい。また、半導体基板10は、例えばシリコン基板から成るものとするが、その他の材質の基板であってもよい。
また、半導体基板10の表面には、ダイシングラインDL1を挟んで対向するように、層間絶縁膜である第1の絶縁膜11を介して、不図示の電子デバイスに接続されたパッド電極12が形成されている。第1の絶縁膜11は、例えばP−TEOS膜やBPSG膜等から成る。また、パッド電極12は、スパッタ法により形成されたアルミニウム(Al)から成る電極であることが好ましいが、その他の金属から成る電極であってもよい。
次に、パッド電極12上を含む半導体基板10の表面上に、樹脂層13を介して基板状もしくはテープ状の支持体14を接着する。ここで、不図示の電子デバイスが受光素子や発光素子である場合、支持体14は、例えばガラスのような透明もしくは半透明の性状を有した材料により形成される。不図示の電子デバイスが受光素子や発光素子ではない場合、支持体14は、透明もしくは半透明の性状を有さない材料により形成されるものであってもよい。
このときの半導体基板10及びそれに積層される各層の断面図を、図2(A)及び図2(B)に示す。図2(A)は、図1のX−X線に沿った断面図である。また、図2(B)は、図1のY−Y線に沿った断面図である。以降、図3(A)、図5(A)乃至図8(A)、図10(A)、及び図12(A)乃至図15(A)は、図1のX−X線に沿った断面図を示すものとする。また、図3、図5(B)乃至図8(B)、図10(B)、及び図12(B)乃至図15(B)は、図1のY−Y線に沿った断面図を示すものとする。
次に、図3(A)及び図3(B)に示すように、ダイシングラインDL1の一部に沿って開口する第1のレジスト層15を、半導体基板10の裏面上に形成する。そして、第1のレジスト層15をマスクとして、好ましくは等方性エッチングにより、半導体基板10の一部を当該裏面から選択的にエッチングする。このエッチングにより、ダイシングラインDL1の一部に沿って半導体基板を開口する開口部10wが形成される。開口部10wは、半導体基板10を貫通するようにして形成される。ここで、開口部10wの底部では第1の絶縁膜11が露出される。このエッチングの終了後、第1のレジスト層15を除去する。なお、このエッチングは、異方性エッチングにより行われてもよい。
実際には、開口部10wは半導体基板10上に複数形成されるが、それらの複数の開口部10wを半導体基板10の裏面からみた場合、その平面図は、図4の様になる。なお、図4では、パッド電極12を透過して示しているものとする。
図4に示すように、複数の開口部10wは、半導体基板の主面のうちパッド電極12が存在する領域を、ダイシングラインDL1に沿って局所的に開口する。また、開口部10w以外の領域では、ダイシングラインDL1に対してダイシングラインDL2が直交している。
次に、図5(A)及び図5(B)に示すように、開口部10w内を含む半導体基板10の裏面上に、裏面絶縁膜として第2の絶縁膜16を形成する。第2の絶縁膜16は、例えばシリコン酸化膜(SiO2膜)もしくはシリコン窒化膜(SiN膜)から成り、例えばプラズマCVD法によって形成される。
次に、図6(A)及び図6(B)に示すように、開口部10wの底部において、パッド電極12の一部上からダイシングラインDL1に至る領域にかけて開口する第2のレジスト層17を、第2の絶縁膜16上に形成する。
そして、第2のレジスト層17をマスクとして、半導体基板10の裏面側から、好ましくは異方性のドライエッチングにより、第2の絶縁膜16及び第1の絶縁膜11のエッチングを行う。このエッチングの終了後、第2のレジスト層17を除去する。このエッチングにより、パッド電極12の一部上からダイシングラインDLに至る領域にかけて形成された第1の絶縁膜11及び第2の絶縁膜16が除去される。即ち、開口部10wの底部においてパッド電極12の一部及び樹脂層13の一部が露出される。
次に、図7(A)及び図7(B)に示すように、開口部10w内を含む半導体基板10の裏面の全面に、保護層としての第3のレジスト層18を形成する。この第3のレジスト層18は、フォトリソグラフィのマスクとして用いられる感光性の有機材料から成ることが好ましい。第3のレジスト層18は、例えば10μm〜30μm程度の厚さを以って形成されることが好ましい。
さらにいえば、上記有機材料は、所定の弾性を有して固化するような有機材料であることが好ましい。例えば、上記有機材料は、半導体基板10の裏面上に形成される緩衝層の形成工程(いわゆるCSM工程)において用いられるような有機材料であることが好ましい。
従来より、上記緩衝層の形成工程では、当該有機材料を半導体基板10の裏面の一部上のみに形成するが、これは、その有機材料から成る緩衝層上に配線層を介して形成される導電端子に加わる応力を緩和するためのものである。これに対して、本発明の有機材料から成る第3のレジスト層は、保護層の機能を有するものであって、半導体基板10のハンドリング時に開口部10wに加わる応力に対処するためのものである。
次に、図8(A)及び図8(B)に示すように、不図示のマスクを用いた露光及び現像により、第3のレジスト層18を所定のパターンにパターニングする。ここで、第3のレジスト層18の所定のパターンとは、半導体基板10の裏面の第2の絶縁膜16の一部上から、ダイシングラインDL1と対向する開口部10wの側壁と底部との境界に位置する第2の絶縁膜16上を覆うパターンである(図8(B)参照)。このときの第3のレジスト層18のパターンを、図9の平面図に示す。なお、図9では、パッド電極12を透過して示しているものとする。
この第3のレジスト層18により、開口部10wの近傍及び当該開口部10wの側壁と当該底部との境界において、第2の絶縁膜16が保護されて、その機械的強度が高められる。これにより、従来例のように、半導体基板10のハンドリング時に加わる応力により開口部10wの底部の第2の絶縁膜16にクラック等の損傷が生じることを、極力抑止することができる。
また、開口部10wの側壁と底部の境界に位置する第2の絶縁膜16にクラック等の損傷が生じたとしても、当該損傷部位がレジスト層18に覆われるため、後の工程で用いるエッチング溶液や現像液等の薬液が当該損傷部位から半導体基板10、パッド電極12、もしくは不図示の電子デバイスへ侵入することを極力抑止することができる。
また、上記レジスト層は、従来より半導体装置の製造工程において用いられている有機材料(例えば緩衝層の形成工程で用いられる)により、通常の工程を経て形成することができる。そのため、新たに特殊な製造工程を増やす必要がなく、製造コストの増加を極力抑止することができる。
次に、図10(A)及び図10(B)に示すように、開口部10w内で露出されたパッド電極12の一部上及び樹脂層13の一部上、開口部10w内を含む半導体基板10の裏面の第2の絶縁膜16の一部上、及び第3のレジスト層18の一部上を覆うようにして、ダイシングラインDL1に沿って配線層19を形成する。
配線層19は、例えばアルミニウム(Al)から成り、例えばスパッタ法により形成される。その際、半導体基板10の裏面の第2の絶縁膜16上に、所定のパターンに応じて不図示のレジスト層が選択的に形成され、当該レジスト層をマスクとして配線層19の形成が行われる。このときの配線層19のパターンを、図11の平面図に示す。なお、図11では、パッド電極12を透過して示しているものとする。
なお、配線層19は、アルミニウム(Al)以外の金属から成り、スパッタ法以外の方法によって形成されてもよい。また、配線層19は、樹脂層13の一部上を必ずしも覆う必要はない。
次に、図12(A)及び図12(B)に示すように、レジスト層18上及び配線層19上を含む半導体基板10の裏面上に、配線層19の一部を露出する保護層20を形成する。さらに、保護層20で露出する配線層19の一部上に、例えばハンダから成る導電端子21を形成する。
最後に、図13(A)及び図13(B)に示すように、ダイシングラインDLに沿ったダイシングにより、半導体基板10及びそれに積層される各層を、複数の半導体チップ10A及びそれに積層される各層から成る半導体装置に分離する。
なお、上述した実施形態では、第3のレジスト層18を所定のパターンにパターニングする際、第3のレジスト層18が、半導体基板10の裏面の第2の絶縁膜16の一部上から、ダイシングラインDL1と対向する開口部10wの側壁と底部との境界に位置する第2の絶縁膜16上を覆うパターンを以って形成されたが、本発明はこれに限定されない。
即ち、第3のレジスト層18は、半導体基板10の裏面の第2の絶縁膜16の全面を覆い、かつ開口部10wの側壁及び底部の第2の絶縁膜16上を覆うパターンを以って形成されてもよい。この場合、開口部10wの底部では、パッド電極12の一部及び樹脂層13の一部のみが露出される。また、このときの配線層は、開口部10wの底部で露出するパッド電極12と接続され、かつ半導体基板10の裏面の上記レジスト層上に延びるようにして形成される。この場合、開口部10wの底部における全ての辺上に位置する第2の絶縁膜16を保護することができる。
また、上述した実施形態では、配線層19上に導電端子21を形成したが、本発明はこれに限定されない。即ち、本発明は、導電端子が形成されない半導体装置、例えばLGA(Land Grid Array)型の半導体装置に適用されるものであってもよい。
また、上述した実施形態では、半導体基板10の裏面上にパッド電極12と接続された配線層19が形成されるものとしたが、本発明はこれに限定されない。即ち、配線層19は、少なくとも開口部10wのような立体的な構造を有した半導体基板上に形成されるものであれば、パッド電極12と接続されないものであってもよい。
また、上述した実施形態では、開口部10wは半導体基板10を貫通するようにして形成されたが、本発明はこれに限定されない。即ち、開口部10wは、半導体基板10の裏面から当該半導体基板10を貫通せずに形成された凹部であってもよい。この場合、半導体基板10の表面に形成された支持体14は、上記いずれかの工程において除去されてもよい。もしくは、支持体14は、除去されずに残されてもよい。もしくは、支持体14の形成は省略されても構わない。
また、上述した実施形態では、開口部10wは半導体基板10の裏面を開口するようにして形成され、当該開口部10wを含む当該裏面上に配線層19を形成したが、本発明はこれに限定されない。即ち、支持体14が形成されなければ、開口部10wは半導体基板10の表面を開口するものであってもよく、当該表面に配線層19が形成されるものであってもよい。
Claims (4)
- ダイシングラインによって区分され、第1の絶縁膜を介して、当該ダイシングラインに沿ってパッド電極が形成された半導体基板の表面に、樹脂層を介して支持体を接着する工程と、
前記半導体基板の一部を当該裏面から選択的にエッチングして、前記ダイシングラインの一部に沿って開口する開口部を形成する工程と、
前記開口部内を含む前記半導体基板の裏面上に第2の絶縁膜を形成する工程と、
前記開口部の底部の前記第1及び第2の絶縁膜の一部を選択的にエッチングして除去し、前記パッド電極の一部を露出する工程と、
前記開口部の側壁と底部の境界に位置する第2の絶縁膜を覆うようにして、当該開口部内を含む前記第2の絶縁膜上に、第1の保護層を選択的に形成する工程と、
前記開口部の底部で露出するパッド電極の一部と電気的に接続されて前記半導体基板の裏面の前記第1の保護層上及び前記第2の絶縁膜上に延びる配線層を形成する工程と、を有することを特徴とする半導体装置の製造方法。 - 前記配線層上を含む半導体基板の裏面上に、当該配線層の一部を露出する第2の保護層を形成する工程と、
前記ダイシングラインに沿ったダイシングにより、前記半導体基板を複数の半導体チップに分離する工程と、を有することを特徴とする請求項1記載の半導体装置の製造方法。 - 前記配線層上を含む半導体基板の裏面上に、当該配線層の一部を露出する第2の保護層を形成する工程と、
前記配線層の一部上に導電端子を形成する工程と、
前記ダイシングラインに沿ったダイシングにより、前記半導体基板を複数の半導体チップに分離する工程と、を有することを特徴とする請求項1記載の半導体装置の製造方法。 - 第1の保護層はレジスト層から成ることを特徴とする請求項1記載の半導体装置の製造方法。
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Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008277709A (ja) * | 2007-05-07 | 2008-11-13 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
JP2008300564A (ja) * | 2007-05-30 | 2008-12-11 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
JP2009032929A (ja) * | 2007-07-27 | 2009-02-12 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
KR100887917B1 (ko) * | 2006-04-14 | 2009-03-12 | 샤프 가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
US7633133B2 (en) | 2005-12-15 | 2009-12-15 | Sanyo Electric Co., Ltd. | Semiconductor device and manufacturing method of the same |
US7969007B2 (en) | 2007-05-07 | 2011-06-28 | Sanyo Electric Co., Ltd. | Semiconductor device and manufacturing method thereof |
US7986021B2 (en) | 2005-12-15 | 2011-07-26 | Sanyo Electric Co., Ltd. | Semiconductor device |
US8410577B2 (en) | 2007-04-20 | 2013-04-02 | Sanyo Semiconductor Co., Ltd. | Semiconductor device |
JP5258567B2 (ja) * | 2006-08-11 | 2013-08-07 | セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー | 半導体装置及びその製造方法 |
US8766408B2 (en) | 2006-03-07 | 2014-07-01 | Semiconductor Components Industries, Llc | Semiconductor device and manufacturing method thereof |
Families Citing this family (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI232560B (en) * | 2002-04-23 | 2005-05-11 | Sanyo Electric Co | Semiconductor device and its manufacture |
TWI229435B (en) * | 2002-06-18 | 2005-03-11 | Sanyo Electric Co | Manufacture of semiconductor device |
TWI227550B (en) * | 2002-10-30 | 2005-02-01 | Sanyo Electric Co | Semiconductor device manufacturing method |
JP4130158B2 (ja) * | 2003-06-09 | 2008-08-06 | 三洋電機株式会社 | 半導体装置の製造方法、半導体装置 |
JP4401181B2 (ja) * | 2003-08-06 | 2010-01-20 | 三洋電機株式会社 | 半導体装置及びその製造方法 |
JP4322181B2 (ja) * | 2004-07-29 | 2009-08-26 | 三洋電機株式会社 | 半導体装置の製造方法 |
TWI324800B (en) * | 2005-12-28 | 2010-05-11 | Sanyo Electric Co | Method for manufacturing semiconductor device |
JP5010247B2 (ja) * | 2006-11-20 | 2012-08-29 | オンセミコンダクター・トレーディング・リミテッド | 半導体装置及びその製造方法 |
TWI375321B (en) * | 2007-08-24 | 2012-10-21 | Xintec Inc | Electronic device wafer level scale packages and fabrication methods thereof |
JP2010103300A (ja) * | 2008-10-23 | 2010-05-06 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
KR101043778B1 (ko) * | 2010-02-23 | 2011-06-22 | 주식회사 나노이엔에스 | 정합회로 및 그 제조 방법 |
JP2012028359A (ja) * | 2010-07-20 | 2012-02-09 | On Semiconductor Trading Ltd | 半導体装置及びその製造方法 |
JP5656501B2 (ja) * | 2010-08-06 | 2015-01-21 | セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー | 半導体装置及びその製造方法 |
DE102011112659B4 (de) * | 2011-09-06 | 2022-01-27 | Vishay Semiconductor Gmbh | Oberflächenmontierbares elektronisches Bauelement |
TWI489600B (zh) | 2011-12-28 | 2015-06-21 | Xintec Inc | 半導體堆疊結構及其製法 |
TWI442488B (zh) * | 2012-01-18 | 2014-06-21 | Dawning Leading Technology Inc | 用於一半導體封裝之基板製程、封裝方法、封裝結構及系統級封裝結構 |
CN112189251B (zh) * | 2018-05-28 | 2023-12-26 | 三菱电机株式会社 | 半导体装置的制造方法 |
CN112968011B (zh) * | 2019-08-28 | 2024-04-23 | 长江存储科技有限责任公司 | 半导体器件及其制造方法 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
IL123207A0 (en) | 1998-02-06 | 1998-09-24 | Shellcase Ltd | Integrated circuit device |
US6384466B1 (en) * | 1998-08-27 | 2002-05-07 | Micron Technology, Inc. | Multi-layer dielectric and method of forming same |
JP2000091339A (ja) | 1998-09-10 | 2000-03-31 | Hitachi Ltd | 半導体装置およびその製造方法 |
KR100396889B1 (ko) * | 2001-03-08 | 2003-09-03 | 삼성전자주식회사 | 크랙방지층을 이용한 콘택 형성방법 및 이를 이용한반도체 소자 |
TWI232560B (en) | 2002-04-23 | 2005-05-11 | Sanyo Electric Co | Semiconductor device and its manufacture |
US7340181B1 (en) * | 2002-05-13 | 2008-03-04 | National Semiconductor Corporation | Electrical die contact structure and fabrication method |
JP4097510B2 (ja) * | 2002-11-20 | 2008-06-11 | 株式会社沖データ | 半導体装置の製造方法 |
TWI239607B (en) | 2002-12-13 | 2005-09-11 | Sanyo Electric Co | Method for making a semiconductor device |
DE10318078B4 (de) * | 2003-04-17 | 2007-03-08 | Infineon Technologies Ag | Verfahren zum Schutz einer Umverdrahtung auf Wafern/Chips |
JP2004349593A (ja) | 2003-05-26 | 2004-12-09 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
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Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7633133B2 (en) | 2005-12-15 | 2009-12-15 | Sanyo Electric Co., Ltd. | Semiconductor device and manufacturing method of the same |
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