JP2012028359A - 半導体装置及びその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 178
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 27
- 239000000758 substrate Substances 0.000 claims abstract description 82
- 238000000034 method Methods 0.000 claims description 17
- 239000000853 adhesive Substances 0.000 claims description 8
- 230000001070 adhesive effect Effects 0.000 claims description 7
- 239000000463 material Substances 0.000 abstract description 34
- 238000005530 etching Methods 0.000 abstract description 5
- 229920005989 resin Polymers 0.000 abstract description 5
- 239000011347 resin Substances 0.000 abstract description 5
- 244000025254 Cannabis sativa Species 0.000 abstract 1
- 229920002120 photoresistant polymer Polymers 0.000 description 24
- 239000011521 glass Substances 0.000 description 18
- 239000010931 gold Substances 0.000 description 9
- 230000001681 protective effect Effects 0.000 description 9
- 238000007747 plating Methods 0.000 description 7
- 230000002159 abnormal effect Effects 0.000 description 5
- 239000012790 adhesive layer Substances 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000005260 corrosion Methods 0.000 description 3
- 230000007797 corrosion Effects 0.000 description 3
- 239000010410 layer Substances 0.000 description 3
- 239000011241 protective layer Substances 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 230000000052 comparative effect Effects 0.000 description 2
- 239000003822 epoxy resin Substances 0.000 description 2
- 229920000647 polyepoxide Polymers 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000002507 cathodic stripping potentiometry Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000007772 electroless plating Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 239000004033 plastic Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/561—Batch processing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
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Abstract
【課題】ＣＳＰ型の半導体装置において、半導体チップの表面の側面部近傍に形成された第１の配線の裏面と接続され、半導体チップの裏面側から第１の配線の裏面を露出するため形成されたウインドウの段差部を該半導体チップの裏面まで延在する第２の配線を形成するに当たり、ダイシングライン方向に第２の配線の出っ張りが形成されないようにする。
【解決手段】その表面のダイシングラインＳの近傍に第１の配線３が形成された半導体基板１上に接着材となる樹脂５を介してガラス基板４を接着する。つぎに、半導体基板１を裏面からエッチングしてダイシングラインＳを中心とする傾斜壁面を有するウインドウ２０を形成する。ウインドウ２０内に露出した第１の配線３の裏面と接続し、ウインドウ２０の壁面の内ダイシングラインＳに対して垂直方向に延びる壁面を半導体基板１の裏面まで延在する第２の配線を形成する。
【選択図】 図１
【解決手段】その表面のダイシングラインＳの近傍に第１の配線３が形成された半導体基板１上に接着材となる樹脂５を介してガラス基板４を接着する。つぎに、半導体基板１を裏面からエッチングしてダイシングラインＳを中心とする傾斜壁面を有するウインドウ２０を形成する。ウインドウ２０内に露出した第１の配線３の裏面と接続し、ウインドウ２０の壁面の内ダイシングラインＳに対して垂直方向に延びる壁面を半導体基板１の裏面まで延在する第２の配線を形成する。
【選択図】 図１
Description
本発明は、半導体装置及びその製造方法に関し、特に、ダイシングライン近傍の段差部を介して該段差部の下の面から上の面まで延在する配線の形成に係る半導体装置及びその製造方法に関するものである。
半導体装置の製造工程では、フォトリソグラフィ工程を経て、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）段差、ポリシリコン配線段差、アルミニューム配線段差等の種々の段差部に、該段差部の下の面から上の面に跨って延在するパターンを形成しなければならない。この場合、段差部に垂直に入射した露光光が斜め方向に反射されるためフォトマスクパターンに従ったパターンが半導体基板上に転写されない場合がある。
微細化の進んだ製造ラインではフォトレジストはポジタイプがメインとなる。ポジレジストの場合、半導体基板上にパターンを形成する部分が黒色となるレチクル（フォトマスク）が使用され、レチクルの透明部分から垂直に入射する光で露光された半導体基板上のポジレジストは現像工程を経ることにより除去される。半導体基板上にはレチクルの黒パターンが転写される。
この場合、半導体基板上に存在する上記種々の段差部分で反射された光がレチクルの黒パターンの下に回りこみ、露光されるべきでない部分のフォトレジストが露光されてしまう場合がある。現像工程を経ることにより半導体基板上に転写されるパターンの内、光の回り込みがあった部分のレジストも除去され、結果的に半導体基板上に設計より細いパターンが転写され、はなはだしい時にはパターンが切断されてしまう。
半導体基板に微細化が不要な、デザインルールの大きなパターンを形成する場合は、通常、ポジタイプのフォトレジストは使用されず、ネガタイプのフォトレジストが使用される。この場合、光が照射されたネガレジストが硬化し、現像工程を経ることにより光の照射されない部分のネガレジストは取り除かれる。
従って、段差部で光が反射しレチクルの黒パターンの下方のネガレジストを露光したとしても硬化するネガレジストの幅が大きくなりパターンに出っ張りが形成されるだけで該パターンが切断されることはない。通常、パターンの幅が大きくなったとしても微細化されていないデザインルールの場合、問題となることはない。
段差部での光の反射のため、半導体基板に細りや出っ張りのような異常パターンが転写されるのを防止する方策として、被露光対象物の表面に反射防止膜を被覆する方法や、フォトレジスト材料に工夫をする方法等が以下の特許文献１、特許文献２、特許文献３に開示されている。
半導体基板に形成された段差部に、その下の面から上の面に跨って延在する反射率の高い電極パターンを形成する場合には、段差部での反射光により半導体基板に細り等の異常パターンが転写される確率が一層高くなる。係る異常パターンが問題となるのは微細化の進んだポジタイプのフォトレジストを使用する場合が殆どである。特許文献１等の対象もその様な場合である。
通常、デザインルールの大きなパターンを対象とするネガレジストを使用する場合は、段差部での露光光の反射光は半導体基板への転写パターンを多少太くするだけで余り問題とならない。しかし、デザインルールの大きなパターンでネガレジストを使用する場合でも段差部からの反射光が問題となる場合がある。
後述する図３、図１３に示すように、表面側のダイシングラインＳ近傍に第１の配線３が形成された半導体基板１上にガラス板４等を接着し、半導体基板１の裏面側から該半導体基板１をエッチングし、第１の配線３の裏面を露出させるような場合である。この場合、１００μｍ前後以上の膜厚からなる半導体基板１の裏面から該半導体基板の表面の第１の配線３の裏面まで傾斜面を有する段差部Ｄが形成される。
ネガタイプのフォトレジストを使用して第１の配線３の裏面と接続し、この段差部Ｄを跨って半導体基板１の裏面に延在する第２の配線８を形成する場合、段差部Ｄで反射した光が第２の配線８に、第１の配線３と接続される部分の外側のダイシングラインＳ方向に出っ張り８ｂとなる異常パターンを形成する場合がある。
第２の配線８がダイシングラインＳ方向に飛び出した出っ張り８ｂを有する形状となるとダイシング工程でブレードがその飛び出した出っ張り８ｂ部分に接触することになる。ブレードと接触した配線材料は半導体基板１とガラス板４を接着する接着層５の側壁等に擦り付けられる。
この場合、接着層５等に擦り付けられた配線材料が第２の配線８と連結された状態になる場合があり、該配線材料がダイシングラインの側壁から露出する不具合が生じる。また、隣接する第２の配線８から、同様に接着層５等に擦り付けられた配線材料が存在する場合、擦り付けられた配線材料同士が接触し、結果的に隣接する第２の配線８同士が擦り付けられた配線材料を介して接続されるという不具合が生じる。
従って、このようなダイシングラインＳの近傍に存在する段差部Ｄに第２の配線８を形成する場合でもダイシングラインＳ方向に第２の配線８の異常な出っ張り８ａが発生しないようにする必要がある。
本発明の半導体装置は、半導体チップの側面部の近傍であって、当該半導体チップの表面に第１の絶縁膜を介して形成された第１の配線と、前記第１の配線を含む前記半導体チップ上に接着剤を介して接着された支持板と、前記半導体チップの側面部に形成され、該半導体チップの裏面が狭く、表面が広くなるような傾斜面からなる壁面を有し、且つ、少なくとも前記第1の配線の裏面の一部を露出する凹部と、前記凹部に露出された第１の配線に接続され、第２の絶縁膜を介して前記凹部の壁面の内、半導体装置の端面に対して垂直方向に延びる壁面を該半導体チップの裏面上まで延在する第２の配線と、を具備することを特徴とする。
また、本発明の半導体装置は、前記第２の配線が前記凹部の壁面の内、前記半導体装置の端面に対して垂直方向に延びる壁面と該半導体装置の端面に対して平行方向に延びる壁面が接する部分の壁面を該半導体チップの裏面上まで延在することを特徴とする。
また、本発明の半導体装置の製造方法は、複数の半導体チップを含む半導体基板の第１の面上に形成され、前記複数の半導体チップのダイシングライン近傍に配置された第１の配線上を覆うように、接着剤を介して支持板を接着する工程と、第２の面より前記半導体基板の一部を選択的に除去して、該半導体基板の第２の面側が狭く、第１の面側が広くなる傾斜面からなる壁面を有し、且つ前記第１の配線の下部にある第２の絶縁膜を露出する開口部を形成する工程と、前記第１の配線に接続し、前記開口部の壁面を第２の絶縁膜を介して前記半導体基板の第２の面上まで延在する第２の配線を形成する工程と、前記半導体基板の第２の面上に、前記ダイシングラインに沿って切り込みを入れる工程と、前記切り込みに沿ってダイシングを行い、各々の前記半導体チップを分離する工程と、を有し、前記第２の配線を前記開口部の壁面の内、前記ダイシングラインに対して垂直方向に延びる壁面を介して前記半導体基板の第２の面上まで延在し形成することを特徴とする。
また、本発明の半導体装置の製造方法は、前記第２の配線を前記開口部の壁面の内、前記ダイシングラインに対して垂直方向に延びる壁面と前記ダイシングラインに対して平行方向に延びる壁面が接する壁面を前記半導体基板の第２の面上まで延在して形成することを特徴とする。
本発明の半導体装置及びその製造方法によれば、第２の配線がダイシングライン近傍の段差部の下の面をダイシングライン方向に異常に飛び出すことがない。従って、半導体基板のダイシング時にブレードが第２の配線と連結した状態の第２の配線材料に接触し接着層の側面等に擦り付けることがなく、信頼性の高い半導体装置を生産することができる。
本発明の半導体装置について図１、図２、図４に基づいて以下に説明する。図１、図２は半導体装置を裏面側から見たときの概略の平面図の一部を拡大して示している。図４は図１のＡ−Ａ断面図である。本発明の半導体装置はＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ）型の半導体装置である。また、図３に、比較のために、本発明と異なり、問題を抱える半導体装置の裏面側から見たときの概略の平面図を示す。
本発明に係る半導体装置は、図４に示すように、その表面の端部近傍に第１の配線３が形成された半導体チップ１ａを有し、該半導体チップ１ａの表面に接着層５を介してガラス基板４が接着されている。また、半導体チップ１ａの端面は、該半導体チップ１ａの裏面側から第１の配線３の裏面まで延在する傾斜面からなる段差部Ｄを有する。該段差部Ｄ上を第１の配線３と接続され、半導体チップ１ａの端部から半導体チップ１ａの裏面まで第２の絶縁膜６を介して第２の配線８が延在する。
段差部Ｄは、図１の平面図で示すように、半導体装置５０の端面Ｅに対して垂直方向に延在する２つの段差部Ｄ１と、該端面Ｅに対して平行方向に延在する１つの段差部Ｄ２から構成される。即ち、段差部Ｄは半導体チップ１ａの端面から内部に向かう凹部を構成する。
本発明の半導体装置は、図１に示すように、半導体チップ１ａの端部から半導体チップ１ａの裏面まで延在する第２の配線８が段差部Ｄの内、半導体装置５０の端面Ｅに対して垂直方向に延在する段差部Ｄ１を経由して形成される。
この結果、後述の製造方法で示すように、半導体チップ１ａの裏面側から段差部Ｄ１に入射する露光光Ｈ０が段差部Ｄ１で反射され矢印で示す反射光Ｈ１となり、パターン形成用ネガレジストの露光すべきでない部分を露光し、第２の配線８の先端に出っ張り部８ａを形成する。しかし、第２の配線８の出っ張り部分８ａは半導体装置５０の端面Ｅ側に形成されるのではなく、相対するもう１つの段差部Ｄ１方向に向かって形成される。
また、本発明の半導体装置は、図２に示すように、第２の配線８が、半導体装置５０の端面Ｅに対して垂直方向に延在する段差部Ｄ１と該半導体装置５０の端面Ｅに対して平行方向に延在する段差部Ｄ２との交差する壁面に跨って斜め方向に裏面まで延在する。この場合、段差部Ｄ２からの反射光Ｈ２により半導体装置５０の端面Ｅ側に向かって小さな出っ張り８ｂが、段差部Ｄ１からの反射光Ｈ１により相対するもう１つの段差部Ｄ１側に向かって小さな出っ張り８ａが形成される。
出っ張り８ａ等が小さいのは、第２の配線８を形成するとき第２の配線８が段差部Ｄ１と段差部Ｄ２の交差する壁面を斜め方向に裏面まで延在するため、同図に示されるように段差部Ｄ１、段差部Ｄ２のいずれもが、図１の場合に比し、露光光にさらされる面積が小さくなり反射光量も少なくなるからである。
図３に比較例として、第２の配線８が半導体装置５０の端面Ｅに対して平行方向に延在する段差部Ｄ２を経由して形成された場合の様子を示す。段差部Ｄ２に入射した露光光Ｈ０は矢印で示す反射光Ｈ２となり第２の配線８の外側の半導体装置５０の端面Ｅ側に向かう。その結果、その部分のネガレジストが感光し、最終的に第２の配線８の先端部に半導体装置５０の端面Ｅ側に向かって出っ張り８ｂが形成される。
係る第２の配線８と連結する出っ張り８ｂは、後述するように、図４に示す切り込み３０をダイシングで形成する際、ダイシング用ブレードと接触し、該ブレードにより切り込み３０部分に露出する接着層５等の露出面に擦り付けられる。係る擦り付けられた第２の配線材料は、切り込み３０の先端部と半導体層装置の端面Ｅが交わる支持板４部分で保護層１０から露出する。係る露出部分から水分等が浸入し擦り付けられた第２の配線材料が腐食等される。擦り付けられた部分が第２の配線８と連続している場合は第２の配線８も腐食等される。
それに対して、本発明の半導体装置は、第２の配線８を段差部Ｄ１又は段差部Ｄ１と段差部Ｄ２の交差する壁面部分に形成することにより、第２の配線の先端部が半導体チップ１ａの端部に出っ張り８ｂを形成することを防止している。この結果、第２の配線８が保護層１０の外側に露出すること等がないため信頼性の高い半導体装置となる。
このように、第２の配線８を半導体装置５０の端面Ｅに対して垂直方向の段差部Ｄ１から半導体チップ１ａの裏面側に引き出したのが本発明の特徴である。
以下に、本発明による半導体装置の製造方法を、図５乃至図１３の半導体装置の断面図、及び図１４の半導体装置の裏面側の平面図を参照しながら説明する。
最初に、図５に示すように、半導体基板１を用意する。半導体基板１には、例えばＣＣＤのイメージセンサや半導体メモリ等の半導体素子を、半導体のプロセスにより形成している。その表面上に第１の絶縁膜２を介して、後に、半導体チップ毎に分断するためのダイシングラインＳ付近で、所定の間隙を有して第１の配線３を形成する。ここで、第１の配線３は、半導体装置のボンディングパットから、ダイシングラインＳ付近まで拡張されたパッドである。すなわち、第１の配線３は外部接続パッドであって、半導体装置の図示しない回路と電気的に接続されている。
次に、第１の配線３が形成された半導体基板１上に、支持板として用いるガラス基板４を、透明の接着剤として樹脂５（例えばエポキシ樹脂）を用いて接着する。なお、ここでは、支持板としてガラス基板、接着剤としてエポキシ樹脂を使用しているが、シリコン基板やプラスチックの板を支持板として用いてもよく、接着剤はこれらの支持板に対して適切な接着剤を選択すればよい。
その後、半導体基板１について、ガラス基板４を接着した面と反対側の面をバックグラインドして、基板の厚さを薄くする。バックグラインドされた半導体基板１の面では、スクラッチが発生し、幅、深さが数μm程度になる凹凸ができる。これを小さくするために、半導体基板１の材料であるシリコンと第１の絶縁膜２の材料であるシリコン酸化膜に比して高いエッチング選択比を有する薬液を用いてウエットエッチングを行う。
次に、図６（ａ）及び図６（ｂ）に示すように、半導体基板１において、ガラス基板４を接着した面と反対側の面に対して、第１の配線３の一部を露出できるように開口部を設けた不図示のレジストパターンをマスクとして、半導体基板１の等方性エッチングを行う。この結果、第１の配線３が存在する部分では、図６（ａ）に示すように、ダイシングラインＳの部分で開口するウィンドウ２０が形成され、第１の絶縁膜２が露出した状態となる。一方、第１の配線３が存在しない部分では、図６（ｂ）に示すように、半導体基板１が残ったままとなる。結果として、図６（ａ）及び図６（ｂ）の半導体装置を半導体基板１側から見た場合には、図１４の平面図のようになる。
ウインドウ２０は図６（ａ）に示すように傾斜壁面からなる段差部Ｄを有する。また、図１４に示すように段差部ＤはダイシングラインＳに対して垂直方向に延在する段差部Ｄ１と平行方向に延在する段差部Ｄ２からなる。段差部Ｄの傾斜角の大小により段差部に入射したフォトリソグラフィ工程の露光光Ｈ０の反射光Ｈ１等の方向は異なる。後続のフォトリソグラフィ工程で第２の配線８を形成する場合、段差部Ｄの傾斜角の相違により第２の配線８の先端部に出っ張り８ａ等が生じる場合がある。
図１５に段差部Ｄに入射するフォトリソグラフィ工程の露光時の光Ｈ０の段差部Ｄからの反射光Ｈ１の方向を示す。図１５（ａ）は段差部Ｄの傾斜角が半導体基板１の底面と垂直になっている場合である。この場合、フォトリソグラフィ工程の露光時の光Ｈ０は、段差部Ｄに平行に入射するので露光時の光Ｈ０による段差部Ｄからの反射光Ｈ１が存在しない。従って、露光時の光はレチクルパターンＭをそのまま第２の配線材料８ｃ上に塗布されたネガレジストに転写する。
それに対して、図１５（ｂ）のように段差部Ｄの傾斜角αが４５°より大きく９０°より小さい場合は、段差部Ｄからの反射光Ｈ１はレチクルパターンＭの下まで侵入する。段差部Ｄの上方からの反射光Ｈ１程、レチクルパターンＭの下方を奥のほうまで侵入する。係る反射光Ｈ１によりレチクルパターンＭの下方のネガレジストまで感光し、レチクルパターンより太目のパターンが第２の配線材料８ｃ上のネガレジストに転写される。
また、図１５（ｃ）に示すように、段差部Ｄの傾斜角βが４５°より小さい場合は段差部Ｄで反射される反射光Ｈ１は上方に反射されるためレチクルパターンＭの下のネガレジストまで感光することは少ない。
従って、後述の第２の配線８を形成する際、段差部Ｄからの反射光Ｈ１による第２の配線パターンの出っ張り８ａ等が発生しないようにするためには、レチクルパターンＭの下方のネガレジストまで感光しないように段差部Ｄの傾斜角を垂直にするか、又は４５°より小さくすれば良い。
しかし、段差部Ｄの傾斜角を垂直にした場合は、１００μｍ前後以上ある段差部Ｄの高さに対して、せいぜい数μｍ前後の第２の配線８のステップカバレッジが悪くなり第２の配線８が断線する等の問題が生じる。段差部Ｄの傾斜角を４５°より小さくすれば段差部Ｄの占有面積が大きくなりすぎるという問題がある。
従って、段差部Ｄの傾斜角は、レチクルパターンＭの下方に反射光Ｈ１が侵入する４５°より大きく９０°より小さな角度で形成することになるので、後述の第２の配線形成工程で反射光Ｈ１の侵入があったとしても第２の配線８の出っ張り８ａがダイシングラインＳ方向に形成されないようにする必要がある。
なお、これ以降の工程の説明では、図６（ａ）及び図６（ｂ）と同様に、ウィンドウ２０が形成されている部分の断面図を図番（ａ）、ウィンドウ２０が形成されていない部分の断面図を図番（ｂ）として示す。
次に、図７（ａ）及び図７（ｂ）に示すように、半導体基板１において、ガラス基板４を接着した面と反対側の面に対して第２の絶縁膜６の成膜を行う。本実施形態では、シランベースの酸化膜を３μｍ程度成膜する。
次に、半導体基板１において、ガラス基板４を接着した面と反対側の面に対して、不図示のレジストを塗布し、ウィンドウ２０内の第１の配線の一部を露出させるためのコンタクトホールＣＨを開口させるようにパターニングを行って、レジスト膜を形成する。そして、図８（ａ）及び図８（ｂ）に示すように、その不図示のレジスト膜をマスクにして、第２の絶縁膜６、第１の絶縁膜２をエッチングしコンタクトホールＣＨを形成し、第１の配線３の一部を露出させる。
次に、図９（ａ）及び図９（ｂ）に示すように、後に導電端子１０を形成する位置に対応するように、柔軟性を有する緩衝部材７を形成する。なお、緩衝部材７は導電端子１０に加わる力を吸収し、導電端子１０の接合時のストレスを緩和する機能を持つものであるが、本発明は緩衝部材７の不使用を制限するものではない。
次に、前記ガラス基板４の反対側の面に、第２の配線８を形成する。第２の配線の構成は本発明の要旨となるので、以下に詳細に説明する。先ず、アルミニューム等の配線材料膜８ｃをウインドウ２０内を含む半導体基板１の裏面に所定のスッパタリング法等で堆積する。
次に、前記配線材料８ｃ上に所定の方法によりネガレジストを塗布する。その後、第２の配線８が形成される部分が透明で、その他の部分が黒色となるレチクルパターンを介して配線材料８ｃ上に塗布されたネガレジストを露光する。露光されたネガレジストは硬化し、非露光部分のネガレジストは次の現像工程で溶解除去される。
その結果、配線材料８ｃ上にはネガレジストによる第２の配線８のパターンが形成される。その後、所定のウエットエッチング又はドライエッチングにより配線材料８ｃをエッチングすることにより第２の配線８が形成される。これにより、第１の配線３と第２の配線８が電気的に接続される。
第２の配線は、第１の配線３と接続され、第２の絶縁膜６を介して段差部Ｄを半導体基板１の裏面までが延在する。この場合、第２の配線８が経由する段差部Ｄは、図１、図１４の段差部Ｄ１であり、図１に示すように、段差部Ｄの底面を挟み対向するもう１つの段差部Ｄ１の方向に出っ張り８ａが形成される。係る出っ張り８ａは存在したとしても後述の半導体基板１等のダイシング時にブレードと接触することがなく問題とならない。
その後、前記ガラス基板４の反対側の面に、不図示のレジストを塗布する。ここで、ウィンドウ２０が形成されている部分では、ウィンドウ２０内のダイシングラインＳに沿う部分を開口させるようにレジスト膜のパターン形成を行う。一方、ウィンドウ２０が開口されていない部分では、第２の配線８を露出するようにレジスト膜のパターン形成を行う。そして、前記不図示のレジスト膜をマスクとしてエッチングを行い、ダイシングラインＳ付近の第２の配線８を除去する。また、ウィンドウ２０が形成されていない部分の第２の配線８を除去する。
次に、図１０（ａ）及び図１０（ｂ）に示すように、ダイシングラインＳに沿って、ガラス基板４を例えば３０μｍ程度の深さで切削するように、切り込み３０（逆Ｖ字型の溝）を形成する。この時、ウィンドウ２０内の第２の配線８に接触しないような幅のブレードを用いる必要がある。
仮に、第２の配線８が図１４に示す段差部Ｄ２を介して半導体基板１の裏面に延在する場合は、図３に示すような出っ張り８ｂが図１４のダイシングラインＳ方向に形成される。この場合、ブレードがその出っ張り８ｂと接触することになり、切り込み３０の側壁に第２の配線８と接続する第２の配線材料を擦り付ける事態が発生する。切り込み３０の側壁に擦り付けられた配線材料上には、その表面に図１１に示すＮｉ−Ａｕメッキ膜９が形成される。
隣接する第２の配線８の出っ張り８ｂと接触するブレードによっても切り込み３０の側壁に第２の配線材料が擦り付けられ、その表面にＮｉ−Ａｕメッキ膜９が形成される。この場合、隣接する第２の配線８のそれぞれの出っ張り８ｂから切り込み３０の側壁に擦り付けられたそれぞれの配線材料同士が接触する可能性がある。
切り込み３０の側壁に擦り付けられたそれぞれの配線材料同士が接触すると、結果的に隣接する第２の配線８同士が切り込み３０に擦り付けられた該配線材料を介して短絡するという不具合が生じ半導体装置の歩留上、信頼性上大きな問題となる。
また、切り込み３０の側壁に擦り付けられ、その表面にＮｉ−Ａｕメッキ膜９が形成された配線材料は切り込み３０の先端まで形成される場合がある。この場合、図１３に示すように半導体基板１等を各個別半導体装置にダイシング分離したとき、切り込み３０の側壁に擦り付けられた配線材料等が切り込み３０の先端部分で保護膜１０から露出する。
保護膜１０から露出した切り込み３０の側壁に擦り付けられた配線材料等は外部の水分等により腐食等される。腐食等が進行すると切り込み３０の側壁部分から第２の配線８自身まで腐食されることになり、信頼性上大きな問題となる。
次に、図１１（ａ）及び図１１（ｂ）に示すように、ガラス基板４の反対側の面に対して無電解メッキ処理を行い、第２の配線８に対して、Ｎｉ−Ａｕメッキ膜９を形成する。この膜は、メッキであるため、第２の配線８が存在する部分にのみ形成される。前述の如く、仮に、切り込み３０の側壁に第２の配線材料が擦り込まれている場合は、その部分にもＮｉ−Ａｕメッキ膜９が形成される。
次に、図１２（ａ）及び図１２（ｂ）に示すように、ガラス基板４の反対側の面に保護膜１０を形成する。これにより、ダイシングラインＳに沿って形成された切り込み３０の内壁を含む半導体基板１の裏面側に、保護膜１０が形成される。
即ち、半導体基板１上において第１の配線３が存在する部分（即ちウィンドウ２０内のダイシングラインＳに沿う部分）では、第２の絶縁膜６の表面から、切り込み３０の内壁において露出する樹脂５、及びガラス基板４を覆うようにして、保護膜１０が形成される。一方、半導体基板１上において第１の配線３が存在する部分以外の領域（即ちウィンドウ２０が形成されない領域）では、第２の絶縁膜６の表面から、切り込み３０の内壁において露出する第２の絶縁膜６、半導体基板１、第１の絶縁膜２、樹脂５、及びガラス基板４の各露出部を覆うようにして、保護膜１０が形成される。
その後、導電端子１１を形成する部分の保護膜１０を、不図示のレジストマスク（緩衝部材７に対応する位置に開口部を有する）を利用したエッチングにより除去し、緩衝部材７に対応するＮｉ−Ａｕメッキ膜９上の位置に導電端子１１を形成する。この導電端子１１は、Ｎｉ−Ａｕメッキ膜９を介して第２の配線８と電気的に接続されている。導電端子１１は、はんだバンプや金バンプで作成する。
そして、図１３（ａ）及び図１３（ｂ）に示すように、切り込み３０を設けた部分から、ダイシングラインＳに沿ってダイシングを行い、半導体基板１等を各々の半導体チップ１ａ等からなるＣＳＰ型の半導体装置に分離する。この時、ダイシングに用いるブレードの幅は、ガラス基板４、及び切り込み３０内の保護膜のみを切削し得る幅である必要がある。
上述したように、本実施形態の半導体装置の製造方法によれば、第１の配線３と接続され第２の絶縁膜６を介して半導体基板１の裏面まで延在する第２の配線８を、ダイシングラインＳに対して垂直方向に延在する段差部Ｄ１を経由した構成にしている。そのため、第２の配線８の先端部分の出っ張り８ａがダイシングラインＳ方向に形成されず、ダイシング時のブレードにより切り込み３０の側壁に第２の配線材料が摺り付けられることはない。
結果として、切り込み３０の側壁に擦り付けられた第２の配線８と連続する第２の配線材料を介して、隣接する第２の配線８同士が短絡したり、該擦り付けられた第２の配線材料が保護層３０から露出し水分等で第２の配線８等までが腐食等する等の不具合の発生を防止することが可能となり、半導体装置の歩留まりや信頼性を向上することが可能となる。
なお、第２の配線を２つの段差部Ｄ１または段差部Ｄ１と段差部Ｄ２が交叉する部分を経由して形成することができるため、従来のように１つしかない段差部Ｄ２を経由して形成する場合に比して配線のレイアウトの自由度が高まることも利点になる。
１ 半導体基板 １ａ 半導体チップ ２ 第１の絶縁膜 ３ 第１の配線
４ ガラス基板 ５ 樹脂 ６ 第２の絶縁膜 ７ 緩衝部材 ８ 第２の配線
８ａ、８ｂ 出っ張り ８ｃ 第２の配線材料膜 ９ Ｎｉ−Ａｕメッキ層
１０ 保護膜 １１ 導電端子 ２０ ウインドウ ３０ 切り込み
ＣＨ コンタクトホール Ｄ、Ｄ１、Ｄ２ 段差部 Ｅ 半導体装置の端面
Ｈ０ 露光光 Ｈ１、Ｈ２ 反射光 Ｓ ダイシングライン
４ ガラス基板 ５ 樹脂 ６ 第２の絶縁膜 ７ 緩衝部材 ８ 第２の配線
８ａ、８ｂ 出っ張り ８ｃ 第２の配線材料膜 ９ Ｎｉ−Ａｕメッキ層
１０ 保護膜 １１ 導電端子 ２０ ウインドウ ３０ 切り込み
ＣＨ コンタクトホール Ｄ、Ｄ１、Ｄ２ 段差部 Ｅ 半導体装置の端面
Ｈ０ 露光光 Ｈ１、Ｈ２ 反射光 Ｓ ダイシングライン
Claims (4)
- 半導体チップの側面部の近傍であって、当該半導体チップの表面に第１の絶縁膜を介して形成された第１の配線と、
前記第１の配線を含む前記半導体チップ上に接着剤を介して接着された支持板と、
前記半導体チップの側面部に形成され、該半導体チップの裏面が狭く、表面が広くなるような傾斜面からなる壁面を有し、且つ、少なくとも前記第1の配線の裏面の一部を露出する凹部と、
前記凹部に露出された第１の配線に接続され、第２の絶縁膜を介して前記凹部の壁面の内、半導体装置の端面に対して垂直方向に延びる壁面を該半導体チップの裏面上まで延在する第２の配線と、を具備することを特徴とする半導体装置。 - 前記第２の配線が前記凹部の壁面の内、前記半導体装置の端面に対して垂直方向に延びる壁面と該半導体装置の端面に対して平行方向に延びる壁面が接する部分の壁面を該半導体チップの裏面上まで延在することを特徴とする請求項１に記載の半導体装置。
- 複数の半導体チップを含む半導体基板の第１の面上に形成され、前記複数の半導体チップのダイシングライン近傍に配置された第１の配線上を覆うように、接着剤を介して支持板を接着する工程と、
第２の面より前記半導体基板の一部を選択的に除去して、該半導体基板の第２の面側が狭く、第１の面側が広くなる傾斜面からなる壁面を有し、且つ前記第１の配線の下部にある第２の絶縁膜を露出する開口部を形成する工程と、
前記第１の配線に接続し、前記開口部の壁面を第２の絶縁膜を介して前記半導体基板の第２の面上まで延在する第２の配線を形成する工程と、
前記半導体基板の第２の面上に、前記ダイシングラインに沿って切り込みを入れる工程と、
前記切り込みに沿ってダイシングを行い、各々の前記半導体チップを分離する工程と、を有し、前記第２の配線を前記開口部の壁面の内、前記ダイシングラインに対して垂直方向に延びる壁面を介して前記半導体基板の第２の面上まで延在し形成することを特徴とする半導体装置の製造方法。 - 前記第２の配線を前記開口部の壁面の内、前記ダイシングラインに対して垂直方向に延びる壁面と前記ダイシングラインに対して平行方向に延びる壁面が接する壁面を前記半導体基板の第２の面上まで延在して形成することを特徴とする請求項３に記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010162436A JP2012028359A (ja) | 2010-07-20 | 2010-07-20 | 半導体装置及びその製造方法 |
| US13/186,227 US20120018849A1 (en) | 2010-07-20 | 2011-07-19 | Semiconductor device and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2010162436A JP2012028359A (ja) | 2010-07-20 | 2010-07-20 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2012028359A true JP2012028359A (ja) | 2012-02-09 |
Family
ID=45492909
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010162436A Ceased JP2012028359A (ja) | 2010-07-20 | 2010-07-20 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20120018849A1 (ja) |
| JP (1) | JP2012028359A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10213096B2 (en) | 2015-01-23 | 2019-02-26 | Olympus Corporation | Image pickup apparatus and endoscope |
| US10622398B2 (en) | 2015-01-23 | 2020-04-14 | Olympus Corporation | Image pickup apparatus and endoscope comprising a guard ring formed along an outer edge on a wire layer and a through-hole with an electrode pad having outer periphery portion in contact with a silicon layer over a whole periphery |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9543208B2 (en) * | 2014-02-24 | 2017-01-10 | Infineon Technologies Ag | Method of singulating semiconductor devices using isolation trenches |
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| JP2006013283A (ja) * | 2004-06-29 | 2006-01-12 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| JP2007243215A (ja) * | 2007-05-01 | 2007-09-20 | Yamaha Corp | 半導体装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6326689B1 (en) * | 1999-07-26 | 2001-12-04 | Stmicroelectronics, Inc. | Backside contact for touchchip |
| TWI232560B (en) * | 2002-04-23 | 2005-05-11 | Sanyo Electric Co | Semiconductor device and its manufacture |
| JP2006093367A (ja) * | 2004-09-24 | 2006-04-06 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| JP2009032929A (ja) * | 2007-07-27 | 2009-02-12 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
| JP2010103300A (ja) * | 2008-10-23 | 2010-05-06 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
-
2010
- 2010-07-20 JP JP2010162436A patent/JP2012028359A/ja not_active Ceased
-
2011
- 2011-07-19 US US13/186,227 patent/US20120018849A1/en not_active Abandoned
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| US10622398B2 (en) | 2015-01-23 | 2020-04-14 | Olympus Corporation | Image pickup apparatus and endoscope comprising a guard ring formed along an outer edge on a wire layer and a through-hole with an electrode pad having outer periphery portion in contact with a silicon layer over a whole periphery |
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|---|---|
| US20120018849A1 (en) | 2012-01-26 |
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| Date | Code | Title | Description |
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| A977 | Report on retrieval |
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