CN108538801B - 半导体衬底及半导体封装装置，以及用于形成半导体衬底的方法 - Google Patents

半导体衬底及半导体封装装置，以及用于形成半导体衬底的方法 Download PDF

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Abstract

半导体衬底包含第一介电层、安置于所述第一介电层中的第一图案化导电层、安置于所述第一介电层上的第二介电层及安置于所述第二介电层中的第一凸块垫。所述第一凸块垫电连接到所述第一图案化导电层，并且所述第一凸块垫具有所述第二介电层围绕的弯曲表面。

Description

半导体衬底及半导体封装装置，以及用于形成半导体衬底的 方法
技术领域
本案相关于半导体衬底及包含所述半导体衬底的半导体封装装置。
背景技术
在封装集成电路(IC)芯片中，焊料连接是用于将IC芯片结合到封装衬底的一种常用方法。在封装过程中，半导体裸片(或芯片)的铜柱可安装在封装衬底的凸块垫上。当半导体封装的凸块间距较小时，裸片的铜柱可不合需要地接触当裸片结合到半导体衬底时与半导体衬底上的凸块垫相邻的金属线/迹线(例如，导电迹线穿过两个相邻衬垫)。另外，在半导体封装中，凸块垫可安置于金属线上。当半导体封装较小时，凸块垫可偏离金属线上的优选位置。偏离的凸块垫可不合需要地接触与凸块垫相邻的金属线。因此，需要提供一种解决上述问题的凸块垫及/或相关过程。
发明内容
在一些实施例中，根据一个方面，半导体衬底包含第一介电层、第一图案化导电层、第二介电层及第一凸块垫。第一图案化导电层安置于第一介电层中。第二介电层安置于第一介电层上。第一凸块垫安置于第二介电层中。第一凸块垫电连接到第一图案化导电层。第一凸块垫具有第二介电层围绕的弯曲表面。
在一些实施例中，根据另一方面，半导体封装装置包含半导体衬底及裸片。半导体衬底包含第一介电层、安置于所述第一介电层中的图案化导电层、安置于所述第一介电层上的第二介电层及安置于第二介电层中的凸块垫。凸块垫电连接到图案化导电层，并且凸块垫具有第二介电层围绕的弯曲表面。裸片电连接到凸块垫。
在一些实施例中，根据另一方面，形成半导体的方法包括：提供载体；在所述载体的表面上形成第一光敏层；将所述第一光敏层暴露在光中以形成第一图案化光敏层；在所述第一图案化光敏层上形成第二光敏层；将所述第二光敏层暴露在光中以形成第二图案化光敏层；蚀刻所述第一图案化光敏层及所述第二图案化光敏层以形成所述第一图案化光敏层中的第一空穴及所述第二图案化光敏层中的第二空穴，其中所述第二空穴与所述第一空穴对准；及将导电材料安置于所述第一空穴及所述第二空穴中以分别形成凸块垫及导电层。
附图说明
当结合附图阅读时，从以下详细描述最好地理解本发明的各方面。应注意，不同特征可以不按比例绘制。实际上，为了论述清晰起见，可任意增大或减小各种特征的尺寸。
图1是说明半导体衬底的一些实施例的截面图。
图2是说明另一半导体衬底的一些实施例的截面图。
图3是说明另一半导体衬底的一些实施例的截面图。
图4是说明根据一些实施例的半导体衬底的截面图。
图5是说明根据一些实施例的图4中所示的半导体衬底的放大部分的截面图。
图6是说明根据一些实施例的图4中所示的半导体衬底的俯视图的图式。
图7是说明根据一些实施例的半导体封装装置的截面图。
图8是说明根据一些实施例的形成半导体衬底的方法的一些实施例的流程图。
图9、图10、图11、图12、图13、图14、图15、图16、图17、图18、图19、图20、图21及图22分别是说明对应于图8中所示的方法的操作802-828的半导体结构的一些实施例的截面图。
图23是说明根据本发明的一些实施例的在光刻之后的第一图案化光敏层及第二图案化光敏层的截面图。
图24是说明根据本发明的一些实施例的在蚀刻工艺之后的第一图案化光敏层及第二图案化光敏层的截面图。
图25、图26、图27及图28是说明根据一些实施例的在显影工艺期间的非暴露部分的变化的图式。
具体实施方式
以下揭示内容提供用于实施所提供的标的物的不同特征的许多不同实施例或实例。下文描述组件及布置的特定实例以简化本发明。当然，这些组件以及布置仅为实例且并不意欲进行限制。在本发明中，在以下描述中对第一特征在第二特征之上或上的形成的参考可包含第一特征与第二特征直接接触形成的实施例，并且还可包含额外特征可形成于第一特征与第二特征之间从而使得第一特征与第二特征可不直接接触的实施例。此外，本发明可在各种实例中重复参考数字及/或字母。此重复是出于简单和清楚的目的，且本身并不指示所论述的各种实施例及/或配置之间的关系。
下文详细论述本发明的实施例。然而应了解，本发明提供的许多适用概念可实施于多种具体环境中。所论述的具体实施例仅仅是说明性的且并不限制本发明的范围。
此外，为易于描述，例如“在...之下”、“在...下方”、“下部”、“以上”、“上部”、“下部”、“左”、“右”等的空间相关术语在本文中可用于描述一个元件或特征与图中所示的另一元件或特征的关系。除图中所描绘的定向以外，空间相关术语意欲涵盖在使用或操作中的装置的不同定向。设备可以其它方式定向(旋转90度或处于其它定向)，且本文中所使用的空间相关描述词同样可相应地进行解释。将理解，当元件被称作“连接到”或“耦合到”到另一元件时，所述元件可直接连接到或耦合到另一元件，或可存在介入元件。
阐述本发明的广泛范围的数值范围和参数是近似值，并且可尽可能精确地报告特定实例中所阐述的数值。然而，一些数值可含有由其相应测试测量值中所发现的标准差必然造成的某些误差。另外，如本文所使用，术语“约”通常指给定值或范围的±10％、±5％、±1％或±0.5％以内。或者，当由一般技术人员考虑时，术语“约”指在平均值的可接受标准误差内。除了在操作/工作实例中以外，或除非另外明确指定，否则所有数值范围、量、值及百分比(例如，用于本文中所揭示的材料数量、持续时间、温度、操作条件、量的比率及其类似者的那些数值范围、量、值及百分比)应理解为在所有情况下由术语“约”修饰。因此，除非相反地指示，否则本发明及所附权利要求书中所阐述的数值参数为可变化的近似值。至少应根据所报告的有效数字的数目且通过应用一般舍入技术来解释每个数值参数。范围可在本文中表示为自一个端点至另一端点或在两个端点之间。除非另外指定，否则本文中所揭示的所有范围包括端点。术语“基本上共面”可指沿同一平面定位的在数微米(μm)内的两个表面，例如沿着同一平面定位的在10μm内、5μm内、1μm内或0.5μm内。当参考“基本上”相同的数值或特征时，术语可指处于所述值的平均值的±10％、±5％、±1％或±0.5％内的值。
图1是说明半导体衬底10的一些实施例的截面图。半导体衬底10包含介电层11、多个导电迹线12、多个衬垫13、多个导电通孔14、第一保护层15及第二保护层16。半导体衬底10经配置为用于半导体裸片(未展示)的封装衬底。衬垫13经布置以分别安装到半导体裸片的多个铜柱。导电迹线12及衬垫13嵌入介电层11中。在半导体衬底10中，从介电层11的表面暴露导电迹线12及衬垫13。此外，导电迹线12的表面、衬垫13的表面及介电层11的表面基本上共面。然而，当裸片的焊料凸块结合到半导体衬底10的衬垫13中的一者时，在两个衬垫13之间的凸块间距较小时裸片的焊料凸块可不合需要地接触与衬垫13相邻的迹线12。
图2是说明半导体衬底20的一些实施例的截面图。半导体衬底20包含介电层21、多个导电迹线22、多个衬垫23、多个导电通孔24、第一保护层25、第二保护层26及多个柱27。半导体衬底20经配置为用于半导体裸片(未展示)的封装衬底。柱27经布置以分别安装到半导体裸片的多个焊料凸块。导电迹线22及衬垫23嵌入介电层21中。柱27的宽度小于衬垫23中的至少一者的宽度。在半导体衬底20中，柱27相应地安置于衬垫23上。柱27从导电迹线22、衬垫23及介电层21的表面伸出。然而，在制造工艺期间，柱27可不精确地安置于对应衬垫23上。换句话说，柱27可从优选位置移位并且可与对应衬垫23断开连接(例如，可不电连接到对应衬垫23)。举例来说，如图2中所示，在半导体衬底20的右侧上的柱27从对应衬垫23的中心移位并且可能在柱27上出现裂纹28。柱27还可移位，以便不合需要地接触与衬垫23相邻的迹线22。
图3是说明半导体衬底30的一些实施例的截面图。半导体衬底30包含介电层31、多个导电迹线32、多个衬垫33、多个导电通孔34、第一保护层35、第二保护层36及多个柱37。半导体衬底30经配置为用于半导体裸片(未展示)的封装衬底。柱37经布置以分别安装到半导体裸片的多个焊料凸块。导电迹线32及衬垫33嵌入介电层31中。第一保护层35安置于介电层31上并且覆盖导电迹线32及衬垫33的至少一部分。柱37分别安置于衬垫33上。柱37的下部部分由第一保护层35围绕，并且柱37的上部部分从第一保护层35伸出。上部部分的宽度大于柱37的下部部分的宽度。然而，在制造工艺期间，柱37的下部部分可不精确地安置于对应衬垫33上。换句话说，柱37的下部部分从优选位置移位并且从对应衬垫33断开连接。举例来说，如图3中所示，在半导体衬底30的右侧上的柱37从对应衬垫33的中心移位并且可能在柱37上出现裂纹38。柱37的下部部分还可不合需要地接触与衬垫33相邻的迹线32。
图4是说明根据一些实施例的半导体衬底400的截面图。半导体衬底400经配置为用于半导体裸片(未展示)的封装衬底。为简洁起见，图4中所示的半导体衬底400仅仅是封装衬底的一部分。如图4中所示，半导体衬底400包含第一图案化导电层401、第二图案化导电层402、第三图案化导电层403、第四图案化导电层404、第一介电层405、第一凸块垫406、第二凸块垫407、第一导电通孔408、第二导电通孔409、第二介电层410及第三介电层411。第一凸块垫406及第二凸块垫407经布置以分别安装到具有焊接材料的半导体裸片的第一铜柱及具有焊接材料的半导体裸片的第二铜柱。
第一图案化导电层401、第二图案化导电层402、第三图案化导电层403及第四图案化导电层404嵌入第一介电层405中。第一凸块垫406及第二凸块垫407嵌入第二介电层410中。更具体来说，第一图案化导电层401、第二图案化导电层402、第三图案化导电层403及第四图案化导电层404与第一介电层405的表面412(或第一介电层405与第二介电层410之间的接口)共面。第一凸块垫406的暴露表面413(例如，从第二介电层410暴露)及第二凸块垫407的暴露表面414(从第二介电层410暴露)与第二介电层410的暴露表面415(例如，顶部表面，如图4中所示)基本上共面。根据一些实施例，第一凸块垫406的暴露表面413及第二凸块垫407的暴露表面414不从第二介电层410的暴露表面415伸出、不高于及/或低于第二介电层410的暴露表面415。根据一些实施例，第一凸块垫406的暴露表面413及第二凸块垫407的暴露表面414从第二介电层410的暴露表面415凹入。
第一凸块垫406及第二凸块垫407分别电连接到第一图案化导电层401及第四图案化导电层404。第一图案化导电层401及第一凸块垫406经配置为一体成形的组件，并且第四图案化导电层404及第二凸块垫407经配置为另一一体成形的组件。根据一些实施例，第一图案化导电层401及第一凸块垫406经配置为基本上t形垫，并且第四图案化导电层404及第二凸块垫407经配置为另一基本上t形垫。
另外，第二介电层410及第三介电层411的材料可不同或相同。根据一些实施例，第二介电层410及第三介电层411的材料包含可有助于确保第二介电层410及第三介电层411的弯曲在加热过程期间平衡的光敏介电材料。
图5是说明根据一些实施例的半导体衬底400的放大部分的截面图。放大部分聚焦于第一图案化导电层401、第二图案化导电层402、第三图案化导电层403、第四图案化导电层404、第一凸块垫406及第二凸块垫407的结构。第一凸块垫406及第二凸块垫407具有分别由第二介电层410围绕的第一弯曲表面505(例如，侧表面)及第二弯曲表面506(例如，侧表面)。应注意，在所描绘实施例中，从半导体衬底400的截面图查看第一弯曲表面505及第二弯曲表面506。
根据一些实施例，第一凸块垫406及第二凸块垫407进一步分别包含第一晶种层501及第二晶种层502。第一晶种层501及第二晶种层502分别围绕第一弯曲表面505及第二弯曲表面506。因此，第一晶种层501及第二晶种层502还具有第二介电层410围绕及接触的弯曲表面。第一晶种层501及第二晶种层502可用于形成或电镀第一凸块垫406及第二凸块垫407。第一晶种层501、第二晶种层502、第一凸块垫406及第二凸块垫407可包含相同材料(例如，铜)。
根据一些实施例，第一图案化导电层401及第四图案化导电层404可分别进一步包含第三晶种层503及第四晶种层504。第三晶种层503及第二晶种层503分别围绕第一图案化导电层401及第四图案化导电层404的第一侧表面507(例如，可在直线垂直方向上延伸的下部侧表面，如图5中所示)及第二侧表面508(例如，可在直线垂直方向上延伸的下部侧表面，如图5中所示)。第三晶种层503及第四晶种层504可分别用于形成或电镀第一图案化导电层401及第四图案化导电层404。第三晶种层503、第四晶种层504、第一图案化导电层401及第四图案化导电层404可包含相同材料(例如，铜)。
根据一些实施例，第一晶种层501(或第二晶种层502)的厚度大于第三晶种层503(或第四晶种层504)的厚度。
应注意，第三晶种层503及第四晶种层504是可选的。因此，在一些实施例中，不存在围绕第一图案化导电层401及第四图案化导电层404的晶种层。
根据本发明，第一图案化导电层401及第一凸块垫406可通过单个电镀工艺，而不是两个间隔开的电镀工艺形成。因此，第一图案化导电层401及第一凸块垫406可为一体成形的组件。同时，第四图案化导电层404及第二凸块垫407可通过单个电镀工艺形成，使得第四图案化导电层404及第二凸块垫407还可为一体成形的组件。
根据一些实施例，第一图案化导电层401、第二图案化导电层402、第三图案化导电层403及第四图案化导电层404具有基本上相同宽度W1。第一凸块垫406及第二凸块垫407在暴露表面415处具有宽度W2。第一凸块垫406及第二凸块垫407在中间部分或由第二介电层410围绕的部分处具有另一宽度(例如，最大宽度)W3。在一些实施例中，第一凸块垫406及第二凸块垫407具有第二介电层410内部的凸出弯曲表面505及506，并且宽度W3大于宽度W2。此外，在第一图案化导电层401及第一凸块垫406(或第四图案化导电层404及第二凸块垫407)形成T形垫时，宽度W3及W2大于宽度W1。举例来说，宽度W1约为7um并且宽度W3约为25um。此外，第二导电层402与第三图案化导电层403之间的距离W4为约7um。第三导电层403与第四图案化导电层404之间的距离W5(或第一导电层401与第二图案化导电层402之间的距离)约为16um。第一凸块垫406与第二凸块垫407之间的凸块间距W6约等于或小于约60um。
此外，当凸块垫(例如，406)的宽度W3大于对应图案化导电层(例如，401)的宽度W1并且凸块垫(例如，406)及对应图案化导电层(例如，401)经配置为一体成形的组件时，凸块垫(例如，406)与对应图案化导电层(例如，401)之间的连接不太可能破裂。
根据图4及5中所示的实施例，第二介电层410覆盖第二图案化导电层402及第三图案化导电层403。第二介电层410将第二图案化导电层402及第三图案化导电层403与第一凸块垫406及第二凸块垫407隔离。因此，当铜柱分别结合到第一凸块垫406及第二凸块垫407时，具有裸片的焊接材料的铜柱可不合需要地接触第二图案化导电层402及第三图案化导电层403。因此，可减小不合需要的焊桥的风险。
此外，第一凸块垫406及第二凸块垫407嵌入第二介电层410中，并且第一凸块垫406及第二凸块垫407不从第二介电层410的暴露表面415伸出(例如，基本上共面或凹入)。因此，具有裸片的焊接材料的铜柱可通过使用可容易地实现的标准倒装芯片结合工艺来结合到第一凸块垫406及第二凸块垫407。换句话说，当展示的封装衬底结合到裸片时，不需要修改倒装芯片结合工艺。
另外，在第一图案化导电层401、第二图案化导电层402、第一凸块垫406及第二凸块垫407通过单个电镀工艺形成时，还可解决记录移位的问题。因此，与相关技术相比，展示的封装衬底具有良好可靠性。
图6是说明根据一些实施例的半导体衬底400的俯视图的图式。当从顶部查看半导体衬底400时，从第二介电层410的顶部表面415暴露多个凸块垫(例如，凸块垫406及407)。多个图案化导电层(例如，图案化导电层402及403)埋入第二介电层410下方。因此，可减小焊桥的风险。此外，两个凸块垫之间的凸块间距W6可经设计以具有标准凸块间距(例如，约60um)。因此，当展示的封装衬底结合到裸片时，不需要修改倒装芯片结合工艺。
图7是说明根据一些实施例的半导体封装装置700的截面图。为简洁起见，图7中仅展示半导体封装装置700的一部分。半导体封装装置700包含裸片702及半导体衬底400的一部分。裸片702包含导电柱706。半导体衬底400包含第一介电层405、第二介电层410、第三图案化导电层403、第四图案化导电层404及第二凸块垫407。第二凸块垫407具有第二介电层410围绕的弯曲表面。导电柱706经由焊接材料707电连接到第二凸块垫407。焊接材料707安置于第二凸块垫407的暴露表面414上。在所描绘的实施例中，第二凸块垫407的暴露表面414低于(从其凹入)第二介电层410的暴露表面415，使得焊接材料707在第二凸块垫407上受限。另外，根据所描绘实施例，第二凸块垫407的宽度与导电柱706的宽度基本上相同。举例来说，第二凸块垫407的宽度可在导电柱706的宽度的约0.9至约1.1倍的范围内。因此，当焊接材料707结合到第二凸块垫407时，焊接材料707的焊料保持结构完整性(例如，可不收缩)。
应注意，裸片702可进一步包含经由焊料凸块电连接到半导体衬底400的第一凸块垫406的另一导电柱。结构类似于图7中所示的机构，并且因此此处为简洁起见省略详细描述。
图8是说明根据一些实施例的形成半导体衬底的方法800的流程图。图9至22是说明与图8中所示的操作802至828对应的半导体结构的截面图。
在操作802中及如图9中所示，提供载体902。第一铜层9021形成于载体902的顶部表面上，并且第二铜层9022形成于载体902的顶部表面上。
在操作804中及如图10中所示，第一光敏层1002形成于第一铜层9021的表面上。第一光敏层1002可为介电层。在所描绘实施例中，在操作804中清除第二铜层9022。然而，在其它实施例中，不需要清除第二铜层9022。
在操作806中及如图11中所示，在第一光敏层1002上执行光刻以将第一光敏层1002图案化为第一图案化光敏层1102。在光刻时，第一光敏层1002可暴露于特定光，例如，紫外(UV)光。在所描绘的实施例中，将在以下操作中蚀刻未暴露于UV光的部分。然而，在其它实施例中，将在以下操作中蚀刻暴露于UV光的部分。因此，在所描绘的实施例中，在操作806中形成第一图案化光敏层1102。第一图案化光敏层1102包含第一非暴露部分1104及第二非暴露部分1106。
在操作808中及如图12中所示，第二光敏层1202形成于第一图案化光敏层1102上。第二光敏层1202可为干膜。
在操作810中及如图13中所示，在第二光敏层1202上执行光刻以将第二光敏层1202图案化为第二图案化光敏层1301。在光刻时，第二光敏层1202可暴露于特定光，例如，UV光。在所描绘的实施例中，将在以下操作中蚀刻未暴露于UV光的部分。然而，在其它实施例中，将在以下操作中蚀刻暴露于UV光的部分。因此，在所描绘的实施例中，在操作810中形成第二图案化光敏层1301。第二图案化光敏层1301包含多个非暴露部分1302、1304、1306、1308、1310及1312。根据所描绘的实施例，非暴露部分1304及1310分别位于非暴露部分1104及1106上。更具体来说，非暴露部分1304及1310分别与非暴露部分1104及1106基本上对准。应注意，非暴露部分1304及1310不需要分别与非暴露部分1104及1106的中心对准。举例来说，非暴露部分1304可略微移位到非暴露部分1104的中心的左侧，或非暴露部分1310可略微移位到非暴露部分1106的中心的右侧。
在操作812中及如图14中所示，使第一图案化光敏层1102及第二图案化光敏层1301显影，以蚀刻非暴露部分1104、1106、1302、1304、1306、1308、1310及1312。根据所描绘的实施例，通过单个蚀刻工艺，而不是两个间隔开的蚀刻工艺蚀刻非暴露部分1104、1106、1302、1304、1306、1308、1310及1312。在操作812中，形成多个空穴1402、1404、1406、1408、1410、1412、1414、1416及1418，所述空穴由第二图案化光敏层1301界定。空穴1404及1410分别与空穴1414及1416对准。空穴1414及1416的宽度分别大于空穴1404及1410的宽度。此外，空穴1414及1416分别具有弯曲内表面1418及1420。另外，空穴1404及1410可分别与空穴1414及1416基本上对准，因为第一图案化光敏层1102及第二图案化光敏层1301通过单个蚀刻工艺显影。
在操作814中及如图15中所示，第一晶种层1502形成于空穴1402、1404、1406、1408、1410、1412、1414及1416的内表面上及所蚀刻光敏层1504的表面上。第一晶种层1502可包含铜。
在操作816中及如图16中所示，执行磨削工艺以清除所蚀刻光敏层1504的顶部表面上的第一晶种层1502。此外，在操作816中，粗化空穴1402、1404、1406、1408、1410、1412的内表面上的第一晶种层1502，以在空穴1402、1404、1406、1408、1410、1412的内表面上形成粗糙晶种层1602。因此，在空穴1402、1404、1406、1408、1410、1412的内表面上的粗糙晶种层1602的厚度小于在空穴1414及1416的内表面上的第一晶种层1502的厚度。应注意，可在粗化工艺期间去除在空穴1402、1404、1406、1408、1410、1412的内表面上的第一晶种层1602。换句话说，在粗化工艺之后，可不存在保留于空穴1402、1404、1406、1408、1410、1412的内表面上的晶种层。
在操作818中及如图17中所示，执行电镀工艺以在第一晶种层1502及粗糙晶种层1602上电镀铜，以形成第一凸块垫1702、第二凸块垫1704及多个导电层1706、1708、1710、1712、1714及1716。因此，第一凸块垫1702及导电层1708经配置为一体成形的组件，并且第二凸块垫1704及导电层1714也被配置为一体成形的组件。
在操作820中及如图18中所示，清除所蚀刻光敏层1504以暴露第一图案化光敏层1102。
在操作822中及如图19中所示，介电层1902形成于第一图案化光敏层1102上以覆盖导电层1706、1708、1710、1712、1714及1716。随后对介电层1902激光钻孔，并且第一导电柱1904及第二导电柱1906分别形成于导电层1706及1716上。
在操作824中及如图20中所示，清除载体902以暴露第一铜层9021。
在操作826中及如图21中所示，清除第一铜层9021以暴露第一凸块垫1702、第二凸块垫1704及第一图案化光敏层1102。因此，从第一图案化光敏层1102的表面暴露第一凸块垫1702及第二凸块垫1704(及在一些实施例中，仅第一凸块垫1702及第二凸块垫1704)。当蚀刻第一铜层9021以暴露第一凸块垫1702及第二凸块垫1704时，由第一图案化光敏层1102保护导电层1710及1712。换句话说，导电层1710及1712的厚度基本上不受操作826中的蚀刻工艺的影响。此外，可过度蚀刻第一凸块垫1702及第二凸块垫1704以使第一凸块垫1702及第二凸块垫1704的表面低于(从其凹入)处于与图7中所示的配置类似的配置中的第一图案化光敏层1102的表面。
在操作828中及如图22中所示，介电层2202形成于介电层1902上。从介电层1902暴露第一导电柱1904及第二导电柱1906以分别接纳焊料球。在操作828中，形成展示的半导体衬底。上文参考图4及5描述半导体衬底的详细配置。此处为简洁起见省略详细描述。
应注意，在操作810中，在光刻期间，第二图案化光敏层1301可不与第一图案化光敏层1102上的优选位置对准。图23是说明根据本发明的实施例的在光刻之后的第一图案化光敏层1102及第二图案化光敏层1301的截面图。如图23中所示，非暴露部分1302、1304、1306、1308、1310及1312略微移位到第一图案化光敏层1102上的左侧，使得非暴露部分1304及1310不分别与非暴露部分1104及1106的中心C1'及C2'对准。然而，在操作812中的蚀刻工艺期间，通过单个蚀刻工艺或相同蚀刻剂或相同显影剂蚀刻非暴露部分1304、1310、1104及1106。在操作812中的蚀刻工艺之后，空穴1404及1410与如图24中所示的空穴1414及1416的中心C1及C2对准。图24是说明根据本发明的一些实施例的在蚀刻工艺之后的第一图案化光敏层1102及第二图案化光敏层1301的截面图。换句话说，当非暴露部分1104及1106分别与非暴露部分1304及1310重叠时及当非暴露部分1104及1106的宽度经设计以分别大于非暴露部分1304及1310的宽度时，非暴露部分1304及1310可具有用于分别从非暴露部分1104及1106的中心移位的一些边缘。
如图24中所示，当第二图案化光敏层1301的非暴露部分1304及1310最初不分别与第一图案化光敏层1102的非暴露部分1104及1106的中心对准时，在空穴1414及1416的侧面上剩余的非暴露部分1304及1310的量分别不相同。举例来说，在非暴露部分1104的左侧上的宽度小于在非暴露部分1104的右侧上的宽度。
在一些实施例中，操作812包含在图25至28中所说明的显影工艺。在图25中，显影剂应用于非暴露部分1302、1304、1306、1308、1310及1312。如在图25中所示，清除非暴露部分1302、1304、1306、1308、1310及1312的部分。
如图26中所示，清除几乎所有(例如，在大部分与基本上所有之间)非暴露部分1302、1304、1306、1308、1310及1312，并且第一图案化光敏层1102及非暴露部分1104及1106开始暴露于显影剂。
如图27中所示，清除基本上所有非暴露部分1302、1304、1306、1308、1310及1312，并且清除非暴露部分1104及1106的部分。在图27中，显影剂从顶部到底部蚀刻非暴露部分1104及1106(例如，形成从顶部表面到底部表面穿越非暴露部分1104及1106的沟槽)。
如图28中所示，当蚀刻非暴露部分1104及1106的底部部分及暴露第一铜层9021时，显影剂继续蚀刻非暴露部分1104及1106的侧面部分。当清除显影剂时，形成具有弯曲内表面的空穴1414及1416。根据一些实施例，并非所有非暴露部分1104及1106通过显影剂蚀刻。如图28中所示，非暴露部分1104及1106中的一些仍保持在第一图案化光敏层1102中。空穴1414及1416的宽度可由显影剂的反应时间控制。空穴1414及1416的宽度还可由第一图案化光敏层1102的材料、显影剂的材料及/或过程温度控制。
简而言之，根据本文所描述的实施例，当第一图案化光敏层1102的非暴露部分及第二图案化光敏层1301的非暴露通过单个蚀刻工艺显影时，空穴1404及1410可分别与空穴1414及1416对准。因此，解决记录移位的问题。此外，当空穴1404及1410以及空穴1414及1416通过单个电镀工艺电镀时，第一凸块垫1702及导电层1708以及第二凸块垫1704及导电层1714可分别为一体成形的组件。这可有助于防止凸块垫与对应图案化导电层之间的连接破裂。
前文概述本发明的若干实施例及细节方面的特征。本发明中描述的实施例可容易地用作用于设计或修改其它过程的基础及用于执行相同或相似目的及/或获得引入本文中的实施例的相同或相似优点的结构。这些等效构造不脱离本发明的精神及范围并且可在不脱离本发明的精神及范围的情况下作出不同变化、替代及改变。

Claims (28)

1.一种半导体衬底，其包括：
第一介电层；
第一图案化导电层，其安置于所述第一介电层中；及
第一凸块垫，其安置于所述第一介电层上，其中所述第一图案化导电层及第一凸块垫经配置为一体成形的组件；及
第二介电层，其安置于所述第一介电层上，其中所述第一凸块垫安置于所述第二介电层中，所述第一凸块垫在所述第一凸块垫的顶部表面处具有第一宽度并且在所述第二介电层围绕的部分处具有第二宽度，并且所述第二宽度大于所述第一宽度。
2.根据权利要求1所述的半导体衬底，其中所述第一图案化导电层及第一凸块垫通过单个电镀工艺一体成形。
3.根据权利要求1所述的半导体衬底，其中所述第一凸块垫具有所述第二介电层围绕的弯曲表面。
4.根据权利要求1所述的半导体衬底，其中所述第一图案化导电层具有第一宽度，所述第一凸块垫具有第二宽度，并且所述第二宽度大于所述第一宽度。
5.根据权利要求1所述的半导体衬底，其中所述第二介电层具有顶部表面，所述第一凸块垫的所述顶部表面从所述第二介电层暴露，并且所述第一凸块垫的所述顶部表面不从所述第二介电层的所述顶部表面伸出。
6.根据权利要求5所述的半导体衬底，其中所述第一凸块垫的所述顶部表面从所述第二介电层的所述顶部表面凹入。
7.根据权利要求1所述的半导体衬底，其中所述第二介电层包括光敏介电材料。
8.根据权利要求3所述的半导体衬底，其进一步包括：
第一晶种层，其安置于所述第一凸块垫的所述弯曲表面上。
9.根据权利要求8所述的半导体衬底，其进一步包括：
第二晶种层，其安置于所述第一图案化导电层的侧表面上。
10.根据权利要求1所述的半导体衬底，其进一步包括：
第二图案化导电层，其安置于所述第一介电层中；
第二凸块垫，其安置于所述第二介电层中，所述第二凸块垫电连接到所述第二图案化导电层，所述第二凸块垫具有所述第二介电层围绕的弯曲表面；
第三图案化导电层，其安置于所述第一介电层中；及
第四图案化导电层，其安置于所述第一介电层中；
其中所述第三图案化导电层及所述第四图案化导电层安置于所述第一图案化导电层与所述第二图案化导电层之间，并且所述第一凸块垫与所述第二凸块垫之间的宽度小于60um。
11.根据权利要求10所述的半导体衬底，其进一步包括：
第一晶种层，其安置于所述第一图案化导电层的侧表面上及所述第二图案化导电层的侧表面上。
12.根据权利要求11所述的半导体衬底，其中所述第一晶种层具一底表面与所述第一图案化导电层的底表面共面。
13.根据权利要求1所述的半导体衬底，其中所述第一凸块垫从所述第二介电层的一顶部表面凹入。
14.根据权利要求1所述的半导体衬底，其中所述第一凸块垫接触所述第一介电层的所述顶部表面。
15.根据权利要求1所述的半导体衬底，更包括：
焊接材料，与所述第一凸块垫的侧表面隔开。
16.一种半导体封装装置，其包括：
半导体衬底，其包括：
第一介电层；
第一图案化导电层，其安置于所述第一介电层中；及
第一凸块垫，其安置于所述第一介电层上，其中所述第一图案化导电层及第一凸块垫经配置为一体成形的组件；
第二介电层，其安置于所述第一介电层上，所述第一凸块垫具有所述第二介电层围绕的弯曲表面；及
裸片，其电连接到所述第一凸块垫。
17.根据权利要求16所述的半导体封装装置，其中所述第一凸块垫安置于所述第二介电层中，所述第一凸块垫电连接到所述第一图案化导电层。
18.根据权利要求17所述的半导体封装装置，其中所述半导体衬底进一步包括：
第二图案化导电层，其安置于所述第一介电层中；
第二凸块垫，其安置于所述第二介电层中，所述第二凸块垫电连接到所述第二图案化导电层，所述第二凸块垫具有所述第二介电层围绕的弯曲表面；
第三图案化导电层，其安置于所述第一介电层中；及
第四图案化导电层，其安置于所述第一介电层中；
其中所述第三图案化导电层及所述第四图案化导电层安置于所述第一图案化导电层与所述第二图案化导电层之间，并且所述第一凸块垫与所述第二凸块垫之间的宽度小于60um。
19.一种形成半导体衬底的方法，所述方法包括：
提供载体；
在所述载体的表面上形成第一光敏层；
将所述第一光敏层暴露于光中以形成第一图案化光敏层；
在所述第一图案化光敏层上形成第二光敏层；
将所述第二光敏层暴露于光中以形成第二图案化光敏层；
蚀刻所述第一图案化光敏层及所述第二图案化光敏层以形成所述第一图案化光敏层中的第一空穴及所述第二图案化光敏层中的第二空穴，其中所述第二空穴与所述第一空穴对准；及
将导电材料安置于所述第一空穴及所述第二空穴中以分别形成凸块垫及导电层。
20.根据权利要求19所述的方法，其中将所述第一图案化光敏层暴露于光中包括不暴露所述第一图案化光敏层的第一非暴露光敏部分，并且将所述第二图案化光敏层暴露于光中包括不暴露所述第二图案化光敏层的第二非暴露光敏部分，并且所述第一非暴露光敏部分安置于所述第二非暴露光敏部分的至少一部分下方。
21.根据权利要求20所述的方法，其中所述第一非暴露光敏部分具有第一宽度，所述第二非暴露光敏部分具有第二宽度，并且所述第一宽度大于所述第二宽度。
22.根据权利要求20所述的方法，其中所述第一空穴由所述第一非暴露光敏部分的一部分围绕，并且所述部分的第一侧上的第一厚度不同于所述部分的第二侧上的第二厚度。
23.根据权利要求19所述的方法，其中所述第一空穴具有第一宽度，所述第二空穴具有第二宽度，并且所述第一宽度大于所述第二宽度。
24.根据权利要求19所述的方法，其中所述第一空穴具有弯曲内表面。
25.根据权利要求19所述的方法，其中通过单个蚀刻工艺形成所述第一空穴及所述第二空穴。
26.根据权利要求19所述的方法，其进一步包括：
形成所述第一空穴的第一内表面上的第一晶种层及所述第二空穴的第二内表面上的第二晶种层。
27.根据权利要求26所述的方法，其中将所述导电材料安置于所述第一空穴及所述第二空穴中以分别形成凸块垫及导电层包括：
电镀所述导电材料的所述第一晶种层及所述第二晶种层以分别形成所述凸块垫及所述导电层。
28.根据权利要求19所述的方法，其进一步包括：所述凸块垫及所述导电层通过单个电镀工艺一体成形。
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