KR101706470B1 - 표면 마감층을 갖는 반도체 디바이스 및 그 제조 방법 - Google Patents

표면 마감층을 갖는 반도체 디바이스 및 그 제조 방법 Download PDF

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김병진
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김기정
권재두
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    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/83438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/83439—Silver [Ag] as principal constituent
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    • H01L2224/83444—Gold [Au] as principal constituent
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    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
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    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
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    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
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    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
    • H01L23/53223—Additional layers associated with aluminium layers, e.g. adhesion, barrier, cladding layers
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    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
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    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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Abstract

본 발명의 일 실시예는 반도체 디바이스 및 그 제조 방법에 관한 것으로, 해결하고자 하는 기술적 과제는 표면 마감층을 갖는 반도체 디바이스 및 그 제조 방법을 제공하는데 있다.
이를 위해 본 발명은 제1표면 마감층; 상기 제1표면 마감층에 접속되거나 또는 이격되어 형성된 제1도전성 패턴; 상기 제1도전성 패턴에 형성된 비아; 및, 상기 제1표면 마감층, 제1도전성 패턴 및 비아를 덮는 제1수지층으로 이루어진 제1라미네이트층; 상기 비아에 형성된 제2도전성 패턴; 상기 제2도전성 패턴에 형성된 범프 패드; 및, 상기 제1수지층, 제2도전성 패턴 및 범프 패드를 덮는 제2수지층으로 이루어진 제2라미네이트층; 상기 제1라미네이트층의 제1표면 마감층에 접속된 반도체 다이; 및 상기 제1라미네이트층 및 반도체 다이를 덮는 인캡슐란트를 포함하는 반도체 디바이스 및 그 제조 방법을 개시한다.

Description

표면 마감층을 갖는 반도체 디바이스 및 그 제조 방법{Semiconductor device with surface finish layer and manufacturing method thereof}
본 발명의 일 실시예는 표면 마감층을 갖는 반도체 디바이스 및 그 제조 방법에 관한 것이다.
반도체 패키징은 물리적 손상 및 외부 스트레스로부터 집적 회로, 또는 칩을 보호한다. 또한, 효율적으로 칩에서 발생하는 열을 제거하도록 열전도성 경로를 제공할 수 있고, 그리고 또한 예를 들면 인쇄 회로 기판 등의 다른 구성 요소에 전기적 연결을 제공할 수 있다. 통상적으로 반도체 패키징에 사용되는 재료는 세라믹 또는 플라스틱을 포함하고, 폼 팩터들(form-factors)은, 무엇보다, 세라믹 플랫 팩들(ceramic flat packs) 및 듀얼 인 라인 패키지(dual in-line packages)로부터 핀 그리드 어레이들(pin grid arrays) 및 리드리스 칩 캐리어 패키지들(leadless chip carrier packages)로 발전해 왔다.
다른 한계점들 및 통상적이고 전통적인 접근법의 단점들은, 도면을 참조하여 본 출원의 나머지 부분에 있는 본 발명의 디바이스 및 제조 방법과의 비교를 통하여, 당업자에게 명백해질 것이다.
일본 공개특허공보 특개2003-309241호, 공개일 2003.10.31. 공개특허공보 제10-2012-0019414호, 공개일 2012.03.06. 공개특허공보 제10-2009-0119455호, 공개일 2009.11.19.
본 발명의 일 실시예는 표면 마감층을 갖는 반도체 디바이스 및 그 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 표면 마감층을 갖는 반도체 디바이스는 제1표면 마감층; 상기 제1표면 마감층에 접속되거나 또는 이격되어 형성된 제1도전성 패턴; 상기 제1도전성 패턴에 형성된 비아; 및, 상기 제1표면 마감층, 제1도전성 패턴 및 비아를 덮는 제1수지층으로 이루어진 제1라미네이트층; 상기 비아에 형성된 제2도전성 패턴; 상기 제2도전성 패턴에 형성된 범프 패드; 및, 상기 제1수지층, 제2도전성 패턴 및 범프 패드를 덮는 제2수지층으로 이루어진 제2라미네이트층; 상기 제1라미네이트층의 제1표면 마감층에 접속된 반도체 다이; 및 상기 제1라미네이트층 및 반도체 다이를 덮는 인캡슐란트를 포함하도, 상기 제2라미네이트층의 제2수지층은 상기 제1라미네이트층의 제1수지층에 직접 접착된다.
본 발명은 상기 제2라미네이트층의 범프 패드에 접속된 도전성 범프를 더 포함할 수 있다.
본 발명은 상기 범프 패드에 형성된 제2표면 마감층을 더 포함할 수 있다.
상기 제1표면 마감층은 니켈골드, 실버 또는 카파로 형성될 수 있다.
상기 제2표면 마감층은 니켈골드, 실버 또는 주석으로 형성될 수 있다.
상기 제1표면 마감층과 반도체 다이는 도전성 와이어에 의해 상호간 접속될 수 있다.
상기 제1표면 마감층이 카파로 형성될 경우, 상기 제1표면 마감층과 반도체 다이는 마이크로 범프에 의해 상호간 접속될 수 있다.
상기 제1표면 마감층은 상기 제1수지층과 동일면을 이룰 수 있다.
상기 제2표면 마감층은 상기 제2수지층과 동일면을 이룰 수 있다.
상기 제1도전성 패턴의 표면은 상기 제1수지층의 표면보다 낮을 수 있다.
본 발명에 따른 반도체 디바이스의 제조 방법은 캐리어에 제1표면 마감층을 형성하는 단계; 상기 캐리어 및 제1표면 마감층에 각각 제1도전성 패턴을 형성하는 단계; 상기 제1도전성 패턴에 비아를 형성하고, 상기 캐리어, 제1표면 마감층, 제1도전성 패턴 및 비아를 제1수지층으로 코팅하는 단계; 상기 비아에 제2도전성 패턴 및 범프 패드를 형성하고, 상기 제1수지층, 제2도전성 패턴 및 범프 패드를 제2수지층으로 코팅하는 단계; 상기 제1표면 마감층, 제1도전성 패턴 및 제1수지층으로부터 상기 캐리어를 제거하는 단계; 및, 상기 제1표면 마감층에 반도체 다이를 접속하고, 상기 반도체 다이를 인캡슐란트로 인캡슐레이션하는 단계를 포함하되, 상기 제2라미네이트층의 제2수지층은 상기 제1라미네이트층의 제1수지층에 직접 접착된다.
본 발명은 상기 반도체 다이를 인캡슐란트로 인캡슐레이션하는 단계 이후에 상기 범프 패드에 도전성 범프를 접속하는 단계를 더 포함할 수 있다.
본 발명은 상기 캐리어를 제거하기 이전에, 상기 범프 패드에 제2표면 마감층을 형성하는 단계를 더 포함할 수 있다.
상기 제1표면 마감층은 니켈골드, 실버 또는 카파로 형성될 수 있다.
상기 제2표면 마감층은 니켈골드, 실버 또는 주석으로 형성될 수 있다.
상기 제1수지층을 그라인딩하여 상기 비아가 노출되도록 할 수 있다.
상기 제2수지층을 그라인딩하여 상기 범프 패드가 노출되도록 할 수 있다.
상기 제1표면 마감층과 반도체 다이는 도전성 와이어에 의해 상호간 접속될 수 있다.
상기 제1표면 마감층이 카파로 형성될 경우, 상기 제1표면 마감층과 반도체 다이는 마이크로 범프에 의해 상호 접속될 수 있다.
상기 제1표면 마감층은 상기 제1수지층과 동일면을 이룰 수 있다.
상기 제2표면 마감층은 상기 제2수지층과 동일면을 이룰 수 있다.
상기 제1도전성 패턴의 표면은 상기 제1수지층의 표면보다 낮을 수 있다.
본 발명의 일 실시예는 표면 마감층을 갖는 반도체 디바이스 및 그 제조 방법을 제공한다. 즉, 본 발명은 라우터블 몰디드 리드프레임의 제조 공정 초기에 표면 마감층을 형성하거나, 또는 라우터블 몰디드 리드프레임의 제조 공정 초기/말기에 각각 표면 마감층을 형성함으로써, 도전성 패턴의 라우팅이 용이하고, 또한 표면 마감층과 반도체 다이 사이의 접속 신뢰성이 우수한 반도체 디바이스 및 그 제조 방법을 제공한다. 특히, 본 발명은 라우터블 몰디드 리드프레임의 제조 공정 초기에 표면 마감층을 형성할 경우, 표면 마감층을 형성하지 않은 범프 패드에 도전성 볼을 직접 형성함으로써, 볼 그리드 어레이 패키지를 구현할 수 있고, 또한 라우터블 몰디드 리드프레임의 제조 공정 초기/말기에 각각 표면 마감층을 형성할 경우, 말기에 형성된 표면 마감층을 입출력 단자로 이용함으로써, 랜드 그리드 어레이 패키지를 구현할 수 있다.
더욱이, 본 발명에 따른 반도체 디바이스는 제1수지층, 제2수지층 및 인캡슐란트의 재질이 모두 동일할 경우, 디바이스의 제조 공정 중 또는 디바이스의 동작 중 휨 현상을 효율적으로 억제할 수 있도록 한다.
도 1a는 본 발명의 일 실시예에 따른 표면 마감층을 갖는 반도체 디바이스를 도시한 단면도이고, 도 1b는 도 1a의 일부 영역을 확대 도시한 확대 단면도이다.
도 2a는 본 발명의 다른 실시예에 따른 표면 마감층을 갖는 반도체 디바이스를 도시한 단면도이고, 도 2b는 도 2a의 일부 영역을 확대 도시한 확대 단면도이며, 도 2c는 표면 마감층이 형성되지 않은 영역을 도시한 확대 단면도이다.
도 3은 본 발명의 또 다른 실시예에 따른 표면 마감층을 갖는 반도체 디바이스를 도시한 단면도이다.
도 4는 본 발명의 또 다른 실시예에 따른 표면 마감층을 갖는 반도체 디바이스를 도시한 단면도이다.
도 5a는 n*m개의 유닛으로 이루어진 캐리어를 도시한 평면도이고, 도 5b는 n개의 유닛으로 이루어진 캐리어를 도시한 평면도이다.
도 6a 내지 도 6j는 본 발명의 또 다른 실시예에 따른 표면 마감층을 갖는 반도체 디바이스의 제조 방법을 도시한 단면도이다.
도 7a 내지 도 7c는 본 발명의 또 다른 실시예에 따른 표면 마감층을 갖는 반도체 디바이스의 제조 방법을 도시한 단면도이다.
도 8a 내지 도 8i는 본 발명의 또 다른 실시예에 따른 표면 마감층을 갖는 반도체 디바이스의 제조 방법을 도시한 단면도이다.
도 9a 내지 도 9c는 본 발명의 또 다른 실시예에 따른 표면 마감층을 갖는 반도체 디바이스의 제조 방법을 도시한 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
또한, 이하의 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이며, 도면상에서 동일 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다. 또한, 본 명세서에서 "연결된다"라는 의미는 A 부재와 B 부재가 직접 연결되는 경우뿐만 아니라, A 부재와 B 부재의 사이에 C 부재가 개재되어 A 부재와 B 부재가 간접 연결되는 경우도 의미한다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise, include)" 및/또는 "포함하는(comprising, including)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및 /또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제2부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
"하부(beneath)", "아래(below)", "낮은(lower)", "상부(above)", "위(upper)"와 같은 공간에 관련된 용어가 도면에 도시된 한 요소 또는 특징과 다른 요소 또는 특징의 용이한 이해를 위해 이용될 수 있다. 이러한 공간에 관련된 용어는 본 발명의 다양한 공정 상태 또는 사용 상태에 따라 본 발명의 용이한 이해를 위한 것이며, 본 발명을 한정하기 위한 것은 아니다. 예를 들어, 도면의 요소 또는 특징이 뒤집어지면, "하부" 또는 "아래"로 설명된 요소 또는 특징은 "상부" 또는 "위에"로 된다. 따라서, "아래"는 "상부" 또는 "아래"를 포괄하는 개념이다.
도 1a는 본 발명의 일 실시예에 따른 표면 마감층을 갖는 반도체 디바이스(100)를 도시한 단면도이고, 도 1b는 도 1a의 일부 영역을 확대 도시한 확대 단면도이다. 도 1a에 도시된 바와 같이, 본 발명에 따른 반도체 디바이스(100)는 제1라미네이트층(110), 제2라미네이트층(120), 반도체 다이(130), 도전성 와이어(140), 인캡슐란트(150) 및 도전성 범프(160)를 포함한다. 여기서, 제1라미네이트층(110) 및 제2라미네이트층(120)은 라우터블 몰디드 리드프레임(101)으로 지칭될 수 있다.
제1라미네이트층(110)은 제1표면 마감층(111), 제1도전성 패턴(112), 비아(113) 및 제1수지층(114)을 포함한다. 제1표면 마감층(111)은 니켈골드(NiAu), 실버(Ag), 카파(Cu) 및 그 등가물 중에서 선택된 어느 하나로 형성될 수 있으나, 본 발명에서 이를 한정하는 것은 아니다. 제1도전성 패턴(112)은 제1표면 마감층(111)에 직접 형성되거나, 또는 이격되어 형성될 수 있다. 제1도전성 패턴(112)은 카파 및 그 등가물 중에서 선택된 어느 하나로 형성될 수 있으나, 본 발명에서 이를 한정하는 것은 아니다. 비아(113)는 제1도전성 패턴(112)에 직접 형성되며, 이는 제1도전성 패턴(112)에 비해 폭은 작으나 두께는 두꺼울 수 있다. 비아(113) 역시 카파 및 그 등가물 중에서 선택된 어느 하나로 형성될 수 있으나, 본 발명에서 이를 한정하는 것은 아니다. 제1수지층(114)은 제1표면 마감층(111), 제1도전성 패턴(112) 및 비아(113)를 덮을 수 있다. 그러나, 제1표면 마감층(111) 및 제1도전성 패턴(112)의 상면은 제1수지층(114)으로 덮이지 않고, 또한 비아(113)의 하면 역시 제1수지층(114)으로 덮이지 않을 수 있다. 이러한 제1수지층(114)은 폴리이미드(polyimide (PI)), 벤조사이클로부틴(Benzo Cyclo Butene (BCB)), 폴리벤조옥사졸(Poly Benz Oxazole (PBO)), 비스말레이미드트리아진(bismaleimidetriazine (BT)), 페놀릭 레진(phenolic resin), 에폭시 몰딩 컴파운드 및 그 등가물 중에서 선택된 어느 하나일 수 있으나, 본 발명에서 이를 한정하지 않는다.
제2라미네이트층(120)은 제2도전성 패턴(121), 범프 패드(122) 및 제2수지층(123)을 포함한다. 제2도전성 패턴(121)은 비아(113)에 직접 형성될 수 있으며, 이는 실질적으로 제1수지층(114)의 하면에 위치될 수 있다. 또한, 제2도전성 패턴(121)은 카파 및 그 등가물 중에서 선택된 어느 하나로 형성될 수 있으며, 본 발명에서 이를 한정하는 것은 아니다. 범프 패드(122)는 제2도전성 패턴(121)에 직접 형성될 수 있으며, 이는 제2도전성 패턴(121)에 비해 폭은 작으나 두께는 두꺼울 수 있다. 범프 패드(122) 역시 카파 및 그 등가물 중에서 선택된 어느 하나로 형성될 수 있으나, 본 발명에서 이를 한정하는 것은 아니다. 제2수지층(123)은 제1수지층(114), 제2도전성 패턴(121) 및 범프 패드(122)를 덮을 수 있다. 그러나, 제2도전성 패턴(121)의 상면은 제2수지층(123)으로 덮이지 않고, 또한 범프 패드(122)의 하면 역시 제2수지층(123)으로 덮이지 않을 수 있다. 이러한 제2수지층(123)은 폴리이미드(polyimide (PI)), 벤조사이클로부틴(Benzo Cyclo Butene (BCB)), 폴리벤조옥사졸(Poly Benz Oxazole (PBO)), 비스말레이미드트리아진(bismaleimidetriazine (BT)), 페놀릭 레진(phenolic resin ), 에폭시 몰딩 컴파운드 및 그 등가물 중에서 선택된 어느 하나일 수 있으나, 본 발명에서 이를 한정하지 않는다.
상술한 바와 같이, 이러한 적층 구조를 갖는 제1라미네이트층(110) 및 제2라미네이트층(120)은 라우터블 몰디드 리드프레임(101)으로 지칭될 수 있으며, 이러한 라우터블 몰디드 리드프레임(101)은 반도체 디바이스(100)의 제조 공정 중 하나의 유닛으로 핸들링될 수 있다.
반도체 다이(130)는 라우터블 몰디드 리드프레임(101), 즉, 제1라미네이트층(110)에 접착제(135)로 접착되며, 더욱이 제1라미네이트층(110)과 전기적으로 접속될 수 있다. 좀 더 구체적으로 설명하면, 반도체 다이(130)는 제1표면 마감층(111)에 전기적으로 접속될 수 있다. 이러한 반도체 다이(130)는 예를 들면 디지털 신호 프로세서들(DSPs), 네트워크프로세서들, 파워 매니지먼트 유닛들, 오디오 프로세서들, RF 회로, 와이어리스 베이스밴드 시스템 온 칩(SoC) 프로세서들, 센서들, 및 주문형 집적 회로들과 같은 전기적 회로를 포함할 수 있다.
도전성 와이어(140)는 반도체 다이(130)와 제1라미네이트층(110)의 제1표면 마감층(111)을 상호간 전기적으로 접속할 수 있다. 예를 들면, 도전성 와이어(140)가 골드 와이어이고, 제1표면 마감층(111)이 니켈골드 또는 실버일 경우, 상호간 접속이 용이하게 이루어질 수 있다.
인캡슐란트(150)는 라우터블 몰디드 리드프레임(101), 즉, 제1라미네이트층(110) 위의 반도체 다이(130) 및 도전성 와이어(140)를 인캡슐레이션 또는 몰딩한다. 물론, 인캡슐란트(150)는 제1표면 마감층(111) 및 제1도전성 패턴(112)을 덮기도 한다. 이러한 인캡슐란트(150)는 에폭시 몰딩 컴파운드 및 그 등가물 중에서 선택된 어느 하나일 수 있다. 특히, 제1수지층(114), 제2수지층(123) 및 인캡슐란트(150)가 모두 동일한 재료로 형성될 경우, 이들 상호간의 열팽창 계수가 동일함으로써, 반도체 디바이스(100)의 제조 공정 중 또는 반도체 디바이스(100)의 동작 중 워페이지(warpage) 현상을 최소화할 수 있다.
도전성 범프(160)는 범프 패드(122)에 형성될 수 있다. 즉, 도전성 범프(160)는 제2수지층(123)으로 덮이지 않는 범프 패드(122)에 융착될 수 있다. 이러한 범프 패드(122)는 필라(pillar), 솔더캡(solder cap)을 갖는 필라, 도전성 볼, 솔더 볼(solder ball) 및 그 등가물 중에서 선택된 하나일 수 있으나, 본 발명에서 이를 한정하지 않는다. 도면에서는 도전성 범프(160)로서 도전성 볼이 도시되어 있다.
이와 같이 하여, 본 발명에 따른 반도체 디바이스(100)는 와이어 본딩 라우터블 몰디드 리드프레임 패키지인 동시에, 볼 그리드 어레이 타입 패키지이다.
한편, 본 발명에 따른 반도체 디바이스(100)는 제조 공정 중 소잉(sawing)에 의해 라우터블 몰디드 리드프레임(101) 즉, 제1라미네이트층(110) 및 제2라미네이트층(120)과, 인캡슐란트(150)의 측면이 모두 동일 평면을 이룰 수 있다. 즉, 제1라미네이트층(110)의 제1수지층(114), 제2라미네이트층(120)의 제2수지층(123) 및 인캡슐란트(150)의 측면이 모두 동일 평면을 이루며, 제1라미네이트층(110)의 제1도전성 패턴(112)이 제1수지층(114)의 측면을 통해 외부로 노출되지 않고, 제2라미네이트층(120)의 제2도전성 패턴(121) 역시 제2수지층(123)의 측면을 통해 외부로 노출되지 않는다. 따라서, 제1도전성 패턴(112) 및 제2도전성 패턴(121)과 외부 장치와의 불필요한 전기적 쇼트 현상이 방지된다.
더불어, 본 발명에 따른 반도체 디바이스(100)는 제1표면 마감층(111)이 제1도전성 패턴(112) 위에 형성되어 있으므로, 도전성 와이어(140)가 제1표면 마감층(111)에 용이하게 접속될 수 있도록 한다.
계속해서, 도 1b에 도시된 바와 같이, 제1표면 마감층(111)의 상면은 제1수지층(114)의 상면과 동일한 평면을 이룬다. 그러나, 제1표면 마감층(111)과 수평 방향으로 이격되어 형성된 다른 제1도전성 패턴(112)의 상면은 제1수지층(114)의 상면보다 낮게 형성된다. 더욱이, 범프 패드(122)의 하면은 제2수지층(123)의 하면보다 높게 형성된다. 다르게 설명하면, 제1도전성 패턴(112)의 상면은 제1수지층(114)이 갖는 제1오프닝(114a)의 내측에 위치되고, 마찬가지로 범프 패드(122)의 하면은 제2수지층(123)이 갖는 제2오프닝(123a)의 내측에 위치된다.
이러한 구조적 특징은 제조 공정 상의 이유에 의한 것이다. 예를 들면, 제1수지층(114)에 그라인딩 및/또는 에칭 공정이 수행될 경우, 제1표면 마감층(111)이 마스크로 동작하여, 제1수지층(114)에 비해 제1도전성 패턴(112)의 상면이 약간 더 오버 에칭됨으로써, 제1오프닝(114a)의 내측에 제1도전성 패턴(112)의 상면이 위치된다. 또한, 제2수지층(123)에 그라인딩 및/또는 에칭 공정이 수행될 경우에도 제2수지층(123)에 비해 제2도전성 패턴(121)의 하면이 약간 더 오버 에칭됨으로써, 제2오프닝(123a)의 내측에 제2도전성 패턴(121)의 하면이 위치된다.
이와 같이 하여, 제1수지층(114a)에 형성된 제1오프닝(114a)은 인캡슐란트(150)와 제1수지층(114a) 사이의 상호간 결합력을 향상시키고, 제2수지층(123)에 형성된 제2오프닝(123a)은 도전성 범프(160)와 범프 패드(122) 및 제2수지층(123) 사이의 상호간 결합력을 향상시킨다.
도 2a는 본 발명의 다른 실시예에 따른 표면 마감층을 갖는 반도체 디바이스(200)를 도시한 단면도이고, 도 2b는 도 2a의 일부 영역을 확대 도시한 확대 단면도이며, 도 2c는 표면 마감층이 형성되지 않은 영역을 도시한 확대 단면도이다. 도 2a에 도시된 바와 같이, 라우터블 몰디드 리드프레임(101), 즉, 제2라미네이트층(120)의 범프 패드(122)에는 도전성 범프 대신 제2표면 마감층(224)이 형성될 수 있다. 이러한 제2표면 마감층(224)은 니켈골드, 실버, 주석(Sn) 및 그 등가물 중에서 선택된 어느 하나로 형성될 수 있으나, 본 발명에서 그 재질을 한정하는 것은 아니다. 이와 같이 하여, 본 발명에 따른 반도체 디바이스(200)는 와이어 본딩 라우터블 몰디드 리드프레임 패키지인 동시에, 랜드 그리드 어레이 타입 패키지이다. 물론, 이러한 제2표면 마감층(224)에는 추가적으로 상술한 바와 같은 도전성 범프가 더 형성될 수도 있다.
계속해서, 도 2b에 도시된 바와 같이, 제1표면 마감층(111)의 상면은 제1수지층(114)의 상면과 동일한 평면을 이루고, 제2표면 마감층(224)의 하면은 제2수지층(123)의 하면과 동일한 평면을 이룬다. 그러나, 제1표면 마감층(111)과 수평 방향으로 이격되어 형성된 제1도전성 패턴(112)의 상면은 제1수지층(114)의 상면보다 낮게 형성된다. 다르게 설명하면, 제1도전성 패턴(112)의 상면은 제1수지층(114)이 갖는 제1오프닝(114a)의 내측에 위치된다.
이러한 구조적 특징은 제조 공정 상의 이유에 의한 것이다. 예를 들면, 제1수지층(114) 및/또는 제2수지층(123)에 그라인딩 및/또는 에칭 공정이 수행될 경우, 제1표면 마감층(111) 및/또는 제2표면 마감층(224)이 마스크로 동작하여, 제1수지층(114)에 비해 제1도전성 패턴(112)의 표면이 약간 더 오버 에칭됨으로써, 제1수지층(114)의 제1오프닝(114a)의 내측에 제1도전성 패턴(112)이 상면이 위치된다.
한편, 도 2c에 도시된 바와 같이 제1도전성 패턴(112')에 제1표면 마감층이 형성되지 않고, 범프 패드(122')에 제2표면 마감층이 형성되지 않을 경우, 제1도전성 패턴(112')의 상면은 제1수지층(114')의 상면보다 낮은 위치에 위치되고, 범프 패드(122')의 하면은 제2수지층(123')의 하면보다 높은 위치에 위치될 수 있다. 즉, 제1수지층(114') 및/또는 제2수지층(123')에 그라인딩 및/또는 에칭 공정이 적용될 경우 마스크가 없기 때문에, 제1도전성 패턴(112')의 상면 및/또는 범프 패드(122')의 하면이 제1수지층(114') 및/또는 제2수지층(123')에 비해 오버 에칭된다. 따라서, 제1도전성 패턴(112')은 제1수지층(114')의 제1오프닝(114a') 내측에 위치되고, 범프 패드(122')의 하면은 제2수지층(123')의 제2오프닝(123a') 내측에 위치된다.
도 3은 본 발명의 또 다른 실시예에 따른 표면 마감층을 갖는 반도체 디바이스(300)를 도시한 단면도이다. 도 3에 도시된 바와 같이, 제1표면 마감층(311)은 실버로 형성될 수 있고, 또한 이러한 제1표면 마감층(311)에 바로 카파 재질의 비아(113)가 형성될 수 있다. 이와 같이 하여, 본 발명에 따른 반도체 디바이스(300)는 도전성 와이어(140)가 실버 재질의 제1표면 마감층(311)에 용이하게 본딩될 수 있고, 또한, 와이어 본딩 라우터블 몰디드 리드프레임 패키지인 동시에, 볼 그리드 어레이 타입 패키지이다. 여기서, 제1표면 마감층(311)은 상술한 제1도전성 패턴과 동일한 구조 및 동일한 역할을 할 수 있다.
도 4는 본 발명의 또 다른 실시예에 따른 표면 마감층을 갖는 반도체 디바이스(400)를 도시한 단면도이다. 도 4에 도시된 바와 같이, 제1표면 마감층(411)은 카파로 형성될 수 있고, 또한 이러한 제1표면 마감층(411)에 바로 카파 재질의 비아(113)가 형성될 수 있다. 이에 따라, 반도체 다이(130)는, 와이어 본딩 방식으로 제1표면 마감층(411)에 직접 접속될 수 없으므로, 마이크로 범프(435)를 통해 제1표면 마감층(411)에 접속될 수 있다. 즉, 반도체 다이(130)는 플립칩 형태로 제1표면 마감층(411)에 접속될 수 있다. 더불어, 반도체 다이(130)와 제1라미네이트층(110)의 사이에는 인캡슐란트(150)가 개재됨으로써, 반도체 다이(130)와 제1라미네이트층(110)이 기계적으로 일체화되도록 한다. 또한, 범프 패드(122)에는 도전성 범프 대신 니켈/골드, 실버, 또는 주석과 같은 제2표면 마감층(224)이 형성될 수 있다. 이와 같이 하여, 본 발명에 따른 반도체 디바이스(400)는 플립칩 라우터블 몰디드 리드프레임 패키지인 동시에, 랜드 그리드 어레이 타입 패키지이다. 마찬가지로, 제1표면 마감층(411)은 상술한 제1도전성 패턴과 동일한 구조 및 동일한 역할을 할 수 있다. 더욱이, 제2표면 마감층(224)에도 도전성 범프가 형성될 수 있음은 당연하다.
도 5a는 N×M개의 유닛으로 이루어진 캐리어(171)를 도시한 평면도이고, 도 5b는 N개의 유닛으로 이루어진 캐리어(172)를 도시한 평면도이다. 도 5a에 도시된 바와 같이, 반도체 디바이스(100~400)가 제조되는 캐리어(171)는 N×M개의 유닛으로 이루어진 매트릭스 형태일 수 있다. 여기서 N 및 M은 2보다 큰 정수이다. 이와 같이 캐리어(171)가 매트릭스 형태를 함으로써, 본 발명에서는 반도체 디바이스(100~400)가 대량으로 제조될 수 있다. 또한, 도 5b에 도시된 바와 같이, 캐리어(172)는 N개의 유닛으로 이루어진 스트립 형태일 수도 있다. 여기서, N은 1보다큰 정수이다.
도 6a 내지 도 6j는 본 발명의 또 다른 실시예에 따른 표면 마감층을 갖는 반도체 디바이스(100)의 제조 방법을 도시한 단면도이다. 도 6a 내지 도 6j에 도시된 바와 같이, 반도체 디바이스(100)의 제조 방법은 캐리어(170) 제공 및 제1표면 마감층(111) 형성 단계와, 제1도전성 패턴(112) 형성 단계와, 비아(113) 형성 단계와, 제1수지층(114) 코팅 단계와, 제1그라인딩 단계와, 제2도전성 패턴(121) 형성 단계와, 범프 패드(122) 형성 단계와, 제2수지층(123) 코팅 단계와, 캐리어(170) 제거 단계와, 반도체 다이(130) 접속, 인캡슐레이션 및 도전성 범프(160) 형성 단계를 포함한다.
도 6a에 도시된 바와 같이, 캐리어(170) 제공 및 제1표면 마감층(111) 형성 단계에서는, 대략 평판 형태의 캐리어(170)를 준비하고, 캐리어(170)의 표면에는 다수의 제1표면 마감층(111)을 형성한다. 여기서, 캐리어(170)는 카파와 같은 도전체, 폴리이미드와 같은 절연체 및/또는 알루미나와 같은 세라믹 재질로 형성될 수 있으나, 본 발명에서 캐리어(170)의 재질을 한정하는 것은 아니다. 캐리어(170)가 도전체일 경우, 그 표면 위에 직접 제1표면 마감층(111)을 형성할 수 있으나, 캐리어(170)가 절연체 또는 세라믹일 경우 도전성 시드층(예를 들면, 텅스텐, 텅스텐티타늄)을 먼저 형성한 후 제1표면 마감층(111)을 형성할 수 있다. 또한, 제1표면 마감층(111)은 무전해 또는 전해 도금 방식으로 형성하거나, 또는 스퍼터링 방식으로 형성할 수 있다. 더불어, 제1표면 마감층(111)은 니켈/골드 또는 실버 재질로 형성할 수 있다.
도 6b에 도시된 바와 같이, 제1도전성 패턴(112) 형성 단계에서는, 먼저 형성된 제1표면 마감층(111) 및 캐리어(170)의 표면에 각각 제1도전성 패턴(112)을 형성한다. 즉, 제1표면 마감층(111) 및 캐리어(170)의 표면에 라우팅된 제1도전성 패턴(112)을 형성한다. 이러한 제1표면 마감층(111)은 통상의 무전해 또는/및 전해 도금 방식으로 형성될 수 있다. 또한, 제1도전성 패턴(112)은 예를 들면, 카파 재질로 형성될 수 있다.
도 6c에 도시된 바와 같이, 비아(113) 형성 단계에서는, 제1도전성 패턴(112) 위에 상대적으로 두께가 두꺼운 필라 형태의 비아(113)를 형성한다. 이러한 비아(113) 역시 통상의 무전해 및/또는 전해 도금 방식으로 형성될 수 있으며, 또한 카파 재질로 형성될 수 있다.
도 6d에 도시된 바와 같이, 제1수지층(114) 코팅 단계에서는, 캐리어(170) 위에 제1수지층(114)을 코팅하여, 제1수지층(114)이 캐리어(170), 제1표면 마감층(111), 제1도전성 패턴(112) 및 비아(113)를 덮도록 한다. 여기서, 제1수지층(114)은 예를 들면 스핀 코팅, 스프레이 코팅, 딥 코팅 등에 의해 캐리어(170) 위에 형성될 수 있으며, 이러한 코팅 공정 이후 자외선 및/또는 열 경화 공정이 수행된다. 제1수지층(114)은 폴리이미드(polyimide (PI)), 벤조사이클로부틴(Benzo Cyclo Butene (BCB)), 폴리벤조옥사졸(Poly Benz Oxazole (PBO)), 비스말레이미드트리아진(bismaleimidetriazine (BT)), 페놀릭 레진(phenolic resin), 에폭시 몰딩 컴파운드 및 그 등가물 중에서 선택된 어느 하나일 수 있으나, 본 발명에서 이를 한정하지 않는다. 더욱이, 이러한 제1수지층(114)은 통상의 에폭시 몰딩 컴파운드와 같은 인캡슐란트(150)일 수도 있는데, 이 경우 제1수지층(114)은 컴프레션 몰딩(compression molding) 방식 또는 트랜스퍼 몰딩(transfer molding) 방식 등으로 형성될 수 있다.
도 6e에 도시된 바와 같이, 제1그라인딩 단계에서는, 비아(113)가 외부로 노출될 때까지 제1수지층(114)을 그라인딩 및/또는 에칭한다. 이와 같이 하여, 비아(113)의 상면은 제1수지층(114)의 상면과 대략 동일한 평면을 이룬다.
여기서, 제1표면 마감층(111), 제1도전성 패턴(112), 비아(113) 및 제1수지층(114)은 상술한 바와 같이 제1라미네이트층(110)으로 정의될 수도 있다.
도 6f에 도시된 바와 같이, 제2도전성 패턴(121) 형성 단계에서는, 제1수지층(114)을 통해 외부로 노출된 비아(113) 위에 제2도전성 패턴(121)을 형성한다. 물론, 제2도전성 패턴(121) 역시 비아(113)에 접속된 동시에, 제2수지층(123) 위에 라우팅된다. 마찬가지로, 제2도전성 패턴(121)은 무전해 또는/및 전해 도금 방식으로 형성되며, 재질은 카파일 수 있다.
도 6g에 도시된 바와 같이, 범프 패드(122) 형성 단계에서는, 제2도전성 패턴(121) 위에 범프 패드(122)를 형성한다. 범프 패드(122) 역시 무전해 또는/및 전해 도금 방식으로 형성되며, 재질은 카파일 수 있다.
도 6h에 도시된 바와 같이, 제2수지층(123) 코팅 단계에서는, 제1라미네이트층(110) 위에 제2수지층(123)을 코팅하여, 제2수지층(123)이 제1수지층(114), 제2도전성 패턴(121) 및 범프 패드(122)를 덮도록 한다. 여기서, 제2수지층(123)의 코팅 방법 및 재질은 상술한 제1수지층(114)의 코팅 방법 및 재질과 같을 수 있다. 더불어, 이러한 제2수지층(123)의 코팅 및 경화 공정 이후, 제2그라인딩 단계가 더 수행될 수 있으며, 제2그라인딩 단계에서는, 범프 패드(122)가 외부로 노출될 때까지 제2수지층(123)을 그라인딩 및/또는 에칭한다. 이와 같이 하여, 범프 패드(122)의 상면은 제2수지층(123)의 상면과 대략 동일한 평면을 이룬다. 여기서, 그라인딩 및/또는 에칭 공정 이후, 범프 패드(122)에는 마스크가 형성되어 있지 않기 때문에 범프 패드(122)의 표면은 제2수지층(123)의 제2오프닝[도 1b 참조]의 내측에 위치된다.
이와 같이 하여, 제2도전성 패턴(121), 범프 패드(122) 및 제2수지층(123)은 상술한 바와 같이 제2라미네이트층(120)으로 정의될 수도 있다.
더불어, 제1라미네이트층(110) 및 제2라미네이트층(120)이 라우터블 몰디드 리드프레임(101)으로 지칭될 수도 있다.
도 6i에 도시된 바와 같이, 캐리어(170) 제거 단계에서는, 제1라미네이트층(110)으로부터 캐리어(170)를 제거한다. 즉, 제1표면 마감층(111), 제1도전성 패턴(112) 및 제1수지층(114)으로부터 캐리어(170)를 제거함으로써, 제1표면 마감층(111), 제1도전성 패턴(112) 및 제1수지층(114)이 외부로 노출되도록 한다. 이러한 캐리어(170)의 제거는 통상의 그라인딩 및/또는 에칭 공정에 의해 수행되며, 이에 따라 제1표면 마감층(111)이 형성되지 않은 또는 제1표면 마감층(111)을 갖지 않는 제1도전성 패턴(112)의 표면은 오버 에칭된다. 즉, 그라인딩 및/또는 에칭 공정 이후, 제1표면 마감층(111)이 형성되지 않은 제1도전성 패턴(112)의 표면은 제1수지층(114)의 제1오프닝[도 1b 참조] 내측에 위치된다.
도 6j에 도시된 바와 같이, 반도체 다이(130) 접속, 인캡슐레이션 및 도전성 범프(160) 형성 단계에서는, 제1라미네이트층(110) 위에 반도체 다이(130)를 접착제(135)로 접착하고, 반도체 다이(130)를 도전성 와이어(140)를 이용하여 제1표면 마감층(111)에 전기적으로 접속하며, 반도체 다이(130) 및 도전성 와이어(140)를 인캡슐란트(150)로 인캡슐레이션한다. 더욱이, 제2라미네이트층(120)을 통해 외부로 노출된 범프 패드(122)에 도전성 범프(160)를 형성한다. 도전성 범프(160)는, 예를 들면, 카파 필라, 솔더 캡을 갖는 카파 필라, 도전성 볼, 솔더 볼 및 그 등가물 중에서 선택된 어느 하나일 수 있으나, 본 발명에서 도전성 범프(160)의 종류를 한정하는 것은 아니다. 도 6j에는 도전성 범프(160)로서 도전성 볼이 도시되어 있다.
더불어, 상술한 바와 같이 본 발명의 공정은 매트릭스 또는 스트립 형태로 이루어질 수 있으므로, 이러한 공정 이후 소잉 공정에 의해 낱개의 반도체 디바이스(100)로 분리되는 소잉 공정이 수행될 수 있다.
이와 같이 하여, 본 발명은 제조 공정 중 제1표면 마감층(111)이 먼저 형성되고, 이어서 나머지 구성 요소가 형성되는 반도체 디바이스(100)의 제조 방법을 제공하며, 특히, 본 발명은 와이어 본딩 라우터블 몰디드 리드 프레임 볼 그리드 어레이 패키지를 제공한다.
도 7a 내지 도 7c는 본 발명의 또 다른 실시예에 따른 표면 마감층을 갖는 반도체 디바이스(200)의 제조 방법을 도시한 단면도이다. 여기서, 도 6a 내지 도 6h에 도시된 반도체 디바이스(100)의 제조 방법과 동일한 부분은 설명을 생략한다.
도 7a에 도시된 바와 같이, 제2수지층(123)의 코팅 및 경화 단계와, 제2수지층(123)의 그라인딩 및/에칭 단계 이후, 제2수지층(123)을 통해 외부로 노출된 범프 패드(122)의 표면에 제2표면 마감층(224)을 더 형성할 수 있다. 여기서, 제2표면 마감층(224)은 니켈/골드, 실버, 주석 및 그 등가물 중에서 선택된 어느 하나일 수 있으나, 본 발명에서 제2표면 마감층(224)의 재질이 한정되지 않는다.
도 7b에 도시된 바와 같이, 캐리어(170) 제거 단계에 의해, 제1라미네이트층(110)을 통해 제1표면 마감층(111) 및 제1도전성 패턴(112)이 외부로 노출되고, 또한 제2라미네이트층(120)을 통해 제2표면 마감층(224)이 외부로 노출된 라우터블 몰디드 리드프레임(101)이 구비된다. 즉, 본 발명에서 라우터블 몰디드 리드프레임(101)에는 제조 공정 초기에 제1표면 마감층(111)이 형성되고, 또한 제조 공정 말기에 제2표면 마감층(224)이 각각 형성된다.
도 7c에 도시된 바와 같이, 라우터블 몰디드 리드프레임(101) 위에 반도체 다이(130)가 접착제(135)로 접착되고, 반도체 다이(130)가 도전성 와이어(140)에 의해 제1표면 마감층(111)에 전기적으로 접속된다. 또한, 반도체 다이(130) 및 도전성 와이어(140)가 인캡슐란트(150)로 인캡슐레이션 또는 몰딩된다.
한편, 범프 패드(122)에는 별도의 도전성 범프가 형성되지 않고, 이미 형성된 제2표면 마감층(224)이 외부로 노출된 형태를 한다. 따라서, 본 발명은 와이어 본딩 라우터블 몰디드 리드프레임 랜드 그리드 어레이 패키지를 제공한다. 물론, 필요에 따라 제2표면 마감층(224)에도 도전성 범프가 형성될 수 있음은 당연하다.
도 8a 내지 도 8i는 본 발명의 또 다른 실시예에 따른 표면 마감층을 갖는 반도체 디바이스(300)의 제조 방법을 도시한 단면도이다. 도 8a 내지 도 8i에 도시된 바와 같이, 반도체 디바이스(300)의 제조 방법은 캐리어(170) 제공 및 제1표면 마감층(311) 형성 단계와, 비아(113) 형성 단계와, 제1수지층(114) 코팅 단계와, 제1그라인딩 단계와, 도전성 패턴(121) 형성 단계와, 범프 패드(122) 형성 단계와, 제2수지층(123) 코팅 단계와, 캐리어(170) 제거 단계와, 반도체 다이(130) 접속, 인캡슐레이션 및 도전성 범프(160) 형성 단계를 포함한다.
도 8a에 도시된 바와 같이, 캐리어(170) 제공 및 제1표면 마감층(311) 형성 단계에서는, 대략 평판 형태의 캐리어(170)를 준비하고, 캐리어(170)의 표면에는 다수의 제1표면 마감층(311)을 형성한다. 여기서, 제1표면 마감층(311)은 실질적으로 제1도전성 패턴의 역할을 겸한다. 또한, 제1표면 마감층(311)은 실버 재질로 형성될 수 있다.
도 8b에 도시된 바와 같이, 비아(113) 형성 단계에서는, 제1표면 마감층(311) 위에 필라 형태의 비아(113)를 형성한다. 이러한 비아(113)는 카파 재질로 형성될 수 있다.
도 8c에 도시된 바와 같이, 제1수지층(114) 코팅 단계에서는, 캐리어(170) 위에 제1수지층(114)을 코팅하여, 제1수지층(114)이 캐리어(170), 제1표면 마감층(311) 및 비아(113)를 덮도록 한다.
도 8d에 도시된 바와 같이, 제1그라인딩 단계에서는, 비아(113)가 외부로 노출될 때까지 제1수지층(114)을 그라인딩 및/또는 에칭한다.
여기서, 제1표면 마감층(311), 비아(113) 및 제1수지층(114)은 제1라미네이트층(110)으로 정의될 수도 있다.
도 8e에 도시된 바와 같이, 제2도전성 패턴(121) 형성 단계에서는, 제1수지층(114)을 통해 외부로 노출된 비아(113) 위에 제2도전성 패턴(121)을 형성한다. 여기서, 제2도전성 패턴(121)은 비아(113)에 접속된 동시에, 제2수지층(123) 위에 라우팅된다. 마찬가지로, 제2도전성 패턴(121)은 카파로 형성될 수 있다.
도 8f에 도시된 바와 같이, 범프 패드(122) 형성 단계에서는, 제2도전성 패턴(121) 위에 범프 패드(122)를 형성한다. 범프 패드(122) 역시 카파 재질로 형성될 수 있다.
도 8g에 도시된 바와 같이, 제2수지층(123) 코팅 단계에서는, 제1라미네이트층(110) 위에 제2수지층(123)을 코팅하여, 제2수지층(123)이 제1수지층(114), 제2도전성 패턴(121) 및 범프 패드(122)를 덮도록 한다. 또한, 제2수지층(123)의 코팅 및 경화 공정 이후, 제2그라인딩 단계가 더 수행될 수 있으며, 제2그라인딩 단계에서는, 범프 패드(122)가 외부로 노출될 때까지 제2수지층(123)을 그라인딩 및/또는 에칭한다. 여기서, 그라인딩 및/또는 에칭 공정 이후, 범프 패드(122)에는 마스크가 형성되어 있지 않기 때문에 범프 패드(122)의 표면은 제2수지층(123)의 제2오프닝 내측에 위치된다.
여기서, 제2도전성 패턴(121), 범프 패드(122) 및 제2수지층(123)은 제2라미네이트층(120)으로 정의될 수도 있다.
도 8h에 도시된 바와 같이, 캐리어(170) 제거 단계에서는, 제1라미네이트층(110)으로부터 캐리어(170)를 제거한다. 즉, 제1표면 마감층(311) 및 제1수지층(114)으로부터 캐리어(170)를 제거함으로써, 제1표면 마감층(311) 및 제1수지층(114)이 외부로 노출되도록 한다. 이러한 캐리어(170)의 제거는 통상의 그라인딩 및/또는 에칭 공정에 의해 수행된다. 이때, 실버를 포함하는 제1표면 마감층(311)이 마스크로 작용하여, 제1표면 마감층(311)의 표면은 제1수지층(114)의 표면과 동일면을 이룬다.
도 8j에 도시된 바와 같이, 반도체 다이(130) 접속, 인캡슐레이션 및 도전성 범프(160) 형성 단계에서는, 제1라미네이트층(110) 위에 반도체 다이(130)를 접착제(135)로 접착하고, 반도체 다이(130)를 도전성 와이어(140)를 이용하여 실버를 포함하는 제1표면 마감층(311)에 전기적으로 접속하며, 반도체 다이(130) 및 도전성 와이어(140)를 인캡슐란트(150)로 인캡슐레이션한다. 더욱이, 제2라미네이트층(120)을 통해 외부로 노출된 범프 패드(122)에 도전성 범프(160)를 형성한다.
이와 같이 하여, 본 발명은 제조 공정 중 실버를 포함하는 제1표면 마감층(311)이 먼저 형성되고, 이어서 나머지 구성 요소가 형성되는 반도체 디바이스(300)의 제조 방법을 제공하며, 특히, 본 발명은 와이어 본딩 라우터블 몰딩 리드 프레임 볼 그리드 어레이 패키지를 제공한다.
도 9a 내지 도 9c는 본 발명의 또 다른 실시예에 따른 표면 마감층을 갖는 반도체 디바이스(400)의 제조 방법을 도시한 단면도이다.
여기서, 도 8a 내지 도 8g에 도시된 반도체 디바이스(300)의 제조 방법과 동일한 부분은 설명을 생략한다. 다만, 본 발명에서 제1표면 마감층(411)은 카파 재질로 형성된다는 점에서 상술한 실시예와 다르다.
도 9a에 도시된 바와 같이, 제2수지층(123)의 코팅 및 경화 단계와, 제2수지층(123)의 그라인딩 및/에칭 단계 이후, 제2수지층(123)을 통해 외부로 노출된 범프 패드(122)의 표면에 제2표면 마감층(224)이 더 형성될 수 있다. 여기서, 제2표면 마감층(224)은 니켈/골드, 실버, 주석 및 그 등가물 중에서 선택된 어느 하나일 수 있으나, 본 발명에서 제2표면 마감층(224)의 재질이 한정되지 않는다.
도 9b에 도시된 바와 같이, 캐리어(170) 제거 단계에 의해, 제1라미네이트층(110)을 통해 제1표면 마감층(411)(상술한 바와 같이, 제1표면 마감층(411)은 도전성 패턴의 역할을 겸한다)이 외부로 노출되고, 또한 제2라미네이트층(120)을 통해 제2표면 마감층(224)이 외부로 노출된 라우터블 몰디드 리드프레임(101)이 구비된다. 즉, 본 발명에서 라우터블 몰디드 리드프레임(101)은 제조 공정 초기에 제1표면 마감층(411)이 형성되고, 또한 제조 공정 말기에 제2표면 마감층(224)이 각각 형성된다.
도 8c에 도시된 바와 같이, 라우터블 몰디드 리드프레임(101) 위에 반도체 다이(130)가 위치되되고, 반도체 다이(130)는 마이크로 범프(435)에 의해 카파 재질의 제1표면 마감층(411)에 전기적으로 접속된다. 즉, 반도체 다이(130)는 플립칩 형태로 라우터블 몰디드 리드프레임(101) 중 제1라미네이트층(110)의 제1표면 마감층(411)에 접속된다. 더욱이, 반도체 다이(130) 및 마이크로 범프(435)는 인캡슐란트(150)로 인캡슐레이션된다.
한편, 범프 패드(122)에는 별도의 도전성 범프가 형성되지 않고, 이미 형성된 제2표면 마감층(224)이 외부로 노출된 형태를 한다. 따라서, 본 발명은 플립칩 라우터블 몰디드 리드프레임 랜드 그리드 어레이 패키지를 제공한다. 물론, 본 발명에서 제2표면 마감층(224)에 도전성 범프가 형성될 수도 있다.
이상에서 설명한 것은 본 발명에 따른 표면 마감층을 갖는 반도체 디바이스 및 그 제조 방법을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
100, 200, 300, 400; 본 발명에 따른 반도체 디바이스
101; 라우터블 몰디드 리드프레임
110; 제1라미네이트층
111; 제1표면 마감층
112; 제1도전성 패턴
113; 비아
114; 제1수지층
120; 제2라미네이트층
121; 제2도전성 패턴
122; 범프 패드
123; 제2수지층
224; 제2표면 마감층
130; 반도체 다이
135; 접착제
140; 도전성 와이어
150; 인캡슐란트
160; 도전성 범프
170,171,172; 캐리어

Claims (22)

  1. 제1표면 마감층; 상기 제1표면 마감층에 접속되거나 또는 이격되어 형성된 제1도전성 패턴; 상기 제1도전성 패턴에 형성된 비아; 및, 상기 제1표면 마감층, 제1도전성 패턴 및 비아를 덮는 제1수지층으로 이루어진 제1라미네이트층;
    상기 비아에 형성된 제2도전성 패턴; 상기 제2도전성 패턴에 형성된 범프 패드; 및, 상기 제1수지층, 제2도전성 패턴 및 범프 패드를 덮는 제2수지층으로 이루어진 제2라미네이트층;
    상기 제1라미네이트층의 제1표면 마감층에 접속된 반도체 다이; 및
    상기 제1라미네이트층 및 반도체 다이를 덮는 인캡슐란트를 포함하고,
    상기 제2라미네이트층의 제2수지층은 상기 제1라미네이트층의 제1수지층에 직접 접착된 것을 특징으로 하는 반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 제2라미네이트층의 범프 패드에 접속된 도전성 범프를 더 포함함을 특징으로 하는 반도체 디바이스.
  3. 제 1 항에 있어서,
    상기 범프 패드에 형성된 제2표면 마감층을 더 포함함을 특징으로 하는 반도체 디바이스.
  4. 제 1 항에 있어서,
    상기 제1표면 마감층은 니켈골드, 실버 또는 카파로 형성됨을 특징으로 하는 반도체 디바이스.
  5. 제 3 항에 있어서,
    상기 제2표면 마감층은 니켈골드, 실버 또는 주석으로 형성됨을 특징으로 하는 반도체 디바이스.
  6. 제 1 항에 있어서,
    상기 제1표면 마감층과 반도체 다이는 도전성 와이어에 의해 상호간 접속됨을 특징으로 하는 반도체 디바이스.
  7. 제 4 항에 있어서,
    상기 제1표면 마감층이 카파로 형성될 경우,
    상기 제1표면 마감층과 반도체 다이는 마이크로 범프에 의해 상호간 접속됨을 특징으로 하는 반도체 디바이스.
  8. 제 1 항에 있어서,
    상기 제1표면 마감층은 상기 제1수지층과 동일면을 이루는 것을 특징으로 하는 반도체 디바이스.
  9. 제 3 항에 있어서,
    상기 제2표면 마감층은 상기 제2수지층과 동일면을 이루는 것을 특징으로 하는 반도체 디바이스.
  10. 제 1 항에 있어서,
    상기 제1도전성 패턴의 표면은 상기 제1수지층의 표면보다 낮은 것을 특징으로 하는 반도체 디바이스.
  11. 캐리어에 제1표면 마감층을 형성하는 단계;
    상기 캐리어 및 제1표면 마감층에 각각 제1도전성 패턴을 형성하는 단계;
    상기 제1도전성 패턴에 비아를 형성하고, 상기 캐리어, 제1표면 마감층, 제1도전성 패턴 및 비아를 제1수지층으로 코팅하는 단계;
    상기 비아에 제2도전성 패턴 및 범프 패드를 형성하고, 상기 제1수지층, 제2도전성 패턴 및 범프 패드를 제2수지층으로 코팅하는 단계;
    상기 제1표면 마감층, 제1도전성 패턴 및 제1수지층으로부터 상기 캐리어를 제거하는 단계; 및,
    상기 제1표면 마감층에 반도체 다이를 접속하고, 상기 반도체 다이를 인캡슐란트로 인캡슐레이션하는 단계를 포함하고,
    상기 제2수지층은 상기 제1수지층에 직접 접착된 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  12. 제 11 항에 있어서,
    상기 반도체 다이를 인캡슐란트로 인캡슐레이션하는 단계 이후에,
    상기 범프 패드에 도전성 범프를 접속하는 단계를 더 포함함을 특징으로 하는 반도체 디바이스의 제조 방법.
  13. 제 11 항에 있어서,
    상기 캐리어를 제거하기 이전에,
    상기 범프 패드에 제2표면 마감층을 형성하는 단계를 더 포함함을 특징으로 하는 반도체 디바이스의 제조 방법.
  14. 제 11 항에 있어서,
    상기 제1표면 마감층은 니켈골드, 실버 또는 카파로 형성됨을 특징으로 하는 반도체 디바이스의 제조 방법.
  15. 제 13 항에 있어서,
    상기 제2표면 마감층은 니켈골드, 실버 또는 주석으로 형성됨을 특징으로 하는 반도체 디바이스의 제조 방법.
  16. 제 11 항에 있어서,
    상기 제1수지층을 그라인딩하여 상기 비아가 노출되도록 함을 특징으로 하는 반도체 디바이스의 제조 방법.
  17. 제 11 항에 있어서,
    상기 제2수지층을 그라인딩하여 상기 범프 패드가 노출되도록 함을 특징으로 하는 반도체 디바이스의 제조 방법.
  18. 제 11 항에 있어서,
    상기 제1표면 마감층과 반도체 다이는 도전성 와이어에 의해 상호간 접속됨을 특징으로 하는 반도체 디바이스의 제조 방법.
  19. 제 14 항에 있어서,
    상기 제1표면 마감층이 카파로 형성될 경우,
    상기 제1표면 마감층과 반도체 다이는 마이크로 범프에 의해 상호 접속됨을 특징으로 하는 반도체 디바이스의 제조 방법.
  20. 제 11 항에 있어서,
    상기 제1표면 마감층은 상기 제1수지층과 동일면을 이루는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  21. 제 15 항에 있어서,
    상기 제2표면 마감층은 상기 제2수지층과 동일면을 이루는 것을 특징으로 하는 반도체 디바이스의 제조 방법.
  22. 제 11 항에 있어서,
    상기 제1도전성 패턴의 표면은 상기 제1수지층의 표면보다 낮은 것을 특징으로 하는 반도체 디바이스의 제조 방법.
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