JP6637769B2 - 樹脂封止型半導体装置およびその製造方法 - Google Patents
樹脂封止型半導体装置およびその製造方法 Download PDFInfo
- Publication number
- JP6637769B2 JP6637769B2 JP2016007339A JP2016007339A JP6637769B2 JP 6637769 B2 JP6637769 B2 JP 6637769B2 JP 2016007339 A JP2016007339 A JP 2016007339A JP 2016007339 A JP2016007339 A JP 2016007339A JP 6637769 B2 JP6637769 B2 JP 6637769B2
- Authority
- JP
- Japan
- Prior art keywords
- resin
- semiconductor device
- semiconductor element
- substrate
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Description
まず、第一の樹脂封止体と第二の樹脂封止体とからなる樹脂封止型半導体装置であって、
前記第一の樹脂封止体は、
第一の半導体素子と、
前記第一の半導体素子の周囲に離間して設けられた外部端子と、
前記第一の半導体素子と前記外部端子の表面とを接続するインナー配線と、
前記第一の半導体素子と前記外部端子と前記インナー配線とを覆う第一の樹脂と、
からなり、
前記外部端子の裏面と前記第一の半導体素子の裏面と前記インナー配線の表面が前記第一の樹脂から露出し、
前記第二の樹脂封止体は、
第二の半導体素子と、
前記第二の半導体素子を覆う第二の樹脂と、
前記第二の半導体素子に接続され、かつ、一部が前記第二の樹脂から露出した金属体と、
からなり、
前記第一の樹脂封止体から前記インナー配線が露出している面と前記第二の樹脂封止体から前記金属体が露出している面とが密着成型されており、前記インナー配線と前記金属体とが電気的に接続していることを特徴とする樹脂封止型半導体装置とした。
基板の一方の主面に複数のインナー配線を形成する工程と、
前記複数のインナー配線の少なくとも一つ以上のインナー配線の前記基板と反対の面となる表面の一部に外部端子を形成する工程と、
第一の半導体素子と複数のインナー配線を電気的に接続する工程と、
第一の樹脂で、前記複数のインナー配線、前記外部端子および前記第一の半導体素子が配置された前記基板の一方の主面側を樹脂封止する工程と、
前記第一の樹脂が前記基板と接する面とは反対の面を研磨して、前記外部端子の裏面および前記半導体素子の素子側と反対の面を露出させる工程と、
前記基板の他方の主面の外周部分以外を開口して、前記複数のインナー配線と前記第一の樹脂を露出させる工程と、
第二の半導体素子と、前記複数のインナー配線とを金属体により電気的に接続する工程と、
第二の樹脂で、前記第二の半導体素子、前記金属体および複数のインナー配線を、樹脂封止し、前記第一の樹脂と前記第二の樹脂を一体的に密着成型させて樹脂封止体を形成する工程と、
前記樹脂封止体を個々の樹脂封止型半導体装置へ個片化する工程と、
からなることを特徴とする樹脂封止型半導体装置の製造方法とした。
図1は、本発明の第一実施例である樹脂封止型半導体装置を示す図で、(1)は外部端子の裏面から半導体装置を透視した図であり、図1(2)は、図1(1)の切断線A-Aに沿った断面図である。
図2は、本発明の第二実施例である樹脂封止型半導体装置の断面図である。第二実施例は、第一実施例と同等の構造を示すものであるが、第二の半導体素子7をフェースアップで第一の樹脂6の主面に接着材を用いて固定した点、および、第二の半導体素子7に設けた複数の電極パッドと、複数のインナー配線4とが、本実施例における金属体である金属線9を用いたワイヤーボンディング接続である点が異なるものである。第二実施例で用いた金属線9は、銅線を用いた。また、第一実施例で例示した半導体素子の構成に代えて、第一の半導体素子2および第二の半導体素子7を、それぞれ、MOSFET、MOSFETのスイッチングをコントロールするコントロール素子とした構成にしてもよい。
図3は、本発明の第三実施例である樹脂封止型半導体装置の断面図である。第三実施例は、第一実施例と同等の構造を示すものであるが、第一の半導体素子2および第二の半導体素子7が、それぞれ、複数個の半導体素子に置き替えられた構成の点で異なるものである。
図4は、本発明の第四実施例である樹脂封止型半導体装置の断面図である。第四実施例は、第一実施例と同等の構造を示す。ただし、第一の半導体素子2は、素子形成側と反対の面が、外部端子5の裏面である実装面と同一の主面にはなく、第一の樹脂6から外部に露出しないように形成されている。図4(1)では第一の半導体素子2がフリップチップ接続し、その素子形成面が第二半導体素子7に対向して設けられている。また、図4(2)では第一の半導体素子2がワイヤーボンディング接続し、その素子形成面が第二半導体素子7の素子形成面と同一方向に設けられている。製品仕様上、第一の半導体素子2を外部に露出することができない場合には、図4(1)、図4(2)に示されるような、第一の半導体素子2が、第一の樹脂6に埋め込まれた構成を用いることが有効である。
図5(1)に示すとおり、まず初めに、基板10を準備する。基板10は、長さ250mm、幅80mm、厚さ250μmの鉄系の鋼板とした。他に銅をベースにした合金素材、または、ニッケルをベースにした合金素材を用いても良い。さらには、絶縁体であるセラミクスあるいは繊維強化プラスチック(FRP)の板やポリイミドなどの有機素材の板でも良い。図5(2)に示すとおり、基板10の一方の主面に、銅のインナー配線4を電解メッキまたは印刷法で厚さ15μmの配線パターンを形成する。その後、図5(3)に示すとおり、外部端子5を形成しようとするインナー配線4の基板10と反対の面となる表面の一部に電解メッキで厚さ80μmの外部端子5をパターン形成する。外部端子の材質は、はんだ、金、銀、銅、アルミ、パラジウム、もしくはニッケルの単層材料もしくは、これらの金属を積層した多層金属材料からなる。
図8は、本発明の第五実施例である樹脂封止型半導体装置を示す図で、(1)は外部端子の裏面から半導体装置を透視した図であり、図8(2)は、図8(1)切断線A-Aに沿った断面図である。
図9は、本発明の第六実施例である樹脂封止型半導体装置の断面図である。第六実施例は、第五実施例と同等の構造を示すものであるが、第二の半導体素子7をフェースアップで第一の樹脂6の主面に接着材を用いて固定した点、および、第二の半導体素子7に設けた複数の電極パッドと、複数のインナー配線4とが、本実施例における金属体である金属線9を用いたワイヤーボンディング接続である点が異なるものである。第六実施例で用いた金属線9には、銅線を用いた。また、第五実施例で例示した半導体素子の構成に代えて、第一の半導体素子2および第二の半導体素子7を、それぞれ、MOSFET、MOSFETのスイッチングをコントロールするコントロール素子とした構成にしてもよい。
図10は、本発明の第七実施例である樹脂封止型半導体装置の断面図である。第七実施例は、第五実施例と同等の構造を示すものであるが、第一の半導体素子2および第二の半導体素子7が、それぞれ、複数個の半導体素子に置き替えられた構成の点で異なるものである。
図11(1)に示すとおり、まず初めに、基板10を準備する。基板10は、長さ250mm、幅80mm、厚さ250μmの鉄系の鋼板とした。他に銅をベースにした合金素材、または、ニッケルをベースにした合金素材を用いても良い。さらには、絶縁体であるセラミクスあるいは繊維強化プラスチック(FRP)の板やポリイミドなどの有機素材の板でも良い。図11(2)に示すとおり、基板10の一方の主面に、銅のインナー配線4を電解メッキまたは印刷法で厚さ15μmの配線パターンを形成する。その後、図11(3)に示すとおり、外部端子5を形成しようとするインナー配線4の基板10と反対の面となる表面の一部に電解メッキで厚さ80μmの外部端子5をパターン形成する。外部端子の材質は、はんだ、金、銀、銅、アルミ、パラジウム、もしくはニッケルの単層材料もしくは、これらの金属を積層した多層金属材料からなる。
2 第一の半導体素子
3A、3B バンプ電極
4 インナー配線
5 外部端子
6 第一の樹脂
7 第二の半導体素子
8 第二の樹脂
9 金属線
10 基板
11 封止樹脂
12 被覆層
20 配線
21 外部接続部
22 半田ボール
23 ダイパッド
24 スルーホール
25 第一の樹脂封止体
26 第二の樹脂封止体
Claims (17)
- 第一の樹脂封止体と第二の樹脂封止体とからなる樹脂封止型半導体装置の製造方法であって、
基板の一方の主面に複数のインナー配線を形成する工程と、
前記複数のインナー配線の少なくとも一つ以上のインナー配線の前記基板と反対の面となる表面の一部に外部端子を形成する工程と、
第一の半導体素子と前記複数のインナー配線を電気的に接続する工程と、
第一の樹脂で、前記複数のインナー配線、前記外部端子および前記第一の半導体素子が配置された前記基板の一方の主面側を樹脂封止する工程と、
前記第一の樹脂が前記基板と接する面とは反対の面を研磨して、前記外部端子の裏面および前記第一の半導体素子の素子側と反対の面を露出させる工程と、
前記基板の他方の主面の外周部分以外を開口して、前記複数のインナー配線と前記第一の樹脂を露出させる工程と、
第二の半導体素子と、前記複数のインナー配線とを金属体により電気的に接続する工程と、
第二の樹脂で、前記第二の半導体素子、前記金属体および前記複数のインナー配線を、樹脂封止し、前記第一の樹脂と前記第二の樹脂を一体的に密着成型させて樹脂封止体を形成する工程と、
前記樹脂封止体を個々の樹脂封止型半導体装置へ個片化する工程と、
からなることを特徴とする樹脂封止型半導体装置の製造方法。 - 前記基板が、鉄をベースにした合金素材、銅をベースにした合金素材、ニッケルをベースにした合金素材、および、有機素材の何れかひとつであることを特徴とする請求項1に記載の樹脂封止型半導体装置の製造方法。
- 前記基板上に形成される前記複数のインナー配線または、外部端子が、電解メッキ法、無電解メッキ法および、印刷法の何れかひとつで形成されることを特徴とする請求項1又は2に記載の樹脂封止型半導体装置の製造方法。
- 前記外部端子の材質が、はんだ、金、銀、銅、アルミ、パラジウム、およびニッケルの何れかひとつからなる単層材料、もしくは、この中の複数の金属を積層した多層金属材料からなることを特徴とする請求項1乃至3のいずれか1項記載の樹脂封止型半導体装置の製造方法。
- 前記基板の他方の主面の外周部分以外を開口して、前記複数のインナー配線と前記第一の樹脂を露出させる工程が、ウエットエッチングもしくはドライエッチング法で行われることを特徴とする請求項1乃至4のいずれか1項記載の樹脂封止型半導体装置の製造方法。
- 前記第一の半導体素子および第二の半導体素子の少なくとも一方が、その上に設けられたバンプ電極を介して、フリップチップ法によって、前記インナー配線と電気的に接続されることを特徴とする請求項1乃至5のいずれか1項記載の樹脂封止型半導体装置の製造方法。
- 前記第一および第二の樹脂により樹脂封止する工程が、トランスファーモールド法、ポッティング法、もしくは、プレッシング法で行われることを特徴とする請求項1乃至6のいずれか1項記載の樹脂封止型半導体装置の製造方法。
- 前記樹脂封止体を個片化する工程が、ダイシング法またはブレーキング法であることを特徴とする請求項1乃至7のいずれか1項記載の樹脂封止型半導体装置の製造方法。
- 第一の樹脂封止体と第二の樹脂封止体とからなる樹脂封止型半導体装置の製造方法であって、
基板の一方の主面に複数のインナー配線を形成する工程と、
前記複数のインナー配線の少なくとも一つ以上のインナー配線の前記基板と反対の面となる表面の一部に外部端子を形成する工程と、
素子側と反対の面に被覆層を設けた第一の半導体素子と前記複数のインナー配線を電気的に接続する工程と、
第一の樹脂で、前記複数のインナー配線、前記外部端子、前記素子側の反対の面に被覆層を設けた第一の半導体素子が配置された前記基板の一方の主面側を樹脂封止する工程と、
前記第一の樹脂が前記基板と接する面とは反対の面を研磨して、前記外部端子の裏面および前記第一の半導体素子の素子側と反対の面に設けた被覆層を露出させる工程と、
前記基板の他方の主面の外周部分以外を開口して、前記複数のインナー配線と前記第一の樹脂を露出させる工程と、
第二の半導体素子と、前記複数のインナー配線とを金属体により電気的に接続する工程と、
第二の樹脂で、前記第二の半導体素子、前記金属体および前記複数のインナー配線を、樹脂封止し、前記第一の樹脂と前記第二の樹脂を一体的に密着成型させて樹脂封止体を形成する工程と、
前記樹脂封止体を個々の樹脂封止型半導体装置へ個片化する工程と、
からなることを特徴とする樹脂封止型半導体装置の製造方法。 - 前記基板が、鉄をベースにした合金素材、銅をベースにした合金素材、ニッケルをベースにした合金素材、および、有機素材の何れかひとつであることを特徴とする請求項9に記載の樹脂封止型半導体装置の製造方法。
- 前記基板上に形成される前記複数のインナー配線または、外部端子が、電解メッキ法、無電解メッキ法および、印刷法の何れかひとつで形成されることを特徴とする請求項9又は10に記載の樹脂封止型半導体装置の製造方法。
- 前記外部端子の材質が、はんだ、金、銀、銅、アルミ、パラジウム、およびニッケルの何れかひとつからなる単層材料、もしくは、この中の複数の金属を積層した多層金属材料からなることを特徴とする請求項9乃至11のいずれか1項記載の樹脂封止型半導体装置の製造方法。
- 前記基板の他方の主面の外周部分以外を開口して、前記複数のインナー配線と前記第一の樹脂を露出させる工程が、ウエットエッチングもしくはドライエッチング法で行われることを特徴とする請求項9乃至12のいずれか1項記載の樹脂封止型半導体装置の製造方法。
- 前記第一の半導体素子の素子側と反対の面に設けた被覆層の材質が、合金材であるはんだ、金、銀、銅、アルミ、パラジウム、ニッケルおよび有機材であるエポキシ樹脂の何れかひとつからなる単層材料、もしくは、この中の複数の材料を積層した多層材料からなることを特徴とする請求項9乃至13のいずれか1項記載の樹脂封止型半導体装置の製造方法。
- 前記第一の半導体素子および第二の半導体素子の少なくとも一方が、その上に設けられたバンプ電極を介して、フリップチップ法によって、前記インナー配線と電気的に接続されることを特徴とする請求項9乃至14のいずれか1項記載の樹脂封止型半導体装置の製造方法。
- 前記第一および第二の樹脂により樹脂封止する工程が、トランスファーモールド法、ポッティング法、もしくは、プレッシング法で行われることを特徴とする請求項9乃至15のいずれか1項記載の樹脂封止型半導体装置の製造方法。
- 前記樹脂封止体を個片化する工程が、ダイシング法またはブレーキング法であることを特徴とする請求項9乃至16のいずれか1項記載の樹脂封止型半導体装置の製造方法。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
TW105105474A TWI681529B (zh) | 2015-03-05 | 2016-02-24 | 樹脂密封型半導體裝置及其製造方法 |
US15/053,267 US9508684B2 (en) | 2015-03-05 | 2016-02-25 | Resin-encapsulated semiconductor device and method of manufacturing the same |
KR1020160025675A KR20160108200A (ko) | 2015-03-05 | 2016-03-03 | 수지 봉지형 반도체 장치 및 그 제조 방법 |
CN201610121655.3A CN105938802B (zh) | 2015-03-05 | 2016-03-03 | 树脂密封型半导体装置及其制造方法 |
US15/289,298 US9728478B2 (en) | 2015-03-05 | 2016-10-10 | Resin-encapsulatd semiconductor device and method of manufacturing the same |
US15/605,027 US9935030B2 (en) | 2015-03-05 | 2017-05-25 | Resin-encapsulated semiconductor device |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015043911 | 2015-03-05 | ||
JP2015043911 | 2015-03-05 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2016167577A JP2016167577A (ja) | 2016-09-15 |
JP6637769B2 true JP6637769B2 (ja) | 2020-01-29 |
Family
ID=56897767
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2016007339A Active JP6637769B2 (ja) | 2015-03-05 | 2016-01-18 | 樹脂封止型半導体装置およびその製造方法 |
Country Status (4)
Country | Link |
---|---|
JP (1) | JP6637769B2 (ja) |
KR (1) | KR20160108200A (ja) |
CN (1) | CN105938802B (ja) |
TW (1) | TWI681529B (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10727197B2 (en) * | 2017-03-21 | 2020-07-28 | Intel IP Corporation | Embedded-bridge substrate connectors and methods of assembling same |
US10535812B2 (en) * | 2017-09-04 | 2020-01-14 | Rohm Co., Ltd. | Semiconductor device |
KR20220002521A (ko) * | 2019-07-03 | 2022-01-06 | 가부시키가이샤 무라타 세이사쿠쇼 | 고주파 모듈 및 통신 장치 |
CN114698235A (zh) * | 2020-12-31 | 2022-07-01 | 广州金升阳科技有限公司 | 一种双面塑封电源产品及其连接方法 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3632930B2 (ja) | 1993-12-27 | 2005-03-30 | 株式会社ルネサステクノロジ | ボールグリッドアレイ半導体装置 |
KR101332916B1 (ko) * | 2011-12-29 | 2013-11-26 | 주식회사 네패스 | 반도체 패키지 및 그 제조 방법 |
US8963335B2 (en) * | 2012-09-13 | 2015-02-24 | Invensas Corporation | Tunable composite interposer |
KR101494414B1 (ko) * | 2013-03-21 | 2015-02-17 | 주식회사 네패스 | 반도체패키지, 반도체패키지유닛 및 반도체패키지 제조방법 |
-
2016
- 2016-01-18 JP JP2016007339A patent/JP6637769B2/ja active Active
- 2016-02-24 TW TW105105474A patent/TWI681529B/zh active
- 2016-03-03 KR KR1020160025675A patent/KR20160108200A/ko unknown
- 2016-03-03 CN CN201610121655.3A patent/CN105938802B/zh active Active
Also Published As
Publication number | Publication date |
---|---|
CN105938802B (zh) | 2020-09-25 |
TWI681529B (zh) | 2020-01-01 |
CN105938802A (zh) | 2016-09-14 |
TW201705426A (zh) | 2017-02-01 |
KR20160108200A (ko) | 2016-09-19 |
JP2016167577A (ja) | 2016-09-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US11289409B2 (en) | Method for fabricating carrier-free semiconductor package | |
CN106505045B (zh) | 具有可路由囊封的传导衬底的半导体封装及方法 | |
TWI528465B (zh) | 半導體元件和形成具有嵌入半導體晶粒的預先製備散熱框之方法 | |
US9905436B2 (en) | Wafer level fan-out package and method for manufacturing the same | |
TWM589898U (zh) | 晶片結構 | |
US20040142505A1 (en) | Semiconductor package free of substrate and fabrication method thereof | |
US7342318B2 (en) | Semiconductor package free of substrate and fabrication method thereof | |
TWI689017B (zh) | 半導體裝置和在重組晶圓中控制翹曲之方法 | |
JP2012099648A (ja) | 半導体装置とその製造方法 | |
US10424542B2 (en) | Semiconductor device | |
JP2007088453A (ja) | スタックダイパッケージを製造する方法 | |
JP6637769B2 (ja) | 樹脂封止型半導体装置およびその製造方法 | |
US20190088503A1 (en) | Thermosonically bonded connection for flip chip packages | |
US9935030B2 (en) | Resin-encapsulated semiconductor device | |
KR101807457B1 (ko) | 표면 마감층을 갖는 반도체 디바이스 및 그 제조 방법 | |
US20170317031A1 (en) | Fabrication Method OF A Package Substrate | |
US8736062B2 (en) | Pad sidewall spacers and method of making pad sidewall spacers | |
KR101358637B1 (ko) | 두께를 얇게 할 수 있는 반도체 패키지 제조방법 | |
US8802498B2 (en) | Method of manufacturing semiconductor package having no chip pad |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20181115 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20190822 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20191008 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20191128 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20191210 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20191223 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6637769 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |