KR101358637B1 - 두께를 얇게 할 수 있는 반도체 패키지 제조방법 - Google Patents

두께를 얇게 할 수 있는 반도체 패키지 제조방법 Download PDF

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Abstract

두께가 얇은 반도체 패키지 제조방법에 관해 개시한다. 이를 위해 본 발명은 패턴이 형성되지 않은 실리콘 기판을 준비하는 단계와, 상기 실리콘 기판에 랜드형 리드가 형성될 제1 마스크패턴을 형성하는 단계와, 상기 마스크 패턴을 이용하여 랜드형 리드를 형성하는 단계와, 상기 제1 마스크 패턴을 제거하는 단계와, 상기 실리콘 기판의 칩 패드 영역에 반도체 칩을 탑재하는 단계와, 상기 반도체 칩과 상기 랜드형 리드를 와이어로 연결하는 단계와, 상기 실리콘 기판 위를 덮으며 상기 랜드형 리드, 반도체 칩 및 와이어를 밀봉하는 봉지재를 형성하는 단계와, 상기 실리콘 기판을 제거하는 단계를 구비하는 것을 특징으로 하는 두께를 얇게 할 수 있는 반도체 패키지 제조방법을 제공한다. 따라서 리드프레임의 전체적인 두께를 얇게 만들어 전체적인 반도체 패키지의 두께를 얇게 할 수 있다.

Description

두께를 얇게 할 수 있는 반도체 패키지 제조방법{Method for manufacturing a thin semiconductor package}
본 발명은 웨이퍼 제조공정의 기술을 반도체 패키지 제조공정에 사용하는 반도체 패키지 제조방법에 관한 것으로, 더욱 상세하게는 웨이퍼의 박막 형성기술을 적용하여 반도체 패키지의 두께를 현저하게 얇게 만들 수 있는 반도체 패키지 제조방법에 관한 것이다.
최근들어 모바일 폰(Mobile phone), 엠피쓰리(MP3) 플레이어 및 노트북과 같이 휴대 가능한 전자제품의 수요가 급격히 늘어나면서, 반도체 패키지의 형태 역시 박형화, 소형화, 다기능화로 변화되고 있는 추세이다.
이러한 반도체 패키지에 대한 요구를 충족하기 위하여 CSP(Chip Scale Package), QFN(Quad Flat No-lead) 패키지와 같이 얇은 두께를 갖고 크기가 작은 반도체 패키지의 사용이 현저하게 증가되고 있다. 이와 동시에 다기능화 기능을 충족시키기 위하여 반도체 패키지 내에 높은 밀도의 I/O 단자(Input/Output terminals)를 집어넣으려는 다양한 시도가 이루어지고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 반도체 패키지의 리드 간격을 조밀하게 구성하고, 반도체 패키지의 전체적인 두께를 얇게 할 수 있는 반도체 패키지 제조방법을 제공하는데 있다.
본 발명의 기술적 사상의 일 양태에 의한 두께를 얇게 할 수 있는 반도체 패키지 제조방법은, 패턴이 형성되지 않은 실리콘 기판을 준비하는 단계와, 상기 실리콘 기판에 랜드형 리드가 형성될 제1 마스크패턴을 형성하는 단계와, 상기 마스크 패턴을 이용하여 랜드형 리드를 형성하는 단계와, 상기 제1 마스크 패턴을 제거하는 단계와, 상기 실리콘 기판의 칩 패드 영역에 반도체 칩을 탑재하는 단계와, 상기 반도체 칩과 상기 랜드형 리드를 와이어로 연결하는 단계와, 상기 실리콘 기판 위를 덮으며 상기 랜드형 리드, 반도체 칩 및 와이어를 밀봉하는 봉지재를 형성하는 단계와, 상기 실리콘 기판을 제거하는 단계를 구비하는 것을 특징으로 한다.
본 발명의 실험적인 실시예에 의하면, 상기 랜드형 리드를 형성하는 단계는,
상기 제1 마스크 패턴을 이용하여 표면처리층을 형성하는 공정과, 상기 표면처리층 위에 시드층을 형성하는 공정과, 상기 시드층을 이용하여 전기도금을 진행하는 구리 리드를 형성하는 공정과, 상기 제1 마스크 패턴 상부의 구리층을 제거하는 공정을 포함할 수 있다.
이때, 상기 시드층을 형성하는 공정 전에, 상기 표면처리층 위에 장벽층을 형성하는 공정을 더 진행할 수 있으며, 상기 제1 마스크 패턴 상부의 구리층을 제거하는 공정 후에, 상기 구리 리드 상부에 표면처리층을 더 형성할 수도 있다.
또한 본 발명의 실험적인 실시예에 의하면, 상기 실리콘 기판을 제거하는 방법은, 백-그라인딩 및 습식식각 중에 선택된 하나의 방법을 사용 할 수 있다.
따라서, 상술한 본 발명의 기술적 사상에 의하면, 첫째 웨이퍼 제조공정에 사용되는 박막 형성기술, 예컨대 포토리소그라피(photolithography) 기술, 박막 형성기술 및 식각(etching) 기술을 적용하여 반도체 패키지에 사용되는 리드프레임에서 리드의 간격을 조밀하게 형성할 수 있다.
둘째, 리드프레임의 두께를 얇게 하면서, 별도로 반도체 칩 아래에 기본프레임을 형성하지 않아서 전체적인 반도체 패키지의 두께를 얇게 만들 수 있다.
도1 내지 도 6은 본 발명의 실험적인 실시예에 의한 두께를 얇게 할 수 있는 반도체 패키지 제조방법을 설명하기 위한 단면도들이다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예들에 대한 설명은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 첨부된 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 실제보다 확대하여 도시한 것이며, 각 구성 요소의 비율은 과장되거나 축소될 수 있다.
어떤 구성 요소가 다른 구성 요소에 '상에' 있다거나 '연결되어' 있다고 기재된 경우, 다른 구성 요소에 상에 직접 맞닿아 있거나 또는 연결되어 있을 수 있지만, 중간에 또 다른 구성 요소가 존재할 수 있다고 이해되어야 할 것이다. 반면, 어떤 구성 요소가 다른 구성요소의 '바로 위에' 있다거나 '직접 연결되어 있다고' 기재된 경우에는, 중간에 또 다른 구성 요소가 존재하지 않는 것으로 이해될 수 있다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 예를 들면, '~사이에'와 '직접~사이에'등도 마찬가지로 해석될 수 있다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용될 수 있다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
단수의 표현은 문맥상 명백하게 다르게 표현하지 않는 한, 복수의 표현을 포함한다. 예컨대 '포함한다' 혹은 '가진다' 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하기 위한 것으로, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소,부분품 또는 이들을 조합한 것들이 부가될 수 있는 것으로 해석될 수 있다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도1 내지 도 6은 본 발명의 실험적인 실시예에 의한 두께를 얇게 할 수 있는 반도체 패키지 제조방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 활성영역에 회로부가 가공되지 않은 실리콘 기판(110)을 준비한다. 상기 실리콘 기판(110)은 반도체 패키지 제조 공정에서 베이스 기판(base plate)으로 사용되며, 반도체 패키지가 만들어진 후에는 제거된다. 이때, 상기 실리콘 기판(110)은 웨이퍼 제조공정을 진행할 수 있도록 원형인 것이 적합하다. 이어서 상기 실리콘 기판 위에 제1 마스크 패턴(112)을 형성한다. 상기 제1 마스크 패턴(112)은 화학적 반응에 민감하지 않은 포토레지스트 패턴일 수 있다. 상기 제1 마스크 패턴(112)에 의해 개구되는 영역은, 랜드형 리드(land type lead, 도2의 120))가 형성되는 영역이 될 수 있다.
계속해서, 상기 제1 마스크 패턴(112)에 의해 개구되는 실리콘 기판(110) 위에 표면처리층(114)을 형성한다. 상기 표면처리층(114)은, 금(Ag) 혹은 은(Au)을 사용하여 형성할 수 있다. 상기 표면처리층(114)은 금 혹은 은의 단일층 혹은 이중에 하나의 금속을 포함하는 복합막(multi layer)일 수도 있다. 이어서 상기 표면처리층(114) 위에 선택적으로 장벽층(barrier layer, 미도시)을 티타늄(Ti)을 이용하여 선택적으로 형성할 수 있다. 그 후 상기 장벽층 위에 시드층(seed layer, 116)을 구리(copper)를 재질로 형성한다. 상기 시드층(116)은 화학기상증착(CVD: Chemical Vapor Deposition) 혹은 스퍼터링(sputtering) 방식을 사용하여 형성할 수 있다.
도 2를 참조하면, 상기 시드층(116)을 이용하여 상기 제1 마스크 패턴(도1의 112) 내에 구리 리드(118)를 전해도금으로 형성한다. 상기 제1 마스크 패턴(도1의 112) 위에 형성되는 구리 리드(118)는 화학기계적연마(CMP: Chemical Mechanical Polishing) 공정을 통해 제거할 수 있다. 이때, 제1 마스크 패턴(112)은 화학기계적연마 공정에서 연마저지층(polishing stopper)으로 사용될 수 있다. 그 후, 상기 구리 리드(118) 위에 표면처리층(122)을 선택적으로 형성할 수 있다.
상기 표면처리층(122)은, 금(Ag) 혹은 은(Au)을 사용하여 형성할 수 있다. 상기 표면처리층(122)은 금 혹은 은의 단일층 혹은 이중에 하나의 금속을 포함하는 복합막일 수도 있다. 따라서 표면처리층(114), 시드층(116), 구리 리드(118) 및 표면처리층(122)으로 이루어진 랜드형 리드(120)가 형성된다. 이어서 상기 제1 마스크 패턴(112)을 제거한 후, 세정 공정을 진행한다.
여기서 본 발명에 의한 랜드형 리드(120)는, 반도체 웨이퍼의 제조공정을 통해 형성되는 특징이 있다. 따라서 랜드형 리드(120) 사이의 간격(pitch)을 조밀하게 형성할 수 있기 때문에 조밀한 형태의 랜드형 리드(120)를 형성함으로써 반도체 패키지 내부에 밀도가 높은 I/O 단자를 집어넣기에 유리하다. 이와 함께 제1 마스크 패턴(112)의 높이를 낮게 할 경우, 랜드형 리드(120)의 높이를 낮게 만들 수 있으며, 이로 인해 반도체 패키지(도 6의 100)의 전체적인 두께를 얇게 만드는데 유리하다고 할 수 있다.
도 3을 참조하면, 상기 랜드형 리드(120)가 웨이퍼 제조 공정에 따라 만들어진 상기 실리콘 기판(110) 위에 반도체 칩(126)을 탑재한다. 상기 반도체 칩(126)은 밑면(back side)이 연마(back grinding)되어 두께가 100~500㎛으로 얇아진 것이 적합하다. 상기 반도체 칩(126)은 회로영역이 형성된 활성면(Active surface)이 위쪽(upward)을 향하도록 탑재되는 것이 적합하다. 또한 상기 반도체 칩(126)은 에폭시(epoxy)와 같은 액상 접착제 혹은 다이접착필름(DAF: Die Attach Film, 124)을 통해 상기 실리콘 기판(110) 위에 탑재될 수 있다.
도 4를 참조하면, 상기 반도체 칩(126)의 본드 패드(bond pad)와 상기 랜드형 리드(120)의 표면처리층(12)을 와이어(128)를 통해 전기적으로 연결하는 와이어 본딩(wire bonding) 공정을 진행한다. 이때, 상기 랜드형 리드(120)의 높이는 반도체 칩(126)보다 더 높게 도시되었으나, 반도체 칩(126)의 두께가 두꺼운 경우, 더 낮게 형성될 수도 있다. 또한 와이어 본딩 공정에서 와이어(128)가 형성되는 높이인 루프 헤이트(loop height)를 가급적 낮게 형성하는 것이 두께가 낮은 반도체 패키지를 만드는데 유리하다.
도 5 및 도 6을 참조하면, 상기 와이어 본딩이 완료된 결과물에 몰딩 공정(molding process)을 진행한다. 즉, 상기 랜드형 리드(120), 반도체 칩(126) 및 와이어(128)를 봉지재(130)로 밀봉(sealing)한다. 상기 봉지재(130)는 에폭시 몰드 컴파운드(EMC: Epoxy Mold Compound) 재질일 수 있다. 따라서 베이스 기판으로 사용된 실리콘 기판(110) 위에 리드(120)와 반도체 칩(126)이 서로 전기적으로 연결된 반도체 패키지가 만들어진다.
계속해서, 상기 베이스 기판으로 사용된 실리콘 기판(110)을 제거한다. 이때, 상기 실리콘 기판(110)은 백-그라인딩(back-grinding) 공정에 이은 연마(polishing) 공정을 통해 제거되거나, 실리콘에 대해 높은 식각율을 갖는 수산화칼륨(KOH) 용액을 이용한 습식식각(wet etch)을 통해 제거할 수도 있다. 그 외 상기 실리콘 기판(110)을 제거하는 방식은 당업자에 의해 다양한 형태로 변형되어 적용될 수도 있다.
따라서 반도체 패키지(도 6의 100)의 하부에는 랜드형 리드(120)에는 표면처리층(114)이 외부로 노출되며, 필요에 따라 상기 표면처리층(114) 하부에 솔더(solder)를 사용한 랜드(land)를 추가로 형성하여, 모기판(mother board)에 탑재하는 것이 가능하게 된다.
본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함이 명백하다.
100: 반도체 패키지, 110: 실리콘 기판,
112: 제1 마스크 패턴, 114: 표면처리층,
116: 시드층, 118: 구리 리드,
120: 랜드형 리드, 122: 표면처리층,
124: 다이접착필름(DAF), 126: 반도체 칩,
128: 와이어(wire), 130: 봉지재.

Claims (5)

  1. 패턴이 형성되지 않은 실리콘 기판을 준비하는 단계;
    상기 실리콘 기판에 랜드형 리드가 형성될 제1 마스크패턴을 형성하는 단계;
    상기 마스크 패턴을 이용하여 랜드형 리드를 형성하는 단계;
    상기 제1 마스크 패턴을 제거하는 단계;
    상기 실리콘 기판의 칩 패드 영역에 반도체 칩을 탑재하는 단계;
    상기 반도체 칩과 상기 랜드형 리드를 와이어로 연결하는 단계;
    상기 실리콘 기판 위를 덮으며 상기 랜드형 리드, 반도체 칩 및 와이어를 밀봉하는 봉지재를 형성하는 단계; 및
    상기 실리콘 기판을 제거하는 단계;를 구비하되,
    상기 랜드형 리드를 형성하는 단계는,
    상기 제1 마스크 패턴을 이용하여 표면처리층을 형성하는 공정;
    상기 표면처리층 위에 시드층을 형성하는 공정;
    상기 시드층을 이용하여 전기도금을 진행하는 구리 리드를 형성하는 공정;
    상기 제1 마스크 패턴 상부의 구리층을 제거하는 공정을 포함하는 것을 특징으로 하는 반도체 패키지 제조방법.
  2. 삭제
  3. 제1항에 있어서,
    상기 시드층을 형성하는 공정 전에,
    상기 표면처리층 위에 장벽층을 형성하는 공정을 더 진행하는 것을 특징으로 하는 반도체 패키지 제조방법.
  4. 제1항에 있어서,
    상기 제1 마스크 패턴 상부의 구리층을 제거하는 공정 후에,
    상기 구리 리드 상부에 표면처리층을 더 형성하는 것을 특징으로 하는 반도체 패키지 제조방법.
  5. 제1항에 있어서,
    상기 실리콘 기판을 제거하는 방법은,
    백-그라인딩 및 습식식각 중에 선택된 하나의 방법을 사용하는 것을 특징으로 하는 반도체 패키지 제조방법.
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