KR20050007394A - 반도체장치 및 그 제조방법 - Google Patents

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KR20050007394A
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metal
layer
film
semiconductor device
main surface
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KR10-2004-7018376A
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야마다코헤이
이치노세야수하루
나가세히로유키
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가부시끼가이샤 르네사스 테크놀로지
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Abstract

전자기기에 조립하는 박형이고 또 소형의 반도체장치의 제조방법이다. 실리콘 웨이퍼를 준비하고, 웨이퍼의 주면 및 이면에 산화막을 형성하며, 웨이퍼의 주면에 선택적으로 절연막을 형성해서 쓰루홀을 복수 형성하고, 쓰루홀 밑바닥의 상기 산화막 위에 금속 적층막을 형성하는 동시에, 이 금속 적층막 위에 제1 금속막 및 제2 금속막을 형성해서 금속대좌를 형성한다. 다음에 금속대좌의 하나의 금속대좌의 주면에 다이오드를 형성한 반도체 칩을 한쪽의 전극을 통해서 고정하고, 다른쪽의 전극과 다른 금속대좌를 도전성의 와이어로 접속한다. 그 다음에, 반도체 칩이나 와이어 등을 덮는 절연성 수지층으로 덥고, 밀봉체의 이면에 접착되는 산화막을 남겨서 실리콘 웨이퍼 및 산화막을 제거하고, 수지층 이면의 산화막을 에칭 제거하며, 수지층의 이면에 노출하는 금속대좌의 표면에 금속 도금막을 형성하고, 상기 수지층을 종횡으로 절단해서 반도체장치를 형성한다.

Description

반도체장치 및 그 제조방법{Semiconductor device and its manufacturing method}
전자기기는, 기능면에서 고밀도 실장화가, 실장면에서 경량화, 소형화, 박형화가 요청되고 있다. 이 때문에, 전자기기에 조립되는 전자부품의 대부분은, 면(面)실장이 가능한 구조로 이행해 가고 있다. 또한, 전자부품의 제조 코스트 저감 을 위해, 패키지 형태는 재료가 저렴하고 또 생산성이 양호한 수지 패키지(수지밀봉)가 많이 사용되고 있다.
예컨대, 표면실장형의 수지밀봉형 반도체장치에 대해서는, 특개평7-147359호공보에 개시되어 있다. 이 문헌에는, 수지(밀봉체)내에 트랜지스터 칩이나 다이오드 칩을 밀봉한 반도체장치이며, 도면에는, 수지(밀봉체)의 양측으로부터 걸윙 모양의 리드를 돌출시키는 구조, 밀봉체의 하면 양측으로부터 편평한 리드를 돌출시키는 구조가 기재되어 있다.
한편, 특개2001-223320호 공보에는, 지지 기판으로서 유리 에폭시 기판, 세라믹 기판, 금속 기판(리드 프레임)을 사용하는 반도체 장치에서는, 지지 기판이 반도체장치에 조립되는 것으로 박형화할 수 없기 때문에, 박형화하기 위해, 도전 박(箔)을 사용하고, 또한 이 도전 박의 일면에 분리 홈을 형성해서 다이 패드, 본딩 패드 및 배선을 가지는 도전로를 형성하며, 그 후 다이 패드 위에 복수의 회로소자를 고착하고, 회로소자의 전극과 배선을 와이어로 접속하며, 상기 회로소자 및 배선 및 와이어 등을 덥도록 도전 박의 일면에 트랜스퍼 몰드로 절연성 수지를 형성하고, 도전 박의 이면을 소정 두께 제거해서 각 도전로를 독립시켜, 도전로의 이면처리(도금처리)하며, 절연성 수지를 절단해서 회로장치를 제조하는 기술이 개시되어 있다.
또한, 특개평10-50748호 공보에는, 지지대(스테인레스재 등의 금속판)의 편면에 선택적으로 도금층(니켈, 동 등에 의한 두께 10∼200㎜ 정도의 층)을 형성해서 전자회로 소자 탑재부와 배선부를 형성하고, 전자회로 소자 실장을 행하며, 이어서 지지대로부터 전자회로 소자 탑재부와 배선부를 박리해서 전자부품장치를 얻든지 또는, 전자회로 소자밀봉(포팅에 의한 수지밀봉: 수지밀봉 대신에 절연성의 수지 필름을 전체적 또는 부분적으로 덮는다)을 행한 후 수지로 견고하게 일체화된 전자회로 소자 탑재부와 배선부의 지지대로부터 박리를 행해 전자부품장치를 얻는 기술 등이 개시되어 있다.
표면실장형의 수지밀봉형 반도체장치의 하나로서, 2단자의 다이오드가 알려져고 있다. 도 35 및 도 36은 종래의 다이오드를 나타낸다.
도 35의 반도체장치(90)는, 절연성 수지로 이루어지는 밀봉체(91)의 양측 중앙 중단으로부터 리드(92)를 걸윙형에 돌출시키는 구조이며, 표리(表裏)면에 각각 전극을 가지는 반도체 소자(반도체 칩)(93)를 이면전극을 통해서 상기 한쪽의 리드(92)의 내단(內端) 하면에 고정하고, 반도체 칩(93)의 표면전극과 다른쪽의 리드(92)를 도전성의 와이어(94)로 접속한 구조로 되어 있다. 이 구조에서는, 밀봉체(91)의 크기는 종(縱) 1.7㎜, 횡(橫) 1.3㎜, 높이 0.9㎜이다. 반도체 칩(93)은, 예컨대, n 도전형의 실리콘 기판의 표층부분(주면)에 p 도전형의 반도체영역을 형성하고, 실리콘 기판의 이면에 전극(캐소드 전극)을 설치하고, 주면에 상기 p 도전형의 반도체영역에 접속하는 전극(애노드 전극)을 설치한 구조로 되어 있다.
도 36의 반도체장치(90)는, 절연성 수지로 이루어지는 밀봉체(91)의 양측의 저면에서 중앙으로 똑바르게 편평한 리드(92)를 돌출시키는 구조이다. 한쌍의 리드(92)는 밀봉체(91)내에서 일단 계단 모양으로 구부러져 있다. 그리고, 도 35의 경우와 같이 표리면에 각각 전극을 가지는 반도체 소자(반도체 칩)(93)를 이면전극을 통해서 상기 한쪽의 리드(92)의 내단 상면에 고정하고, 반도체 칩(93)의 표면전극과 다른쪽의 리드(92)를 도전성의 와이어(94)로 접속한 구조로 되어 있다. 이 구조에서는, 밀봉체(91)의 크기는 종(縱) 1.2㎜, 횡(橫) 0.8㎜, 높이 0.6㎜로, 도 35의 반도체장치보다는 소형·박형이 된다.
본 출원인에 있어서도, 보다 소형·박형의 다이오드(반도체장치)의 개발을 진행시키고 있다. 종래 이러한 종류의 구조로 다이오드를 제조할 경우, 이하와 같은 과제가 있는 것을 알았다.
(1) 반도체장치는, 금속제의 리드 프레임을 사용해서 제조된다. 리드 프레임은 두께 0.1㎜ 정도, 반도체 칩의 두께는 0.15㎜ 정도이며, 와이어도 루프를 그려서 본딩되기 때문에 소정의 높이가 된다. 또, 리드의 내단부분 및 반도체 칩 그리고 와이어를 덮는 밀봉체의 형성이 필요하게 되므로, 밀봉체의 높이를 0.5㎜ 이하로 하는 것이 어렵다.
(2) 수지밀봉형 반도체장치의 제조에서는, 고정밀도의 절단·구부림 가공을 행한 리드 프레임을 사용하고 있으므로 가공 비용이 증대하고, 재료의 낭비가 많은 트랜스퍼 몰드로 밀봉체를 형성하기 때문에, 반도체장치의 제조 코스트가 높아지는 경향이 있다.
(3) 리드 프레임을 사용하고, 트랜스퍼 몰드로 밀봉체를 형성하는 반도체장치의 제조에서는, 트랜스퍼 몰드시에 발생하는 수지의 누설부분(수지 버(burr))의 제거 작업이 필요가 되는 동시에, 리드의 구부림 가공이나 절단 등의 작업 공정에서, 개개의 패키지마다 미세 또한 고정밀도의 금형을 필요로 하고, 금형을 포함하는 설비 비용의 증대를 초래하여, 반도체장치의 제조 코스트 저하를 방해하고 있다.
이들의 각 과제는, 다이오드 제조에 한정되는 것이 아니라, 트랜지스터나 IC(집적회로장치)를 구성하는 반도체 칩을 조립하는, 상기 구조의 수지밀봉형 반도체장치 일반에도 말할 수 있는 것이다.
한편, 상기와 같이, 도전 박이나 금속판을 지지부재로서 사용하고, 최종적으로는 지지부재를 소정 두께 이면측에서 제거하거나 혹은 지지부재를 박리함으로써 회로장치나 전자부품장치를 제조하는 방법이 있다. 이것에 의하면, 더욱 더 박형화를 달성할 수 있다.
다른 한편, 반도체장치의 제조에는 웨이퍼라 호칭되는 반도체 기판이 사용되고, 이 웨이퍼를 사용하는 웨이퍼 프로세스는 확립된 생산성이 높은 기술이다.
그래서, 본 발명자는, 이 웨이퍼를 지지부재로서 사용하는 반도체장치의 제조기술의 검토를 행함으로써 본 발명을 완성했다.
본 발명의 목적은, 반도체 기판을 사용하는 웨이퍼 프로세스 공정의 설비를 사용할 수 있는 반도체장치의 제조기술을 제공하는데 있다.
본 발명의 목적은 박형의 반도체장치 및 그 제조방법을 제공하는데 있다.
본 발명의 다른 목적은, 박형이고 또 소형의 반도체장치 및 그 제조방법을 제공하는데 있다.
본 발명의 다른 목적은, 제조코스트의 저감을 달성할 수 있는 반도체장치의 제조방법을 제공하는데 있다.
본 발명의 다른 목적은, 복수의 능동부품인 반도체 소자나 수동부품을 탑재한 반도체장치 및 그 제조방법을 제공하는데 있다.
본 발명의 상기 및 그 밖의 목적으로 신규인 특징은, 본 명세서의 기술 및 첩부 도면으로부터 명백해질 것이다.
본 발명은 수지밀봉형의 반도체장치 및 그 제조방법에 관한 것으로서, 특히 표면실장 구조의 박형 반도체장치의 제조기술에 적용하는 유효한 기술에 관한 것이다.
도 1은 본 발명의 일실시형태(실시형태 1)인 반도체장치를 나타내는 모식적 단면도이다.
도 2는 본 실시형태 1의 반도체장치의 투시 사시도이다.
도 3은 본 실시형태 1의 반도체장치의 투시 평면도이다.
도 4는 본 실시형태 1의 반도체장치의 투시 측면도이다.
도 5는 본 실시형태 1의 반도체장치의 제조방법에 있어서, 실리콘 웨이퍼를 준비하는 공정으로부터, 웨이퍼의 주면에 본체 금속층을 형성하는 공정까지를 나타내는 모식적 공정단면도이다.
도 6은 상기 본체 금속층의 배치 상태와 형상을 나타내는 웨이퍼의 모식적 평면도이다.
도 7은 본 실시형태 1의 반도체장치의 제조방법에 있어서, 본체 금속층의 표면에 도금막을 형성하는 공정으로부터, 부품탑재부의 주면에 고정한 반도체 소자의 전극과 와이어 접속부의 주면을 와이어로 접속하는 공정까지를 나타내는 모식적 공정단면도이다.
도 8은 본 실시형태 1의 반도체장치의 제조방법에 있어서, 웨이퍼 주면에 수지층을 형성하는 공정으로부터, 웨이퍼 및 웨이퍼 주면의 실리콘 산화막을 제거하는 공정까지를 나타내는 모식적 공정단면도이다.
도 9는 상기 수지층을 형성하는 트랜스퍼 몰드 장치의 몰드 금형 등을 나타내는 모식적 단면도이다.
도 10은 상기 몰드 금형을 클램프해서 형성되는 컬, 런너, 게이트 및 캐비티를 나타내는 모식적 평면도이다.
도 11은 본 실시형태 1의 반도체장치의 제조방법에 있어서, 수지층의 이면에 노출하는 금속 적층막의 이면에 실장용 도금막을 형성하는 공정으로부터, 수지층을 종횡으로 절단해서 개편화를 도모해 복수의 반도체장치를 형성하는 공정까지를 나타내는 모식적 공정단면도이다.
도 12는 본 실시형태 1의 반도체장치의 제조방법에서의 수지층의 개편화의 다른 예를 나타내는 모식적 공정단면도이다.
도 13은 본 실시형태 1의 반도체장치의 실장상태를 나타내는 모식적 단면도이다.
도 14는 본 실시형태 1의 반도체장치의 제조방법에 의해 제조한 트랜지스터를 나타내는 모식적 투시 평면도이다.
도 15는 본 실시형태 1의 반도체장치의 제조방법에 의해 제조한 IC를 나타내는 모식적 투시 평면도이다.
도 16은 본 발명의 다른 실시형태(실시형태 2)인 반도체장치를 나타내는 모식적 단면도이다.
도 17은 본 실시형태 2의 반도체장치의 실장상태를 나타내는 모식적 단면도이다.
도 18은 본 실시형태 2의 반도체장치의 제조방법에 있어서, 실리콘 웨이퍼를 준비하는 공정으로부터, 웨이퍼의 주면에 할로우(hollow)를 형성하는 공정까지를 나타내는 모식적 공정단면도이다.
도 19는 본 실시형태 2의 반도체장치의 제조방법에 있어서, 웨이퍼 주면의 레지스트막을 제거하는 공정으로부터, 수지층을 종횡으로 절단해서 개편화를 도모해 복수의 반도체장치를 형성하는 공정까지를 나타내는 모식적 공정단면도이다.
도 20은 본 발명의 다른 실시형태(실시형태 3)인 반도체장치를 나타내는 모식적 단면도이다.
도 21은 본 실시형태 3의 반도체장치의 모식적 투시 평면도이다.
도 22는 본 실시형태 3의 반도체장치의 모식적 저면도이다.
도 23은 본 실시형태 3의 반도체장치의 제조방법에 있어서, 실리콘 웨이퍼의 표면에 산화막을 형성하는 공정으로부터, 금속 적층막을 형성하는 공정까지를 나타내는 모식적 공정단면도이다.
도 24는 본 실시형태 3의 반도체장치의 제조방법에 있어서, 포토레지스트막을 형성하는 공정으로부터, 금속층을 패터닝하는 공정까지를 나타내는 모식적 공정단면도이다.
도 25는 본 실시형태 3의 반도체장치의 제조방법에 있어서, 칩 접착용 절연페이스트를 도포하는 공정으로부터, 웨이퍼를 제거하는 공정까지를 나타내는 모식적 공정단면도이다.
도 26은 본 실시형태 3의 반도체장치의 제조방법에 있어서, 수지밀봉층의 이면의 실리콘 산화막을 제거하는 공정으로부터, 수지밀봉층을 종횡으로 절단해서 개편화를 도모해 복수의 반도체장치를 형성하는 공정까지를 나타내는 모식적 공정단면도이다.
도 27은 본 발명의 다른 실시형태(실시형태 4)인 반도체장치(DBM)를 나타내는 모식적 단면도이다.
도 28은 본 실시형태 4의 DBM의 탑재부품 등을 투시하는 모식적 투시 평면도이다.
도 29는 본 실시형태 4의 DBM의 등가 회로도이다.
도 30은 본 발명의 다른 실시형태(실시형태 5)인 반도체장치(VCO)를 나타내는 모식적 단면도이다.
도 31은 본 실시형태 5의 VCO의 탑재부품 등을 투시하는 모식적 투시 평면도이다.
도 32는 본 실시형태 5의 VCO의 등가 회로도이다.
도 33은 본 발명의 다른 실시형태(실시형태 6)인 반도체장치(MCM)의 탑재부품 등을 투시하는 모식적 투시 평면도이다.
도 34는 본 실시형태 6의 MCM에서의 일부 모식적 단면도이다.
도 35는 종래의 걸윙형 리드를 가지는 표면실장용 반도체장치의 투시 정면도이다.
도 36은 종래의 편평한 리드를 가지는 표면실장용 반도체장치의 투시 정면도이다.
(발명의 개시])
본원에 있어서 개시되는 발명 중 대표적인 것의 개요를 간단히 설명하면, 하기와 같다.
(1) 본 발명의 반도체장치의 제조방법은,
반도체 기판(실리콘 웨이퍼)을 준비하는 공정과,
상기 반도체 기판의 주면 및 이면에 산화막을 형성하는 공정과,
상기 산화막 위에 금속층(대좌; 금속대좌)을 구성하는 금속 적층막을 형성하는 공정과,
상기 금속 적층막 위에 상기 금속대좌를 구성하는 제1 금속막을 형성하는 공정과,
상기 제1 금속막의 표면에 상기 금속대좌를 구성하는 제2 금속막을 형성하는 공정과, 상기 복수의 금속대좌 중 적어도 하나의 금속대좌의 주면에, 주면에 1 내지 복수의 전극을 가지는 전자부품을 이면을 통해서 고정하는 공정과,
상기 전자부품의 전극과 다른 금속대좌를 도전성의 와이어로 접속하는 공정과, 상기 반도체 기판의 주면에 상기 전자부품 및 상기 와이어 등을 덮는 절연성 수지로 이루어지는 수지층을 형성하는 공정과,
상기 반도체 기판의 주면의 산화막을 남겨서 상기 반도체 기판 및 상기 반도체 기판 이면의 산화막을 제거하는 공정과,
상기 수지층의 이면에 잔류하는 상기 산화막을 에칭해서 제거하는 공정과,
상기 수지층의 이면에 노출하는 상기 금속대좌의 표면에 금속 도금막을 형성하는 공정과,
상기 수지층을 종횡으로 절단해서 복수의 반도체장치를 형성하는 공정을 가지는 것을 특징으로 한다.
상기 금속대좌의 이면과 상기 밀봉체의 이면은 거의 동일한 평면 위에 위치하는 동시에, 상기 금속대좌의 이면에는 금속 도금막이 형성되어 스탠드 오프 구조로 되어 있다. 또한, 상기 금속대좌는 상기 밀봉체의 외주 테두리보다도 내측에 위치하고 있다. 또한, 상기 금속대좌는 금속 적층막과, 이 금속 적층막 위에 형성되는 강도부재가 되는 제1 금속막과, 이 제1 금속막의 표면에 형성되는 제2 금속막으 로 이루어지고, 상기 제2 금속막은 상기 제1 금속막의 주면에서 일부의 주위면에 걸려 마련되어 상기 제1 금속막보다도 굵게 되어 있다. 또한, 상기 밀봉체의 이면에는 1 내지 복수의 절연층과 1 내지 복수의 도체층에 의한 배선부가 마련되고, 상기 금속대좌는 상기 복수의 도체층을 포함하는 부재로 형성되어 있다.
상기 (1)의 수단에 의하면, (a) 확립된 웨이퍼 프로세스 기술의 각 설비를 사용해서 조립을 행하는 동시에, 수지층을 형성하고, 이어서 실리콘 웨이퍼와 산화막을 제거한 후, 수지층의 절단 분리에 의해 반도체장치를 제조하기 위해서, 얇고, 또한 소형의 반도체장치를 염가로 제조할 수 있다.
(b) 금속층(대좌; 금속대좌)의 이면은 밀봉체의 이면보다도 돌출해서 스탠드 오프 구조로 되어 있으므로, 실장시에 이물의 개재에 의한 실장 불량이 일어나기 어려워진다.
(c) 금속대좌는 밀봉체의 외주 테두리보다도 내측에 위치하고 있으므로, 실장상태에서 인접하는 전자부품과의 쇼트 불량이 일어나기 어려워진다.
(d) 금속대좌의 밀봉체내의 선단은 굵게 되어 있으므로, 금속대좌, 즉 외부 전극단자가 밀봉체로부터 탈락하기 어려워져, 신뢰성이 높아진다.
(e) 밀봉체의 이면에는 배선부가 마련되어 있으므로, 외부 전극단자의 위치를 자유롭게 선택할 수 있고, 배선부에서의 배선 설계가 용이해진다.
(f) 금속대좌는 사용 목적에 의해 그 사이즈를 바꾸어, 반도체 칩 등을 탑재하는 부품 탑재부, 와이어를 접속하는 와이어 접속부, 칩 부품의 전극을 고정하는 전극고정부, 반도체 칩의 전극을 플립칩 실장하기 위한 전극고정부로 할 수 있다. 이 결과, 각종 전자부품의 탑재가 가능하게 되고, MCM화도 가능하게 된다.
(발명을 실시하기 위한 최선의 형태)
이하, 도면을 참조해서 본 발명의 실시형태를 상세히 설명한다. 또, 발명의 실시형태를 설명하기 위한 전체 도면에 있어서, 동일 기능을 갖는 것은 동일부호를 붙이고, 그 반복의 설명은 생략한다.
(실시형태 1)
도 1 내지 도 15는 본 발명의 일실시형태(실시형태 1)인 반도체장치 및 그 제조방법에 관한 도면이며, 도 1 내지 도 4는 반도체장치에 관한 도면, 도 5 내지 도 11은 반도체장치의 제조방법에 관한 도면이다.
본 실시형태 1에서는, 반도체장치로서 다이오드의 제조기술에 본 발명을 적용한 예에 대해서 설명한다. 반도체장치(1A)(다이오드(1A))는, 도 1 내지 도 4에 나타내는 것과 같은 구조로 되어 있다. 도 1은 다이오드(1A)를 나타내는 모식적 단면도, 도 2는 다이오드(1A)의 투시 사시도, 도 3은 다이오드(1A)의 투시 평면도, 도 4는 다이오드(1A)의 투시 측면도이다.
도 1 및 도 2에 나타내는 바와 같이, 절연성 수지로 이루어지는 직육면체상의 밀봉체(패키지)(2)의 이면(저면)에는, 금속으로 이루어지는 금속층(대좌; 금속대좌)이 복수 배치되어 있다. 본 실시형태 1에서는, 금속대좌는 부품탑재부(3)와 와이어 접속부(4)이다. 부품탑재부(3) 및 와이어 접속부(4)는 함께 그 주위면 및 주면이 밀봉체(2)로 덮여져, 이면은 밀봉체(2)로부터 노출하고, 그 노출면과 밀봉체(2)의 이면은 거의 동일한 평면 위에 위치하고 있다. 부품탑재부(3) 및 와이어 접속부(4)의 이면에는 도금막, 즉 실장용 도금막(6a, 6b)이 마련되어 있다(도 4참조). 실장용 도금막(6a, 6b)은 외부 전극단자를 구성한다.
금속층(대좌; 금속대좌)은, 본 실시형태 1에서는 부품탑재부와 와이어 접속부가 있지만, 그 밖에 전극고정부가 있다. 전극고정부로서는, 칩 컨덴서나 칩 저항 등 양단에 전극을 가지는 칩 부품의 전극을 고정하는 전극고정부나, 반도체 소자(반도체 칩)의 일면에 마련된 복수의 전극을 플립 칩방식으로 접속하는 경우의 전극고정부도 된다. 전극고정부를 사용한 예는 후술하는 다른 실시형태에서 나타낸다.
한편, 부품탑재부(3)의 주면에는, 다이오드가 형성된 실리콘으로 이루어지는 반도체 소자(반도체 칩)(7A)가 고정되어 있다. 이 반도체 소자(7A)는, 다이오드이며, 칩의 이면에 와이어 본딩에 알맞은 전극(예컨대, 캐소드 전극)(7d)을 가지고, 주면에 전극(예컨대, 애노드 전극)(7c)을 갖는 구조가 되고, 이면의 전극(7d)은 도전성의 접착재(8)을 통해서 부품탑재부(3)에 기계적 또 전기적으로 접속되어 있다. 전극(7c, 7d)은 Au 전극으로 되어 있다.
또한, 반도체 칩(7A)의 주면의 전극(7c)과 와이어 접속부(4)의 주면은 도전성의 와이어(9)에 의해 전기적으로 접속되어 있다(도 1∼도 4참조). 와이어(9)는, 예컨대 지름 20㎛의 금선이 사용되고 있다.
부품탑재부(3) 및 와이어 접속부(4)는, 모두 하층의 금속 적층막(3a, 4a)과, 이 위에 형성되는 본체 금속층(3b, 4b)과, 본체 금속층(3b, 4b)의 표면을 덮는 도금막(3c, 4c)으로 이루어져 있다. 금속 적층막(3a, 4a)은, 본체 금속층(3b, 4b) 및 도금막(3c, 4c)을 형성하기 위한 기판 부재가 되는 동시에, 외부 전극단자를 형성하기 위한 베이스 전극의 역활을 달성한다. 본체 금속층(3b, 4b)은 강도부재가 되고, 비교적 두껍게 형성된다. 도금막(3c, 4c)은, 전자부품의 고정, 칩 부품의 전극의 고정, 반도체 칩의 전극의 고정 및 와이어의 접속 등을 양호하게 하고, 양호한 접합성이나 접속성을 얻기 위해 마련되는 도금막에서, 예컨대, 표면은 Au가 사용된다.
본체 금속층(3b, 4b)은 예컨대 35㎛의 두께의 Ni층으로 형성되고, 금속 적층막(3a, 4a)는 예컨대 0.3㎛의 두께의 Ti층(하층)과 0.2㎛의 두께의 Ni층으로 형성되며, 도금막(3c, 4c)은 예컨대 10㎛의 두께의 Ni층(하층)과 0.5㎛의 두께의 Au층으로 형성되어 있다. 금속 적층막(3a, 4a)은 Ti층(하층)과 Au층의 조합이라도 된다.
도금막(3c, 4c)은, 도 1에 나타내는 바와 같이, 금속 적층막((3a, 4a)의 주면 및 주위면에 걸쳐 형성되어 있으므로, 본체 금속층(3b, 4b)은 금속 적층막(3a, 4a)보다도 굵게 되고, 부품탑재부(3) 및 와이어 접속부(4)가 밀봉체(2)로부터 빠지기 어려운 구조로 되어 있다(앵커 효과).
상기 실장용 도금막(6a, 6b)은, 다이오드(1A)를 배선 기판 등의 실장 기판에 탑재할 때, 실장 기판의 주면에 마련된 배선에 연결되는 랜드에 부품탑재부(3) 및와이어 접속부(4)가 용이하게 접속되는 금속으로 형성되어 있다. 이 실장용 도금막(6a, 6b)은 무전해 도금법으로 형성되어 있다. 예컨대, 실장용 도금막(6a, 6b)은, 예컨대 두께 10㎛의 Ni층(하층)과 두께 0.5㎛의 Au층으로 이루어지고, 전체에서 10.5㎛의 두께로 되어 있다.
도 13은 반도체장치(1A)의 실장상태를 나타내는 모식단면도이다. 배선 기판으로 이루어지는 실장 기판(40)의 주면에는, 반도체장치(1A)의 부품탑재부(3) 및 와이어 접속부(4)에 대응한 랜드(41, 42)가 마련되어 있다. 그리고, 부품탑재부(3) 및 와이어 접속부(4)는 땜납 등의 접착재(43)를 통해서 랜드(41, 42) 위에 위치 결정 고정된다. 이 반도체장치(1A)의 실장에 있어서는, 부품탑재부(3) 및 와이어 접속부(4)의 이면은, 밀봉체(2)의 이면으로부터 실장용 도금막(6a, 6b)의 두께만큼 돌출하는 소위 스탠드 오프 구조로 되어 있으므로, 실장 기판(40)의 주면과 밀봉체(2)의 이면간에 이물이 섞여 들어도, 그 이물이 그 만큼 큰 것이 아닌 한, 부품탑재부(3) 및 와이어 접속부(4)는 확실하게 랜드(41, 42)에 접속되게 된다. 또, 이 스탠드 오프를 더 크게 한 예를 실시형태 2로서 후에 설명한다.
반도체장치(1A)는, 그 크기는, 종 1.O㎜, 횡 0.5㎜, 높이 0.35㎜ 정도가 되고, 박형이며 또 소형의 다이오드(1A)가 된다.
또한, 반도체장치(1A)는 본체 금속층(3b, 4b)이 자성체로 형성되어 있으므로, 자석에 의해 유지할 수 있다. 이 때문에, 반도체장치(1A)의 특성 분류작업, 반도체장치(1A)의 밀봉체(2)의 표면에 문자·기호를 날인하는 작업, 반도체장치(1A)를 테이프로 곤포(梱包)하는 테이핑 곤포 작업에 있어서, 자력을 이용한 반송·수수(授受) 작업이 가능하게 되어, 결과적으로 반도체장치(1A)의 제조 코스트의 저감을 도모할 수 있다.
다음에, 도 5 내지 도 11을 참조하면서 본 실시형태 1의 반도체장치(다이오드)의 제조방법에 대해서 설명한다. 도 5(a)∼ (f)는 실리콘 웨이퍼를 준비하는 공정으로부터 금속 범프를 형성하는 공정까지의 도면, 도 7(a)∼ (e)는 본체 금속층의 표면에 도금막을 형성하는 공정으로부터 부품탑재부에 고정한 반도체 소자의 전극과 와이어 접속부를 와이어로 접속하는 공정까지를 나타내는 도면, 도 8(a) ∼ (d)는 실리콘 웨이퍼 주면에 수지층을 형성하는 공정으로부터 웨이퍼 및 웨이퍼 주면의 실리콘 산화막을 제거하는 공정까지를 나타내는 도면, 도 11(a)∼ (d)는 수지층의 이면에 노출하는 금속 적층막 이면에 실장용 도금막을 형성하는 공정으로부터 수지층을 종횡으로 절단해서 복수의 반도체장치를 형성하는 공정까지를 나타내는 도면이다.
도 5(a)에 나타내는 바와 같이, 최초에 면적이 넓은 지지 기판(15)을 준비한다. 이 지지 기판(15)은 실리콘 기판(실리콘 웨이퍼)(15)이며, 예컨대, 두께가 600㎛, 지름150㎜의 실리콘 단결정 기판이다. 주면 및 이면은 경면 마무리 되어 있다. 도 6이 실리콘 웨이퍼(15)를 나타내는 모식적 평면도이다. 실리콘 웨이퍼(15)는 그 하나의 테두리가 직선적으로 형성되는 기준선(15a)을 가지고 있다. 지지 기판(15)으로서는, 폴리실리콘 기판 혹은 실리콘 미세분말을 가압 소성한 소결 기판이라도 된다.
다음에, 이 실리콘 웨이퍼(15)를 1000℃에서 열산화 처리하고, 도 5(b)에 나타내는 바와 같이, 실리콘 웨이퍼(15)의 주면 및 이면에, 예컨대 두께 0.8㎛의 산화막(실리콘 산화막:열산화막)(16a, 16b)을 형성한다.
다음에, 도 5(c)에 나타내는 바와 같이, 상기 실리콘 웨이퍼(15)의 주면 위에 금속 적층막(17)을 형성한다. 금속 적층막(17)은, 하층이 되는 Ti층과, 이 Ti층위에 형성하는 Ni층으로 이루어지고, 예컨대 Ti층은 두께 0.3㎛, Ni층은 두께 0.2㎛가 된다. 이 금속 적층막(17)은 언더범프 메탈층(UBM층)이 된다. 또한, 이 금속 적층막(17)은, 이후의 공정에서 전해 도금법에 의해 본체 금속층(3b, 4b)을 형성할 때 전류가 지장없이 흐르도록, 0.1㎛ 이상의 두께로 하는 것이 바람직하다. 또, 금속 적층막(17)은, 상기와 같은 정도의 두께의 Ti층(하층)과 Au층의 조합이라도 된다. 금속 적층막(17)은, 예컨대, 스퍼터법으로 형성한다.
다음에, 도 5(d)에 나타내는 바와 같이, 상기 실리콘 웨이퍼(15)의 주면 위에 포토레지스트막(18)을 형성한다. 포토레지스트막(18)은 스핀 도포법으로 형성된다. 포토레지스트막(18)의 두께는 30㎛ 정도로 형성된다.
다음에, 상기 포토레지스트막(18)은 소정의 패턴으로 감광되고, 또 현상되는 것에 따라, 도 5(e)에 나타내는 바와 같이, 선택적으로 잔류해서 마스크(18a)가 형성된다.
다음에, 마스크(18a)로부터 노출하는 금속 적층막(17)의 표면에 전해 도금법에 의해 도금층을 형성해서 본체 금속층(3b, 4b)을 형성한다(도 5〔f〕참조). 도 6은 실리콘 웨이퍼(15)의 모식적 평면도이다. 동도에서 확대해서 나타내는 원형영역의 우측의 직사각형 부분이 와이어 접속부(4)가 되는 부분이며, 좌측의 사각형에가까운 사각형 부분이 부품탑재부(3)가 되는 부분이다. 이러한 반도체장치 제조부분(제품형성부)은, 실리콘 웨이퍼(15)의 하나의 테두리의 직선부분인 기준선(15a)을 기준으로 해서 종횡으로 정렬 배치 형성된다. 따라서, 최종단계에서 이들 제품형성부의 테두리를 따라 종횡으로 절단함으로써, 한번에 다수의 반도체장치(다이오드)(1A)를 제조할 수 있게 된다.
이 공정에서는 부품탑재부(3)에서의 본체 금속층(3b)과, 와이어 접속부(4)에 서의 본체 금속층(4b)이 형성되게 된다. 또한, 본체 금속층(3b, 4b)은, 예컨대, 두께 35㎛의 Ni층으로 형성된다. 포토레지스트막(18)(마스크 18a)은 30㎛의 두께이며, 본체 금속층(3b, 4b)은 35㎛로 두꺼우므로, 본체 금속층(3b, 4b)은 마스크(18a)의 표면보다도 5㎛ 돌출하게 된다. 또한, 본체 금속층(3b, 4b)은 Ni 대신에 Cu 등 다른 도전성의 금속층이라도 된다.
다음에, 도 7(a)에 나타내는 바와 같이, 전기 도금법에 의해 본체 금속층(3b, 4b)의 표면(주면)에 도금막(3c, 4c)을 형성한다. 도금막(3c, 4c)은, 예컨대 10㎛의 두께의 Ni층(하층)과 0.5㎛ 두께의 Au층으로 형성한다. 도금막(3c, 4c)은, 마스크(18a)의 표면보다도 10.5㎛ 돌출해서 본체 금속층(3b, 4b)의 주위면에도 형성되므로, 이 부분은 도금막(3c, 4c)을 설치하지 않는 본체 금속층(3b, 4b)의 지름보다도 굵게 되어, 앵커 효과를 얻을 수 있는 구조가 된다.
다음에, 도 7(b)에 나타내는 바와 같이, 마스크(18a)를 제거하고, 이어서, 도 7(c)에 나타내는 바와 같이, 도금막(3c, 4c) 및 본체 금속층(3b, 4b)을 마스크로서 노출하는 금속 적층막(17)을 에칭 제거한다. 이 결과, 본체 금속층(3b, 4b)아래(이면)에는 금속 적층막(3a, 4a)이 형성되어, 부품탑재부(3) 및 와이어 접속부(4)가 형성된다.
부품탑재부(3) 및 와이어 접속부(4)는, 재질구성을 보면, 주면이 Au층이며, 이면이 Ti층, 내부가 Ni층이며, Ni-Au계 구조이다. 주면이 Au층이므로, 반도체 칩이나 와이어의 접속에 알맞은 구조가 된다.
일반적으로, 금속을 포개서 형성하는 이러한 종류의 구조에서는, Cu-Au의 조합이 많지만, 금속간의 박리 강도 및 내열성(금속간 상호확산의 정도)을 검토한 결과, Ni-Au의 조합이 최적인 것을 알았다.
즉, 반도체장치(1A)의 실장시 수(手) 납땜 온도(350℃에서 400℃)에서의 검토에서, 금속간 상호확산 계수는 Cu-Au계 〉Ni-Au계이며, Cu-Au계는 상호확산이 진행해버리기 때문에 Ni-Au계에 비교해서 내열성 및 금속간의 신뢰성이 뒤떨어지는 것을 알았다.
다음에, 도 7(d)에 나타내는 바와 같이, 부품탑재부(3)의 주면, 엄밀하게는 도금막(3c) 위에 반도체 칩(7A)을 탑재한다. 반도체 칩(7A)은, 전술과 같이 , 주면에 전극(7c)을 가지고, 이면에 전극(7d)을 가지고 있다. 그래서, 이 반도체 칩(7A)을 전극(7d)을 통해서 부품탑재부(3)의 주면에 포개고, Au로 이루어지는 전극(7d)의 표면에 미리 도포해 둔 도전성 Ag 페이스트를 통해서 고정한다. Ag 페이스트는 베이킹 되어 경화하고, 이 경화한 접착재(8)로 반도체 칩(7A)을 부품탑재부(3) 위에 고정한다.
다음에, 도 7(e)에 나타내는 바와 같이, 반도체 칩(7A)의 주면의 전극(7c)과와이어 접속부(4)의 주면을, 지름 20㎛의 금선으로 이루어지는 도전성의 와이어(9)로 전기적으로 접속한다.
그 다음에, 도 8(a)에 나타내는 바와 같이, 실리콘 웨이퍼(15)를 지지부재로서, 상용의 트랜스퍼 몰드 장치를 사용하고, 지지 기판(15)의 주면에 편면 몰드를 행해 절연성 수지로 이루어지는 수지층(20)을 형성한다. 수지층(20)은 일정한 두께이며, 실리콘 웨이퍼(15)의 외주부분을 벗어난 부분까지 형성한다(일괄 몰드). 또, 도 8 및 도 11에서의 일부 도면에서는, 반도체장치(1A)의 단일 제조 부분뿐만 아니라, 그 양측도 모식적으로 표시하는 도면으로 한다.
도 9는 상기 수지밀봉층을 형성하는 트랜스퍼 몰드 장치의 몰드 금형 등을 나타내는 모식적 단면도이다. 몰드 금형(21) 하형(22)의 캐비티(23)의 바닥 위에 칩 본딩 및 와이어 본딩이 종료한 실리콘 웨이퍼(15)를 적재한 후, 상형(24)을 포개서 클램프하고, 이어서 캐비티(23)내에 절연성 수지를 압입하며, 또 소정 시간 큐어(cure)해서 수지를 경화시켜 수지층(20)을 형성한다.
도 10은 몰드 금형(21)을 클램프해서 형성되는 컬(25), 런너(26), 게이트(27)및 캐비티(23)를 나타내는 모식적 평면도이다. 도시하지 않는 피스톤 로드로 가압된 유동성의 수지는, 컬(25)로부터 송출되어 런너(26)를 통해서, 게이트(27)로부터 캐비티(23)내에 주입된다. 주입된 수지는 캐비티(23)내 가득 충전되는 동시에, 도시하지 않는 에어 벤트로부터 일부가 공기와 함께 유출한다. 이 상태에서 큐어가 행해진다. 수지의 경화 후, 틀(型)을 열어 수지층(20)을 추출한다. 또한, 이때, 게이트 경화 부분에서 수지를 분단시키고, 컬(25), 런너(26)에서 경화한 수지부분을 폐기한다.
여기에서는, 실리콘 웨이퍼(15)와 수지층(20)의 열팽창 계수의 차이에 의해, 약 180℃의 몰드 성형 온도에서 실온으로 냉각되는 동안 휘어짐이 발생하고, 후(後) 공정에서의 반송 불량으로 이어질 위험성이 있으므로, 적용하는 몰드 수지의 선택이 중요하다. 종래의 일반적인 트랜스퍼 몰드 수지에서는 열팽창 계수가 2×10-5/℃ 이상으로 크기 때문에, 몰드 후의 웨이퍼 휘어짐이 커져버린다.
그래서, 본 실시형태 1에서는, 이 일괄 몰드에 있어서, 에폭시 수지에 의한 수지층(20)의 열팽창 계수와, 실리콘 웨이퍼(15)의 열팽창 계수(α=3.5×10-6/℃)의 차이에 의한 휘어짐량의 관계를 검토한 결과, 열팽창 계수 α가 1.6×10-5/℃ 이하의 에폭시수지를 사용하기로 했다. 즉, 이러한 열팽창 계수의 수지의 사용에 의해, 수지를 두께 0.1㎜ 피복했을 때의 휘어짐량을 0.7㎜, 또 수지를 0.4㎜ 피복했을 때의 휘어짐량을 1.2㎜로 억제할 수 있었다. 또한, 포팅(potting)에 의한 액상 수지로 수지층(20)을 형성했을 경우에는, 수지를 0.5㎜ 피복했을 때의 휘어짐량을 0.7㎜ 이하로 억제할 수 있었다. 이들의 데이터는, 통상의 반송계에 대하여 충분히 문제없는 레벨을 확보하고 있다.
이 일괄 몰드 공정까지의 공정에 대해서는, 실리콘 웨이퍼(15)가 지지부재로 되어 있었지만, 일괄 몰드 후는 수지층(20)이 지지부재가 된다. 따라서, 일괄 몰드공정 전(前)의 공정에 있어서는, 종래 확립된 기술인 웨이퍼 프로세스의 설비를 그대로 이용할 수 있다. 또한, 일괄 몰드공정 후도 수지층(20)은 얇으므로, 마찬가지로 웨이퍼 프로세스의 설비를 사용할 수 있게 된다.
그 다음에, 수지층(20)의 이면으로부터 지지 기판(15) 및 표리의 산화막(16a, 16b)을 제거하지만, 이 제거 작업은, 도 8(b)∼도 8(d)의 3공정으로 나누어서 행해진다. 즉, 실리콘 웨이퍼(15)의 이면측에서 인필드 타입의 회전식 웨이퍼 연삭장치로 연삭해서 박막화했다(도 8〔b〕참조)후, 스핀 에칭장치에서 실리콘 잔류막 및 실리콘 산화막(16a)을 에칭액을 바꾼 2회의 케미컬 에칭에 의해 제거한다 (도 8〔c〕,〔d〕참조). 1회째는 불산계의 에칭액으로 실리콘을 에칭 제거하고, 2 회째는 알칼리계의 에칭액으로 실리콘 산화막(SiO2막)(16a)을 에칭 제거한다. 이것에 의해, 수지층(20)의 이면에는 부품탑재부(3) 및 와이어 접속부(4)의 이면, 즉 금속 적층막(3a, 4a)의 이면이 노출하게 된다.
웨이퍼 면내에서의 에칭 균일성을 유지하기 위해서, 연삭 후의 실리콘 잔류막의 두께가 50㎛ 이하가 되도록 연삭량을 560㎛로 했다. 또한, 스핀 에칭시의 케미컬 에칭액에 대한 실리콘 산화막(16a)의 에칭 속도는 실리콘에 비교해 몇배 느리므로 실리콘 산화막(16a)은 에칭 스톱퍼로서 작용하고 있어(도 8〔c〕참조), 작업상의 마진을 충분히 취할 수 있다.
이와 같이 실리콘 웨이퍼(15)의 주면의 실리콘 산화막(16a)을 에칭 스톱퍼로서 케미컬 에칭하고, 이어서 잔류한 실리콘 산화막(16a)을 케미컬 에칭함으로써, 지나친 에칭에 의한, 부품탑재부(3)나 와이어 접속부(4)의 이면의 Ti층이나 그 상층의 Ni층의 손상을 방지할 수 있다.
또, 웨이퍼 연삭장치의 연삭칼의 수명을 길게 하기 위해서, 실리콘 웨이퍼(15)의 이면의 실리콘 산화막(16b)을 에칭 제거하고, 그 후 연삭을 행하도록 해도 된다.
이와 같이, 실리콘 웨이퍼(15)의 제거 작업을 기계적인 연삭과 화학적인 에칭에 의해 행하는 것에 의해, 작업 시간의 단축과 고정밀도의 가공 처리가 가능하게 되는 동시에, 신뢰성이 높은 반도체장치의 제조에 기여하게 된다.
다음에, 도 11(a)에 나타내는 바와 같이, 무전해 도금법에 의해 수지층(20)의 이면에 노출하는 금속 적층막(3a, 4a)의 이면에 실장용 도금막(6a, 6b)을 형성한다. 이 무전해 도금법에 의해, 금속 적층막(3a, 4a)의 표면에 Ni막을 두께 10㎛형성하는 동시에, 이 Ni막 위에 Au막을 0.5㎛ 형성한다. 이들 부품탑재부(3) 및 와이어 접속부(4)는, 본 실시형태 1에서는 그 이면측이 외부 전극단자가 된다.
부품탑재부(3) 및 와이어 접속부(4)의 이면과 수지층(20)의 이면은 거의 동일한 평면 위에 위치하고 있으므로, 실장용 도금막(6a, 6b)의 형성에 의해 외부 전극단자는 스탠드 오프 구조가 된다.
다음에, 전기적 특성검사를 행한다. 도 11(b)에 나타내는 바와 같이, 웨이퍼 모양의 수지층(20)의 이면에는 아일랜드 모양으로 외부 전극단자로서의 부품탑재부(3) 및 와이어 접속부(4)가 노출하고 있으므로, 통상의 반도체 웨이퍼의 프로브 테스트와 같이, 프로브 카드와 프로버를 사용해서 전기적 특성검사를 일괄처리로 할 수 있다.
다음에, 도 11(c)에 나타내는 바와 같이, 수지층(20)의 주면에 다이싱용의 수지 시트(30)를 첩부하고, 이면(도면에서 상면으로 되어 있는 면)의 실장용 도금막(6a, 6b)의 레이아웃 배치를 기준으로 해서, 수지층(20)의 이면으로부터 다이싱 블레이드로 수지 시트(30)의 도중 깊이까지 종횡으로 분리 홈(31)을 형성하여, 수지층(20)을 개편화한다. 이 개편화된 수지층(20)은 각각 반도체장치(1A)를 구성하게 된다. 그러나, 이 상태에서는 각 반도체장치(1A)는 수지 시트(30)에 첩부되어 있다. 개편화된 시점에서 수지층(20)은 밀봉체(2)가 된다.
그 다음에, 수지 시트(30)로부터 반도체장치(1A)를 벗기고, 도 11(d), 도 1 및 도 2에 나타내는 반도체장치(1A)를 제조한다.
수지 시트(30)는 자외선(UV)조사에 의해 접착력이 작아지는 투명한 테이프이며, 예컨대, 기재의 일면에 점착제, 박리제를 순차 포갠 구조로 되어 있다. 기재는 80㎛의 폴리올레핀이며, 점착제는 10㎛의 아크릴계 수지이고, 박리제는 38㎛의 폴리에스테르이다.
수지층(20)에 첩부한 후, 자외선을 조사(조도 120mW/㎠ 이상, 광량 70mJ/㎠ 이상)함으로써, 점착력은 조사전의 550(g/25㎜)에서 64(g/25㎜)로 급격히 작아진다. 따라서, 수지층(20)으로부터 수지 시트(30)를 박리할 때, 자외선을 수지 시트(30)에 조사해서 점착력을 작게 함으로써 용이하게 수지 시트(30)를 수지층(20)로부터 벗길 수 있다. 또, 후의 각 실시형태에서도 수지 시트(30)를 수지층(20)에서의 박리는 이 수법을 채용한다.
도 12는 본 실시형태 1의 반도체장치의 제조방법에서의 수지밀봉층의 개편화의 다른 예를 나타내는 모식적 공정단면도이다. 또, 이 도면에 있어서는, 반도체 칩(7A)의 주면 및 이면의 전극을 생략하고, 또 반도체 칩(7A)을 고정하는 접착재도 생략한다. 이 생략은 후의 각 실시형태에서도 같다.
이 예에서는, 도 12(a)에 나타내는 바와 같이, 실리콘 웨이퍼(15)의 주면에 수지층(20)을 설치한 후, 실리콘 웨이퍼(15)의 이면에 수지 시트(30)을 첩부하고, 다이싱 블레이드에 의해 수지층(20)의 주면에서 수지 시트(30)의 도중 깊이에 도달하는 분리 홈(31)을 종횡으로 형성해서 개편화를 도모하여, 반도체장치(1A)를 형성한다.
다음에, 수지 시트(30)로부터 지지 기판(15)이 붙은 상태의 반도체장치(1A)를 벗기고, 또 에칭 등에 의해, 산화막(16b), 지지 기판(15), 산화막(16a)을 순차 제거해서 밀봉체(2)의 이면에 부품탑재부(3) 및 와이어 접속부(4)의 이면을 노출시킨다.
그 후, 무전해 도금법이나 배럴 도금법에 의해, 도 12(b)에 나타내는 바와 같이, 밀봉체(2)의 이면에 노출하는 부품탑재부(3) 및 와이어 접속부(4)의 이면에 실장용 도금막(6a, 6b)을 형성하고, 반도체장치(1A)를 제조한다.
본 실시형태 1에 있어서는, 부품탑재부(3)나 와이어 접속부(4)의 크기나 배치 위치의 선택(패턴 변경), 또는 탑재하는 반도체장치를 선택함으로써 또 다른 구조의 반도체장치를 제조할 수 있다. 도 14 및 도 15는, 다른 반도체장치의 예를 나타내는 평면적 투시도이다.
도 14는 본 실시형태 1의 반도체장치의 제조방법에 의해 제조한 반도체장치(1B)(트랜지스터)를 나타내는 모식적 투시 평면도이다. 반도체장치(1B)는, 도 14 에 나타내는 바와 같이, 직육면체로 이루어지는 밀봉체(2)내에 있어서, 좌측에 부품탑재부(3)를 배치하고, 오른쪽에 두개의 와이어 접속부(4)를 배치한 구조로 되어 있다. 부품탑재부(3)의 주면에는 트랜지스터를 조립한 반도체 소자(7B)를 고정한다. 반도체 소자(7B)는 이면에 전극이 마련되고, 이 전극은 도전성의 접합재를 통해서 부품탑재부(3)에 고정되어 있다. 또한, 도시는 하지 않지만, 반도체 소자(7B)의 주면에는 두개의 전극이 마련되어 있다. 이들 전극은 각각 와이어 접속부(4)에 도전성의 와이어(9)를 통해서 접속되어 있다. 밀봉체(2)와 부품탑재부(3), 와이어 접속부(4), 반도체 소자(7B), 와이어(9)의 관계는 실시형태 1의 반도체장치(1A)와 같다.
도 15는 본 실시형태 1의 반도체장치의 제조방법에 의해 제조한 IC를 나타내는 모식적 투시 평면도이다. 이 예의 반도체장치(IC)(1C)는, 도 15에 나타내는 바와 같이, 사각형체로 이루어지는 밀봉체(2)내에서, 중앙에 부품탑재부(3)를 배치하고, 사각형의 각 변을 따라 작은 와이어 접속부(4)를 복수 배치한 구조로 되어 있다. 부품탑재부(3)의 주면에는 IC(집적회로장치)를 조립한 반도체 소자(7C)를 고정한다. 반도체 소자(7C)는 이면이 접합재를 통해서 부품탑재부(3)에 고정되어 있다. 또한, 도시는 하지 않지만, 반도체 소자(7C)의 주면의 주위에는 복수의 전극이 마련되어 있다. 이들 전극은 각각 와이어 접속부(4)에 도전성의 와이어(9)를 통해서 접속되어 있다. 밀봉체(2)와 부품탑재부(3), 와이어 접속부(4), 반도체 소자(7B), 와이어(9)의 관계는 실시형태 1의 반도체장치(1A)와 같다.
반도체 소자(7C)를 형성하는 실리콘 기판은 절연성의 접합재를 통해서 부품탑재부(3)에 고정해도 되고, 또 도전성의 접합재를 통해서 부품탑재부(3)에 고정하고, 부품탑재부(3)도 외부 전극단자로서 사용하도록 해도 된다. 부품탑재부(3)는 밀봉체(2)의 이면에 노출하므로, IC에서 발생한 열을 외부로 방산하는 방열판으로도 사용할 수 있다.
본 실시형태 1에 의하면, 이하의 효과를 가진다.
(1) 반도체 기판인 실리콘 웨이퍼(15)를 지지부재로 하고 제조의 후반단계에서 이 지지부재와, 지지부재와 수지부와의 사이에 설치한 산화막(16b)을 제거해서 반도체장치를 제조하므로, 박형의 반도체장치를 제조할 수 있다. 예컨대, 두께 0.5㎜ 이하의 박형의 반도체장치를 제조할 수 있다..
(2) 일괄 몰드방식에 의해 수지층(20)을 형성하고, 그 후 이 수지층(20)을 종횡으로 절단해서 반도체장치를 제조하기 때문에, 반도체장치의 소형화를 도모할 수 있다.
(3) 확립한 웨이퍼 프로세스 공정의 설비를 사용할 수 있는 실리콘 웨이퍼(15)를 지지부재로서 반도체장치를 제조하므로, 고정밀도로 또 고수율의 제조가 가능하게 되어, 반도체장치의 저코스트화를 달성할 수 있다. 즉, 일괄 몰드공정까지의 공정에 대해서는, 실리콘 웨이퍼(15)가 지지부재로 되어 있었지만, 일괄 몰드후는 수지층(20)이 지지부재가 된다. 따라서, 일괄 몰드공정 전의 공정에 있어서는, 종래 확립된 기술인 웨이퍼 프로세스의 설비를 그대로 이용할 수 있다. 또한, 일괄몰도공정 후도 수지층(20)은 얇으므로, 마찬가지로 웨이퍼 프로세스의 설비를 사용할 수 있게 된다.
(4) 일괄 몰드방식의 채용에 의해, 제품 개개의 패키지에 맞추어 몰드 금형을 준비하는 필요가 없고, 실리콘 웨이퍼의 크기에 맞춘 몰드 금형을 준비하면 되며, 형상이나 외부 전극단자의 수가 다른 품종·틀에 대해서 설비의 플렉시빌리티가 있고, 투자나 금형 등의 비용의 최소화를 할 수 있다.
(5) 박형·소형 패키지이므로, 저인덕턴스 특성이 뛰어나며, 고주파회로에서의 용도에 적합하다.
(6) 금속대좌의 이면은 밀봉체(2)의 이면보다도 돌출해서 스탠드 오프 구조로 되어 있으므로, 실장시에 이물의 개재에 의한 실장 불량이 일어나기 어려워진다.
(7) 금속대좌는 밀봉체(2)의 외주 테두리보다도 내측에 위치하고 있으므로, 실장상태에서 인접하는 전자부품과의 쇼트 불량이 일어나기 어려워진다.
(8) 금속대좌의 밀봉체내의 선단은 굵게 되어 있으므로, 금속대좌, 즉 외부 전극단자가 밀봉체(2)로부터 탈락하기 어려워져, 신뢰성이 높아진다.
(9) 발열체인 반도체 칩의 바로 아래에 외부 전극단자까지 직결 금속대좌가 있으므로 방열성이 뛰어난 반도체장치가 된다.
(10) 금속대좌는 강자성체로 형성되어 있으므로, 자력을 이용한 반송이나 수수 처리가 가능하게 된다. 예컨대, 반도체장치의 특성 분류작업, 날인작업, 곤포 작업에 있어서, 자력을 이용한 반송·수수 작업이 가능하게 되어, 반도체장치의 제조 코스트의 저감을 도모할 수 있다.
(11) 금속대좌는 Ni-Au의 조합이며, 금속간의 박리 강도 및 내열성 (금속간 상호확산의 정도)이 양호해져, 반도체장치의 신뢰성을 향상한다.
(12) 반도체장치의 제조에 있어서, 열팽창 계수 α가 1.6×10-5/℃ 이하의 에폭시수지를 사용해서 실리콘 웨이퍼(15)의 주면에 수지층(20)을 형성하기 때문에, 트랜스퍼(transfer) 몰드 후의 웨이퍼의 휘어짐은 작고, 반송계에서도 지장이 없고, 작업성을 방해하는 일이 없다. 예컨대, 이러한 열팽창 계수의 수지의 사용에 의해, 수지를 두께 0.1㎜ 피복했을 때의 휘어짐량을 0.7㎜, 또 수지를 0.4㎜ 피복했을 때의 휘어짐량을 1.2㎜로 억제할 수 있었다. 또한, 포팅에 의한 액상 수지로 수지층(20)을 형성했을 경우에는, 수지를 0.5㎜ 피복했을 때의 휘어짐량을 0.7㎜ 이하로 억제할 수 있었다. 이들 데이터는, 통상의 반송계에 대하여 충분히 문제없는 레벨을 확보하고 있다.
(13) 실리콘 웨이퍼(15)의 주면측에서의 조립, 수지층 형성을 종료한 후, 수지층(20)에서 산화막(16a, 16b)을 가지는 실리콘 웨이퍼(15)를 제거할 때, 기계적인 연삭과 화학적인 에칭에 의해 제거하고 있다. 또한, 이 제거에 있어서는, 산화막(16a)을 에칭 스톱퍼로서 사용하고, 그 후 이 산화막(16a)을 에칭하기 위해서, 지나친 에칭에 의한, 부품탑재부(3)나 와이어 접속부(4)의 이면의 Ti층이나 그 상층의 Ni층의 손상을 방지할 수 있다. 또한, 이와 같이, 실리콘 웨이퍼(15)의 제거 작업을 기계적인 연삭과 화학적인 에칭으로 행하는 것에 의해, 작업 시간의 단축과 고정밀도의 가공 처리가 가능하게 되는 동시에, 신뢰성의 높은 반도체장치를 제조할 수 있다.
(14) 전기적 특성검사에 있어서는, 웨이퍼 상의 수지층(20)의 이면에는 아일랜드 모양으로 외부 전극단자가 노출하고 있으므로, 통상의 반도체 웨이퍼의 프로브 테스트와 같이, 프로브 카드와 프로버를 사용해서 전기적 특성검사를 일괄해서 처리할 수 있고, 측정 시간의 단축, 반도체장치의 제조 코스트 저감이 가능하게 된다.
(15) 부품탑재부(3)나 와이어 접속부(4)의 크기나 배치 위치의 선택(패턴 변경), 또는 탑재하는 반도체장치를 선택함으로써, 더 다양한 반도체장치를 제조할 수 있다.
(실시형태 2)
도 16 내지 도 19는 본 발명의 다른 실시형태(실시형태 2)인 반도체장치(다이오드) 및 그 제조방법에 관한 도면이다. 본 실시형태 2의 반도체장치(1D)는, 실시형태 1의 반도체장치(1A)에 있어서, 스탠드 오프량을 크게 한 예이다. 이 때문에, 밀봉체(2)의 이면에 있어서 2개소에서 일부를 사각형 모양으로 돌출(돌출부 50a, 50b)시켜, 한쪽의 돌출부(50a)의 중앙에 부품탑재부(3)를 배치하고, 다른 돌출부(50b)의 중앙에 와이어 접속부(4)를 배치한 구조로 되어 있다. 돌출부(50a, 50b)의 돌출 길이는, 예컨대 40㎛이다. 부품탑재부(3) 및 와이어 접속부(4)의 이면측의 실장용 도금막(6a, 6b)은 10.5㎛의 두께이므로, 밀봉체(2)의 이면으로부터 부품탑재부(3) 및 와이어 접속부(4)의 이면은 50.5㎛로, 상기 실시형태 1의 반도체장치(1A)에 비교해서 40㎛ 더 스탠드 오프량이 큰 반도체장치(1D)가 된다.
도 17은 반도체장치(1D)의 실장상태를 나타내는 모식적 단면도이다. 실장 기판(40)의 주면에는, 반도체장치(1D)의 부품탑재부(3) 및 와이어 접속부(4)에 대응한 랜드(41, 42)가 마련되어 있다. 그리고, 부품탑재부(3) 및 와이어 접속부(4)는 땜납 등의 접착재(43)를 통해서 랜드(41, 42) 위에 위치 결정 고정되어 있다.
이 반도체장치(1D)에 있어서는, 실장 기판(40)의 주면과, 밀봉체(2)의 돌출부(50a, 50b)가 아닌 이면과의 간격이, 예컨대, 50.5㎛로 넓어져, 충분한 스탠드 오프량이 확보된다. 따라서, 실장 기판(40)의 주면과 밀봉체(2)의 이면간에 이물이 섞여 들어도, 그 이물이 그 만큼 큰 것이 아닌 한, 부품탑재부(3) 및 와이어 접속부(4)는 확실하게 랜드(41, 42)에 접속되게 되고, 실장의 신뢰성이 높아진다.
다음에, 본 실시형태 2의 반도체장치(다이오드)(1D)의 제조에 대해서 설명한다. 도 18(a)에 나타내는 바와 같이, 실리콘 웨이퍼(15)를 준비한 후, 실리콘 웨이퍼(15)의 주면 및 이면에 산화막(실리콘 산화막)(16a, 16b)을 형성한다 (도 18〔c〕참조).
다음에, 도 18〔c〕에 나타내는 바와 같이, 실리콘 웨이퍼(15)의 주면 위에 포토레지스트막(51)을 형성한 후, 도 18(d)에 나타내는 바와 같이, 이 포토레지스트막(51)을 소정의 패턴으로 형성해서 마스크(51a)를 형성하고, 이어서 이 마스크(51a)를 에칭용 마스크로서 산화막(16a) 및 실리콘 웨이퍼(15)의 주면측 표층부분을 일정한 깊이(예컨대, 40㎛강) 에칭 제거해서 사각형 모양의 할로우(52a, 52b)를 형성한다(도 18〔e〕,〔f〕참조). 마스크(51a)는, 실시형태 1의 마스크(18a)와 동 일한 패턴이다. 이 에칭에 의한 산화막(16a)의 제거시, 동시에 실리콘 웨이퍼(15)의 이면의 산화막(16b)도 제거된다.
다음에, 마스크(51a)(포토레지스트막(51))를 제거(도 19〔a〕참조)한 후, 도 19(b)에 나타내는 바와 같이, 실리콘 웨이퍼(15)의 주면을 산화하여 실리콘 산화막(16d)을 형성한다. 산화막(16a)은 일체로 되어 실리콘 산화막(16d)이 된다. 이 단계에서, 할로우(52a, 52b)의 깊이는 40㎛가 된다.
다음에, 도 19(c)에 나타내는 바와 같이, 실시형태 1과 같이 실리콘 웨이퍼(15)의 주면 위에 Ti층(하층)과 Ni층으로 이루어지는 금속 적층막(17)을 형성한다. 이 언더범프 메탈층이 되는 금속 적층막(17)의 두께는 0.5㎛가 된다. 이 상태는, 실시형태 1의 경우의 도 5(c)의 상태이다. 다른 점은 실리콘 웨이퍼(15)의 주면에 할로우(52a, 52b)가 있고, 이면에 실리콘 산화막이 없는 점이다.
다음에, 도 19(d)에 나타내는 바와 같이, 부품탑재부(3) 및 와이어 접속부(4)를 할로우(52a, 52b)의 밑바닥에 형성한다. 도 19(c)에서 나타내는 공정에서 도 19(d)에 나타내는 공정 사이에는, 실시형태 1에서의 도 5(d)∼도 5(f) 및 도 7(a)∼도 7(d)에 나타내는 처리가 순차 행해진다. 즉, 실리콘 웨이퍼(15)의 주면상에의 마스크 형성, 이 마스크를 사용한 본체 금속층(3b, 4b)의 형성, 본체 금속층(3b, 4b)의 주면상에의 앵커 효과를 가지는 도금막(3c, 4c)의 형성, 상기 금속 적층막(17)의 선택 에칭에 의한 금속 적층막(3a, 4a)의 형성, 이들의 공정에 의해 할로우(52a, 52b)의 저면에는 부품탑재부(3) 및 와이어 접속부(4)가 형성된다.
다음에, 도 19(d)에 나타내는 바와 같이, 부품탑재부(3)의 주면에 반도체 칩(7A)을 탑재하고, 이어서, 반도체 칩(7A)의 주면의 전극(7c)과 와이어 접속부(4)의주면을 와이어(9)로 접속한다.
그 다음에, 도시는 하지 않지만, 실시형태 1에서의 도 8(a)∼도 8(d) 및 도 11(a)∼도 11(c)에 나타내는 가공 처리를 행하고, 도 19(e) 및 도 16에 나타내는 반도체장치(1D)를 제조한다. 즉, 실리콘 웨이퍼(15)의 주면상에의 수지층의 형성, 수지층에서 실리콘 웨이퍼(15) 및 실리콘 산화막(16d)의 제거, 수지층의 이면에 노출하는 부품탑재부(3) 및 와이어 접속부(4)의 이면에의 도금막(3c, 4c)의 형성, 수지층의 분단에 의한 개편화에 의해 반도체장치(1D)를 제조한다.
본 실시형태 2의 반도체장치의 제조방법에 의해 제조된 반도체장치(1D)는, 외부 전극단자의 스탠드 오프량이 크게 되므로, 실장 기판에 반도체장치(1D)를 실장한 경우, 밀봉체(2)와 실장 기판 사이에 이물이 섞여 들어도, 그 이물이 그 만큼 큰 것이 아닌 한, 부품탑재부(3) 및 와이어 접속부(4)는 확실하게 실장 기판의 랜드에 접속되게 된다.
또한, 본 실시형태 2에 있어서도, 실시형태 1이 가지는 일부 효과를 가지게 된다.,
(실시형태 3)
도 20 내지 도 26은 본 발명의 다른 실시형태(실시형태 3)인 반도체장치 및 그 제조방법에 관한 도면이며, 도 20 내지 도 22는 반도체장치에 관한 도면이고, 도 23 내지도 26은 반도체장치의 제조방법을 나타내는 도면이다.
본 실시형태 3 이후에 있어서는, 실리콘 웨이퍼(15)의 주면에 절연막과 도체층에 의해 배선부(다층배선부)를 형성하고, 최상층의 배선 위에 금속대좌, 즉 부품탑재부, 와이어 접속부 및 전극고정부를 형성하고, 보다 전극수가 많은 반도체 칩의 탑재나 대부분의 전자부품의 탑재를 가능하게 하는 구조이다. 반도체 칩의 전극은 와이어를 통해서 와이어 접속부에 접속하는 구조, 플립칩 방식에서 전극고정부에 접속하는 구조가 있다. 또한, 양단에 전극을 가지는 칩 부품에 있어서는, 양단의 전극을 한쌍의 전극고정부에 접속한다.
본 실시형태 3은 BGA(Ball Grid Array)형의 반도체장치에 본 발명을 적용한 예이다. BGA(반도체장치)(1E)는, 도 20 내지 도 22에 나타내는 구조로 되어 있다. 도 20은 BGA(lE)의 모식적 단면도, 도 21은 BGA(lE)의 모식적 투시 평면도, 도 22는 BGA(lE)의 모식적 저면도이다.
이들 도면에 나타내는 바와 같이, 절연성 수지로 형성되는 편평한 사각형 모양의 밀봉체(2)의 이면(도 20에서 하면)에는, 다층배선부(55)가 형성되고, 이 다층배선부(55)의 이면에는 볼 전극(56)이 어레이 모양으로 형성되어 있다(도 22 참조). 다층배선부(55)의 주면 중앙에 접착재(8)을 통해서 반도체 칩(7E)이 고정되어 있다. 이 반도체 칩(7E)의 주면에는 도시는 하지 않지만 전극이 복수 마련되어 있다. 이 전극과 다층배선부(55)의 주면에 마련된 와이어 접속부(4)는, 도 21에 나타내는 바와 같이, 와이어(9)를 통해서 전기적으로 접속되어 있다. 와이어 접속부(4)는 다층배선부(55)의 배선을 통해서 소정의 볼 전극(56)에 전기적으로 접속되어 있다.
그 다음에, 본 실시형태 3의 반도체장치(1E)의 제조방법에 대해서, 도 23 내지 도 26을 참조하면서 설명한다. 도 23은 실리콘 웨이퍼의 표면에 산화막을 형성하는 공정으로부터, 금속 적층막을 형성하는 공정까지를 나타내는 모식적 공정단면도, 도 24는 포토레지스트막을 형성하는 공정으로부터, 금속층을 패터닝하는 공정까지를 나타내는 모식적 공정단면도, 도 25는 칩 접착용 절연 페이스트를 도포하는 공정으로부터, 웨이퍼를 제거하는 공정까지를 나타내는 모식적 공정단면도, 도 26은 수지밀봉층의 이면의 실리콘 산화막을 제거하는 공정으로부터, 수지밀봉층을 종횡으로 절단해서 개편화를 도모해 복수의 반도체장치를 형성하는 공정까지를 나타내는 모식적 공정단면도이다. 또, 반도체장치(1E)의 제조에 있어서는, 면적이 넓은 실리콘 웨이퍼를 사용하지만, 도면에서는 단일 반도체장치(1E)를 제조하는 부분만을 나타내는 것으로 한다.
도 23(a)에 나타내는 바와 같이, 실시형태 1과 같이 실리콘 웨이퍼(15)의 주면 및 이면에 열산화에 의해 산화막(16a, 16b)을 형성한 후, 도 23(b)에 나타내는 바와 같이 제1 절연막(57)을 형성한다. 또, 후 공정에서 산화막(16a)을 에칭 제거하지만, 이때 제1 절연막(57)은 함께 에칭 제거되지 않는 또는 에칭하기 어려운 재질의 것이고, 예컨대, 재배선용 감광성 웨이퍼 코트재로 형성되어 있다.
다음에, 도 23(b)에 나타내는 바와 같이, 볼 전극(56)을 형성하는 개소가 되는 부분에 쓰루홀을 상용의 포토리소그래피 기술과 에칭 기술에 의해 형성하고, 이어서 제1 배선층(58)을 소정 패턴으로 형성한다. 이 제1 배선층(58) 위에는 그 후 도체가 포개서 형성되어, 와이어의 일단이 접속된다. 제1 배선층(58)은 상기 쓰루홀 부분에 형성되는 것(독립부(58a)), 쓰루홀 부분에서 제1 절연막(57) 위에도 연장하는 것(선단을 연장부(58b)라 호칭)이 있다. 와이어는 독립부(58a)나 연장부(58b)에 접속되게 된다.
쓰루홀 부분에서 제1 절연막(57) 위로 연장하는 배선은, 층간 배선층이 되고, 외부 전극단자인 볼 전극(56)의 위치를 자유롭게 선택할 수 있다. 또, 제1 배선층(58)은 스퍼터 등에 의해 형성한 후, 상용의 포토리소그래피 기술과 에칭 기술에 의해 소정의 패턴으로 형성된다. 이후의 각 패턴의 형성도 마찬가지로 포토리소그래피 기술과 에칭 기술에 의한다.
다음에, 제2 절연막(59)을 실리콘 웨이퍼(15)의 주면 전체 영역에 형성한 후, 이 제2 절연막(59)의 소정 개소에 쓰루홀을 설치하고, 또 쓰루홀에 도체를 충전해서 제2 배선층(60)을 형성한다 (도 23〔c〕참조). 이것에 의해, 다층배선부(55)가 형성된다.
다음에, 도 23(d)에 나타내는 바와 같이, 실시형태 1과 같이 금속 적층막(17)을 형성한 후, 도 24(a)에 나타내는 바와 같이, 실시형태 1과 같이 패턴은 다르지만 마스크(18a)를 설치하고, 이어서 전해 도금에 의해 노출하는 금속 적층막(17) 위에 본체 금속층(4b)을 형성한다. 이 본체 금속층(4b)은 제1 배선층(58)의 독립부(58a)나 연장부(58b) 위에 제2 배선층(60)보다도 크게 형성한다. 이것에 의해, 앵커 작용이 가능하게 되므로, 실시형태 1과 같이 계속해서 도금막을 형성하고 있지 않다. 그러나, 와이어의 접속 신뢰성을 높이기 위해, 계속해서 도금막의 형성을 행해도 된다. 본체 금속층(4b)은 실시형태 1과 같은 Ni이지만, 와이어의 접속 신뢰성을 높이기 위해 Au도금막을 형성해도 된다.
다음에, 도 24(f)에 나타내는 바와 같이, 마스크(18a)를 제거한 후, 본체 금속층(4b)을 마스크로 금속 적층막(17)을 에칭하고, 도 24(g)에 나타내는 바와 같이, 금속 적층막(4a)을 형성하고, 와이어 접속부(4)를 형성한다.
다음에, 도 25(a)에 나타내는 바와 같이, 실리콘 웨이퍼(15)의 주면 중앙, 즉 제2 절연막(59) 위에 칩 접착용 절연 페이스트(61)를 도포한 후, 이 칩 접착용 절연 페이스트(61)를 통해서 반도체 칩(7E)을 고정한다(도 25〔b〕참조). 칩 접착용 절연 페이스트(61)는 소정 시간 베이킹해서 경화시킨다.
다음에, 도 25(b)에 나타내는 바와 같이, 반도체 칩(7E)의 전극과, 반도체 칩(7E)의 주위의 와이어 접속부(4)를 도전성의 와이어(9)로 접속한다.
이 이후의 공정은 실시형태 1과 거의 같다. 즉, 다음에, 도 25(c)에 나타내는 바와 같이, 실시형태 1과 같이, 실리콘 웨이퍼(15)를 지지부재로서, 상용의 트랜스퍼 몰드장치를 사용하고, 지지 기판(15)의 주면에 편면 몰드를 행해 절연성 수지로 이루어지는 수지층(20)을 형성한다. 수지층(20)은 일정한 두께이며, 실리콘 웨이퍼(15)의 외주부분을 벗어난 부분까지 형성한다(일괄 몰드).
다음에, 도 25(d)에 나타내는 바와 같이, 수지층(20)의 이면에서 산화막(16b) 및 지지 기판(15)을 연삭과 에칭에 의해 제거한다. 실리콘의 에칭은, 불산계의 에칭액으로 행한다. 이때, 산화막(16b)은 에칭 스톱퍼로서 작용한다. 그 다음에, 알칼리계의 에칭액으로 실리콘 산화막(SiO2막)(16a)을 에칭 제거한다. 이것에 의해, 수지층(20)의 이면에는 제1 배선층(58)의 이면이 노출하게 된다.
다음에, 이것은 실시형태 1과 다르지만, 도 26(b)에 나타내는 바와 같이, 무전해 도금법에 의해 수지층(20)의 이면에 노출하는 제1 배선층(58)의 이면에 도금막(62)을 형성한다. 이 무전해 도금법에 의해, 제1 배선층(58)의 표면에 Au막을 0.5㎛ 형성한다. 제1 배선층(58)의 이면과 수지층(20)의 이면은 거의 동일 평면위에 위치하고 있으므로, 도금막(62)의 형성에 의해 외부 전극단자는 스탠드 오프 구조가 된다.
다음에, 전기적 특성검사를 행하고, 또 수지층(20)의 주면의 소정 개소에 마킹을 시행한다.
그 다음에, 이것은 실시형태 1과 다르지만, 상기 도금막(62) 표면에 땜납 볼을 설치해서 볼 전극(56)을 형성한다. 또, 수지층(20)을 종횡으로 분단해서 밀봉체(2)로서 반도체장치(BGA)(1E)를 복수 제조한다.
본 실시형태 3에 의하면, 층간 배선층을 사용하는 구조이므로, 외부 전극단자의 위치를 자유롭게 선택할 수 있는 특징이 있다.
본 실시형태 3에 의하면, 다기능 IC의 BGA화를 간단히 행할 수 있고, 또 박형이고 저렴한 반도체장치를 제조할 수 있다.
본 실시형태 3에 있어서도 상기 각 실시형태가 가지는 효과의 일부를 가지는다.
(실시형태 4)
도 27 내지 도 29는 본 발명의 다른 실시형태(실시형태 4)인 반도체장치에 관한 도면이다. 본 실시형태 4에서는, CATV(Cable Television)의 컨버터에 사용되는 DBM(Double Balanced Mixer)에 본 발명의 반도체장치의 제조방법을 적용한 예를나타낸다.
DBM은, 도 29의 등가회로도에 나타내는 바와 같이, 4개의 쇼트키 다이오드(65)를 브리지 모양으로 접속한 4단자 구조이다. 도 27은 DBM을 나타내는 모식적 단면도, 도 28은 DBM의 탑재부품 등을 투시하는 모식적 투시 평면도이다.
도 28에 나타내는 바와 같이, 사각형 모양의 밀봉체(2)의 4귀퉁이에는 부품탑재부(3)와 와이어 접속부(4)가 일체로 된 지지부(66)가 각각 배치되어 있다. 지지부(66)는 사각형 부분(66a)과, 이 사각형 부분(66a)의 한변의 중앙으로부터 가늘고 길게 돌출하는 슬렌더(slender)부(66b)로 이루어지고, 사각형 부분(66a)은 사각형모양의 밀봉체(2)의 귀퉁이에 위치하고, 슬렌더부(66b)는 밀봉체(2)의 한변에 평행하게 연장하고 있다. 그리고, 각 지지부(66)의 슬렌더부(66b)는 밀봉체(2)의 주변을 따라 동일 방향을 향해 연장하고 있다.
지지부(66)의 사각형 부분(66a) 위에는 본체 금속층(67a)이 형성되고, 슬렌더부(66b)의 도중에는 본체 금속층(67b)이 포개서 형성되어 있다. 사각형 부분(66a)과 본체 금속층(67a)에 의해 부품탑재부(3)가 형성되고, 슬렌더부(66b)와 본체 금속층(67b)에 의해 와이어 접속부(4)가 형성되어 있다. 그리고, 부품탑재부(3)에는 도시하지 않은 도전성 접착재를 통해서 쇼트키 다이오드(65)가 고정되고, 이 쇼트키 다이오드(65)의 상면의 전극과, 부품탑재부(3)에 근접한 인접하는 와이어 접속부(4)는 도전성의 와이어(9)로 접속되어 있다.
DBM을 단면적으로 보면, 밀봉체(2)의 이면에 실시형태 3에서의 도 20에 나타내는 다층배선부(55)에 대응하는 다층배선부(55a)가 존재한다. 이 다층배선부(55a)는, 제1 절연막(57)과, 이 제1 절연막(57)에 겹쳐 밀봉체(2)에 접하는 제2 절연막(59)을 가지고, 제1 절연막(57)과 제2 절연막(59)과의 사이에 지지부(66)가 끼이고, 지지부(66)의 사각형 부분(66a) 위에는 본체 금속층(67a)이 형성되며, 슬렌더부(66b) 위에는 본체 금속층(67b)이 형성되어 있다.
본체 금속층(67a) 및 본체 금속층(67b)의 상단은 제2 절연막(59)로부터 돌출해서 밀봉체(2)내에까지 연장하고 있다. 사각형 부분(66a)과 본체 금속층(67a)에 의해 부품탑재부(3)가 형성되기 때문에, 본체 금속층(67a) 위에는 쇼트키 다이오드(65)가 탑재된다. 슬렌더부(66b)와 본체 금속층(67b)에 의해 와이어 접속부(4)가 형성되기 때문에, 본체 금속층(67b)과 쇼트키 다이오드(65)의 상면전극은 와이어(9)로 접속된다.
지지부(66)의 사각형 부분(66a)의 하면은, 제1 절연막(57)을 관통해서 제1 절연막(57)의 이면과 같은 면(面)위에 위치하고 있다. 이것은, DBM의 제조에 있어서, 도시하지 않은 실리콘 웨이퍼의 주면에 제1 절연막(57)이 마련되고, 또 사각형 부분(66a)을 제조하는 제1 절연막 부분에 구멍(쓰루홀)을 형성하고, 그 후 지지부(66)(사각형 부분(66a) 및 슬렌더부(66b))를 형성하며, 최종단계에서 실리콘 웨이퍼를 제거하는 것에 의한다.
제1 절연막(57)의 이면에 노출하는 사각형 부분(66a)의 이면에는 실장용 도금막(6a)이 형성되어 있다. 실장용 도금막(6a)은 제1 절연막(57)의 이면으로부터 돌출하기 때문에, 전극은 스탠드 오프 구조가 된다.
쇼트키 다이오드(65)는, 상하면에 전극을 가지는 구조로 하는 동시에, 하면전극은 도전성의 접착재를 통해서 본체 금속층(67b)에 고정되기 때문에, 하면전극은 실장용 도금막(6a)과 동통상태가 된다. 이것에 의해, 도 29에 나타내는 회로구성의 DBM(반도체장치)(1F)이 제조된다.
본 실시형태 4의 반도체장치(DBM))(1F)도, 상기 실시형태와 같이 실리콘 웨이퍼를 사용해서 제조되며, 실리콘 웨이퍼의 주면에 수지층을 형성한 후 실리콘 웨이퍼는 제거되고, 또 수지층의 종횡의 분단에 의해 제조된다.
본 실시형태 4에 의하면, 박형·소형이고 또 저렴한 DBM(반도체장치)(1F)을 제공할 수 있다.
본 실시형태 4에 있어서도 상기 각 실시형태가 가지는 효과의 일부를 가진다.
(실시형태 5)
도 30 내지 도 32는 본 발명의 다른 실시형태(실시형태 5)인 반도체장치에 관한 도면이다. 본 발명은, 부품탑재부, 와이어 접속부에 부가해서, 본 발명의 반도체장치의 제조방법에 의해 새롭게 전극고정부를 형성하고, 이들의 조합에 의해, 개별 반도체장치 뿐만아니라, 회로 기능을 구비한 박형의 원패키지의 복합 소자나 모듈도 임의로 제조 가능하게 하는 예이다. 본 실시형태 5는 이와 같은 반도체장치의 제조 예이다.
본 실시형태 5의 반도체장치(1G)는, 콜핏쯔형 발진회로를 가지는 일반적인 VCO(Voltage Controlled Oscillator)를 구성하는 멀티칩 모듈(Multi Chip Module; MCM)이다. 도 31은 탑재 부품의 레이아웃을 나타내는 모식적 투시 평면도이며, 도32는 등가 회로도이다. 평면도에서는 일부의 부품 등은 생략하고 있다.
VCO(1G)는, 트랜지스터 칩이 두개(Q1, Q2), 다이오드 칩이 하나(D), 그 밖에 칩 컨덴서(C1∼C9)와 칩 저항(R1∼R4) 등을 가진다. 실시형태 1 내지 실시형태 4의 기술을 사용해서, 본 실시형태 5에서는, 도 30에 나타내는 바와 같이, 부품탑재부(3) 및 와이어 접속부(4) 이외에 전극고정부(5)도 형성하고, 칩 컨덴서나 칩 저항 등의 수동소자인 칩 부품(70)의 전극(70a)을 전극고정부(5)에 도시하지 않은 접합재를 사용해서 전기적으로 접속한다. 두개의 부품탑재부(3) 위에는 반도체 칩(7G1, 7G2)이 탑재되고, 각각의 반도체 칩(7G1, 7G2)의 전극은 와이어(9)를 통해서 와이어 접속부(4)에 전기적으로 접속되어 있다.
본 실시형태 5의 반도체장치(VCO)(1G)에 있어서는, 밀봉체(2)의 이면의 다층배선부(55b)는, 실시형태 4와 거의 같은 구조로 되어 있지만, 본 실시형태 5의 경우에는 절연막은 최하층의 제1 절연막(57), 중층의 제2 절연막(59)에 부가해서 상층의 제3 절연막(71)의 조합으로 구성되어 있다.
배선은, 제1 배선층(58)과, 이 제1 배선층(58) 위에 부분적으로 포개져 형성되는 본체 금속층(73)으로 이루어진다. 제1 배선층(58)은 제1 절연막(57)에 마련된 쓰루홀 부분에 형성되고, 제2 절연막(59)의 높이까지 두껍게 형성된다. 제1 배선층(58)은, 상기 쓰루홀 부분에만 형성되는 독립부(58a)와, 제1 절연막(57) 위까지 연장하는 연장부(58b)로 이루어진다.
제1 배선층(58)과 그 위의 본체 금속층(73)에 의해 부품탑재부(3), 와이어 접속부(4), 전극고정부(5)가 형성된다. 제1 절연막(57)의 이면에 노출하는 제1 배선층(58)의 표면에는 실장용 도금막(6a)이 형성되어 있다. 실장용 도금막(6a)은 제1 절연막(57)의 이면보다도 돌출하고, 스탠드 오프 구조로 되어 있다.
본 실시형태 5의 반도체장치(VCO)(1G)도, 상기 실시형태와 같이 실리콘 웨이퍼를 사용해서 제조되고, 실리콘 웨이퍼의 주면에 수지층을 형성한 후 실리콘 웨이퍼는 제거되며, 또 수지층의 종횡의 분단에 의해 제조된다.
본 실시형태 5에 의하면, 박형·소형이고 또 저렴한 VCO(반도체장치)(1G)를 제공할 수 있다.
본 실시형태 5에 있어서도 상기 각 실시형태가 가지는 효과의 일부를 가진다.
(실시형태 6)
도 33은 본 발명의 다른 실시형태(실시형태 6)인 반도체장치(MCM)의 탑재 부품을 투시하는 모식적 투시 평면도, 도 34는 MCM에서의 일부의 모식적 단면도이다.
본 실시형태 6의 반도체장치(1H)는, MCM 구조의 볼 그리드 어레이형의 반도체장치에 본 발명을 적용한 예이며, 상기 각 실시형태의 반도체장치 제조기술이 사용된다.
본 실시형태 6의 반도체장치(1H)는, 고속 마이크로세서(MPU:초소형 연산처리 장치), 메인 메모리, 버퍼 메모리 등의 LSI를 탑재한 MCM모듈이다.
본 실시형태 6의 반도체장치(1H)에 있어서는, 도 34에 나타내는 바와 같이, 밀봉체(2)의 이면의 다층배선부(55f)는, 실시형태 5와 거의 같은 구조로 되어 있지만, 본 실시형태 6의 경우는 절연막 및 중간의 배선을 형성하는 도체층의 층수가많게 되어 있다.
도 34는 반도체장치(1H)의 일부의 단면도이지만, 이 도면에 나타내는 바와 같이, 다층배선부(55f)의 최하층은 제1 절연막(57)이다. 이 위에는 밀봉체(2)를 향해서 제2 절연막(59), 제3 절연막(75), 제4 절연막(76)이 겹쳐져 있다. 제1 절연막(57)에 설치한 쓰루홀로부터 제1 절연막(57)위에 걸쳐 제1 배선층(58)이 형성되고, 제2 절연막(59) 위에 제2배선층(77)이 형성되어, 제2배선층(77)위에 본체 금속층(78)이 형성되어 있다. 본체 금속층(78)은 측면을 제4 절연막(76)으로 둘러싸여져, 본체 금속층(78)이 마련되지 않는 제2 배선층(77) 부분은 제4 절연막(76)으로 덮어져 있다. 본체 금속층(78)의 주면에는, 하층이 Ni, 상층이 Au로 이루어지는 도금막(79)이 마련되어 있다.
본 실시형태 6에서는, 반도체 칩은 플립칩 방식으로 탑재되고, 나머지의 부품도 전극이 접속되는 표면실장 구조이다. 그래서, 이들 전극을 접속할 수 있도록, 다층배선부(55f)의 주면에는, 크기는 그것에 상응하게 선택되지만 본체 금속층(78) 및 도금막(79)을 포함하는 부분에서 전극고정부(5)가 형성되어 있다.
반도체 칩이나 칩 부품의 전극은 전극고정부의 Au층에 접속되기 때문에, 접합의 신뢰성이 높아진다.
다층배선부(55f)의 이면에 노출하는 제1 배선층(58)의 노출면에는 도금막(62)이 마련되어 있다. 이 도금막(62)에는 볼 전극(56)이 설치되어 있다. 볼 전극(56)은, 예컨대 땜납 볼이다. 이것에 의해, 반도체장치(1H)는 BGA형이 된다.
반도체장치(1H)는, 도 33의 투시 평면도에 나타내는 바와 같이, MPU가 형성된 반도체 칩(7J), 메인 메모리(DRAM)가 형성된 복수개의 반도체 칩(7K), 버퍼 메모리가 형성된 복수개의 반도체 칩(7L), 복수개의 칩 부품(70)(컨덴서나 저항 소자등을 구성하는 수동소자) 등을 가진다.
칩 부품(70)은, 실시형태 5와 같이 그 전극은, 칩 부품용으로서는 도시하지 않은 전극고정부에 땜납 실장된다.
본 실시형태 6에서는, 반도체 칩(7J, 7K, 7L)은, 도 34에 나타내는 바와 같이, 플립칩 방식에 의해 전극고정부(5)에 고정된다. 이때, 다층배선부(55f)의 주면과 반도체 칩(7J, 7K, 7L)과의 간극에는, 이방성 도전성 수지(81)가 개재된다. 이방성 도전성 수지(81)는, 금 범프(80)와 전극고정부(5)에 의한 압착에 의해 내부에 존재하는 도전체가 상호 접촉하고, 금 범프(80)와 전극고정부(5)를 전기적으로 접속한다. 전기적으로 접속되는 상태에서 이방성 도전성 수지(81)는 베이크 처리되어 경화하고, 반도체 칩(7J, 7K, 7L)을 다층배선부(55f)에 고정하게 된다.
또, 도 34에는, 반도체 칩(7J, 7K)의 플립칩 실장상태를 나타내지만, 반도체 칩(7L)의 경우도 같다.
본 실시형태 6의 반도체장치(1H)의 제조에 있어서도, 상기 각 실시형태와 같이 주면 및 이면에 산화막을 가지는 실리콘 웨이퍼(15)를 사용하고, 실리콘 웨이퍼(15)의 주면에 다층배선부(55f)를 형성해서 소정 패턴으로 전극고정부(5)를 형성한다.
다음에, 반도체 칩(7J, 7K, 7L)의 탑재, 칩 부품(70)의 실장을 행한 후, 실리콘 웨이퍼(15)의 주면측에 반도체 칩(7J, 7K, 7L)이나 칩 부품(70)을 덮는 수지층(20)을 형성한다.
다음에, 수지층(20)의 이면으로부터 실리콘 웨이퍼(15) 및 산화막을 제거하고, 이어서 수지층(20)의 이면에 노출하는 제1 배선층(58)의 표면에 도금막(62)을 형성하고, 또 도금막(62)에 볼 전극(56)을 설치한다.
다음에, 수지층(20)을 종횡으로 분단해서 복수의 반도체장치(1H)를 제조한다.
본 실시형태 6에 의하면, 반도체 칩(7J, 7K, 7L)이나 칩 부품(70)이 표면실장 구조이며, 루프 높이를 낮게 할 수 없는 와이어 본딩을 필요로 하지 않으므로, 수지층(20), 즉 밀봉체(2)의 높이를 낮게 할 수 있어, 더 반도체장치(1H)의 박형화를 도모할 수 있다.
본 실시형태 6에 있어서도 상기 각 실시형태가 가지는 효과의 일부를 가진다.
이상 본 발명자에 의해 이루어진 발명을 실시형태에 의거해서 구체적으로 설명했지만, 본 발명은 상기 실시형태에 한정되나 것은 아니고, 그 요지를 이탈하지 않는 범위에서 여러가지 변경 가능한 것은 말할 필요도 없다.
본원에 있어서 개시되는 발명 중 대표적인 것에 의해 얻을 수 있는 효과를 간단히 설명하면, 하기와 같다.
(1) 반도체 기판을 사용하는 웨이퍼 프로세스 공정의 설비를 사용할 수 있기 때문에, 반도체장치의 제조 코스트의 저감이 가능하게 된다.
(2) 박형이고 또 소형의 반도체장치를 제공할 수 있다.
(3) 복수의 능동부품인 반도체 소자나 수동부품을 탑재한 박형이고 또 소형의 반도체장치를 염가로 제공할 수 있다. 즉, 금속대좌는 사용 목적에 따라 그 사이즈를 바꾸어, 부품탑재부, 와이어 접속부, 전극고정부로 할 수 있다. 이 결과, 각종의 전자부품의 탑재가 가능하게 되어, 멀티 칩 모듈화도 가능하게 된다.
이상과 같이, 본 발명에 관한 수지밀봉형 반도체장치의 제조방법은, 박형·소형화가 가능하고 또 경량이 되는 면실장 구조의 반도체장치를 염가로 제조할 수 있다. 따라서, 본 발명에 의한 반도체장치를 조립하는 전자기기의 소형화나 제조 코스트 저감도 가능하게 된다.

Claims (30)

  1. 절연성 수지로 이루어지는 밀봉체와,
    상기 밀봉체내에 마련되고, 상기 밀봉체의 이면에 이면을 노출시키는 복수의 금속층과,
    상기 하나의 금속층의 주면에 이면을 통해서 고정되어, 주면에 1 내지 복수의 전극을 가지는 전자부품과,
    상기 전극과 상기 다른 금속층의 주면을 접속하는 도전성의 와이어를 가지고,
    상기 금속층의 상기 밀봉체내에 위치하는 주면측은 굵게 되어 있는 것을 특징으로 하는 반도체장치.
  2. 제 1 항에 있어서,
    상기 밀봉체의 이면에는 복수 개소에서 일단 동일한 길이 돌출한 돌출부가 마련되고, 상기 금속층은 상기 돌출부내에 각각 마련되어 있는 것을 특징으로 하는 반도체장치.
  3. 제 1 항에 있어서,
    상기 금속층의 이면과 상기 밀봉체의 이면은 거의 동일한 평면 위에 위치하고 있는 것을 특징으로 하는 반도체장치.
  4. 제 1 항에 있어서,
    상기 금속층의 이면에는 금속 도금막이 형성되어 있는 것을 특징으로 하는 반도체장치.
  5. 제 4 항에 있어서,
    상기 금속 도금막은 하층이 Ni이고 상층이 Au인 것을 특징으로 하는 반도체장치.
  6. 제 4 항에 있어서,
    상기 금속 도금막에는 볼 전극이 설치되어 있는 것을 특징으로 하는 반도체장치.
  7. 제 1 항에 있어서,
    상기 금속층은 상기 밀봉체의 외주 테두리보다도 내측에 위치하고 있는 것을 특징으로 하는 반도체장치.
  8. 제 1 항에 있어서,
    상기 금속층은 금속 적층막과, 이 금속 적층막 위에 형성되는 강도부재로 이루어지는 제1 금속막과, 이 제1 금속막의 표면에 형성되는 제2 금속막으로 이루어지고, 상기 제2 금속막은 상기 제1 금속막의 주면에서 일부의 주위면에 걸쳐 마련되어 상기 제1 금속막보다도 굵게 되어 있는 것을 특징으로 하는 반도체장치.
  9. 제 7 항에 있어서,
    상기 금속 적층막은 하층이 Ti층이고 상층이 Ni층으로 이루어지며, 상기 제1 금속막은 Ni층으로 이루어지고, 상기 제2 금속막은 하층이 Ni층이며 상층이 Au층으로 이루어지고 있는 것을 특징으로 하는 반도체장치.
  10. 제 1 항에 있어서,
    상기 전자부품은 상하에 전극을 가지고, 상기 하면의 전극이 상기 하나의 금속층에 전기적으로 접속되며, 상기 상면의 전극이 상기 와이어를 통해서 다른 금속층에 접속되어 있는 것을 특징으로 하는 반도체장치.
  11. 제 10 항에 있어서,
    상기 전자부품은 다이오드가 형성된 반도체 칩인 것을 특징으로 하는 반도체장치.
  12. 제 1 항에 있어서,
    상기 하나의 금속층의 주면에는 이면을 통해서 반도체 칩이 고정되고, 이 반도체 칩의 주면의 전극은 상기 다른 금속층에 도전성의 와이어를 통해서 접속되어있는 것을 특징으로 하는 반도체장치.
  13. 제 12 항에 있어서,
    상기 반도체 칩은 트랜지스터가 형성되어 있는 것을 특징으로 하는 반도체장치.
  14. 제 12 항에 있어서,
    상기 반도체 칩은 IC가 형성되어 있는 것을 특징으로 하는 반도체장치.
  15. 제 1 항에 있어서,
    양단에 전극을 가지는 전자부품의 전극이 상기 한쌍의 금속층에 도전성의 접합재를 통해서 실장되어 있는 것을 특징으로 하는 반도체장치.
  16. 제 1 항에 있어서,
    상기 복수의 금속층에 하나의 반도체 칩의 복수의 전극이 플립칩 방식으로 고정되어 있는 것을 특징으로 하는 반도체장치.
  17. 제 1 항에 있어서,
    1 내지 복수의 반도체 칩 및 1 내지 복수의 수동부품이 상기 밀봉체내에 조립되어 있는 것을 특징으로 하는 반도체장치.
  18. 제 1 항에 있어서,
    상기 밀봉체의 이면에는 1 내지 복수의 절연층과 1 내지 복수의 도체층에 의한 배선부가 마련되고, 상기 금속층은 상기 복수의 도체층을 포함하는 부재로 형성되어 있는 것을 특징으로 하는 반도체장치.
  19. 반도체 기판을 준비하는 공정과,
    상기 반도체 기판의 주면 및 이면에 산화막을 형성하는 공정과,
    상기 산화막 위에 금속층을 구성하는 금속 적층막을 형성하는 공정과,
    상기 금속 적층막 위에 상기 금속층을 구성하는 제1 금속막을 형성하는 공정과,
    상기 제1 금속막의 표면에 상기 금속층을 구성하는 제2 금속막을 형성하는 공정과,
    상기 복수의 금속층 중 적어도 하나의 금속층의 주면에, 주면에 1 내지 복수의 전극을 가지는 전자부품을 이면을 통해서 고정하는 공정과,
    상기 전자부품의 전극과 다른 금속층을 도전성의 와이어로 접속하는 공정과,
    상기 반도체 기판의 주면에 상기 전자부품 및 상기 와이어 등을 덮는 절연성 수지로 이루어지는 수지층을 형성하는 공정과,
    상기 반도체 기판의 주면의 산화막을 남겨서 상기 반도체 기판 및 상기 반도체 기판 이면의 산화막을 제거하는 공정과,
    상기 수지층의 이면에 잔류하는 상기 산화막을 에칭해서 제거하는 공정과,
    상기 수지층의 이면에 노출하는 상기 금속층의 표면에 금속 도금막을 형성하는 공정과,
    상기 수지층을 종횡으로 절단해서 복수의 반도체장치를 형성하는 공정을 가지는 것을 특징으로 하는 반도체장치의 제조방법.
  20. 제 19 항에 있어서,
    상기 반도체 기판의 주면 및 이면에 산화막을 형성한 후,
    상기 반도체 기판의 주면에 복수 개소 할로우를 설치하는 동시에, 상기 반도체 기판의 주면에 산화막을 형성하며,
    그 후 상기 할로우 부분에 상기 금속층을 형성하고,
    이어서 상기 할로우 부분도 포함해서 절연성 수지에 의해 상기 밀봉체를 형성해서 밀봉체의 이면에 일단 동일한 길이 돌출한 돌출부를 설치하는 것을 특징으로 하는 반도체장치의 제조방법.
  21. 제 19 항에 있어서,
    상기 반도체 기판의 주면에 선택적으로 절연막을 형성해서 쓰루홀을 복수 형성하는 공정과,
    상기 쓰루홀로부터 상기 절연막 위에 걸쳐서 도체층을 형성하는 공정과,
    상기 도체층에 대면하는 쓰루홀을 가지는 절연막을 형성하는 공정과,
    상기 쓰루홀에 도체를 충전하는 공정과
    상기 도체에 포개서 상기 금속 적층막 및 제1 금속막 또는 상기 금속 적층막 및 제1 금속막 및 제2 금속막을 형성해서 상기 금속층을 형성하는 공정을 가지는 것을 특징으로 하는 반도체장치의 제조방법.
  22. 제 19 항에 있어서,
    상기 반도체 기판의 주면에 선택적으로 절연막을 형성해서 쓰루홀을 복수 형성하는 공정과,
    상기 쓰루홀 부분 및 상기 쓰루홀로부터 상기 절연막 위에 걸쳐서 도체층을 형성하는 공정과,
    상기 도체층에 대면하는 쓰루홀을 가지는 절연막을 형성하는 공정과,
    상기 쓰루홀 부분에 도체를 포개어 형성해서 상기 금속층을 형성하는 공정을 가지는 것을 특징으로 하는 반도체장치의 제조방법.
  23. 제 22 항에 있어서,
    상기 쓰루홀 부분 및 상기 쓰루홀로부터 상기 절연막 위에 걸쳐서 도체층을 형성한 후, 절연막의 형성과 도체층의 형성을 1 내지 복수 회 반복하고, 최후에 쓰루홀 부분에 도체를 포개서 상기 금속층을 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  24. 제 19 항에 있어서,
    상기 수지층의 이면에 노출하는 상기 금속층의 표면에 금속 도금막을 형성한 후, 상기 금속 도금막에 볼 전극을 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  25. 제 19 항에 있어서,
    상기 반도체 기판으로서 실리콘 단결정 기판 또는 폴리실리콘 기판 혹은 실리콘 미분말에 의한 소결 기판 중 어느 것인가 하나를 사용하는 것을 특징으로 하는 반도체장치의 제조방법.
  26. 제 19 항에 있어서,
    상기 전자부품으로서 상하면에 전극을 가지는 다이오드가 형성된 반도체 칩을 상기 금속층에 고정해서 다이오드를 제조하는 것을 특징으로 하는 반도체장치의 제조방법.
  27. 제 19 항에 있어서,
    상기 하나의 금속층의 주면에, 이면을 통해서 반도체 칩을 고정하고, 상기 반도체 칩의 주면의 전극과 상기 다른 금속층을 도전성의 와이어를 통해서 접속하는 것을 특징으로 하는 반도체장치의 제조방법.
  28. 제 19 항에 있어서,
    양단에 전극을 가지는 전자부품의 전극을 상기 한쌍의 금속층에 도전성의 접합재를 통해서 실장하는 것을 특징으로 하는 반도체장치의 제조방법.
  29. 제 19 항에 있어서,
    상기 복수의 금속층에 하나의 반도체 칩의 복수의 전극을 플립칩 방식으로 접속하는 것을 특징으로 하는 반도체장치의 제조방법.
  30. 제 19 항에 있어서,
    1 내지 복수의 반도체 칩 및 1 내지 복수의 수동부품을 상기 밀봉체내에 조립하는 것을 특징으로 하는 반도체장치의 제조방법.
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