JP4701506B2 - 回路ブロック体の製造方法、配線回路装置の製造方法並びに半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、薄型化が図られた回路ブロック体の製造方法と、この回路ブロック体を備えて高密度薄型化が図られた配線回路装置の製造方法及び半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、各種の電子機器等においては、小型軽量化、高機能化或いは多機能化が図られており、内蔵される配線回路装置や半導体装置についても小型高密度実装化が図られている。配線回路装置は、配線回路のビアの微細化或いは配線ピッチの狭窄化が図られるとともに、ＩＣパッケージの小型化や多ピン化、半導体チップのベアチップ実装、さらにはコンデンサや抵抗体等の受動素子の小型化や表面実装化等の技術開発により、小型高密度実装化が図られている。一方、受動素子においては、小型化の進展に伴って従来技術での製造或いは基板に対する実装が極めて困難となっている。したがって、配線回路装置においては、回路基板の主面上や層内に受動素子を直接成膜して形成した成膜素子内蔵型の配線回路装置も提案されている。
【０００３】
かかる成膜素子内蔵型配線回路装置は、セラミック基板上に、例えば金属や絶縁体のペーストをスクリーン印刷法等によって印刷する厚膜技術を用いて抵抗体やキャパシタが成膜形成されてなる。しかしながら、厚膜技術による受動素子の形成は、パターン精度や厚み精度に難があり、また再現性等のバラツキによって十分な信頼性が得られていないといった問題がある。また、厚膜技術による受動素子の形成は、基板上に塗布したペーストを焼結させるために高温処理が行われることから、耐熱性を有する基板が用いられなければならず、材料が制限されて比較的高価であるといった問題があった。
【０００４】
一方、半導体装置においても、１個の半導体チップに所定の機能を集約するいわゆるシステム大規模集積回路（ＬＳＩ：large-scal integrate circuit）化が図られている。また、半導体装置においては、プロセス技術の進展によって、例えばロジック機能とメモリ機能或いはアナログ機能とデジタル機能等のように異なる機能が混載されたシステムＬＳＩも提供されている。さらに、半導体装置においては、小型、薄型化の要求も大きく、例えば半導体をウェハ状態で裏面から機械的、化学的或いはその両方の方法によって研磨処理を施して薄型化を図ることも行われている。
【０００５】
しかしながら、システムＬＳＩは、複数のプロセスを経て各機能ブロックを混載する構造であるために、プロセス数が増加し、結果的に製造時間の増大や歩留りの低下等が生じてコストアップとなるといった問題があった。半導体装置においては、かかるシステムＬＳＩの問題点を解決するために、例えばマルチ・チップ・モジュール（ＭＣＭ：multi chip module）化の対応も図られる。このＭＣＭは、各プロセスの機能ブロックを個別の半導体チップとして製造し、これら半導体チップを同一の配線基板上に実装してシステムＬＳＩと同様の機能を半導体モジュールで実現したものである。
【０００６】
【発明が解決しようとする課題】
配線回路装置においては、上述した問題点を解決するために、図２９及び図３０に示すようにフォトグラフィック法、スパッタリング法や蒸着法等の薄膜形成技術を用いた成膜素子内蔵型配線回路装置の検討が図られている。図２９に示した配線回路装置１００は、コア基板１０１の主面に絶縁層１０２が形成され、この絶縁層１０２上に配線パターン１０３とともに抵抗体１０４が成膜形成されている。抵抗体１０４は、例えばニッケル−クロム（Ｎｉ−Ｃｒ）や、窒化タンタル（ＴａＮ）或いはタンタル（Ｔａ）等によって形成されている。なお、窒化タンタルは、温度係数（ＴＣＲ）が１００ＰＰＭ／℃以下の小さな値であり、寿命特性の安定度で優れていることから好適に用いられる。
【０００７】
また、図３０に示した配線回路装置１０５は、上述した配線回路装置１００と同様に主面に絶縁層１０２が形成されたコア基板１０１が用いられ、絶縁層１０２上に形成された配線パターン１０３の相対する両端部が重ね合わされて形成される配線パターン１０３ａ、１０３ｂ間にキャパシタ１０６が成膜形成されている。キャパシタ１０６は、詳細には下側の配線パターン１０３ａ上に誘電体層１０７が成膜されるとともにこの誘電体層１０７上に上側の配線パターン１０３ｂが積層形成されてなる。誘電体層１０７は、例えば酸化タンタル（Ｔａ２Ｏ５）や、窒化シリコン（Ｓｉ３Ｎ４）或いはチタン酸バリウム（ＢａＴｉＯ）等によって形成されている。酸化タンタルは、スパッタリング法によって基板上に直接成膜形成することが可能であり、またタンタル層や窒化タンタル層を陽極酸化することによってその表面上に酸化物を成長させて所望の厚みの酸化タンタル膜を形成することが可能である。
【０００８】
配線回路装置においては、例えばコア基板に受動素子を形成する際に機能するように導電性を有するシリコン基板が用いられている。このため、配線回路装置においては、例えばマザー基板等に実装する場合に配線パターンに形成した多数のランドとマザー基板のランドとの間をワイヤボンディング法によって接続するために、受動素子形成層の表面に端子パターンが形成される。したがって、配線回路装置においては、端子パターン形成工程やワイヤボンディング工程が必要であった。
【０００９】
ところで、通信端末機器等においては、小型軽量で携帯が可能であることが必須となっており、送受信部においてアナログの高周波信号の変換処理を行う高周波モジュールが備えられる。図３１に示した高周波モジュール１１０は、ベース基板部１１１上に、薄膜技術や厚膜技術によって層内に成膜受動素子を形成した高周波素子層部１１２を積層形成してなる。高周波素子層部１１２は、ベース基板部１１１の配線パターン１１３上に絶縁層１１４を介して第１配線層１１５が形成される。高周波素子層部１１２は、絶縁層１１４に形成したビア１１６を介してベース基板部１１１の配線パターン１１３と第１配線層１１５とが接続される。
【００１０】
高周波素子層部１１２には、第１配線層１１５に、上述したような抵抗体１１７やキャパシタ１１８が成膜形成されてなる。高周波素子層部１１２には、第１配線層１１５上に第２の絶縁層１１９が形成され、さらにこの第２の絶縁層１１９上にビア１１６を介して第２配線層１２０が積層形成されてなる。高周波素子層部１１２には、この第２配線層１２０にインダクタ１２１が形成されている。なお、インダクタ１２１については、利得の損失から、一般にスパッタリング法等による薄膜形成技術により形成されずに、例えばメッキ法等による厚膜形成技術によって形成される。
【００１１】
ところで、かかる高周波モジュール１１０においては、ベース基板部１１１上に高精度の抵抗体１１７やキャパシタ１１８がスパッタリング法等の薄膜形成技術によって形成されるために、ベース基板部１１１にスパッタリング時の表面温度の上昇に対する耐熱特性やリソグラフィ時の焦点深度の保持、マスキング時のコンタクトアライメント特性等が必要となる。ベース基板部１１１には、このために高精度の平坦性が必要とされるとともに、絶縁性、耐熱性或いは耐薬品性等が要求される。
【００１２】
高周波モジュール１１０においては、ベース基板部１１１のコア基板に、かかる特性を有するＳｉ基板やガラス基板が用いられて、ＬＳＩと別プロセスにより低コストで低損失な受動素子の成膜形成が可能とされるようになる。高周波モジュール１１０は、Ｓｉ基板やガラス基板を用いることで、従来のセラミックモジュール技術で用いられる印刷によるパターン等の形成方法やプリント配線基板に配線パターンを形成する湿式エッチング法等と比較して、高精度の受動素子の形成が可能であるとともに、素子サイズをその面積が１／１００程度まで縮小することが可能となった。高周波モジュール１１０は、Ｓｉ基板やガラス基板を用いることで、成膜受動素子の使用限界周波数帯域を２０ＧＨｚまで高めることも可能となった。
【００１３】
しかしながら、高周波モジュール１１０においては、例えばマザー基板等に実装するために上述したように高周波素子層部１１２にランドの形成やワイヤボンディング法等による接続工程が必要となる。高周波モジュール１１０は、高周波信号系の配線パターンが構成された高周波素子層部１１２に対して、ベース基板部１１１側から電源やグランドの供給配線或いは制御系信号配線が行われる。高周波モジュール１１０においては、このためにベース基板部１１１と高周波素子層部１１２との間に電磁的干渉が生じるとともに、配線層を多層に形成することによるコストアップになるといった問題も生じる。
【００１４】
高周波モジュールについては、上述したシリコン基板やガラス基板に起因する問題点を解決するために従来の配線基板装置に一般的に用いられている比較的廉価で多層化が可能な有機配線基板の適用が検討される。かかる高周波モジュールは、有機配線基板を用いることによって、ベース基板部に電源やグランドの配線部や制御系の配線部を構成するとともに高周波素子層部に高周波信号回路部を構成することで、両者の電磁的分離が図られ電磁干渉の発生が抑制されて特性の向上が図られるようになる。高周波モジュールは、ベース基板部に充分な面積を有する電源やグランドの配線を形成することが可能となることから、レギュレーションの高い電源供給が行われる。
【００１５】
しかしながら、高周波モジュールは、有機配線基板からなる多層配線基板をベース基板としてその上部に高周波素子層部を形成する場合に、ベース基板が上述したシリコン基板やガラス基板の特性を十分に有していないことから高精度の成膜受動素子を形成し得ないといった問題がある。また、高周波モジュールは、多層配線基板がそれ自体に反りが有るために、パターニング工程を順次行う際に各層の配線パターン等の位置合わせ精度が低下して高精度に製作されないといった問題がある。さらに、高周波モジュールは、多層配線基板がその表面が比較的粗いとともにこれに形成した配線パターンにより大きな凹凸も有るために、平坦性を要求される高精度の成膜受動素子の形成が困難であるといった問題があった。高周波モジュールは、多層配線基板の耐熱性が小さいために、スパッタリング工程を施すことが困難であるといった問題があった。
【００１６】
一方、図３２に示す半導体装置１３０においても、配線基板１３１として有機基板やセラミック基板が用いられ、その表裏主面に絶縁層１３２、１３３を介して配線層１３４、１３５がそれぞれパターン形成される。半導体装置１３０は、配線層１３４、１３５に図示しないが適宜の配線パターンや必要に応じて成膜素子等が形成されるとともに、一方主面上に半導体チップ１３６がフェースダウン実装される。半導体装置１３０は、表裏の配線層１３４、１３５間の接続が配線基板１３１に形成したスルーホール１３７を介して行われる。半導体装置１３０には、配線層１３４、１３５を被覆してソルダレジスト層１３８、１３９が形成されるとともにビア１４０、１４１を介して接続端子１４２や外部接続電極１４３が形成されている。
【００１７】
ところで、半導体装置１３０においては、これらの配線基板１３１の主面に形成される配線パターンのピッチが製造条件から最小でも約１００ｕｍ程度であることから、各半導体チップ１３６間で多数の接続が行われる場合に大きな面積或いは配線層が多層化された配線基板１３１が必要となる。また、半導体装置１３０においては、配線基板１３１の表裏主面に半導体チップ１３６を実装する場合に、スルーホール１３７を介して各半導体チップ１３６或いは配線パターン間の接続が行われる。半導体装置１３０においては、加工条件等からスルーホール１３７やランドがその孔径を最小でも約５０ｕｍ、ランド径が最小でも約５０ｕｍより大きくなるために、大きな面積を有する配線基板１３１が必要となる。
【００１８】
半導体装置１３０は、上述した配線基板１３１に起因する問題点から、各半導体チップ１３６間を接続する配線パスが長くなるとともに多層化に伴って配線パスに多数個のビア１４０、１４１が介在する。このため、半導体装置１３０は、配線パスのＬ・Ｃ・Ｒ成分が大きくなってシステムＬＳＩと比較して性能が劣化するといった問題があった。
【００１９】
また、半導体装置１３０においては、上述したようにマザー基板等に実装するために配線基板１３１の裏面に接続用の外部接続電極１４３が形成され、この裏面に対して半導体チップや他の電子部品等を実装することができなかった。半導体装置１３０においては、このために半導体チップ１３６の周辺回路の取り込みや配線基板１３１に対する高密度の実装が困難となるといった問題があった。
【００２０】
一方、半導体装置１３０においては、薄型化を図るためにウェハ状態で研磨された半導体チップ１３６を配線基板１３１に実装する方法も採用されている。しかしながら、薄型化された半導体チップ１３６は、機械的強度が劣化しているために研磨後の取り扱いが難しく、例えば次工程への搬送等の取扱時に割れが生じたり、個片化するためのダイシング加工時に欠けが発生する等の問題があった。また、薄型化された半導体チップ１３６は、配線基板１３１に実装する際にもチップ欠けや割れが発生し易いといった問題があった。
【００２１】
半導体装置１３０においては、上述したように平坦性や耐熱性に優れるシリコン基板やガラス基板を用いることにより配線層内の信頼性の向上が図られるが、表裏面間の導通構造を形成することが困難であるために半導体チップを表裏面に実装して高密度化を図ることが難しい。また、半導体装置１３０においては、各配線層内の配線密度の差異等によって配線基板１３１に反りが生じやすくなる。半導体装置１３０は、特に有機基板からなる配線基板１３１を用いた場合に、半導体チップ１３６の実装工程で負荷される熱によって配線基板１３１の反りの発生がさらに大きくなり、例えばマザー基板に実装する際に半田不良が生じて信頼性が劣化するといった問題があった。
【００２２】
したがって、本発明は、平坦性がよく反りの小さい等の特性を有するシリコン基板やガラス基板に着目し、これを母基板として薄膜技術や厚膜技術によって絶縁層を介して成膜素子内蔵配線層を形成した後に剥離工程を経ることにより高精度、高機能、高信頼性で薄型化されて、パッケージの小型化、低価格を図る回路ブロック体の製造方法、この回路ブロック体を備える配線回路装置の製造方法並びに回路ブロック体を備える半導体装置の製造方法を提供することを目的に提案されたものである。
【００２３】
【課題を解決するための手段】
上述した目的を達成する本発明にかかる回路ブロック体の製造方法は、剥離層形成工程と回路ブロック体形成工程と剥離工程とを有して、絶縁層と配線パターンを有する配線層とにより配線部を構成し、この配線部に外部接続ランドを形成してなる薄厚シート状の回路ブロック体を製造する。回路ブロック体の製造方法は、剥離層形成工程が、平坦化された主面を有するシリコン基板やガラス基板からなる母基板の主面上に、金属膜層からなり母基板の主面上から上部に形成した回路ブロック体を剥離するための剥離層を形成する。回路ブロック体の製造方法は、回路ブロック体形成工程が、剥離層上に絶縁層を形成する絶縁層形成工程を施すとともに絶縁層上に所定の配線パターンや多数個の外部接続ランドを有する配線層を形成する配線層形成工程と、薄膜技術或いは厚膜技術によって成膜素子を形成する成膜素子形成工程とを有して、母基板の主面上に回路ブロック体を積層形成する。回路ブロック体の製造方法は、剥離工程が、酸性溶液或いはアルカリ性溶液中に浸付けすることにより、剥離層を溶解してその表面を界面として母基板から回路ブロック体を剥離する。
【００２４】
以上の工程を有する本発明にかかる回路ブロック体の製造方法によれば、高精度の平坦特性、耐熱特性やリソグラフィ時の焦点深度の保持、マスキング時のコンタクトアライメント特性が良好であり、絶縁性や耐薬品性を有する母基板上で薄厚シート状の回路ブロック体を製作することで、基板の反りや表面の凹凸に影響されることなく微細な配線パスを有して高精度の成膜素子を内蔵したり半導体チップや電子部品等の高密度実装を可能とする高精度で信頼性の高い配線部を有する回路ブロック体を効率的に製作する。
【００２５】
また、上述した目的を達成する本発明にかかる配線回路装置の製造方法は、平坦化された主面を有する母基板を用いて、剥離層形成工程と、絶縁層と配線パターンを有する配線層とにより配線部を構成してなる薄厚シート状の回路ブロック体を形成する回路ブロック体形成工程と、母基板から回路ブロック体を剥離する回路ブロック体剥離工程と、多層配線基板からなるベース基板の主面上に回路ブロック体を接合して実装する回路ブロック体接合工程とを有し、ベース基板上に回路ブロック体を一体に積層してなる配線回路装置を製造する。
【００２６】
配線回路装置の製造方法は、剥離層形成工程が、平坦化された主面を有するシリコン基板やガラス基板からなる母基板の主面上に、金属膜層からなり母基板の主面上から上部に形成した回路ブロック体を剥離するための剥離層を形成する。配線回路装置の製造方法は、回路ブロック体形成工程が、剥離層上に絶縁層を形成する絶縁層形成工程を施すとともに、絶縁層上に所定の配線パターンや多数個の外部接続ランドを有する配線層を形成する配線層形成工程と、薄膜技術或いは厚膜技術によって配線層内に成膜素子を形成する成膜素子形成工程とを施して、母基板の主面上に回路ブロック体を積層形成する。配線回路装置の製造方法は、剥離工程が、酸性溶液或いはアルカリ性溶液中に浸付けすることにより、剥離層を溶解してその表面を界面として母基板から回路ブロック体を剥離する。配線回路装置の製造方法は、回路ブロック体接合工程が、ベース基板に対して回路ブロック体を、母基板からの剥離面を接合面として外部接続ランドを相対するベース基板の最上層の配線層に形成した接続端子に位置合わせして積層した状態で接合する。
【００２７】
以上の工程を有する本発明にかかる配線回路装置の製造方法によれば、高精度の平坦特性や耐熱特性或いはリソグラフィ時の焦点深度の保持、マスキング時のコンタクトアライメント特性が良好であり、絶縁性や耐薬品性を有する母基板上に薄厚シート状の回路ブロック体を製作し、母基板から剥離した回路ブロック体をベース基板に接合して配線回路装置を製作する。配線回路装置の製造方法によれば、回路ブロック体が、ベース基板の反りや表面の凹凸に影響されず微細な配線パスを有して高精度の成膜素子を内蔵したり半導体チップや電子部品等の高密度実装を可能とする配線層を構成することにより、高精度で信頼性の高い配線部を有する配線回路装置が効率的に製作される。配線回路装置の製造方法によれば、配線部とベース基板側の回路部とが電気的、電磁的に分離されて相互の干渉の発生が抑制されて特性の向上が図られるとともにベース基板側に充分な面積を有する電源やグランドの配線を形成することが可能であることからレギュレーションの高い電源供給が行われる配線回路装置が製作される。
【００２８】
さらに、上述した目的を達成する本発明に係る半導体装置の製造方法は、平坦化された主面を有する母基板を用いて、剥離層形成工程と、絶縁層と配線パターンを有する配線層とにより配線部を構成してなる薄厚シート状の回路ブロック体を形成する回路ブロック体形成工程と、回路ブロック体の配線部上に半導体チップを表面実装する半導体チップ実装工程と、母基板から回路ブロック体を剥離する回路ブロック体剥離工程と、多層配線基板からなるベース基板の主面上に回路ブロック体を接合して実装する回路ブロック体接合工程とを有して、半導体チップを実装した回路ブロック体をベース基板上に一体に積層してなる半導体装置を製造する。
【００２９】
半導体装置の製造方法は、剥離層形成工程が、平坦化された主面を有するシリコン基板やガラス基板からなる母基板の主面上に、金属膜層からなり母基板の主面上から上部に形成した回路ブロック体を剥離するための剥離層を形成する。半導体装置の製造方法は、回路ブロック体形成工程が、剥離層上に絶縁層を形成する絶縁層形成工程を施すとともに、絶縁層上に所定の配線パターンや多数個の外部接続ランドを有する配線層を形成する配線層形成工程と、薄膜技術或いは厚膜技術によって配線層内に成膜素子を形成する成膜素子形成工程とを施して、母基板の主面上に回路ブロック体を積層形成する。半導体装置の製造方法は、半導体チップ実装工程が、回路ブロック体の配線部に形成した複数個の電極バッドに相対する電極を接合して半導体チップを回路ブロック体の主面上に表面実装する。半導体装置の製造方法は、封止樹脂層形成工程が、半導体チップを実装した回路ブロック体の配線部上に、半導体チップを封止する封止樹脂層を形成する。半導体装置の製造方法は、回路ブロック体剥離工程が、酸性溶液或いはアルカリ性溶液中に浸付けすることにより剥離層を溶解して、その表面を界面として母基板から回路ブロック体を剥離する。半導体装置の製造方法は、回路ブロック体接合工程が、ベース基板に対して回路ブロック体を、母基板からの剥離面を接合面として外部接続ランドを相対するベース基板の最上層の配線層に形成した接続端子に位置合わせして積層した状態で接合する。
【００３０】
以上のように構成された本発明にかかる半導体装置の製造方法によれば、高精度の平坦特性や耐熱特性或いはリソグラフィ時の焦点深度の保持、マスキング時のコンタクトアライメント特性が良好であり、絶縁性や耐薬品性を有する母基板上に薄厚シート状の回路ブロック体を製作するとともに半導体チップを表面実装し、母基板から剥離した回路ブロック体をベース基板に接合して周辺回路部を一体化してなる半導体装置を製作する。半導体装置の製造方法によれば、ベース基板の反りや表面の凹凸に影響されず微細な配線パスを有する回路ブロック体を備えることで、半導体チップを高精度にかつ高密度に実装化した半導体装置を製造する。半導体装置の製造方法によれば、半導体チップを実装した配線部とベース基板側の回路部とが電気的、電磁的に分離されて相互の干渉の発生が抑制されて特性の向上が図られるとともに、ベース基板側に充分な面積を有する電源やグランドの配線を形成することが可能であることからレギュレーションの高い電源供給が行われる半導体装置を製造する。半導体装置の製造方法によれば、半導体チップや封止樹脂を研磨して薄型化が図られるとともに、半導体チップの欠けや割れ等の発生も低減した半導体装置を製造する。
【００３１】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。実施の形態として示す回路ブロック体２は、図１３に示すようにベース基板３上に実装され、携帯通信端末機器等に備えられて送受信部においてスーパーへテロダイン方式やダイレクトコンバージョン方式によってアナログの高周波信号の変換処理を行う高周波モジュール（配線回路装置）４に実装される。回路ブロック体２は、図１に示した工程図のように母基板１上において製作された後に剥離工程を経て母基板１から分離され、多層配線基板からなるベース基板３に接合されて高周波モジュール４を構成する。高周波モジュール４は、ベース基板３側が、上層の回路ブロック体２に対する電源系の配線、制御系の配線あるいはグランド面を構成する。
【００３２】
高周波モジュール４の製造工程においては、図２に示した母基板１が製造工程に供給される。母基板１には、絶縁性、耐熱性或いは耐薬品性を有し、高精度の平坦面の形成が可能であり剛性が高いＳｉ基板やガラス基板が用いられ、詳細を後述する各工程を経てその主面上に回路ブロック体２が製作される。製造工程においては、かかる母基板１を用いることで、スパッタリング時の表面温度の上昇に対する耐熱特性やリソグラフィ時の焦点深度の保持、マスキング時のコンタクトアライメント特性の向上が図られるようになる。したがって、製造工程においては、従来の印刷法や湿式エッチング法等と比較して、サイズが面積で１／１００程度まで縮小され、使用限界周波数帯域も２０ＧＨｚまで高められる高精度の回路ブロック体２の製作を可能とする。
【００３３】
製造工程は、上述したように母基板１の基材５がＳｉ基板やガラス基板からなり、高精度の平坦面に形成されたこの基材５の主面上に剥離層６を成膜形成する剥離層形成工程（ｓ−１）を第１工程とする。剥離層６は、適宜の成膜技術によって成膜形成された銅層やアルミニウム層等の金属層からなり、図２に示すように基材５の主面上にスパッタ法によって厚みが１０００Å程度となるように均一な厚みを以って全面に亘って成膜形成するとともに、この金属層の表面にスピンコート法によって厚みが１乃至２ｕｍ程度の樹脂層、例えばポリイミド樹脂層を成膜形成してなる。母基板１は、後述するように複数層の積層体からなる回路ブロック体２をその主面上に形成するが、剥離層６が、後述する剥離工程において回路ブロック体２を剥離する作用を奏する。
【００３４】
製造工程は、母基板１の剥離層６上に第１の絶縁層７を成膜形成する第１の絶縁層形成工程（ｓ−２）を第２工程とする。第１の絶縁層７は、低誘電率で低いＴａｎδ、すなわち高周波特性に優れかつ耐熱性や耐薬品性に優れた絶縁性誘電材によって形成される。絶縁性誘電材には、例えばポリイミド、ベンゾシクロブテン（ＢＣＢ）、ポリノルボルネン（ＰＮＢ）、液晶ポリマ（ＬＣＰ）或いはエポキシ樹脂やアクリル系樹脂が用いられる。第１の絶縁層７は、図３に示すように剥離層６上に適宜の成膜技術によって所定のパターンを以って形成される。第１の絶縁層７は、感光性の絶縁性誘電材を用いた場合には、フォトリソグラフ法により剥離層６上に直接パターン形成される。第１の絶縁層７は、非感光性の絶縁性誘電材を用いた場合には、例えばフォトリソグラフ法とドライエッチング法により剥離層６上にパターン形成される。
【００３５】
製造工程は、例えば母基板１にメッキ処理を施して上述したようにパターン形成された第１の絶縁層７の開口部に対応して剥離層６上に金属メッキ層からなる第１の配線層８を成膜形成する第１の配線層形成工程（ｓ−３）を第３工程とする。製造工程は、剥離層６を電圧印加電極として例えば銅メッキ処理を施すことによって第１の絶縁層７の開口部に対応した剥離層６の露出部位に銅をメッキして、図４に示すように第１の絶縁層７とほぼ同一の厚みとなるように制御された第１の配線層８を形成する。
【００３６】
第１の配線層８と第１の絶縁層７とは、剥離層６との境界面が後述するように回路ブロック体２を母基板１から剥離する際の剥離面を構成する。第１の配線層形成工程は、第１の配線層８を銅メッキによる厚膜形成技術によって形成することで、この剥離面を高精度の平坦面に形成することを可能として後述するようにベース基板３に対して接合する際に安定した接合が行われるようにする。また、第１の配線層８は、回路ブロック体２におけるグランドや電源部として構成されることから充分な厚みを有することが好ましく、メッキによる厚膜形成技術により好適に形成される。
【００３７】
第１の配線層８は、銅メッキによって剥離層６上に直接成膜形成するようにしたが、例えば剥離層６上に形成された金−ニッケルによる下地層上に形成するようにしてもよい。第１の配線層８は、この下地層が、後述するようにベース基板３等に形成されたランド等と半田バンプ等を介しての接続端子部として有効に作用する。
【００３８】
第１の配線層８と第１の絶縁層７については、例えば剥離層６上にメッキやスパッタ法等により、例えば金−ニッケル−銅の金属層を形成し、この金属層にエッチング処理を施して配線パターンを形成するとともに絶縁層を形成するようにしてもよい。また、第１の配線層８と第１の絶縁層７については、例えば剥離層６上にメッキレジスト層を形成し、メッキによって所定の配線パターンを形成するアディティブ法等によって形成するようにしてもよい。
【００３９】
製造工程は、第１の絶縁層７と第１の配線層８との上層に、第２の絶縁層９を全面に亘って形成する第２の絶縁層形成工程（ｓ−４）を第４工程とする。第２の絶縁層９は、上述した第１の絶縁層７と同一の絶縁性誘電材によって形成される。第２の絶縁層形成工程においては、第１の配線層８の所定部位を露呈させる複数のビア１０の形成も行われる。各ビア１０は、感光性の絶縁性誘電材の場合には所定のパターンを形成したマスクを第２の絶縁層９の表面に取り付けてフォトリソグラフ法によって直接形成する。各ビア１０は、例えば第２の絶縁層９に対してレーザ照射を行ってホールを形成する等の適宜の方法によって形成するようにしてもよい。
【００４０】
製造工程は、第２の絶縁層９上に適宜の配線パターンを以って第２の配線層１１を形成する第２の配線層形成工程（ｓ−５）を第５工程とする。第２の配線層１１は、上述した銅メッキによる厚膜形成技術やスパッタリング法等による薄膜形成技術によって形成され、図５に示すように各ビア１０を介して第１の配線層８との接続が図られてなる。第２の配線層１１は、平坦性が保持された母基板１の主面上に形成された上述した各層上に積層形成される。したがって、第２の配線層形成工程は、従来のように有機基板を基材として多層の配線層が積層形成される多層プリント配線基板と比較して、極めて高精度の第２の配線層１１を形成する。
【００４１】
製造工程は、第２の配線層１１に、図６に示すように薄膜抵抗体１２や薄膜キャパシタ１３等の薄膜素子を形成する薄膜素子形成工程（ｓ−６）を第６工程とする。なお、薄膜素子形成工程においては、後述するようなインダクタも第２の配線層１１に形成するようにしてもよいことは勿論である。薄膜抵抗体１２は、上述したように第２の配線層１１に形成した抵抗体形成部位間にニッケル−クロムや窒化タンタル或いはタンタル等の抵抗体形成材料を、フォトリソグラフ法、スパッタリング法、蒸着法等の薄膜形成技術によって成膜して形成される。薄膜抵抗体１２の形成方法は、例えば形成部位に対応する第２の絶縁層９上にリフトオフ法によって窒化タンタル層を形成する工程と、この窒化タンタル層上にレジスト処理を施した後に窒化タンタルをスパッタリングする工程と、レジスト層部分の窒化タンタルを除去する工程とを経て形成される。
【００４２】
薄膜キャパシタ１３の形成方法は、第２の配線層１１上にキャパシタ形成部位を除く全面にレジストをコーティングする工程と、ホウ酸アンモニウム等の電解液中で窒化タンタルが陽極となるように電界をかける陽極酸化工程と、上部電極形成工程とを経て形成される。陽極酸化工程は、窒化タンタルに１００Ｖ、３０分程度の電界を印加する陽極酸化処理を施す工程であり、窒化タンタル層が酸化してタンタルオキサイト層が形成される。第２の配線層１１には、必要な配線パターンだけを残すようにフォトリソグラフ処理によってレジストのパターンニングが行われるとともに、タンタルオキサイト層にレジストを取り去った後にマスキングが施されて、例えばリフトオフ法によってニッケル層と銅層とからなる上部電極が形成される。
【００４３】
製造工程においては、上述したように高精度の平坦面と耐熱特性或いはリソグラフィ時の焦点深度の保持、マスキング時のコンタクトアライメント特性が良好であり、絶縁性や耐薬品性を有する母基板１を用いることで、スパッタリング時の熱やエッチングの薬品等に影響されること無く、第２の配線層１１に高精度の薄膜抵抗体１２や薄膜キャパシタ１３が形成される。
【００４４】
製造工程は、第２の配線層１１及び薄膜抵抗体１２や薄膜キャパシタ１３を被覆する第３の絶縁層１４を形成する第３の絶縁層形成工程（ｓ−７）を第７工程とする。この第３の絶縁層１４も、上述した第１の絶縁層７や第２の絶縁層９と同一の絶縁性誘電材によって形成される。第３の絶縁層形成工程においても、図７に示すよう第２の配線層１１の所定部位や薄膜キャパシタ１３の上部電極を露呈させる複数のビア１５の形成も行われる。各ビア１５も、上述した第２の絶縁層９に形成されるビア１０と同様に、所定のパターンを形成したマスクを第３の絶縁層１４の表面に取り付けてフォトリソグラフ法によって形成される。
【００４５】
製造工程は、第３の絶縁層１４上に第３の配線層１６を形成する第３の配線層形成工程（ｓ−８）を第８工程とする。第３の配線層１６は、例えばスパッタリング法等の薄膜形成技術により銅配線パターンを形成する方法や、銅メッキ等による厚膜形成技術によって形成される。第３の配線層の形成工程は、スパッタリング法等によって第２の絶縁層９上にニッケル及び銅とからなるスパッタ層を成膜形成した後に、このスパッタ層に対してフォトリソグラフ処理によって所定のパターンニングを行う工程を有する。第３の配線層の形成工程は、このスパッタ層に対して電界メッキにより数μｍ程度の厚みを有する銅メッキを選択的に行った後に、メッキ用レジストを除去しさらにスパッタ層を全面的にエッチングすることによって図８に示すように第３の配線層１６を形成する。
【００４６】
第３の配線層１６は、ビア１５の内壁に形成されたスパッタ層を介して、第２の配線層１１や薄膜キャパシタ１３との電気的導通が図られる。第３の配線層１６には、その一部にスパイラル型のインダクタ１７が形成される。インダクタ１７は、直列抵抗値が問題となるが、上述したように第３の配線層１６がスパッタ層に対して電解メッキを施して所定の厚みを以って形成されることで損失の低下が抑制される。なお、第３の配線層１６にも、例えば上述した薄膜抵抗体１２や薄膜キャパシタ１３を必要に応じて形成してもよいことは勿論である。
【００４７】
製造工程においては、上述した第３の配線層１６を最上層として母基板１上に回路ブロック体２を積層した積層体を形成する。なお、製造工程においては、必要に応じて第３の配線層１６上にさらに多層の絶縁層や配線層を形成するようにしてもよいことは勿論である。製造工程は、母基板１と回路ブロック体２との積層体を酸或いはアルカリ溶液中に浸漬することによって、回路ブロック体２を母基板１から剥離する回路ブロック体−母基板剥離工程（ｓ−９）を第９工程とする。回路ブロック体２は、上述したように剥離層６が銅材により形成されており、塩酸溶液に浸漬することによって図９に示すように剥離層６の上面を界面として母基板１からきれいに剥離する。回路ブロック体２は、第１の絶縁層７及び第１の配線層８とから構成される露呈面が剥離面Ｈを構成する。
【００４８】
回路ブロック体２は、剥離層６が銅材により形成されており、積層体を例えば硝酸溶液に浸漬することにより剥離層６の表面がわずかに溶解することによって母基板１から剥離する。なお、回路ブロック体２は、この場合第１の配線層８の剥離面Ｈも硝酸溶液によってその表面が侵されることから、剥離層６との間に予め保護層を形成するようにしてもよい。
【００４９】
回路ブロック体２は、剥離層６がＣｕ層−ポリイミド層によって構成されている場合に、積層体を塩酸溶液に浸漬することによりこのＣｕ層とポリイミド層との界面から剥離が行われる。回路ブロック体２は、例えば酸素プラズマによるドライエッチング法が施されることにより、第１の絶縁層７及び第１の配線層８側に残ったポリイミド層の除去が行われる。
【００５０】
以上の工程を有する回路ブロック体２の製造工程によれば、高平坦性を有し機械的強度が大きな母基板１を用いてその主面上に多層の回路ブロック体２を形成することから、各層及び各配線層内に形成される薄膜受動素子（インダクタ、薄膜抵抗体１２、薄膜キャパシタ１３）等が極めて高精度に形成される。回路ブロック体２の製造工程によれば、従来の半導体プロセスに用いられる装置を用いて、高精度のエッチングレジスト層、メッキレジスト層や絶縁層の形成或いはレジストの塗布処理、露光処理や現像処理等の各処理が可能とされることで、各配線層に幅寸法が１ｕｍ以下の配線パターンが形成される。
【００５１】
回路ブロック体２の製造工程によれば、例えばプリント配線基板のような有機基板上やセラミック基板等上に上述した各工程を経て形成した場合に生じる基板の反りや収縮或いはうねりや凹凸がほとんど無いことから、各層や薄膜受動素子或いは配線パターンの精度劣化が抑制されて高精度に形成される。回路ブロック体２の製造工程によれば、各絶縁層等の形成に高温処理を要する場合に有機基板で問題となる耐熱性の影響も無く、またスパッタ層の成膜に際しての真空状態時のデガスの問題或いはゴミの問題等についてもその低減が図られる。
【００５２】
回路ブロック体２の製造工程によれば、各配線層に形成される配線パターンの密度が異にされている場合においても、機械的強度を有する母基板１上で回路ブロック体２の製作が行われることで反りやうねりあるいは凹凸等の発生が抑制される。したがって、回路ブロック体２の製造工程によれば、各配線層が高精度に形成されて信頼性の高い回路ブロック体２が製造される。回路ブロック体２は、反りやうねり或いは凹凸がほとんど無いことから、ベース基板等に実装する場合において半田付け不良等の発生が抑制される。
【００５３】
製造工程は、母基板１から剥離された回路ブロック体２がベース基板３に接合されるとともに、後述するように部品の実装工程等が施されることによって高周波モジュール４の製造が行われる。製造工程においては、多層化された有機基板やセラミック基板がベース基板３として用いられる。ベース基板３は、図１０に示すようにコア基板３ａに対してその表面側と裏面側都に多層の上部配線層３ｂと下部配線層３ｃが形成されてなり、各層間或いは上下部配線層３ｂ、３ｃが多数の層間ビア２０により適宜接続されてなる。ベース基板３には、上部配線層３ｂの表面上に配線パターン１９ａが形成されるとともに、下部配線層３ｃに端子ランド１９ｂが形成されている。
【００５４】
ベース基板３は、アルミナ、ガラスセラミックアルミナイトライド或いはムライトを基材とするセラミック多層基板が用いられる。ベース基板３は、ガラスエポキシ、ポリイミド、ビスマレイトトリアジン樹脂、ポリフェニールエチレン樹脂、フェノール樹脂、ポリオレフィン樹脂或いはポリテトラフルオロエチレンを基材とする有機多層基板が用いられる。ベース基板３は、少なくとも一方の主面に、感光性若しくは非感光性のエポキシ樹脂、ポリイミド或いはベンゾシクロブテンの誘電樹脂材層と金属メッキ層とによって高密度配線層が形成されたビルドアップ基板が用いられる。
【００５５】
ベース基板３には、上部配線層３ｂの配線パターン１９ａ上に複数のポストバンプ２１を適宜形成するポストバンプ形成工程（ｓ−１０）が施される。ポストバンプ形成工程は、電解メッキ法や無電解メッキ法によって銅バンプからなるポストバンプ２１を形成する工程である。ポストバンプ形成工程は、後述するアンダーフィル２２の厚みとほぼ等しい厚み、例えば２０μｍ〜１００μｍの厚みを有するポストバンプ２１を形成する。ポストバンプ形成工程においては、ポストバンプ２１の表面にニッケル−金メッキを施して金メッキ層を形成するようにしてもよく、また表面に半田メッキを施すようにしてもよい。
【００５６】
製造工程は、ポストバンプ２１が形成されたベース基板３上に回路ブロック体２を接合する回路ブロック体−ベース基板接合工程（ｓ−１１）を第１０工程とする。接合工程においては、図１１に示すように回路ブロック体２が、第１の絶縁層７と第１の配線層８とから構成される剥離面Ｈを接合面としてベース基板３との接合が行われる。回路ブロック体２は、第１の配線層８にパターン形成されたランドが、相対するポストバンプ２１と互いに接続されて図１２に示すようにベース基板３に接合されて接合体を構成する。
【００５７】
接合工程においては、例えばポストバンプ２１の表面に半田メッキを施したり半田バンプを設けた場合には、第１の配線層８のランドに対して半田法による接続が可能となる。接合工程においては、第１の配線層８に金層が形成されている場合には、表面酸化が抑制されることで半田の流れが良くなって銅層と比較して良好な半田接続が行われる。
【００５８】
接合工程においては、例えばポストバンプ２１の表面と第１の配線層８のランドの表面とにそれぞれ金層が形成されている場合には、例えば金−金による熱圧接法や超音波接合法によってこれらの間の接続が行われる。回路ブロック体２とベース基板３とは、その他の適宜の方法によってポストバンプ２１と第１の配線層８のランドとが接続されて接合されることは勿論である。
【００５９】
製造工程は、回路ブロック体２とベース基板３との間に介在するポストバンプ２１によって構成された間隙にアンダーフィル２２を充填してこれを埋設するアンダーフィル充填工程（ｓ−１２）を第１１工程とする。アンダーフィル２２には、例えば半導体チップのフリップチップ実装工程において一般的に用いられるアンダーフィル材及び充填方法が用いられる。アンダーフィル２２は、ポストバンプ２１の厚みよりも小径粒子のものが用いられることにより、図１３に示すように回路ブロック体２の剥離面（接合面）Ｈとベース基板３の主面との間に均一に充填される。製造工程は、上述した工程を経て高周波モジュール４を製造するが、例えば回路ブロック体２の第３の配線層１６上に高周波ＩＣやチップ部品等を実装する部品実装工程（ｓ−１３）や、マザー基板上に実装するモジュール化工程（ｓ−１４）或いは回路ブロック体２を遮蔽するシールドカバーの取付工程等が施される。
【００６０】
製造工程においては、上述した工程を経て高精度に製作された回路ブロック体２を有機基板やセラミック基板等からなる多層基板からなるベース基板３上に実装して高周波モジュール４を製造する。製造工程においては、回路ブロック体２の製作工程においてベース基板３が関与しないことから、従来の多層基板の製造プロセスを利用して製作されたベース基板３を用いることが可能となる。製造工程においては、高周波モジュール４を、材料等に制限が無く高精度でかつ高機能化を図ってより廉価でかつ効率的に製造する。
【００６１】
上述した実施の形態においては、回路ブロック体２とベース基板３とを、第１の配線層８のランドとポストバンプ２１との接合とアンダーフィル２２の充填とによって接合するようにしたが、かかる接合形態に限定されるものでは無い。回路ブロック体２とベース基板３とは、図１４乃至図１７に示すようにベース基板３の主面上に設けられた接着剤層２３を介して一体的に接合されるとともに電気的接続が行われて接合される。接着剤層２３には、例えばエポキシ系樹脂接着剤やアクリル系樹脂接着剤、好ましくは熱硬化型の樹脂接着剤が用いられる。接着剤層２３は、図１４に示すようにポストバンプ２１が形成されたベース基板３の主面上に均一な厚みによって形成される。なお、接着剤層２３は、例えば上述した樹脂接着剤と同一素材の均一な厚みを有する板状体からなり、これをベース基板３の主面上に接合することによって形成するようにしてもよい。
【００６２】
製造工程においては、図１５に示すように接着剤層２３が設けられたベース基板３に対して、第１の絶縁層７と第１の配線層８とから構成される剥離面Ｈを接合面として回路ブロック体２の接合が行われる。回路ブロック体２とベース基板３とは、適宜の位置決め治具等を用いて第１の配線層８のランドが相対するポストバンプ２１と互いに対応位置されるようにする。製造工程においては、図１６矢印で示すようにベース基板３に対して回路ブロック体２を加熱状態で加圧する熱圧着工程が施される。接着剤層２３には、回路ブロック体２が加圧されるにしたがって同図に示すように各ポストバンプ２１がその内部に進入する。
【００６３】
製造工程においては、回路ブロック体２がさらに加圧されると各ポストバンプ２１が接着剤層２３を突き抜けて相対する第１の配線層８の各ランドに突き当たり、図１７に示すように各ポストバンプ２１を介してベース基板３のランドと回路ブロック体２の第１の配線層８のランドとの電気的接続を行う。製造工程においては、接着剤層２３によって回路ブロック体２とベース基板３とが一体的に接合されて高周波モジュール２４を構成する。
【００６４】
したがって、製造工程においては、回路ブロック体２とベース基板３との接合と両者の電気的接続が同時に行われるとともに、アンダーフィル２２及びその充填工程を不要とする。なお、製造工程においては、例えば相対接合した第１の配線層８の各ランドとポストバンプ２１との間に超音波接合法を施すことによってより確実な接続が行われるようにしてもよい。また、製造工程においては、第１の配線層８の各ランドとポストバンプ２１の接合面をそれぞれ金層とすることにより、より確実かつ容易に接合が行われるようにしてもよい。
【００６５】
上述した実施の形態においては、母基板１の主面上に剥離層６を介して１個の回路ブロック体２を形成したが、図１８及び図１９に示すように多数個の回路ブロック体３０ａ乃至３０ｎを一体に連設してなる回路ブロック集合体３０を母基板１上に形成するようにしてもよい。回路ブロック集合体３０は、詳細な説明を省略するが、各回路ブロック体３０ａ乃至３０ｎが連設部を介して相互に連結されており、上述した１個の回路ブロック体２の製造工程と同一工程によって大判の母基板１の主面上に一括して形成される。
【００６６】
回路ブロック集合体３０は、図示しないダイシング装置の台上にセッティングされ、図１８に示すようにカッタ３１ａ、３１ｂによって１個ずつの回路ブロック体３０ａ〜３０ｎにカッティングされる。このカッティング工程は、従来の半導体チップの製造工程と同様に行われ、回路ブロック集合体３０から各回路ブロック体３０ａ乃至３０ｎを高精度にカッティングする。各回路ブロック体３０ａ乃至３０ｎは、このカッティング工程により相互に切り分けられているが、なお母基板１上に積層形成された状態に保持されている。
【００６７】
製造工程においては、回路ブロック集合体３０を形成した母基板１に対して上述した剥離工程を施すことによって、図１９に示すように母基板１の剥離層６を介して各回路ブロック体３０ａ乃至３０ｎが１個ずつ独立して剥離される。製造工程においては、各回路ブロック体３０ａ乃至３０ｎがそれぞれベース基板３との接合工程に供給される。
【００６８】
ところで、製造工程においては、回路ブロック集合体３０に対してカッティング工程が施されることによって、図１９に示すように母基板１を構成する基材５の主面にカッタ３１による切断痕３２が発生する。したがって、製造工程においては、この切断痕３２により平坦性が損なわれることから母基板１を次の回路ブロック集合体３０を製作するために再使用することが不能となる。製造工程においては、このために母基板１を廃棄したり、主面を再研磨処理した後に剥離層６の再成膜処理が施される。
【００６９】
このため、製造工程においては、図２０に示すように基材５と剥離層６との間にダミー層３５を設けた母基板１も用いられる。ダミー層３５は、機械的剛性を有する適宜の合成樹脂材によって基材５の主面上に高精度の平坦性を以って形成される。ダミー層３５は、回路ブロック集合体３０のカッティングに際して、カッタ３１の先端部が基材５に達しない厚みを以って形成されてなる。
【００７０】
したがって、製造工程においては、ダイシング装置においてカッタ３１の動作が制御されて図２０（ａ）に示すように先端部がダミー層３５の内部で停止されて回路ブロック集合体３０のカッティングが行われるようにする。製造工程においては、同図（ｂ）に示すように剥離工程が施されることによって、切り分けられた各回路ブロック体３０ａ乃至３０ｎが母基板１の剥離層６を介してそれぞれ１個ずつ独立して剥離される。製造工程においては、同図（ｃ）に示すように母基板１が、ダミー層３５までカッタ３１による切断痕３６が生じていても、基材５の損傷は無い。製造工程においては、同図（ｄ）に示すように基材５から損傷したダミー層３５と剥離層６とが除去される。
【００７１】
製造工程においては、母基板１の基材５を回収してその主面上に再びダミー層３５と剥離層６とが再成膜されて次の回路ブロック集合体３０の製作工程に再利用される。母基板１は、ダミー層３５を樹脂材によって形成することで、基材５から容易に除去することが可能である。製造工程においては、基材５上にダミー層３５や剥離層６を容易に形成して母基板１を形成することが可能であることから、比較的高価な基材５が再利用され製造コストと製造時間の低減が図られるようになる。
【００７２】
図２１に示した高周波モジュール４０は、多層配線基板からなるベース基板部４１を第１層として、第１配線層４３と、第２配線層４４及び第３配線層４５とからなる高周波素子層部４２が接合され、さらに第３配線層４５の表面上に高周波ＩＣ４６とチップ部品４７とが実装されてなる。高周波モジュール４０は、各配線層４３乃至４５が、上述した回路ブロック体２と同様に絶縁層と配線層とから構成されている。高周波モジュール４０は、第２配線層４４と第３配線層４５とに複数の受動素子が内蔵されている。高周波モジュール４０は、高周波ＩＣ４６を例えば半田バンプ４８等を利用してフリップチップ実装するとともにチップ部品４７を第３配線層４５上に直接実装してなる。
【００７３】
以上のように構成された高周波モジュール４０においては、ベース基板部４１が有機配線基板を基材として構成されるとともにこのベース基板部４１に電源やグランドの配線部や制御系の配線部が構成されて高周波素子層部４２に対して電源或いは信号を供給する。高周波モジュール４０においては、高周波素子層部４２に高周波信号回路部を構成してアナログの高周波信号の処理を行う。高周波モジュール４０においては、ベース基板部４１と高周波素子層部４２とが電磁的に分離されていることにより、電磁干渉の発生が抑制されて特性の向上が図られるようになる。高周波モジュール４０は、ベース基板部４１に充分な面積を有する電源やグランドの配線を形成することが可能となることから、高周波素子層部４２に対してレギュレーションの高い電源供給を行う。
【００７４】
上述した工程を経て製作された回路ブロック体２は、図２２に示すように高周波ＩＣ４６やチップ部品と同等のチップ部品として基板５１上に直接実装されて配線回路装置５０を構成する。配線回路装置５０は、基板５１の主面上に適宜の形成された配線パターン５２に対して、半田バンプ４８等を介して回路ブロック体２が実装される。配線回路装置５０は、１チップ部品としての高精度の回路ブロック体２を実装することで、高精度かつ廉価に形成される。配線回路装置５０は、基板５１の所望の位置に高精度の回路ブロック体２を設けることができ、小型軽量化が図られる。
【００７５】
上述した実施の形態においては、母基板１上に積層体からなる回路ブロック体２を製作し、この回路ブロック体２を剥離層６を介して母基板１から剥離した後にベース基板３に実装して高周波モジュール４０を製作するようにしたが、本発明はかかる適用例に限定されるものでは無い。本発明は、例えば図２３に示すように複数個の半導体チップ６２を、４層構成の回路ブロック体６１の表面上にフェースダウン実装してなる半導体モジュール６０にも適用される。なお、回路ブロック体６１は、基本的な構成や製造プロセスを上述した回路ブロック体２と同等とすることから、それらの詳細な説明を省略する。
【００７６】
半導体モジュール６０は、回路ブロック体６１の表面上に半導体チップ６２が実装されるとともに、この半導体チップ６２を封止する封止樹脂層６３が形成されてなる。半導体モジュール６０は、狭ピッチ化が図られた高精度の回路ブロック体６１上に半導体チップ６２を高密度に実装してなる。半導体モジュール６０は、半導体チップ６２と封止樹脂層６３とがその表面を研磨する研磨処理が施されることにより薄型化が図られている。半導体モジュール６０は、上述した剥離工程を経て母基板１から剥離されることにより露出された回路ブロック体６１の第１の配線層６１ａが外部電極を構成する。
【００７７】
半導体モジュール６０は、回路ブロック体６１の各層の配線層が層間に適宜形成されたビア１０を介して互いに層間接続されるとともに、詳細を省略するが最上層の配線層に半導体チップ６２の各実装領域に対応してそれぞれ多数個の電極パッド６１ｂが形成されている。各電極パッド６１ｂは、半導体チップ６２の実装面に形成された多数個のボンディングパッドに対応してそれぞれ形成されている。各電極パッド６１ｂは、上述した工程を経て回路ブロック体６１が製作されることにより、半導体チップ６２に狭ピッチで形成される多数個のボンディングパッドに対応して高精度に形成される。
【００７８】
半導体モジュール６０の製造工程は、上述した工程を経て母基板１上に回路ブロック体６１を製作した後工程として半導体チップ実装工程と、封止樹脂層形成工程と研磨工程とが施された後に、剥離工程が施されて半導体モジュール６０を製造する。半導体チップ実装工程は、例えば回路ブロック体６１の各電極パッド６１ｂ上にそれぞれ半田バンプを取り付けてフリップチップボンディング法により半導体チップ６２を実装する工程である。半導体チップ実装工程は、例えばＴＡＢ（tape automated bonding）法やビームリードボンディング法等の他の周知のフェースダウン実装法によって半導体チップ６２を回路ブロック体６１上に実装するようにしてもよい。
【００７９】
半導体モジュール６０の製造工程においては、上述したように高平坦性を有する母基板１上で高精度の回路ブロック体６１が製作されるとともに、この回路ブロック体６１を母基板１に保持した状態、すなわち剥離工程の前工程で半導体チップ６２が実装される。半導体チップ実装工程は、反りやうねり或いは凹凸の無い回路ブロック体６１に対して、半導体チップ６２を高精度に実装することが可能である。
【００８０】
封止樹脂形成工程は、母基板１上に半導体チップ６２を実装した回路ブロック体６１を保持した状態で、この回路ブロック体６１の表面に半導体チップ６２を封止する封止樹脂層６３を形成する工程である。封止樹脂形成工程においては、封止樹脂材として例えばエポキシ系樹脂等が用いられるとともに、トランスファーモールド法や印刷法等により半導体チップ６２を封止する封止樹脂層６３を形成する。封止樹脂層６３は、半導体チップ６２及び接続電極部を機械的かつ電気的に保護する。
【００８１】
研磨工程は、引き続き回路ブロック体６１を母基板１に保持した状態で、例えばグラインダを用いた機械的研磨方法やウェットエッチング法による化学的研磨方法或いは機械的研磨方法と化学的研磨方法とを併用した方法等によって、封止樹脂層６３の表面を研磨する工程である。研磨工程においては、封止樹脂層６３ばかりでなく、機能に支障の無い最大範囲で半導体チップ６２の表面も一括して研磨する。研磨工程においては、半導体チップ６２が封止樹脂層６３によって外周を封止されて機械的に保持されていることから、例えば機械的研磨を施した場合にも半導体チップ６２にエッジ欠け等の損傷の発生を抑制して最大量の研磨を行うことが可能である。
【００８２】
半導体モジュール６０の製造工程においては、ウェハ状態で研磨処理等が施された薄型の半導体チップを用いることなく、薄型に形成された回路ブロック体６１上に厚みが１００ｕｍ以下の半導体チップ６２を実装した構造の薄型化が図られた半導体モジュール６０の製造を可能とする。半導体モジュール６０の製造工程においては、薄型の半導体チップを用いないことから、半導体チップ６２に工程中への搬送等の取扱時に割れや欠けといった不都合の発生が抑制されるようになるとともに取り扱いも簡便となり、信頼性の向上が図られた半導体モジュール６０を効率よく製造する。
【００８３】
なお、研磨工程については、剥離工程の後工程として回路ブロック体６１を母基板１から剥離した後に行うようにしてもよいが、母基板１をベースとして機械的剛性が保持された状態で研磨を施すほうがより効率的であるとともに、信頼性も高い。
【００８４】
以上の工程を経て製造された半導体モジュール６０は、例えば図２３において鎖線で示すマザー基板（ベース基板）６４上に接合する実装工程が施されることによって半導体装置を構成する。実装工程は、回路ブロック体６１に形成された外部電極６１ａがベース基板６４の主面上に形成された接続パッドにそれぞれ電気的、機械的に結合されることによって行われる。実装工程は、具体的には回路ブロック体６１に対する半導体チップ６２の実装と同様に、フェースダウン法によって行われる。
【００８５】
半導体装置は、それぞれ異なる機能ブロックを構成する半導体チップ６２を回路ブロック体６１上に実装することで、ＭＣＭ半導体装置を構成する。半導体装置は、回路ブロック体６１上に半導体チップ６２を高密度に実装するとともに高密度の配線パターンが構成されることで、小型かつ薄型で配線パターン等のＬ・Ｃ・Ｒ成分を低減した高特性のＭＣＭ半導体装置を構成する。
【００８６】
半導体モジュール６０においては、最上層の配線層に半導体チップ６２を実装することによって回路ブロック体６１上に他の表面実装型部品等が実装されない構造である。図２４に示した半導体モジュール６５は、半導体チップ６２の実装面６６ａにも複数個の外部接続端子６７が形成された回路ブロック体６６を備える構成に特徴を有している。各外部接続端子６７は、詳細を後述する工程を経て回路ブロック体６６の実装面６６ａに金属からなる突起電極として形成されてなる。各外部接続端子６７は、同図に示すようにそれぞれの表面が研磨された封止樹脂層６３から露出されてなる。
【００８７】
半導体モジュール６５は、図２５に示した各工程を経て母基板１上に回路ブロック体６６を保持した状態で外部接続端子６７が形成される。半導体モジュール６５の製造工程は、同図（ａ）に示した外部接続端子６７を形成する外部接続端子形成工程が、同図（ｂ）に示した半導体チップ実装工程の前工程で行われる。半導体モジュール６５の製造工程においては、外部接続端子形成工程に引き続いて、半導体モジュール６０の製造工程と同様に同図（ｃ）に示した封止樹脂層６３を形成する封止樹脂層形成工程と、同図（ｄ）に示した封止樹脂層６３等を研磨する研磨工程と、同図（ｅ）に示した回路ブロック体６６を母基板１から剥離する剥離工程とが施されて半導体モジュール６５が製造される。
【００８８】
回路ブロック体６６には、半導体チップ６２の実装面６６ａを構成する最上層配線層６８に、半導体チップ６２を実装する電極パッド６８ａとともに外部接続端子６７を形成する電極形成パッド６８ｂが形成されている。回路ブロック体６６は、母基板１側の第１層配線層が、剥離面とベース基板に対する実装面を構成する。
【００８９】
外部接続端子形成工程は、例えば最上層配線層６８の電極形成パッド６８ｂ上にメッキ法によって金属凸部を形成したり、半田ボールを接合する等によって外部接続端子６７を形成する工程である。メッキ法は、回路ブロック体６６の最上層配線層６８上にメッキレジストを適宜の方法によって塗布する工程と、外部接続端子６７を形成する電極形成パッド６８ｂに対応してメッキレジストを除去する工程と、電極形成パッド６８ｂに対して電気銅メッキを施すことにより所定の厚みを有する金属凸部を形成する工程とからなる。半田ボールは、例えば回路ブロック体６６を形成した母基板１をリフロー槽に供給することによって電極形成パッド６８ｂ上に形成される。
【００９０】
外部接続端子６７は、上述した工程を経て高精度に形成された回路ブロック体６６に形成されることで、高精度でかつ狭ピッチ化、小型化されて構成することが可能である。外部接続端子６７は、その高さ（厚み）が、後工程で回路ブロック体６６に実装されるとともに研磨処理が施される半導体チップ６２の厚みよりもやや大きく形成される。なお、外部接続端子６７は、半導体モジュール６５の薄型化を図るために半導体チップ６２の表面を研磨する場合には、少なくとも半導体チップ６２が最大に研磨される場合の厚みよりもやや大きな高さを以って形成される。
【００９１】
半導体チップ実装工程は、上述した工程と同様の方法によって、回路ブロック体６６の電極パッド６８ａ上に半導体チップ６２を実装する。封止樹脂層形成工程は、半導体チップ６２が実装されるとともに外部接続端子６７が形成された回路ブロック体６６の表面上に封止樹脂層６３を形成する。研磨工程は、封止樹脂層６３を研磨して外部接続端子６７を露出させる。研磨工程では、上述したように半導体チップ６２の表面も研磨することによって、薄型の半導体モジュール６５を形成する。研磨工程においては、外部接続端子６７が小型で多数個が形成されている場合においても、封止樹脂層６３によってこれら外部接続端子６７の外周を封止して機械的に保持した状態で研磨を施すことから、変形や損傷或いは電極形成パッド６８ｂからの剥離等の発生が抑制されるようにする。
【００９２】
半導体モジュール６５は、上述した剥離工程を経て母基板１から剥離される。半導体モジュール６５は、母基板１からの剥離面がベース基板６４との接合面６６ｂを構成し、第１層の配線層を接続端子部として半田ボール等が設けられる。半導体モジュール６５には、半導体チップ６２を実装した表面にも多数個の外部接続端子６７が形成されている。半導体モジュール６５には、外部接続端子６７を介して、半導体チップ６２の実装面側にも適宜の表面実装型電子部品や他の半導体パッケージ等を実装することが可能とされ高密度化が図られるようになる。
【００９３】
半導体モジュール６５においては、上述したように回路ブロック体６６の接合面６６ｂをベース基板６４上に接合して半導体装置を構成するようにしたが、例えば図２６に示すように表面実装型部品６９を実装した半導体モジュール７０を構成するようにしてもよい。表面実装型部品６９としては、例えばチップ抵抗体やチップコンデンサ等の受動部品或いは半導体パッケージ等が用いられ、半田リフロー法等によって実装される。半導体モジュール７０は、この場合、回路ブロック体６６の第１層の配線層７１が、ベース基板に対する接続端子部に代えて表面実装型部品６９を実装するランドや接続回路パターンとして構成される。半導体モジュール７０は、上述した工程を経て精密な回路ブロック体６６が形成されることにより、第１層の配線層７１に狭ピッチ化された高精度のランドや接続回路パターンが形成される。
【００９４】
したがって、半導体モジュール７０には、第１層の配線層７１上に、各種の表面実装型部品６９が高密度にかつ高精度に実装される。また、半導体モジュール７０は、上述した各種の表面実装型部品６９を実装することによって、各半導体チップ６２の周辺回路を同一のパッケージ内に構成することが可能となる。半導体モジュール７０は、これによって配線部を短縮するとともに接続部を減らすことが可能となり、回路内におけるＬ・Ｃ・Ｒ成分を低減して高機能化、高性能化が図られるようになる。
【００９５】
上述した半導体モジュール６５においては、例えば回路ブロック体６６の接合面６６ｂ上に第２の半導体チップ７２を実装することにより、図２７に示した半導体モジュール７３を構成してもよい。半導体モジュール７３は、この場合、回路ブロック体６６の第１層の配線層７１が、半導体チップ７２を実装するベース基板に対する接続端子部に代えて表面実装型部品６９を実装する接続ランド７４や接続回路パターンとして構成される。半導体モジュール７３は、回路ブロック体６６の表裏面にそれぞれ第１群の半導体チップ６２と第２群の半導体チップ７２とを３次元的に実装した多層半導体装置を構成する。
【００９６】
半導体モジュール７３は、上述したように母基板１から剥離された半導体モジュール６５を基材として、平坦な基板上に剥離面である第１層の配線層７１を上側にして載置された後に半導体チップ実装工程と、封止樹脂形成工程と、研磨工程とが施されて製造される。半導体チップ実装工程は、回路ブロック体６６の第１層の配線層７１上に半導体チップ７２を実装する工程である。半導体モジュール６５には、図２８（ａ）に示すように、回路ブロック体６６の第１層の配線層７１に形成した接続ランド７４上に半導体チップ７２が実装される。
【００９７】
封止樹脂形成工程も、図２８（ｂ）に示すように実装された半導体チップ７２を封止する封止樹脂層７５を形成する工程である。研磨工程は、全体を薄型化するために、形成された封止樹脂層７５の表面を研磨する工程であり、半導体チップ７２の表面も同時に研磨する。研磨工程は、半導体チップ７２が封止樹脂層７５によって外周を封止されて機械的に保持されていることから、例えば機械的研磨を施した場合にも半導体チップ７２にエッジ欠け等の損傷の発生を抑制して最大量の研磨を行うことが可能である。
【００９８】
以上の工程を経て製造された半導体モジュール７３は、第１群の半導体チップ６２を実装した側に上述した外部接続端子６７が形成されており、これら外部接続端子６７を介してベース基板等に実装された多層半導体装置を構成する。半導体モジュール７３は、例えば第２群の半導体チップ７２を搭載した側に、上述した工程を経て外部接続端子６７を形成するようにしてもよい。半導体モジュール７３は、かかる構成を採用することにより、この面を接合面としてベース基板に実装することが可能となる。
【００９９】
【発明の効果】
以上詳細に説明したように、本発明によれば、高精度の平坦面と薄膜形成時の表面温度の上昇に対する耐熱特性やリソグラフィ時の焦点深度の保持、マスキング時のコンタクトアライメント特性が良好であり絶縁性や耐薬品性を有する母基板を用いて回路ブロック体を製造することで、基板の反りや表面の凹凸に影響されることなく微細な配線部を有する高精度で信頼性の高い回路ブロック体の製造が効率的に行われる。本発明によれば、回路ブロック体の内部に高精度の成膜素子を内蔵したり半導体チップや電子部品等の高密度実装を可能とする薄型の回路ブロック体が製造される。
【０１００】
本発明によれば、母基板から剥離した回路ブロック体をベース基板上に接合することにより、回路ブロック体がベース基板側から電源や信号の供給を受ける薄型化された高精度の配線回路装置が効率的に製造される。配線回路装置は、ベース基板等に対する直接の実装も簡易に行われ、回路ブロック体とベース基板側とが電磁的に分離されて干渉の発生が抑制されることで、特性の向上が図られるとともにベース基板側に充分な面積を有する電源やグランドの配線を形成することが可能であることからレギュレーションの高い電源供給が行われる配線回路装置が得られる。
【０１０１】
本発明によれば、高精度で微細な配線部を有する回路ブロック体に対して多数個の半導体チップを簡易な工程によって実装することで、高精度で多機能化が図られた小型の半導体装置が効率的に製造される。本発明によれば、半導体チップを欠けや破損等を生じさせることなく表面研磨を施して薄型化された回路ブロック体に実装することが可能であることから、全体の薄型化が図られるとともに高密度実装化が図られる。本発明によれば、半導体チップを実装した回路ブロック体とベース基板側とが電磁的に分離されて干渉の発生が抑制されることで、特性の向上が図られるとともにベース基板側に充分な面積を有する電源やグランドの配線を形成することが可能であることからレギュレーションの高い電源供給が行われる半導体装置が得られる。
【図面の簡単な説明】
【図１】本発明にかかる高周波モジュールの製造工程図である。
【図２】同高周波モジュールの製造工程に用いられる母基板の縦断面図である。
【図３】第１の絶縁層が形成された母基板の縦断面図である。
【図４】第１の配線層が形成された母基板の縦断面図である。
【図５】第２の絶縁層と第２の配線層とが形成された母基板の縦断面図である。
【図６】第２の配線層に薄膜抵抗体と薄膜キャパシタとが形成された母基板の縦断面図である。
【図７】第３の絶縁層が形成された母基板の縦断面図である。
【図８】第３の配線層が形成された母基板の縦断面図である。
【図９】母基板上に製作された回路ブロック体の剥離工程の説明図である。
【図１０】ベース基板の縦断面図である。
【図１１】ベース基板と回路ブロック体との接合工程説明図である。
【図１２】ベース基板と回路ブロック体とを接合した状態の縦断面図である。
【図１３】高周波モジュールの縦断面図である。
【図１４】接着剤層が設けられたベース基板の縦断面図である。
【図１５】同ベース基板と回路ブロック体との接合工程説明図である。
【図１６】同ベース基板と回路ブロック体との熱圧着接合工程説明図である。
【図１７】高周波モジュールの縦断面図である。
【図１８】回路ブロック集体の切断工程説明図である。
【図１９】回路ブロック体の剥離工程説明図である。
【図２０】ダミー層を設けた母基板を用いた回路ブロック体の製造工程説明図であり、同図（ａ）は切断工程説明図、同図（ｂ）は剥離工程説明図、同図（ｃ）は切断工程後の母基板の縦断面図、同図（ｄ）は樹脂層を除去した母基板の縦断面図である。
【図２１】他の高周波モジュールの縦断面図である。
【図２２】他の高周波モジュールの縦断面図である。
【図２３】本発明にかかる半導体モジュールの縦断面図である。
【図２４】半導体チップ実装面に外部接続端子が形成された半導体モジュールの縦断面図である。
【図２５】同半導体モジュールの製造工程の説明図である。
【図２６】半導体チップ実装面に表面実装型部品を搭載した半導体モジュールの縦断面図である。
【図２７】半導体チップを両面に実装した半導体モジュールの縦断面図である。
【図２８】同半導体モジュールの製造工程の説明図である。
【図２９】薄膜抵抗体を形成した配線基板の縦断面図である。
【図３０】薄膜キャパシタを形成した配線基板の縦断面図である。
【図３１】従来の高周波モジュールの縦断面図である。
【図３２】従来の半導体装置の縦断面図である。
【符号の説明】
１ 母基板、２ 回路ブロック体、３ ベース基板、４ 高周波モジュール、５ 基材、６ 剥離層、７ 第１の絶縁層、８ 第１の配線層、９ 第２の絶縁層、１０ ビア、１１ 第２の配線層、１２ 薄膜抵抗体、１３ 薄膜キャパシタ、１４ 第３の絶縁層、１５ ビア、１６ 第３の配線層、１７ インダクタ、１９ 配線層、２０ ビア、２１ ポストバンプ、２２ アンダーフィル、２３ 接着剤層、３０ 回路ブロック集体、３１ カッタ、３２ 切断痕、３５ ダミー層、３６ 切断痕、４０ 高周波モジュール、４１ ベース基板部、４２ 高周波素子層部、４３ 絶縁層、４４ 第１素子形成層、４５ 第２素子形成層、４６ 高周波ＩＣ、４７ チップ部品、４８ 半田パンプ、５０ 高周波モジュール、５１ ベース基板部、５２ 配線層、６０ 半導体モジュール、６１ 回路ブロック体、６２ 半導体チップ、６３ 封止樹脂層、６４ ベース基板、６５ 半導体モジュール、６６ 回路ブロック体、６７ 外部接続端子、６９ 表面実装型部品、７０ 半導体モジュール、７２ 半導体チップ、７３ 半導体モジュール、７５ 封止樹脂層
【発明の属する技術分野】
本発明は、薄型化が図られた回路ブロック体の製造方法と、この回路ブロック体を備えて高密度薄型化が図られた配線回路装置の製造方法及び半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、各種の電子機器等においては、小型軽量化、高機能化或いは多機能化が図られており、内蔵される配線回路装置や半導体装置についても小型高密度実装化が図られている。配線回路装置は、配線回路のビアの微細化或いは配線ピッチの狭窄化が図られるとともに、ＩＣパッケージの小型化や多ピン化、半導体チップのベアチップ実装、さらにはコンデンサや抵抗体等の受動素子の小型化や表面実装化等の技術開発により、小型高密度実装化が図られている。一方、受動素子においては、小型化の進展に伴って従来技術での製造或いは基板に対する実装が極めて困難となっている。したがって、配線回路装置においては、回路基板の主面上や層内に受動素子を直接成膜して形成した成膜素子内蔵型の配線回路装置も提案されている。
【０００３】
かかる成膜素子内蔵型配線回路装置は、セラミック基板上に、例えば金属や絶縁体のペーストをスクリーン印刷法等によって印刷する厚膜技術を用いて抵抗体やキャパシタが成膜形成されてなる。しかしながら、厚膜技術による受動素子の形成は、パターン精度や厚み精度に難があり、また再現性等のバラツキによって十分な信頼性が得られていないといった問題がある。また、厚膜技術による受動素子の形成は、基板上に塗布したペーストを焼結させるために高温処理が行われることから、耐熱性を有する基板が用いられなければならず、材料が制限されて比較的高価であるといった問題があった。
【０００４】
一方、半導体装置においても、１個の半導体チップに所定の機能を集約するいわゆるシステム大規模集積回路（ＬＳＩ：large-scal integrate circuit）化が図られている。また、半導体装置においては、プロセス技術の進展によって、例えばロジック機能とメモリ機能或いはアナログ機能とデジタル機能等のように異なる機能が混載されたシステムＬＳＩも提供されている。さらに、半導体装置においては、小型、薄型化の要求も大きく、例えば半導体をウェハ状態で裏面から機械的、化学的或いはその両方の方法によって研磨処理を施して薄型化を図ることも行われている。
【０００５】
しかしながら、システムＬＳＩは、複数のプロセスを経て各機能ブロックを混載する構造であるために、プロセス数が増加し、結果的に製造時間の増大や歩留りの低下等が生じてコストアップとなるといった問題があった。半導体装置においては、かかるシステムＬＳＩの問題点を解決するために、例えばマルチ・チップ・モジュール（ＭＣＭ：multi chip module）化の対応も図られる。このＭＣＭは、各プロセスの機能ブロックを個別の半導体チップとして製造し、これら半導体チップを同一の配線基板上に実装してシステムＬＳＩと同様の機能を半導体モジュールで実現したものである。
【０００６】
【発明が解決しようとする課題】
配線回路装置においては、上述した問題点を解決するために、図２９及び図３０に示すようにフォトグラフィック法、スパッタリング法や蒸着法等の薄膜形成技術を用いた成膜素子内蔵型配線回路装置の検討が図られている。図２９に示した配線回路装置１００は、コア基板１０１の主面に絶縁層１０２が形成され、この絶縁層１０２上に配線パターン１０３とともに抵抗体１０４が成膜形成されている。抵抗体１０４は、例えばニッケル−クロム（Ｎｉ−Ｃｒ）や、窒化タンタル（ＴａＮ）或いはタンタル（Ｔａ）等によって形成されている。なお、窒化タンタルは、温度係数（ＴＣＲ）が１００ＰＰＭ／℃以下の小さな値であり、寿命特性の安定度で優れていることから好適に用いられる。
【０００７】
また、図３０に示した配線回路装置１０５は、上述した配線回路装置１００と同様に主面に絶縁層１０２が形成されたコア基板１０１が用いられ、絶縁層１０２上に形成された配線パターン１０３の相対する両端部が重ね合わされて形成される配線パターン１０３ａ、１０３ｂ間にキャパシタ１０６が成膜形成されている。キャパシタ１０６は、詳細には下側の配線パターン１０３ａ上に誘電体層１０７が成膜されるとともにこの誘電体層１０７上に上側の配線パターン１０３ｂが積層形成されてなる。誘電体層１０７は、例えば酸化タンタル（Ｔａ２Ｏ５）や、窒化シリコン（Ｓｉ３Ｎ４）或いはチタン酸バリウム（ＢａＴｉＯ）等によって形成されている。酸化タンタルは、スパッタリング法によって基板上に直接成膜形成することが可能であり、またタンタル層や窒化タンタル層を陽極酸化することによってその表面上に酸化物を成長させて所望の厚みの酸化タンタル膜を形成することが可能である。
【０００８】
配線回路装置においては、例えばコア基板に受動素子を形成する際に機能するように導電性を有するシリコン基板が用いられている。このため、配線回路装置においては、例えばマザー基板等に実装する場合に配線パターンに形成した多数のランドとマザー基板のランドとの間をワイヤボンディング法によって接続するために、受動素子形成層の表面に端子パターンが形成される。したがって、配線回路装置においては、端子パターン形成工程やワイヤボンディング工程が必要であった。
【０００９】
ところで、通信端末機器等においては、小型軽量で携帯が可能であることが必須となっており、送受信部においてアナログの高周波信号の変換処理を行う高周波モジュールが備えられる。図３１に示した高周波モジュール１１０は、ベース基板部１１１上に、薄膜技術や厚膜技術によって層内に成膜受動素子を形成した高周波素子層部１１２を積層形成してなる。高周波素子層部１１２は、ベース基板部１１１の配線パターン１１３上に絶縁層１１４を介して第１配線層１１５が形成される。高周波素子層部１１２は、絶縁層１１４に形成したビア１１６を介してベース基板部１１１の配線パターン１１３と第１配線層１１５とが接続される。
【００１０】
高周波素子層部１１２には、第１配線層１１５に、上述したような抵抗体１１７やキャパシタ１１８が成膜形成されてなる。高周波素子層部１１２には、第１配線層１１５上に第２の絶縁層１１９が形成され、さらにこの第２の絶縁層１１９上にビア１１６を介して第２配線層１２０が積層形成されてなる。高周波素子層部１１２には、この第２配線層１２０にインダクタ１２１が形成されている。なお、インダクタ１２１については、利得の損失から、一般にスパッタリング法等による薄膜形成技術により形成されずに、例えばメッキ法等による厚膜形成技術によって形成される。
【００１１】
ところで、かかる高周波モジュール１１０においては、ベース基板部１１１上に高精度の抵抗体１１７やキャパシタ１１８がスパッタリング法等の薄膜形成技術によって形成されるために、ベース基板部１１１にスパッタリング時の表面温度の上昇に対する耐熱特性やリソグラフィ時の焦点深度の保持、マスキング時のコンタクトアライメント特性等が必要となる。ベース基板部１１１には、このために高精度の平坦性が必要とされるとともに、絶縁性、耐熱性或いは耐薬品性等が要求される。
【００１２】
高周波モジュール１１０においては、ベース基板部１１１のコア基板に、かかる特性を有するＳｉ基板やガラス基板が用いられて、ＬＳＩと別プロセスにより低コストで低損失な受動素子の成膜形成が可能とされるようになる。高周波モジュール１１０は、Ｓｉ基板やガラス基板を用いることで、従来のセラミックモジュール技術で用いられる印刷によるパターン等の形成方法やプリント配線基板に配線パターンを形成する湿式エッチング法等と比較して、高精度の受動素子の形成が可能であるとともに、素子サイズをその面積が１／１００程度まで縮小することが可能となった。高周波モジュール１１０は、Ｓｉ基板やガラス基板を用いることで、成膜受動素子の使用限界周波数帯域を２０ＧＨｚまで高めることも可能となった。
【００１３】
しかしながら、高周波モジュール１１０においては、例えばマザー基板等に実装するために上述したように高周波素子層部１１２にランドの形成やワイヤボンディング法等による接続工程が必要となる。高周波モジュール１１０は、高周波信号系の配線パターンが構成された高周波素子層部１１２に対して、ベース基板部１１１側から電源やグランドの供給配線或いは制御系信号配線が行われる。高周波モジュール１１０においては、このためにベース基板部１１１と高周波素子層部１１２との間に電磁的干渉が生じるとともに、配線層を多層に形成することによるコストアップになるといった問題も生じる。
【００１４】
高周波モジュールについては、上述したシリコン基板やガラス基板に起因する問題点を解決するために従来の配線基板装置に一般的に用いられている比較的廉価で多層化が可能な有機配線基板の適用が検討される。かかる高周波モジュールは、有機配線基板を用いることによって、ベース基板部に電源やグランドの配線部や制御系の配線部を構成するとともに高周波素子層部に高周波信号回路部を構成することで、両者の電磁的分離が図られ電磁干渉の発生が抑制されて特性の向上が図られるようになる。高周波モジュールは、ベース基板部に充分な面積を有する電源やグランドの配線を形成することが可能となることから、レギュレーションの高い電源供給が行われる。
【００１５】
しかしながら、高周波モジュールは、有機配線基板からなる多層配線基板をベース基板としてその上部に高周波素子層部を形成する場合に、ベース基板が上述したシリコン基板やガラス基板の特性を十分に有していないことから高精度の成膜受動素子を形成し得ないといった問題がある。また、高周波モジュールは、多層配線基板がそれ自体に反りが有るために、パターニング工程を順次行う際に各層の配線パターン等の位置合わせ精度が低下して高精度に製作されないといった問題がある。さらに、高周波モジュールは、多層配線基板がその表面が比較的粗いとともにこれに形成した配線パターンにより大きな凹凸も有るために、平坦性を要求される高精度の成膜受動素子の形成が困難であるといった問題があった。高周波モジュールは、多層配線基板の耐熱性が小さいために、スパッタリング工程を施すことが困難であるといった問題があった。
【００１６】
一方、図３２に示す半導体装置１３０においても、配線基板１３１として有機基板やセラミック基板が用いられ、その表裏主面に絶縁層１３２、１３３を介して配線層１３４、１３５がそれぞれパターン形成される。半導体装置１３０は、配線層１３４、１３５に図示しないが適宜の配線パターンや必要に応じて成膜素子等が形成されるとともに、一方主面上に半導体チップ１３６がフェースダウン実装される。半導体装置１３０は、表裏の配線層１３４、１３５間の接続が配線基板１３１に形成したスルーホール１３７を介して行われる。半導体装置１３０には、配線層１３４、１３５を被覆してソルダレジスト層１３８、１３９が形成されるとともにビア１４０、１４１を介して接続端子１４２や外部接続電極１４３が形成されている。
【００１７】
ところで、半導体装置１３０においては、これらの配線基板１３１の主面に形成される配線パターンのピッチが製造条件から最小でも約１００ｕｍ程度であることから、各半導体チップ１３６間で多数の接続が行われる場合に大きな面積或いは配線層が多層化された配線基板１３１が必要となる。また、半導体装置１３０においては、配線基板１３１の表裏主面に半導体チップ１３６を実装する場合に、スルーホール１３７を介して各半導体チップ１３６或いは配線パターン間の接続が行われる。半導体装置１３０においては、加工条件等からスルーホール１３７やランドがその孔径を最小でも約５０ｕｍ、ランド径が最小でも約５０ｕｍより大きくなるために、大きな面積を有する配線基板１３１が必要となる。
【００１８】
半導体装置１３０は、上述した配線基板１３１に起因する問題点から、各半導体チップ１３６間を接続する配線パスが長くなるとともに多層化に伴って配線パスに多数個のビア１４０、１４１が介在する。このため、半導体装置１３０は、配線パスのＬ・Ｃ・Ｒ成分が大きくなってシステムＬＳＩと比較して性能が劣化するといった問題があった。
【００１９】
また、半導体装置１３０においては、上述したようにマザー基板等に実装するために配線基板１３１の裏面に接続用の外部接続電極１４３が形成され、この裏面に対して半導体チップや他の電子部品等を実装することができなかった。半導体装置１３０においては、このために半導体チップ１３６の周辺回路の取り込みや配線基板１３１に対する高密度の実装が困難となるといった問題があった。
【００２０】
一方、半導体装置１３０においては、薄型化を図るためにウェハ状態で研磨された半導体チップ１３６を配線基板１３１に実装する方法も採用されている。しかしながら、薄型化された半導体チップ１３６は、機械的強度が劣化しているために研磨後の取り扱いが難しく、例えば次工程への搬送等の取扱時に割れが生じたり、個片化するためのダイシング加工時に欠けが発生する等の問題があった。また、薄型化された半導体チップ１３６は、配線基板１３１に実装する際にもチップ欠けや割れが発生し易いといった問題があった。
【００２１】
半導体装置１３０においては、上述したように平坦性や耐熱性に優れるシリコン基板やガラス基板を用いることにより配線層内の信頼性の向上が図られるが、表裏面間の導通構造を形成することが困難であるために半導体チップを表裏面に実装して高密度化を図ることが難しい。また、半導体装置１３０においては、各配線層内の配線密度の差異等によって配線基板１３１に反りが生じやすくなる。半導体装置１３０は、特に有機基板からなる配線基板１３１を用いた場合に、半導体チップ１３６の実装工程で負荷される熱によって配線基板１３１の反りの発生がさらに大きくなり、例えばマザー基板に実装する際に半田不良が生じて信頼性が劣化するといった問題があった。
【００２２】
したがって、本発明は、平坦性がよく反りの小さい等の特性を有するシリコン基板やガラス基板に着目し、これを母基板として薄膜技術や厚膜技術によって絶縁層を介して成膜素子内蔵配線層を形成した後に剥離工程を経ることにより高精度、高機能、高信頼性で薄型化されて、パッケージの小型化、低価格を図る回路ブロック体の製造方法、この回路ブロック体を備える配線回路装置の製造方法並びに回路ブロック体を備える半導体装置の製造方法を提供することを目的に提案されたものである。
【００２３】
【課題を解決するための手段】
上述した目的を達成する本発明にかかる回路ブロック体の製造方法は、剥離層形成工程と回路ブロック体形成工程と剥離工程とを有して、絶縁層と配線パターンを有する配線層とにより配線部を構成し、この配線部に外部接続ランドを形成してなる薄厚シート状の回路ブロック体を製造する。回路ブロック体の製造方法は、剥離層形成工程が、平坦化された主面を有するシリコン基板やガラス基板からなる母基板の主面上に、金属膜層からなり母基板の主面上から上部に形成した回路ブロック体を剥離するための剥離層を形成する。回路ブロック体の製造方法は、回路ブロック体形成工程が、剥離層上に絶縁層を形成する絶縁層形成工程を施すとともに絶縁層上に所定の配線パターンや多数個の外部接続ランドを有する配線層を形成する配線層形成工程と、薄膜技術或いは厚膜技術によって成膜素子を形成する成膜素子形成工程とを有して、母基板の主面上に回路ブロック体を積層形成する。回路ブロック体の製造方法は、剥離工程が、酸性溶液或いはアルカリ性溶液中に浸付けすることにより、剥離層を溶解してその表面を界面として母基板から回路ブロック体を剥離する。
【００２４】
以上の工程を有する本発明にかかる回路ブロック体の製造方法によれば、高精度の平坦特性、耐熱特性やリソグラフィ時の焦点深度の保持、マスキング時のコンタクトアライメント特性が良好であり、絶縁性や耐薬品性を有する母基板上で薄厚シート状の回路ブロック体を製作することで、基板の反りや表面の凹凸に影響されることなく微細な配線パスを有して高精度の成膜素子を内蔵したり半導体チップや電子部品等の高密度実装を可能とする高精度で信頼性の高い配線部を有する回路ブロック体を効率的に製作する。
【００２５】
また、上述した目的を達成する本発明にかかる配線回路装置の製造方法は、平坦化された主面を有する母基板を用いて、剥離層形成工程と、絶縁層と配線パターンを有する配線層とにより配線部を構成してなる薄厚シート状の回路ブロック体を形成する回路ブロック体形成工程と、母基板から回路ブロック体を剥離する回路ブロック体剥離工程と、多層配線基板からなるベース基板の主面上に回路ブロック体を接合して実装する回路ブロック体接合工程とを有し、ベース基板上に回路ブロック体を一体に積層してなる配線回路装置を製造する。
【００２６】
配線回路装置の製造方法は、剥離層形成工程が、平坦化された主面を有するシリコン基板やガラス基板からなる母基板の主面上に、金属膜層からなり母基板の主面上から上部に形成した回路ブロック体を剥離するための剥離層を形成する。配線回路装置の製造方法は、回路ブロック体形成工程が、剥離層上に絶縁層を形成する絶縁層形成工程を施すとともに、絶縁層上に所定の配線パターンや多数個の外部接続ランドを有する配線層を形成する配線層形成工程と、薄膜技術或いは厚膜技術によって配線層内に成膜素子を形成する成膜素子形成工程とを施して、母基板の主面上に回路ブロック体を積層形成する。配線回路装置の製造方法は、剥離工程が、酸性溶液或いはアルカリ性溶液中に浸付けすることにより、剥離層を溶解してその表面を界面として母基板から回路ブロック体を剥離する。配線回路装置の製造方法は、回路ブロック体接合工程が、ベース基板に対して回路ブロック体を、母基板からの剥離面を接合面として外部接続ランドを相対するベース基板の最上層の配線層に形成した接続端子に位置合わせして積層した状態で接合する。
【００２７】
以上の工程を有する本発明にかかる配線回路装置の製造方法によれば、高精度の平坦特性や耐熱特性或いはリソグラフィ時の焦点深度の保持、マスキング時のコンタクトアライメント特性が良好であり、絶縁性や耐薬品性を有する母基板上に薄厚シート状の回路ブロック体を製作し、母基板から剥離した回路ブロック体をベース基板に接合して配線回路装置を製作する。配線回路装置の製造方法によれば、回路ブロック体が、ベース基板の反りや表面の凹凸に影響されず微細な配線パスを有して高精度の成膜素子を内蔵したり半導体チップや電子部品等の高密度実装を可能とする配線層を構成することにより、高精度で信頼性の高い配線部を有する配線回路装置が効率的に製作される。配線回路装置の製造方法によれば、配線部とベース基板側の回路部とが電気的、電磁的に分離されて相互の干渉の発生が抑制されて特性の向上が図られるとともにベース基板側に充分な面積を有する電源やグランドの配線を形成することが可能であることからレギュレーションの高い電源供給が行われる配線回路装置が製作される。
【００２８】
さらに、上述した目的を達成する本発明に係る半導体装置の製造方法は、平坦化された主面を有する母基板を用いて、剥離層形成工程と、絶縁層と配線パターンを有する配線層とにより配線部を構成してなる薄厚シート状の回路ブロック体を形成する回路ブロック体形成工程と、回路ブロック体の配線部上に半導体チップを表面実装する半導体チップ実装工程と、母基板から回路ブロック体を剥離する回路ブロック体剥離工程と、多層配線基板からなるベース基板の主面上に回路ブロック体を接合して実装する回路ブロック体接合工程とを有して、半導体チップを実装した回路ブロック体をベース基板上に一体に積層してなる半導体装置を製造する。
【００２９】
半導体装置の製造方法は、剥離層形成工程が、平坦化された主面を有するシリコン基板やガラス基板からなる母基板の主面上に、金属膜層からなり母基板の主面上から上部に形成した回路ブロック体を剥離するための剥離層を形成する。半導体装置の製造方法は、回路ブロック体形成工程が、剥離層上に絶縁層を形成する絶縁層形成工程を施すとともに、絶縁層上に所定の配線パターンや多数個の外部接続ランドを有する配線層を形成する配線層形成工程と、薄膜技術或いは厚膜技術によって配線層内に成膜素子を形成する成膜素子形成工程とを施して、母基板の主面上に回路ブロック体を積層形成する。半導体装置の製造方法は、半導体チップ実装工程が、回路ブロック体の配線部に形成した複数個の電極バッドに相対する電極を接合して半導体チップを回路ブロック体の主面上に表面実装する。半導体装置の製造方法は、封止樹脂層形成工程が、半導体チップを実装した回路ブロック体の配線部上に、半導体チップを封止する封止樹脂層を形成する。半導体装置の製造方法は、回路ブロック体剥離工程が、酸性溶液或いはアルカリ性溶液中に浸付けすることにより剥離層を溶解して、その表面を界面として母基板から回路ブロック体を剥離する。半導体装置の製造方法は、回路ブロック体接合工程が、ベース基板に対して回路ブロック体を、母基板からの剥離面を接合面として外部接続ランドを相対するベース基板の最上層の配線層に形成した接続端子に位置合わせして積層した状態で接合する。
【００３０】
以上のように構成された本発明にかかる半導体装置の製造方法によれば、高精度の平坦特性や耐熱特性或いはリソグラフィ時の焦点深度の保持、マスキング時のコンタクトアライメント特性が良好であり、絶縁性や耐薬品性を有する母基板上に薄厚シート状の回路ブロック体を製作するとともに半導体チップを表面実装し、母基板から剥離した回路ブロック体をベース基板に接合して周辺回路部を一体化してなる半導体装置を製作する。半導体装置の製造方法によれば、ベース基板の反りや表面の凹凸に影響されず微細な配線パスを有する回路ブロック体を備えることで、半導体チップを高精度にかつ高密度に実装化した半導体装置を製造する。半導体装置の製造方法によれば、半導体チップを実装した配線部とベース基板側の回路部とが電気的、電磁的に分離されて相互の干渉の発生が抑制されて特性の向上が図られるとともに、ベース基板側に充分な面積を有する電源やグランドの配線を形成することが可能であることからレギュレーションの高い電源供給が行われる半導体装置を製造する。半導体装置の製造方法によれば、半導体チップや封止樹脂を研磨して薄型化が図られるとともに、半導体チップの欠けや割れ等の発生も低減した半導体装置を製造する。
【００３１】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。実施の形態として示す回路ブロック体２は、図１３に示すようにベース基板３上に実装され、携帯通信端末機器等に備えられて送受信部においてスーパーへテロダイン方式やダイレクトコンバージョン方式によってアナログの高周波信号の変換処理を行う高周波モジュール（配線回路装置）４に実装される。回路ブロック体２は、図１に示した工程図のように母基板１上において製作された後に剥離工程を経て母基板１から分離され、多層配線基板からなるベース基板３に接合されて高周波モジュール４を構成する。高周波モジュール４は、ベース基板３側が、上層の回路ブロック体２に対する電源系の配線、制御系の配線あるいはグランド面を構成する。
【００３２】
高周波モジュール４の製造工程においては、図２に示した母基板１が製造工程に供給される。母基板１には、絶縁性、耐熱性或いは耐薬品性を有し、高精度の平坦面の形成が可能であり剛性が高いＳｉ基板やガラス基板が用いられ、詳細を後述する各工程を経てその主面上に回路ブロック体２が製作される。製造工程においては、かかる母基板１を用いることで、スパッタリング時の表面温度の上昇に対する耐熱特性やリソグラフィ時の焦点深度の保持、マスキング時のコンタクトアライメント特性の向上が図られるようになる。したがって、製造工程においては、従来の印刷法や湿式エッチング法等と比較して、サイズが面積で１／１００程度まで縮小され、使用限界周波数帯域も２０ＧＨｚまで高められる高精度の回路ブロック体２の製作を可能とする。
【００３３】
製造工程は、上述したように母基板１の基材５がＳｉ基板やガラス基板からなり、高精度の平坦面に形成されたこの基材５の主面上に剥離層６を成膜形成する剥離層形成工程（ｓ−１）を第１工程とする。剥離層６は、適宜の成膜技術によって成膜形成された銅層やアルミニウム層等の金属層からなり、図２に示すように基材５の主面上にスパッタ法によって厚みが１０００Å程度となるように均一な厚みを以って全面に亘って成膜形成するとともに、この金属層の表面にスピンコート法によって厚みが１乃至２ｕｍ程度の樹脂層、例えばポリイミド樹脂層を成膜形成してなる。母基板１は、後述するように複数層の積層体からなる回路ブロック体２をその主面上に形成するが、剥離層６が、後述する剥離工程において回路ブロック体２を剥離する作用を奏する。
【００３４】
製造工程は、母基板１の剥離層６上に第１の絶縁層７を成膜形成する第１の絶縁層形成工程（ｓ−２）を第２工程とする。第１の絶縁層７は、低誘電率で低いＴａｎδ、すなわち高周波特性に優れかつ耐熱性や耐薬品性に優れた絶縁性誘電材によって形成される。絶縁性誘電材には、例えばポリイミド、ベンゾシクロブテン（ＢＣＢ）、ポリノルボルネン（ＰＮＢ）、液晶ポリマ（ＬＣＰ）或いはエポキシ樹脂やアクリル系樹脂が用いられる。第１の絶縁層７は、図３に示すように剥離層６上に適宜の成膜技術によって所定のパターンを以って形成される。第１の絶縁層７は、感光性の絶縁性誘電材を用いた場合には、フォトリソグラフ法により剥離層６上に直接パターン形成される。第１の絶縁層７は、非感光性の絶縁性誘電材を用いた場合には、例えばフォトリソグラフ法とドライエッチング法により剥離層６上にパターン形成される。
【００３５】
製造工程は、例えば母基板１にメッキ処理を施して上述したようにパターン形成された第１の絶縁層７の開口部に対応して剥離層６上に金属メッキ層からなる第１の配線層８を成膜形成する第１の配線層形成工程（ｓ−３）を第３工程とする。製造工程は、剥離層６を電圧印加電極として例えば銅メッキ処理を施すことによって第１の絶縁層７の開口部に対応した剥離層６の露出部位に銅をメッキして、図４に示すように第１の絶縁層７とほぼ同一の厚みとなるように制御された第１の配線層８を形成する。
【００３６】
第１の配線層８と第１の絶縁層７とは、剥離層６との境界面が後述するように回路ブロック体２を母基板１から剥離する際の剥離面を構成する。第１の配線層形成工程は、第１の配線層８を銅メッキによる厚膜形成技術によって形成することで、この剥離面を高精度の平坦面に形成することを可能として後述するようにベース基板３に対して接合する際に安定した接合が行われるようにする。また、第１の配線層８は、回路ブロック体２におけるグランドや電源部として構成されることから充分な厚みを有することが好ましく、メッキによる厚膜形成技術により好適に形成される。
【００３７】
第１の配線層８は、銅メッキによって剥離層６上に直接成膜形成するようにしたが、例えば剥離層６上に形成された金−ニッケルによる下地層上に形成するようにしてもよい。第１の配線層８は、この下地層が、後述するようにベース基板３等に形成されたランド等と半田バンプ等を介しての接続端子部として有効に作用する。
【００３８】
第１の配線層８と第１の絶縁層７については、例えば剥離層６上にメッキやスパッタ法等により、例えば金−ニッケル−銅の金属層を形成し、この金属層にエッチング処理を施して配線パターンを形成するとともに絶縁層を形成するようにしてもよい。また、第１の配線層８と第１の絶縁層７については、例えば剥離層６上にメッキレジスト層を形成し、メッキによって所定の配線パターンを形成するアディティブ法等によって形成するようにしてもよい。
【００３９】
製造工程は、第１の絶縁層７と第１の配線層８との上層に、第２の絶縁層９を全面に亘って形成する第２の絶縁層形成工程（ｓ−４）を第４工程とする。第２の絶縁層９は、上述した第１の絶縁層７と同一の絶縁性誘電材によって形成される。第２の絶縁層形成工程においては、第１の配線層８の所定部位を露呈させる複数のビア１０の形成も行われる。各ビア１０は、感光性の絶縁性誘電材の場合には所定のパターンを形成したマスクを第２の絶縁層９の表面に取り付けてフォトリソグラフ法によって直接形成する。各ビア１０は、例えば第２の絶縁層９に対してレーザ照射を行ってホールを形成する等の適宜の方法によって形成するようにしてもよい。
【００４０】
製造工程は、第２の絶縁層９上に適宜の配線パターンを以って第２の配線層１１を形成する第２の配線層形成工程（ｓ−５）を第５工程とする。第２の配線層１１は、上述した銅メッキによる厚膜形成技術やスパッタリング法等による薄膜形成技術によって形成され、図５に示すように各ビア１０を介して第１の配線層８との接続が図られてなる。第２の配線層１１は、平坦性が保持された母基板１の主面上に形成された上述した各層上に積層形成される。したがって、第２の配線層形成工程は、従来のように有機基板を基材として多層の配線層が積層形成される多層プリント配線基板と比較して、極めて高精度の第２の配線層１１を形成する。
【００４１】
製造工程は、第２の配線層１１に、図６に示すように薄膜抵抗体１２や薄膜キャパシタ１３等の薄膜素子を形成する薄膜素子形成工程（ｓ−６）を第６工程とする。なお、薄膜素子形成工程においては、後述するようなインダクタも第２の配線層１１に形成するようにしてもよいことは勿論である。薄膜抵抗体１２は、上述したように第２の配線層１１に形成した抵抗体形成部位間にニッケル−クロムや窒化タンタル或いはタンタル等の抵抗体形成材料を、フォトリソグラフ法、スパッタリング法、蒸着法等の薄膜形成技術によって成膜して形成される。薄膜抵抗体１２の形成方法は、例えば形成部位に対応する第２の絶縁層９上にリフトオフ法によって窒化タンタル層を形成する工程と、この窒化タンタル層上にレジスト処理を施した後に窒化タンタルをスパッタリングする工程と、レジスト層部分の窒化タンタルを除去する工程とを経て形成される。
【００４２】
薄膜キャパシタ１３の形成方法は、第２の配線層１１上にキャパシタ形成部位を除く全面にレジストをコーティングする工程と、ホウ酸アンモニウム等の電解液中で窒化タンタルが陽極となるように電界をかける陽極酸化工程と、上部電極形成工程とを経て形成される。陽極酸化工程は、窒化タンタルに１００Ｖ、３０分程度の電界を印加する陽極酸化処理を施す工程であり、窒化タンタル層が酸化してタンタルオキサイト層が形成される。第２の配線層１１には、必要な配線パターンだけを残すようにフォトリソグラフ処理によってレジストのパターンニングが行われるとともに、タンタルオキサイト層にレジストを取り去った後にマスキングが施されて、例えばリフトオフ法によってニッケル層と銅層とからなる上部電極が形成される。
【００４３】
製造工程においては、上述したように高精度の平坦面と耐熱特性或いはリソグラフィ時の焦点深度の保持、マスキング時のコンタクトアライメント特性が良好であり、絶縁性や耐薬品性を有する母基板１を用いることで、スパッタリング時の熱やエッチングの薬品等に影響されること無く、第２の配線層１１に高精度の薄膜抵抗体１２や薄膜キャパシタ１３が形成される。
【００４４】
製造工程は、第２の配線層１１及び薄膜抵抗体１２や薄膜キャパシタ１３を被覆する第３の絶縁層１４を形成する第３の絶縁層形成工程（ｓ−７）を第７工程とする。この第３の絶縁層１４も、上述した第１の絶縁層７や第２の絶縁層９と同一の絶縁性誘電材によって形成される。第３の絶縁層形成工程においても、図７に示すよう第２の配線層１１の所定部位や薄膜キャパシタ１３の上部電極を露呈させる複数のビア１５の形成も行われる。各ビア１５も、上述した第２の絶縁層９に形成されるビア１０と同様に、所定のパターンを形成したマスクを第３の絶縁層１４の表面に取り付けてフォトリソグラフ法によって形成される。
【００４５】
製造工程は、第３の絶縁層１４上に第３の配線層１６を形成する第３の配線層形成工程（ｓ−８）を第８工程とする。第３の配線層１６は、例えばスパッタリング法等の薄膜形成技術により銅配線パターンを形成する方法や、銅メッキ等による厚膜形成技術によって形成される。第３の配線層の形成工程は、スパッタリング法等によって第２の絶縁層９上にニッケル及び銅とからなるスパッタ層を成膜形成した後に、このスパッタ層に対してフォトリソグラフ処理によって所定のパターンニングを行う工程を有する。第３の配線層の形成工程は、このスパッタ層に対して電界メッキにより数μｍ程度の厚みを有する銅メッキを選択的に行った後に、メッキ用レジストを除去しさらにスパッタ層を全面的にエッチングすることによって図８に示すように第３の配線層１６を形成する。
【００４６】
第３の配線層１６は、ビア１５の内壁に形成されたスパッタ層を介して、第２の配線層１１や薄膜キャパシタ１３との電気的導通が図られる。第３の配線層１６には、その一部にスパイラル型のインダクタ１７が形成される。インダクタ１７は、直列抵抗値が問題となるが、上述したように第３の配線層１６がスパッタ層に対して電解メッキを施して所定の厚みを以って形成されることで損失の低下が抑制される。なお、第３の配線層１６にも、例えば上述した薄膜抵抗体１２や薄膜キャパシタ１３を必要に応じて形成してもよいことは勿論である。
【００４７】
製造工程においては、上述した第３の配線層１６を最上層として母基板１上に回路ブロック体２を積層した積層体を形成する。なお、製造工程においては、必要に応じて第３の配線層１６上にさらに多層の絶縁層や配線層を形成するようにしてもよいことは勿論である。製造工程は、母基板１と回路ブロック体２との積層体を酸或いはアルカリ溶液中に浸漬することによって、回路ブロック体２を母基板１から剥離する回路ブロック体−母基板剥離工程（ｓ−９）を第９工程とする。回路ブロック体２は、上述したように剥離層６が銅材により形成されており、塩酸溶液に浸漬することによって図９に示すように剥離層６の上面を界面として母基板１からきれいに剥離する。回路ブロック体２は、第１の絶縁層７及び第１の配線層８とから構成される露呈面が剥離面Ｈを構成する。
【００４８】
回路ブロック体２は、剥離層６が銅材により形成されており、積層体を例えば硝酸溶液に浸漬することにより剥離層６の表面がわずかに溶解することによって母基板１から剥離する。なお、回路ブロック体２は、この場合第１の配線層８の剥離面Ｈも硝酸溶液によってその表面が侵されることから、剥離層６との間に予め保護層を形成するようにしてもよい。
【００４９】
回路ブロック体２は、剥離層６がＣｕ層−ポリイミド層によって構成されている場合に、積層体を塩酸溶液に浸漬することによりこのＣｕ層とポリイミド層との界面から剥離が行われる。回路ブロック体２は、例えば酸素プラズマによるドライエッチング法が施されることにより、第１の絶縁層７及び第１の配線層８側に残ったポリイミド層の除去が行われる。
【００５０】
以上の工程を有する回路ブロック体２の製造工程によれば、高平坦性を有し機械的強度が大きな母基板１を用いてその主面上に多層の回路ブロック体２を形成することから、各層及び各配線層内に形成される薄膜受動素子（インダクタ、薄膜抵抗体１２、薄膜キャパシタ１３）等が極めて高精度に形成される。回路ブロック体２の製造工程によれば、従来の半導体プロセスに用いられる装置を用いて、高精度のエッチングレジスト層、メッキレジスト層や絶縁層の形成或いはレジストの塗布処理、露光処理や現像処理等の各処理が可能とされることで、各配線層に幅寸法が１ｕｍ以下の配線パターンが形成される。
【００５１】
回路ブロック体２の製造工程によれば、例えばプリント配線基板のような有機基板上やセラミック基板等上に上述した各工程を経て形成した場合に生じる基板の反りや収縮或いはうねりや凹凸がほとんど無いことから、各層や薄膜受動素子或いは配線パターンの精度劣化が抑制されて高精度に形成される。回路ブロック体２の製造工程によれば、各絶縁層等の形成に高温処理を要する場合に有機基板で問題となる耐熱性の影響も無く、またスパッタ層の成膜に際しての真空状態時のデガスの問題或いはゴミの問題等についてもその低減が図られる。
【００５２】
回路ブロック体２の製造工程によれば、各配線層に形成される配線パターンの密度が異にされている場合においても、機械的強度を有する母基板１上で回路ブロック体２の製作が行われることで反りやうねりあるいは凹凸等の発生が抑制される。したがって、回路ブロック体２の製造工程によれば、各配線層が高精度に形成されて信頼性の高い回路ブロック体２が製造される。回路ブロック体２は、反りやうねり或いは凹凸がほとんど無いことから、ベース基板等に実装する場合において半田付け不良等の発生が抑制される。
【００５３】
製造工程は、母基板１から剥離された回路ブロック体２がベース基板３に接合されるとともに、後述するように部品の実装工程等が施されることによって高周波モジュール４の製造が行われる。製造工程においては、多層化された有機基板やセラミック基板がベース基板３として用いられる。ベース基板３は、図１０に示すようにコア基板３ａに対してその表面側と裏面側都に多層の上部配線層３ｂと下部配線層３ｃが形成されてなり、各層間或いは上下部配線層３ｂ、３ｃが多数の層間ビア２０により適宜接続されてなる。ベース基板３には、上部配線層３ｂの表面上に配線パターン１９ａが形成されるとともに、下部配線層３ｃに端子ランド１９ｂが形成されている。
【００５４】
ベース基板３は、アルミナ、ガラスセラミックアルミナイトライド或いはムライトを基材とするセラミック多層基板が用いられる。ベース基板３は、ガラスエポキシ、ポリイミド、ビスマレイトトリアジン樹脂、ポリフェニールエチレン樹脂、フェノール樹脂、ポリオレフィン樹脂或いはポリテトラフルオロエチレンを基材とする有機多層基板が用いられる。ベース基板３は、少なくとも一方の主面に、感光性若しくは非感光性のエポキシ樹脂、ポリイミド或いはベンゾシクロブテンの誘電樹脂材層と金属メッキ層とによって高密度配線層が形成されたビルドアップ基板が用いられる。
【００５５】
ベース基板３には、上部配線層３ｂの配線パターン１９ａ上に複数のポストバンプ２１を適宜形成するポストバンプ形成工程（ｓ−１０）が施される。ポストバンプ形成工程は、電解メッキ法や無電解メッキ法によって銅バンプからなるポストバンプ２１を形成する工程である。ポストバンプ形成工程は、後述するアンダーフィル２２の厚みとほぼ等しい厚み、例えば２０μｍ〜１００μｍの厚みを有するポストバンプ２１を形成する。ポストバンプ形成工程においては、ポストバンプ２１の表面にニッケル−金メッキを施して金メッキ層を形成するようにしてもよく、また表面に半田メッキを施すようにしてもよい。
【００５６】
製造工程は、ポストバンプ２１が形成されたベース基板３上に回路ブロック体２を接合する回路ブロック体−ベース基板接合工程（ｓ−１１）を第１０工程とする。接合工程においては、図１１に示すように回路ブロック体２が、第１の絶縁層７と第１の配線層８とから構成される剥離面Ｈを接合面としてベース基板３との接合が行われる。回路ブロック体２は、第１の配線層８にパターン形成されたランドが、相対するポストバンプ２１と互いに接続されて図１２に示すようにベース基板３に接合されて接合体を構成する。
【００５７】
接合工程においては、例えばポストバンプ２１の表面に半田メッキを施したり半田バンプを設けた場合には、第１の配線層８のランドに対して半田法による接続が可能となる。接合工程においては、第１の配線層８に金層が形成されている場合には、表面酸化が抑制されることで半田の流れが良くなって銅層と比較して良好な半田接続が行われる。
【００５８】
接合工程においては、例えばポストバンプ２１の表面と第１の配線層８のランドの表面とにそれぞれ金層が形成されている場合には、例えば金−金による熱圧接法や超音波接合法によってこれらの間の接続が行われる。回路ブロック体２とベース基板３とは、その他の適宜の方法によってポストバンプ２１と第１の配線層８のランドとが接続されて接合されることは勿論である。
【００５９】
製造工程は、回路ブロック体２とベース基板３との間に介在するポストバンプ２１によって構成された間隙にアンダーフィル２２を充填してこれを埋設するアンダーフィル充填工程（ｓ−１２）を第１１工程とする。アンダーフィル２２には、例えば半導体チップのフリップチップ実装工程において一般的に用いられるアンダーフィル材及び充填方法が用いられる。アンダーフィル２２は、ポストバンプ２１の厚みよりも小径粒子のものが用いられることにより、図１３に示すように回路ブロック体２の剥離面（接合面）Ｈとベース基板３の主面との間に均一に充填される。製造工程は、上述した工程を経て高周波モジュール４を製造するが、例えば回路ブロック体２の第３の配線層１６上に高周波ＩＣやチップ部品等を実装する部品実装工程（ｓ−１３）や、マザー基板上に実装するモジュール化工程（ｓ−１４）或いは回路ブロック体２を遮蔽するシールドカバーの取付工程等が施される。
【００６０】
製造工程においては、上述した工程を経て高精度に製作された回路ブロック体２を有機基板やセラミック基板等からなる多層基板からなるベース基板３上に実装して高周波モジュール４を製造する。製造工程においては、回路ブロック体２の製作工程においてベース基板３が関与しないことから、従来の多層基板の製造プロセスを利用して製作されたベース基板３を用いることが可能となる。製造工程においては、高周波モジュール４を、材料等に制限が無く高精度でかつ高機能化を図ってより廉価でかつ効率的に製造する。
【００６１】
上述した実施の形態においては、回路ブロック体２とベース基板３とを、第１の配線層８のランドとポストバンプ２１との接合とアンダーフィル２２の充填とによって接合するようにしたが、かかる接合形態に限定されるものでは無い。回路ブロック体２とベース基板３とは、図１４乃至図１７に示すようにベース基板３の主面上に設けられた接着剤層２３を介して一体的に接合されるとともに電気的接続が行われて接合される。接着剤層２３には、例えばエポキシ系樹脂接着剤やアクリル系樹脂接着剤、好ましくは熱硬化型の樹脂接着剤が用いられる。接着剤層２３は、図１４に示すようにポストバンプ２１が形成されたベース基板３の主面上に均一な厚みによって形成される。なお、接着剤層２３は、例えば上述した樹脂接着剤と同一素材の均一な厚みを有する板状体からなり、これをベース基板３の主面上に接合することによって形成するようにしてもよい。
【００６２】
製造工程においては、図１５に示すように接着剤層２３が設けられたベース基板３に対して、第１の絶縁層７と第１の配線層８とから構成される剥離面Ｈを接合面として回路ブロック体２の接合が行われる。回路ブロック体２とベース基板３とは、適宜の位置決め治具等を用いて第１の配線層８のランドが相対するポストバンプ２１と互いに対応位置されるようにする。製造工程においては、図１６矢印で示すようにベース基板３に対して回路ブロック体２を加熱状態で加圧する熱圧着工程が施される。接着剤層２３には、回路ブロック体２が加圧されるにしたがって同図に示すように各ポストバンプ２１がその内部に進入する。
【００６３】
製造工程においては、回路ブロック体２がさらに加圧されると各ポストバンプ２１が接着剤層２３を突き抜けて相対する第１の配線層８の各ランドに突き当たり、図１７に示すように各ポストバンプ２１を介してベース基板３のランドと回路ブロック体２の第１の配線層８のランドとの電気的接続を行う。製造工程においては、接着剤層２３によって回路ブロック体２とベース基板３とが一体的に接合されて高周波モジュール２４を構成する。
【００６４】
したがって、製造工程においては、回路ブロック体２とベース基板３との接合と両者の電気的接続が同時に行われるとともに、アンダーフィル２２及びその充填工程を不要とする。なお、製造工程においては、例えば相対接合した第１の配線層８の各ランドとポストバンプ２１との間に超音波接合法を施すことによってより確実な接続が行われるようにしてもよい。また、製造工程においては、第１の配線層８の各ランドとポストバンプ２１の接合面をそれぞれ金層とすることにより、より確実かつ容易に接合が行われるようにしてもよい。
【００６５】
上述した実施の形態においては、母基板１の主面上に剥離層６を介して１個の回路ブロック体２を形成したが、図１８及び図１９に示すように多数個の回路ブロック体３０ａ乃至３０ｎを一体に連設してなる回路ブロック集合体３０を母基板１上に形成するようにしてもよい。回路ブロック集合体３０は、詳細な説明を省略するが、各回路ブロック体３０ａ乃至３０ｎが連設部を介して相互に連結されており、上述した１個の回路ブロック体２の製造工程と同一工程によって大判の母基板１の主面上に一括して形成される。
【００６６】
回路ブロック集合体３０は、図示しないダイシング装置の台上にセッティングされ、図１８に示すようにカッタ３１ａ、３１ｂによって１個ずつの回路ブロック体３０ａ〜３０ｎにカッティングされる。このカッティング工程は、従来の半導体チップの製造工程と同様に行われ、回路ブロック集合体３０から各回路ブロック体３０ａ乃至３０ｎを高精度にカッティングする。各回路ブロック体３０ａ乃至３０ｎは、このカッティング工程により相互に切り分けられているが、なお母基板１上に積層形成された状態に保持されている。
【００６７】
製造工程においては、回路ブロック集合体３０を形成した母基板１に対して上述した剥離工程を施すことによって、図１９に示すように母基板１の剥離層６を介して各回路ブロック体３０ａ乃至３０ｎが１個ずつ独立して剥離される。製造工程においては、各回路ブロック体３０ａ乃至３０ｎがそれぞれベース基板３との接合工程に供給される。
【００６８】
ところで、製造工程においては、回路ブロック集合体３０に対してカッティング工程が施されることによって、図１９に示すように母基板１を構成する基材５の主面にカッタ３１による切断痕３２が発生する。したがって、製造工程においては、この切断痕３２により平坦性が損なわれることから母基板１を次の回路ブロック集合体３０を製作するために再使用することが不能となる。製造工程においては、このために母基板１を廃棄したり、主面を再研磨処理した後に剥離層６の再成膜処理が施される。
【００６９】
このため、製造工程においては、図２０に示すように基材５と剥離層６との間にダミー層３５を設けた母基板１も用いられる。ダミー層３５は、機械的剛性を有する適宜の合成樹脂材によって基材５の主面上に高精度の平坦性を以って形成される。ダミー層３５は、回路ブロック集合体３０のカッティングに際して、カッタ３１の先端部が基材５に達しない厚みを以って形成されてなる。
【００７０】
したがって、製造工程においては、ダイシング装置においてカッタ３１の動作が制御されて図２０（ａ）に示すように先端部がダミー層３５の内部で停止されて回路ブロック集合体３０のカッティングが行われるようにする。製造工程においては、同図（ｂ）に示すように剥離工程が施されることによって、切り分けられた各回路ブロック体３０ａ乃至３０ｎが母基板１の剥離層６を介してそれぞれ１個ずつ独立して剥離される。製造工程においては、同図（ｃ）に示すように母基板１が、ダミー層３５までカッタ３１による切断痕３６が生じていても、基材５の損傷は無い。製造工程においては、同図（ｄ）に示すように基材５から損傷したダミー層３５と剥離層６とが除去される。
【００７１】
製造工程においては、母基板１の基材５を回収してその主面上に再びダミー層３５と剥離層６とが再成膜されて次の回路ブロック集合体３０の製作工程に再利用される。母基板１は、ダミー層３５を樹脂材によって形成することで、基材５から容易に除去することが可能である。製造工程においては、基材５上にダミー層３５や剥離層６を容易に形成して母基板１を形成することが可能であることから、比較的高価な基材５が再利用され製造コストと製造時間の低減が図られるようになる。
【００７２】
図２１に示した高周波モジュール４０は、多層配線基板からなるベース基板部４１を第１層として、第１配線層４３と、第２配線層４４及び第３配線層４５とからなる高周波素子層部４２が接合され、さらに第３配線層４５の表面上に高周波ＩＣ４６とチップ部品４７とが実装されてなる。高周波モジュール４０は、各配線層４３乃至４５が、上述した回路ブロック体２と同様に絶縁層と配線層とから構成されている。高周波モジュール４０は、第２配線層４４と第３配線層４５とに複数の受動素子が内蔵されている。高周波モジュール４０は、高周波ＩＣ４６を例えば半田バンプ４８等を利用してフリップチップ実装するとともにチップ部品４７を第３配線層４５上に直接実装してなる。
【００７３】
以上のように構成された高周波モジュール４０においては、ベース基板部４１が有機配線基板を基材として構成されるとともにこのベース基板部４１に電源やグランドの配線部や制御系の配線部が構成されて高周波素子層部４２に対して電源或いは信号を供給する。高周波モジュール４０においては、高周波素子層部４２に高周波信号回路部を構成してアナログの高周波信号の処理を行う。高周波モジュール４０においては、ベース基板部４１と高周波素子層部４２とが電磁的に分離されていることにより、電磁干渉の発生が抑制されて特性の向上が図られるようになる。高周波モジュール４０は、ベース基板部４１に充分な面積を有する電源やグランドの配線を形成することが可能となることから、高周波素子層部４２に対してレギュレーションの高い電源供給を行う。
【００７４】
上述した工程を経て製作された回路ブロック体２は、図２２に示すように高周波ＩＣ４６やチップ部品と同等のチップ部品として基板５１上に直接実装されて配線回路装置５０を構成する。配線回路装置５０は、基板５１の主面上に適宜の形成された配線パターン５２に対して、半田バンプ４８等を介して回路ブロック体２が実装される。配線回路装置５０は、１チップ部品としての高精度の回路ブロック体２を実装することで、高精度かつ廉価に形成される。配線回路装置５０は、基板５１の所望の位置に高精度の回路ブロック体２を設けることができ、小型軽量化が図られる。
【００７５】
上述した実施の形態においては、母基板１上に積層体からなる回路ブロック体２を製作し、この回路ブロック体２を剥離層６を介して母基板１から剥離した後にベース基板３に実装して高周波モジュール４０を製作するようにしたが、本発明はかかる適用例に限定されるものでは無い。本発明は、例えば図２３に示すように複数個の半導体チップ６２を、４層構成の回路ブロック体６１の表面上にフェースダウン実装してなる半導体モジュール６０にも適用される。なお、回路ブロック体６１は、基本的な構成や製造プロセスを上述した回路ブロック体２と同等とすることから、それらの詳細な説明を省略する。
【００７６】
半導体モジュール６０は、回路ブロック体６１の表面上に半導体チップ６２が実装されるとともに、この半導体チップ６２を封止する封止樹脂層６３が形成されてなる。半導体モジュール６０は、狭ピッチ化が図られた高精度の回路ブロック体６１上に半導体チップ６２を高密度に実装してなる。半導体モジュール６０は、半導体チップ６２と封止樹脂層６３とがその表面を研磨する研磨処理が施されることにより薄型化が図られている。半導体モジュール６０は、上述した剥離工程を経て母基板１から剥離されることにより露出された回路ブロック体６１の第１の配線層６１ａが外部電極を構成する。
【００７７】
半導体モジュール６０は、回路ブロック体６１の各層の配線層が層間に適宜形成されたビア１０を介して互いに層間接続されるとともに、詳細を省略するが最上層の配線層に半導体チップ６２の各実装領域に対応してそれぞれ多数個の電極パッド６１ｂが形成されている。各電極パッド６１ｂは、半導体チップ６２の実装面に形成された多数個のボンディングパッドに対応してそれぞれ形成されている。各電極パッド６１ｂは、上述した工程を経て回路ブロック体６１が製作されることにより、半導体チップ６２に狭ピッチで形成される多数個のボンディングパッドに対応して高精度に形成される。
【００７８】
半導体モジュール６０の製造工程は、上述した工程を経て母基板１上に回路ブロック体６１を製作した後工程として半導体チップ実装工程と、封止樹脂層形成工程と研磨工程とが施された後に、剥離工程が施されて半導体モジュール６０を製造する。半導体チップ実装工程は、例えば回路ブロック体６１の各電極パッド６１ｂ上にそれぞれ半田バンプを取り付けてフリップチップボンディング法により半導体チップ６２を実装する工程である。半導体チップ実装工程は、例えばＴＡＢ（tape automated bonding）法やビームリードボンディング法等の他の周知のフェースダウン実装法によって半導体チップ６２を回路ブロック体６１上に実装するようにしてもよい。
【００７９】
半導体モジュール６０の製造工程においては、上述したように高平坦性を有する母基板１上で高精度の回路ブロック体６１が製作されるとともに、この回路ブロック体６１を母基板１に保持した状態、すなわち剥離工程の前工程で半導体チップ６２が実装される。半導体チップ実装工程は、反りやうねり或いは凹凸の無い回路ブロック体６１に対して、半導体チップ６２を高精度に実装することが可能である。
【００８０】
封止樹脂形成工程は、母基板１上に半導体チップ６２を実装した回路ブロック体６１を保持した状態で、この回路ブロック体６１の表面に半導体チップ６２を封止する封止樹脂層６３を形成する工程である。封止樹脂形成工程においては、封止樹脂材として例えばエポキシ系樹脂等が用いられるとともに、トランスファーモールド法や印刷法等により半導体チップ６２を封止する封止樹脂層６３を形成する。封止樹脂層６３は、半導体チップ６２及び接続電極部を機械的かつ電気的に保護する。
【００８１】
研磨工程は、引き続き回路ブロック体６１を母基板１に保持した状態で、例えばグラインダを用いた機械的研磨方法やウェットエッチング法による化学的研磨方法或いは機械的研磨方法と化学的研磨方法とを併用した方法等によって、封止樹脂層６３の表面を研磨する工程である。研磨工程においては、封止樹脂層６３ばかりでなく、機能に支障の無い最大範囲で半導体チップ６２の表面も一括して研磨する。研磨工程においては、半導体チップ６２が封止樹脂層６３によって外周を封止されて機械的に保持されていることから、例えば機械的研磨を施した場合にも半導体チップ６２にエッジ欠け等の損傷の発生を抑制して最大量の研磨を行うことが可能である。
【００８２】
半導体モジュール６０の製造工程においては、ウェハ状態で研磨処理等が施された薄型の半導体チップを用いることなく、薄型に形成された回路ブロック体６１上に厚みが１００ｕｍ以下の半導体チップ６２を実装した構造の薄型化が図られた半導体モジュール６０の製造を可能とする。半導体モジュール６０の製造工程においては、薄型の半導体チップを用いないことから、半導体チップ６２に工程中への搬送等の取扱時に割れや欠けといった不都合の発生が抑制されるようになるとともに取り扱いも簡便となり、信頼性の向上が図られた半導体モジュール６０を効率よく製造する。
【００８３】
なお、研磨工程については、剥離工程の後工程として回路ブロック体６１を母基板１から剥離した後に行うようにしてもよいが、母基板１をベースとして機械的剛性が保持された状態で研磨を施すほうがより効率的であるとともに、信頼性も高い。
【００８４】
以上の工程を経て製造された半導体モジュール６０は、例えば図２３において鎖線で示すマザー基板（ベース基板）６４上に接合する実装工程が施されることによって半導体装置を構成する。実装工程は、回路ブロック体６１に形成された外部電極６１ａがベース基板６４の主面上に形成された接続パッドにそれぞれ電気的、機械的に結合されることによって行われる。実装工程は、具体的には回路ブロック体６１に対する半導体チップ６２の実装と同様に、フェースダウン法によって行われる。
【００８５】
半導体装置は、それぞれ異なる機能ブロックを構成する半導体チップ６２を回路ブロック体６１上に実装することで、ＭＣＭ半導体装置を構成する。半導体装置は、回路ブロック体６１上に半導体チップ６２を高密度に実装するとともに高密度の配線パターンが構成されることで、小型かつ薄型で配線パターン等のＬ・Ｃ・Ｒ成分を低減した高特性のＭＣＭ半導体装置を構成する。
【００８６】
半導体モジュール６０においては、最上層の配線層に半導体チップ６２を実装することによって回路ブロック体６１上に他の表面実装型部品等が実装されない構造である。図２４に示した半導体モジュール６５は、半導体チップ６２の実装面６６ａにも複数個の外部接続端子６７が形成された回路ブロック体６６を備える構成に特徴を有している。各外部接続端子６７は、詳細を後述する工程を経て回路ブロック体６６の実装面６６ａに金属からなる突起電極として形成されてなる。各外部接続端子６７は、同図に示すようにそれぞれの表面が研磨された封止樹脂層６３から露出されてなる。
【００８７】
半導体モジュール６５は、図２５に示した各工程を経て母基板１上に回路ブロック体６６を保持した状態で外部接続端子６７が形成される。半導体モジュール６５の製造工程は、同図（ａ）に示した外部接続端子６７を形成する外部接続端子形成工程が、同図（ｂ）に示した半導体チップ実装工程の前工程で行われる。半導体モジュール６５の製造工程においては、外部接続端子形成工程に引き続いて、半導体モジュール６０の製造工程と同様に同図（ｃ）に示した封止樹脂層６３を形成する封止樹脂層形成工程と、同図（ｄ）に示した封止樹脂層６３等を研磨する研磨工程と、同図（ｅ）に示した回路ブロック体６６を母基板１から剥離する剥離工程とが施されて半導体モジュール６５が製造される。
【００８８】
回路ブロック体６６には、半導体チップ６２の実装面６６ａを構成する最上層配線層６８に、半導体チップ６２を実装する電極パッド６８ａとともに外部接続端子６７を形成する電極形成パッド６８ｂが形成されている。回路ブロック体６６は、母基板１側の第１層配線層が、剥離面とベース基板に対する実装面を構成する。
【００８９】
外部接続端子形成工程は、例えば最上層配線層６８の電極形成パッド６８ｂ上にメッキ法によって金属凸部を形成したり、半田ボールを接合する等によって外部接続端子６７を形成する工程である。メッキ法は、回路ブロック体６６の最上層配線層６８上にメッキレジストを適宜の方法によって塗布する工程と、外部接続端子６７を形成する電極形成パッド６８ｂに対応してメッキレジストを除去する工程と、電極形成パッド６８ｂに対して電気銅メッキを施すことにより所定の厚みを有する金属凸部を形成する工程とからなる。半田ボールは、例えば回路ブロック体６６を形成した母基板１をリフロー槽に供給することによって電極形成パッド６８ｂ上に形成される。
【００９０】
外部接続端子６７は、上述した工程を経て高精度に形成された回路ブロック体６６に形成されることで、高精度でかつ狭ピッチ化、小型化されて構成することが可能である。外部接続端子６７は、その高さ（厚み）が、後工程で回路ブロック体６６に実装されるとともに研磨処理が施される半導体チップ６２の厚みよりもやや大きく形成される。なお、外部接続端子６７は、半導体モジュール６５の薄型化を図るために半導体チップ６２の表面を研磨する場合には、少なくとも半導体チップ６２が最大に研磨される場合の厚みよりもやや大きな高さを以って形成される。
【００９１】
半導体チップ実装工程は、上述した工程と同様の方法によって、回路ブロック体６６の電極パッド６８ａ上に半導体チップ６２を実装する。封止樹脂層形成工程は、半導体チップ６２が実装されるとともに外部接続端子６７が形成された回路ブロック体６６の表面上に封止樹脂層６３を形成する。研磨工程は、封止樹脂層６３を研磨して外部接続端子６７を露出させる。研磨工程では、上述したように半導体チップ６２の表面も研磨することによって、薄型の半導体モジュール６５を形成する。研磨工程においては、外部接続端子６７が小型で多数個が形成されている場合においても、封止樹脂層６３によってこれら外部接続端子６７の外周を封止して機械的に保持した状態で研磨を施すことから、変形や損傷或いは電極形成パッド６８ｂからの剥離等の発生が抑制されるようにする。
【００９２】
半導体モジュール６５は、上述した剥離工程を経て母基板１から剥離される。半導体モジュール６５は、母基板１からの剥離面がベース基板６４との接合面６６ｂを構成し、第１層の配線層を接続端子部として半田ボール等が設けられる。半導体モジュール６５には、半導体チップ６２を実装した表面にも多数個の外部接続端子６７が形成されている。半導体モジュール６５には、外部接続端子６７を介して、半導体チップ６２の実装面側にも適宜の表面実装型電子部品や他の半導体パッケージ等を実装することが可能とされ高密度化が図られるようになる。
【００９３】
半導体モジュール６５においては、上述したように回路ブロック体６６の接合面６６ｂをベース基板６４上に接合して半導体装置を構成するようにしたが、例えば図２６に示すように表面実装型部品６９を実装した半導体モジュール７０を構成するようにしてもよい。表面実装型部品６９としては、例えばチップ抵抗体やチップコンデンサ等の受動部品或いは半導体パッケージ等が用いられ、半田リフロー法等によって実装される。半導体モジュール７０は、この場合、回路ブロック体６６の第１層の配線層７１が、ベース基板に対する接続端子部に代えて表面実装型部品６９を実装するランドや接続回路パターンとして構成される。半導体モジュール７０は、上述した工程を経て精密な回路ブロック体６６が形成されることにより、第１層の配線層７１に狭ピッチ化された高精度のランドや接続回路パターンが形成される。
【００９４】
したがって、半導体モジュール７０には、第１層の配線層７１上に、各種の表面実装型部品６９が高密度にかつ高精度に実装される。また、半導体モジュール７０は、上述した各種の表面実装型部品６９を実装することによって、各半導体チップ６２の周辺回路を同一のパッケージ内に構成することが可能となる。半導体モジュール７０は、これによって配線部を短縮するとともに接続部を減らすことが可能となり、回路内におけるＬ・Ｃ・Ｒ成分を低減して高機能化、高性能化が図られるようになる。
【００９５】
上述した半導体モジュール６５においては、例えば回路ブロック体６６の接合面６６ｂ上に第２の半導体チップ７２を実装することにより、図２７に示した半導体モジュール７３を構成してもよい。半導体モジュール７３は、この場合、回路ブロック体６６の第１層の配線層７１が、半導体チップ７２を実装するベース基板に対する接続端子部に代えて表面実装型部品６９を実装する接続ランド７４や接続回路パターンとして構成される。半導体モジュール７３は、回路ブロック体６６の表裏面にそれぞれ第１群の半導体チップ６２と第２群の半導体チップ７２とを３次元的に実装した多層半導体装置を構成する。
【００９６】
半導体モジュール７３は、上述したように母基板１から剥離された半導体モジュール６５を基材として、平坦な基板上に剥離面である第１層の配線層７１を上側にして載置された後に半導体チップ実装工程と、封止樹脂形成工程と、研磨工程とが施されて製造される。半導体チップ実装工程は、回路ブロック体６６の第１層の配線層７１上に半導体チップ７２を実装する工程である。半導体モジュール６５には、図２８（ａ）に示すように、回路ブロック体６６の第１層の配線層７１に形成した接続ランド７４上に半導体チップ７２が実装される。
【００９７】
封止樹脂形成工程も、図２８（ｂ）に示すように実装された半導体チップ７２を封止する封止樹脂層７５を形成する工程である。研磨工程は、全体を薄型化するために、形成された封止樹脂層７５の表面を研磨する工程であり、半導体チップ７２の表面も同時に研磨する。研磨工程は、半導体チップ７２が封止樹脂層７５によって外周を封止されて機械的に保持されていることから、例えば機械的研磨を施した場合にも半導体チップ７２にエッジ欠け等の損傷の発生を抑制して最大量の研磨を行うことが可能である。
【００９８】
以上の工程を経て製造された半導体モジュール７３は、第１群の半導体チップ６２を実装した側に上述した外部接続端子６７が形成されており、これら外部接続端子６７を介してベース基板等に実装された多層半導体装置を構成する。半導体モジュール７３は、例えば第２群の半導体チップ７２を搭載した側に、上述した工程を経て外部接続端子６７を形成するようにしてもよい。半導体モジュール７３は、かかる構成を採用することにより、この面を接合面としてベース基板に実装することが可能となる。
【００９９】
【発明の効果】
以上詳細に説明したように、本発明によれば、高精度の平坦面と薄膜形成時の表面温度の上昇に対する耐熱特性やリソグラフィ時の焦点深度の保持、マスキング時のコンタクトアライメント特性が良好であり絶縁性や耐薬品性を有する母基板を用いて回路ブロック体を製造することで、基板の反りや表面の凹凸に影響されることなく微細な配線部を有する高精度で信頼性の高い回路ブロック体の製造が効率的に行われる。本発明によれば、回路ブロック体の内部に高精度の成膜素子を内蔵したり半導体チップや電子部品等の高密度実装を可能とする薄型の回路ブロック体が製造される。
【０１００】
本発明によれば、母基板から剥離した回路ブロック体をベース基板上に接合することにより、回路ブロック体がベース基板側から電源や信号の供給を受ける薄型化された高精度の配線回路装置が効率的に製造される。配線回路装置は、ベース基板等に対する直接の実装も簡易に行われ、回路ブロック体とベース基板側とが電磁的に分離されて干渉の発生が抑制されることで、特性の向上が図られるとともにベース基板側に充分な面積を有する電源やグランドの配線を形成することが可能であることからレギュレーションの高い電源供給が行われる配線回路装置が得られる。
【０１０１】
本発明によれば、高精度で微細な配線部を有する回路ブロック体に対して多数個の半導体チップを簡易な工程によって実装することで、高精度で多機能化が図られた小型の半導体装置が効率的に製造される。本発明によれば、半導体チップを欠けや破損等を生じさせることなく表面研磨を施して薄型化された回路ブロック体に実装することが可能であることから、全体の薄型化が図られるとともに高密度実装化が図られる。本発明によれば、半導体チップを実装した回路ブロック体とベース基板側とが電磁的に分離されて干渉の発生が抑制されることで、特性の向上が図られるとともにベース基板側に充分な面積を有する電源やグランドの配線を形成することが可能であることからレギュレーションの高い電源供給が行われる半導体装置が得られる。
【図面の簡単な説明】
【図１】本発明にかかる高周波モジュールの製造工程図である。
【図２】同高周波モジュールの製造工程に用いられる母基板の縦断面図である。
【図３】第１の絶縁層が形成された母基板の縦断面図である。
【図４】第１の配線層が形成された母基板の縦断面図である。
【図５】第２の絶縁層と第２の配線層とが形成された母基板の縦断面図である。
【図６】第２の配線層に薄膜抵抗体と薄膜キャパシタとが形成された母基板の縦断面図である。
【図７】第３の絶縁層が形成された母基板の縦断面図である。
【図８】第３の配線層が形成された母基板の縦断面図である。
【図９】母基板上に製作された回路ブロック体の剥離工程の説明図である。
【図１０】ベース基板の縦断面図である。
【図１１】ベース基板と回路ブロック体との接合工程説明図である。
【図１２】ベース基板と回路ブロック体とを接合した状態の縦断面図である。
【図１３】高周波モジュールの縦断面図である。
【図１４】接着剤層が設けられたベース基板の縦断面図である。
【図１５】同ベース基板と回路ブロック体との接合工程説明図である。
【図１６】同ベース基板と回路ブロック体との熱圧着接合工程説明図である。
【図１７】高周波モジュールの縦断面図である。
【図１８】回路ブロック集体の切断工程説明図である。
【図１９】回路ブロック体の剥離工程説明図である。
【図２０】ダミー層を設けた母基板を用いた回路ブロック体の製造工程説明図であり、同図（ａ）は切断工程説明図、同図（ｂ）は剥離工程説明図、同図（ｃ）は切断工程後の母基板の縦断面図、同図（ｄ）は樹脂層を除去した母基板の縦断面図である。
【図２１】他の高周波モジュールの縦断面図である。
【図２２】他の高周波モジュールの縦断面図である。
【図２３】本発明にかかる半導体モジュールの縦断面図である。
【図２４】半導体チップ実装面に外部接続端子が形成された半導体モジュールの縦断面図である。
【図２５】同半導体モジュールの製造工程の説明図である。
【図２６】半導体チップ実装面に表面実装型部品を搭載した半導体モジュールの縦断面図である。
【図２７】半導体チップを両面に実装した半導体モジュールの縦断面図である。
【図２８】同半導体モジュールの製造工程の説明図である。
【図２９】薄膜抵抗体を形成した配線基板の縦断面図である。
【図３０】薄膜キャパシタを形成した配線基板の縦断面図である。
【図３１】従来の高周波モジュールの縦断面図である。
【図３２】従来の半導体装置の縦断面図である。
【符号の説明】
１ 母基板、２ 回路ブロック体、３ ベース基板、４ 高周波モジュール、５ 基材、６ 剥離層、７ 第１の絶縁層、８ 第１の配線層、９ 第２の絶縁層、１０ ビア、１１ 第２の配線層、１２ 薄膜抵抗体、１３ 薄膜キャパシタ、１４ 第３の絶縁層、１５ ビア、１６ 第３の配線層、１７ インダクタ、１９ 配線層、２０ ビア、２１ ポストバンプ、２２ アンダーフィル、２３ 接着剤層、３０ 回路ブロック集体、３１ カッタ、３２ 切断痕、３５ ダミー層、３６ 切断痕、４０ 高周波モジュール、４１ ベース基板部、４２ 高周波素子層部、４３ 絶縁層、４４ 第１素子形成層、４５ 第２素子形成層、４６ 高周波ＩＣ、４７ チップ部品、４８ 半田パンプ、５０ 高周波モジュール、５１ ベース基板部、５２ 配線層、６０ 半導体モジュール、６１ 回路ブロック体、６２ 半導体チップ、６３ 封止樹脂層、６４ ベース基板、６５ 半導体モジュール、６６ 回路ブロック体、６７ 外部接続端子、６９ 表面実装型部品、７０ 半導体モジュール、７２ 半導体チップ、７３ 半導体モジュール、７５ 封止樹脂層
Claims (26)
- 平坦化された主面を有する母基板を用い、絶縁層と配線パターンを有する配線層とにより配線部を構成し、この配線部に外部接続ランドを形成してなる薄厚シート状の回路ブロック体を製造する回路ブロック体の製造方法であり、
平坦化された主面を有するシリコン基板やガラス基板からなる上記母基板の上記主面上に、金属膜層からなり上記母基板の上記主面上から上部に形成した回路ブロック体を剥離するための剥離層を形成する剥離層形成工程と、
上記剥離層上に絶縁層を形成するとともに、上記絶縁層上に所定の配線パターンや多数個の外部接続ランドを有する配線層を形成する配線層形成工程と、薄膜技術或いは厚膜技術によって成膜素子を形成する成膜素子形成工程とを施して、上記母基板の上記主面上に上記回路ブロック体を積層形成する回路ブロック体形成工程と、
酸性溶液或いはアルカリ性溶液中に浸付けすることにより上記剥離層を溶解してその表面を界面として上記母基板から上記回路ブロック体を剥離する回路ブロック体剥離工程と
を有する回路ブロック体の製造方法。 - 上記回路ブロック体形成工程は、
上記剥離層上に所定の開口パターンを有する第１の絶縁層を形成する第１の絶縁層形成工程と、上記第１の絶縁層の上記開口パターンに金属メッキ処理を施して金属メッキ層からなる配線パターンを有する第１の配線部を形成する第１の配線部形成工程と、
上記第１の絶縁層と第１の配線部上に、複数のビアをパターンニングしながら絶縁層形成工程と配線部形成工程とを施して上記第１の配線部上に多層の配線部を形成する多層配線部形成工程と、
最上層の配線部に、外部接続ランドを有する配線パターンを形成する外部接続ランド形成工程と
を有する請求項１に記載の回路ブロック体の製造方法。 - 上記回路ブロック体形成工程は、
上記多層配線部形成工程が、薄膜技術により抵抗体及びキャパシタを成膜形成する工程と、厚膜技術によりインダクタを成膜形成する工程とを有し、
上記成膜素子を有して高周波回路部を構成する上記配線部を形成する請求項２に記載の回路ブロック体の製造方法。 - 多数個の上記回路ブロック体を形成可能な上記母基板が用いられ、
上記母基板上に複数個の上記回路ブロック体が一体化された回路ブロック集合体を形成する上記回路ブロック体形成工程と、
上記母基板上においてカッタにより上記回路ブロック集合体を１個ずつの回路ブロック体に分割する切断工程と、
分割した上記回路ブロック体を上記母基板から剥離する上記剥離工程と
を有する請求項１に記載の回路ブロック体の製造方法。 - 上記剥離層形成工程の前工程として上記母基板の主面上にダミー層を形成するダミー層形成工程を有し、
上記ダミー層が、上記切断工程において、上記回路ブロック体をそれぞれ分離する上記カッタを停止させて上記母基板の主面に達しないように制御する請求項４に記載の回路ブロック体の製造方法。 - 平坦化された主面を有する母基板を用い、剥離層形成工程と、絶縁層と配線パターンを有する配線層とにより配線部を構成してなる薄厚シート状の回路ブロック体を形成する回路ブロック体形成工程と、上記母基板の上記主面上から形成した上記回路ブロック体を剥離する回路ブロック体剥離工程と、多層配線基板からなるベース基板の主面上に上記回路ブロック体を接合して実装する回路ブロック体接合工程とを有して、上記ベース基板上に上記回路ブロック体を一体に積層してなる配線回路装置の製造方法であり、
平坦化された主面を有するシリコン基板やガラス基板からなる母基板の上記主面上に、金属膜層からなり上記母基板の上記主面上から上部に形成した回路ブロック体を剥離するための剥離層を形成する上記剥離層形成工程と、
上記剥離層上に絶縁層を形成するとともに、上記絶縁層上に所定の配線パターンや多数個の外部接続ランドを有する配線層を形成する配線層形成工程と、薄膜技術或いは厚膜技術によって上記配線層内に成膜素子を形成する成膜素子形成工程とを施して、上記母基板の上記主面上に上記回路ブロック体を積層形成する上記回路ブロック体形成工程と、
酸性溶液或いはアルカリ性溶液中に浸付けすることにより上記剥離層を溶解してその表面を界面として上記母基板から上記回路ブロック体を剥離する上記剥離工程と、
上記ベース基板に対して上記回路ブロック体を、上記母基板からの剥離面を接合面として上記外部接続ランドを相対する上記ベース基板の最上層の配線層に形成した接続端子に位置合わせして積層した状態で接合する上記回路ブロック体接合工程と
を有する配線回路装置の製造方法。 - 上記接続端子にポストバンプを形成するポストバンプ形成工程と、上記ポストバンプを被覆して主面上に熱可塑性樹脂材からなる接着剤層を形成する接着剤層工程を施した上記ベース基板が用いられ、
上記回路ブロック体接合工程は、上記ベース基板の主面上に位置合わせして積層した上記回路ブロック体に熱圧着処理を施す工程であり、上記回路ブロック体の上記外部接続ランドに対して相対する上記ベース基板側の上記ポストバンプが上記接着剤層を突き抜けて接続が行われ、上記接着剤層を介して上記ベース基板と上記回路ブロック体とを接合する請求項６に記載の配線回路装置の製造方法。 - 上記ベース基板には、アルミナ、ガラスセラミックアルミナイトライド或いはムライトから選択された材料を基材とするセラミック多層基板が用いられる請求項６に記載の配線回路装置の製造方法。
- 上記ベース基板には、ガラスエポキシ、ポリイミド、ビスマレイトトリアジン樹脂、ポリフェニールエチレン樹脂、フェノール樹脂、ポリオレフィン樹脂或いはポリテトラフルオロエチレンから選択された材料を基材とする有機多層基板が用いられる請求項６に記載の配線回路装置の製造方法。
- 上記ベース基板には、少なくとも一方の主面に感光性若しくは非感光性のエポキシ樹脂、ポリイミド或いはベンゾシクロブテンの誘電樹脂材層と金属メッキ層とによって高密度配線層が形成されたビルドアップ基板が用いられる請求項６に記載の配線回路装置の製造方法。
- 上記回路ブロック体形成工程は、
上記剥離層上に所定の開口パターンを有する第１の絶縁層を形成する第１の絶縁層形成工程と、上記第１の絶縁層の上記開口パターンに金属メッキ処理を施して金属メッキ層からなる配線パターンを有する第１の配線部を形成する第１の配線部形成工程と、
上記第１の絶縁層と第１の配線部上に、複数のビアをパターンニングしながら絶縁層形成工程と配線部形成工程とを施して上記第１の配線部上に多層の配線部を形成する多層配線部形成工程と、
最上層の配線部に、外部接続ランドを有する配線パターンを形成する外部接続ランド形成工程と
を有する請求項６に記載の配線回路装置の製造方法。 - 上記回路ブロック体形成工程は、
上記多層配線部形成工程が、薄膜技術により抵抗体及びキャパシタを成膜形成する工程と、厚膜技術によりインダクタを成膜形成する工程とを有し、
上記成膜素子を有して高周波回路部を構成する上記配線部を形成する請求項１１に記載の配線回路装置の製造方法。 - 多数個の上記回路ブロック体を形成可能な上記母基板が用いられ、
上記母基板上に複数個の上記回路ブロック体が一体化された回路ブロック集合体を形成する上記回路ブロック体形成工程と、
上記母基板上においてカッタにより上記回路ブロック集合体を１個ずつの回路ブロック体に分割する切断工程と、
分割した上記回路ブロック体を上記母基板から剥離する上記剥離工程と
を有する請求項６に記載の配線回路装置の製造方法。 - 上記剥離層形成工程の前工程として上記母基板の主面上にダミー層を形成するダミー層形成工程を有し、
上記ダミー層が、上記切断工程において、上記回路ブロック体をそれぞれ分離する上記カッタを停止させて上記母基板の主面に達しないように制御する請求項１３に記載の配線回路装置の製造方法。 - 平坦化された主面を有する母基板を用い、剥離層形成工程と、絶縁層と配線パターンを有する配線層とにより配線部を構成してなる薄厚シート状の回路ブロック体を形成する回路ブロック体形成工程と、上記回路ブロック体の配線部上に半導体チップを実装する半導体チップ実装工程と、上記母基板の主面上から形成した上記回路ブロック体を剥離する回路ブロック体剥離工程と、多層配線基板からなるベース基板の主面上に上記回路ブロック体を接合して実装する回路ブロック体接合工程とを有して、上記半導体チップを実装した上記回路ブロック体を上記ベース基板上に一体に積層してなる半導体装置の製造方法であり、
平坦化された主面を有するシリコン基板やガラス基板からなる上記母基板の上記主面上に、金属膜層からなり上記母基板の上記主面上から上部に形成した回路ブロック体を剥離するための剥離層を形成する上記剥離層形成工程と、
上記剥離層上に絶縁層を形成するとともに、上記絶縁層上に所定の配線パターンや多数個の外部接続ランドを有する配線層を形成する配線層形成工程と、薄膜技術或いは厚膜技術によって上記配線層内に成膜素子を形成する成膜素子形成工程とを施して、上記母基板の上記主面上に上記回路ブロック体を積層形成する上記回路ブロック体形成工程と、
上記回路ブロック体の上記配線部に形成した複数個の電極バッドに相対する電極を接合して上記半導体チップを上記回路ブロック体の上記主面上に表面実装する上記半導体チップ実装工程と、
上記半導体チップを実装した上記回路ブロック体の配線部上に、上記半導体チップを封止する封止樹脂層を形成する封止樹脂層形成工程と、
酸性溶液或いはアルカリ性溶液中に浸付けすることにより上記剥離層を溶解してその表面を界面として上記母基板から上記回路ブロック体を剥離する上記回路ブロック体剥離工程と、
上記ベース基板に対して上記回路ブロック体を、上記母基板からの剥離面を接合面として上記外部接続ランドを相対する上記ベース基板の最上層の配線層に形成した接続端子に位置合わせして積層した状態で接合する上記回路ブロック体接合工程と
を有する半導体装置の製造方法。 - 上記封止樹脂層形成工程と上記剥離工程との間において施され、上記回路ブロック体に対して、上記封止樹脂層とともに上記半導体チップを研磨して薄型化する封止樹脂層研磨工程を有する請求項１５に記載の半導体装置の製造方法。
- 上記回路ブロック体形成工程は、上記配線層形成工程において、上記配線層上に上記半導体チップを表面実装する複数個の電極パッドとともに金属膜からなる多数個の突起電極とを形成する電極形成工程を有し、
上記突起電極が、上記封止樹脂層と上記半導体チップを研磨する上記封止樹脂層研磨工程において表面に露出される請求項１６に記載の半導体装置の製造方法。 - 露出された上記突起電極にそれぞれ金属ボール端子を設ける金属ボール端子形成工程を施す請求項１７に記載の半導体装置の製造方法。
- 上記回路ブロック体形成工程は、
上記剥離層上に所定の開口パターンを有する第１の絶縁層を形成する第１の絶縁層形成工程と、上記第１の絶縁層の上記開口パターンに金属メッキ処理を施して金属メッキ層からなる配線パターンを有する第１の配線部を形成する第１の配線部形成工程と、
上記第１の絶縁層と第１の配線部上に、複数のビアをパターンニングしながら絶縁層形成工程と配線部形成工程とを施して上記第１の配線部上に多層の配線部を形成する多層配線部形成工程と、
最上層の配線部に、外部接続ランドを有する配線パターンを形成する外部接続ランド形成工程と
を有する請求項１５に記載の半導体装置の製造方法。 - 上記回路ブロック体形成工程は、
上記多層配線部形成工程が、薄膜技術により抵抗体及びキャパシタを成膜形成する工程と、厚膜技術によりインダクタを成膜形成する工程とを有し、
上記成膜素子を有して高周波回路部を構成する上記配線部を形成する請求項１９に記載の半導体装置の製造方法。 - 多数個の上記回路ブロック体を形成可能な上記母基板が用いられ、
上記母基板上に複数個の上記回路ブロック体が一体化された回路ブロック集合体を形成する上記回路ブロック体形成工程と、
上記母基板上においてカッタにより上記回路ブロック集合体を１個ずつの回路ブロック体に分割する切断工程と、
分割した上記回路ブロック体を上記母基板から剥離する上記剥離工程と
を有する請求項１５に記載の半導体装置の製造方法。 - 上記剥離層形成工程の前工程として上記母基板の主面上にダミー層を形成するダミー層形成工程を有し、
上記ダミー層が、上記切断工程において、上記回路ブロック体をそれぞれ分離する上記カッタを停止させて上記母基板の主面に達しないように制御する請求項２１に記載の配線回路装置の製造方法。 - 上記接続端子にポストバンプを形成するポストバンプ形成工程と、上記ポストバンプを被覆して主面上に熱可塑性樹脂材からなる接着剤層を形成する接着剤層工程を施した上記ベース基板が用いられ、
上記回路ブロック体接合工程は、上記ベース基板の主面上に位置合わせして積層した上記回路ブロック体に熱圧着処理を施す工程であり、上記回路ブロック体の上記外部接続ランドに対して相対する上記ベース基板側の上記ポストバンプが上記接着剤層を突き抜けて接続が行われ、上記接着剤層を介して上記ベース基板と上記回路ブロック体とを接合する請求項１５に記載の半導体装置の製造方法。 - 上記ベース基板には、アルミナ、ガラスセラミックアルミナイトライド或いはムライトから選択された材料を基材とするセラミック多層基板が用いられる請求項１５に記載の半導体装置の製造方法。
- 上記ベース基板には、ガラスエポキシ、ポリイミド、ビスマレイトトリアジン樹脂、ポリフェニールエチレン樹脂、フェノール樹脂、ポリオレフィン樹脂或いはポリテトラフルオロエチレンから選択された材料を基材とする有機多層基板が用いられる請求項１５に記載の半導体装置の製造方法。
- 上記ベース基板には、少なくとも一方の主面に感光性若しくは非感光性のエポキシ樹脂、ポリイミド或いはベンゾシクロブテンの誘電樹脂材層と金属メッキ層とによって高密度配線層が形成されたビルドアップ基板が用いられる請求項１５に記載の半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001024688A JP4701506B2 (ja) | 2000-09-14 | 2001-01-31 | 回路ブロック体の製造方法、配線回路装置の製造方法並びに半導体装置の製造方法 |
| DE10295940T DE10295940B4 (de) | 2001-01-31 | 2002-01-31 | Verfahren zur Herstellung einer Halbleitereinrichtung mit einem plattenförmigen Schaltungsblock |
| KR1020027013037A KR100891269B1 (ko) | 2001-01-31 | 2002-01-31 | 반도체 장치 및 그 제조 방법 |
| US10/240,330 US6803324B2 (en) | 2001-01-31 | 2002-01-31 | Semiconductor device and its manufacturing method |
| PCT/JP2002/000797 WO2002061827A1 (fr) | 2001-01-31 | 2002-01-31 | DISPOSITIF à SEMI-CONDUCTEUR ET SON PROCEDE DE FABRICATION |
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000280631 | 2000-09-14 | ||
| JP2000280631 | 2000-09-14 | ||
| JP2000-280631 | 2000-09-14 | ||
| JP2001024688A JP4701506B2 (ja) | 2000-09-14 | 2001-01-31 | 回路ブロック体の製造方法、配線回路装置の製造方法並びに半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002164467A JP2002164467A (ja) | 2002-06-07 |
| JP4701506B2 true JP4701506B2 (ja) | 2011-06-15 |
Family
ID=26600046
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001024688A Expired - Lifetime JP4701506B2 (ja) | 2000-09-14 | 2001-01-31 | 回路ブロック体の製造方法、配線回路装置の製造方法並びに半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4701506B2 (ja) |
Families Citing this family (34)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3583396B2 (ja) * | 2001-10-31 | 2004-11-04 | 富士通株式会社 | 半導体装置の製造方法、薄膜多層基板及びその製造方法 |
| US6794273B2 (en) | 2002-05-24 | 2004-09-21 | Fujitsu Limited | Semiconductor device and manufacturing method thereof |
| JP3575478B2 (ja) | 2002-07-03 | 2004-10-13 | ソニー株式会社 | モジュール基板装置の製造方法、高周波モジュール及びその製造方法 |
| JP2004039867A (ja) | 2002-07-03 | 2004-02-05 | Sony Corp | 多層配線回路モジュール及びその製造方法 |
| JP3925378B2 (ja) * | 2002-09-30 | 2007-06-06 | ソニー株式会社 | 高周波モジュール装置の製造方法。 |
| JP4023285B2 (ja) | 2002-10-24 | 2007-12-19 | ソニー株式会社 | 光・電気配線混載ハイブリッド回路基板及びその製造方法並びに光・電気配線混載ハイブリッド回路モジュール及びその製造方法 |
| JP3811680B2 (ja) | 2003-01-29 | 2006-08-23 | 富士通株式会社 | 配線基板の製造方法 |
| US7035113B2 (en) * | 2003-01-30 | 2006-04-25 | Endicott Interconnect Technologies, Inc. | Multi-chip electronic package having laminate carrier and method of making same |
| CA2455024A1 (en) | 2003-01-30 | 2004-07-30 | Endicott Interconnect Technologies, Inc. | Stacked chip electronic package having laminate carrier and method of making same |
| JP4549695B2 (ja) * | 2003-08-08 | 2010-09-22 | 日本特殊陶業株式会社 | 配線基板の製造方法 |
| JP4493981B2 (ja) * | 2003-10-31 | 2010-06-30 | エスペック株式会社 | 半導体デバイスの実装部材、半導体デバイスの実装構造、および半導体デバイスの駆動装置 |
| JP4549694B2 (ja) * | 2004-02-27 | 2010-09-22 | 日本特殊陶業株式会社 | 配線基板の製造方法及び多数個取り基板 |
| JP4549693B2 (ja) * | 2004-02-27 | 2010-09-22 | 日本特殊陶業株式会社 | 配線基板の製造方法 |
| JP4549692B2 (ja) * | 2004-02-27 | 2010-09-22 | 日本特殊陶業株式会社 | 配線基板の製造方法 |
| JP4549691B2 (ja) * | 2004-02-27 | 2010-09-22 | 日本特殊陶業株式会社 | 配線基板の製造方法 |
| JP4565861B2 (ja) * | 2004-02-27 | 2010-10-20 | 日本特殊陶業株式会社 | 配線基板の製造方法 |
| WO2005101934A1 (ja) * | 2004-04-06 | 2005-10-27 | Murata Manufacturing Co., Ltd. | 複合型電子部品及びその製造方法 |
| JP4865197B2 (ja) | 2004-06-30 | 2012-02-01 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| JP4784606B2 (ja) * | 2005-09-30 | 2011-10-05 | パナソニック株式会社 | シート状複合電子部品とその製造方法 |
| KR100878414B1 (ko) * | 2006-10-27 | 2009-01-13 | 삼성전기주식회사 | 캐패시터 내장형 인쇄회로기판 및 제조방법 |
| JP4605177B2 (ja) * | 2007-04-20 | 2011-01-05 | 日立化成工業株式会社 | 半導体搭載基板 |
| JP4605176B2 (ja) * | 2007-04-20 | 2011-01-05 | 日立化成工業株式会社 | 半導体搭載基板及び半導体パッケージの製造方法並びに半導体パッケージ |
| JP5261974B2 (ja) * | 2007-05-08 | 2013-08-14 | 日本電気株式会社 | 部品内蔵実装基板 |
| JP5300558B2 (ja) * | 2009-03-27 | 2013-09-25 | 日東電工株式会社 | 半導体装置の製造方法 |
| JP5337572B2 (ja) * | 2009-04-30 | 2013-11-06 | 日東電工株式会社 | 積層体およびそれを用いた配線回路基板 |
| JP5171726B2 (ja) * | 2009-05-11 | 2013-03-27 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| KR101067031B1 (ko) * | 2009-07-31 | 2011-09-22 | 삼성전기주식회사 | 인쇄회로기판 및 그 제조방법 |
| KR101043540B1 (ko) * | 2009-10-01 | 2011-06-21 | 삼성전기주식회사 | 인쇄회로기판의 제조방법 |
| JP5091221B2 (ja) * | 2009-12-28 | 2012-12-05 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP6116476B2 (ja) * | 2010-05-20 | 2017-04-19 | エーファウ・グループ・エー・タルナー・ゲーエムベーハー | チップスタックを製造するための方法及びその方法を実施するためのキャリア |
| CN102915995B (zh) * | 2012-11-02 | 2015-12-16 | 日月光半导体制造股份有限公司 | 半导体封装件、基板及其制造方法 |
| US9679841B2 (en) * | 2014-05-13 | 2017-06-13 | Qualcomm Incorporated | Substrate and method of forming the same |
| TW202349706A (zh) * | 2019-06-21 | 2023-12-16 | 日商村田製作所股份有限公司 | 半導體裝置 |
| TWI785503B (zh) * | 2020-03-11 | 2022-12-01 | 日商村田製作所股份有限公司 | Ｒｆ電路模組及其製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06318783A (ja) * | 1993-05-10 | 1994-11-15 | Meikoo:Kk | 多層回路基板の製造方法 |
| JPH07202427A (ja) * | 1993-12-29 | 1995-08-04 | Nec Corp | 有機樹脂多層配線層の製造方法 |
-
2001
- 2001-01-31 JP JP2001024688A patent/JP4701506B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06318783A (ja) * | 1993-05-10 | 1994-11-15 | Meikoo:Kk | 多層回路基板の製造方法 |
| JPH07202427A (ja) * | 1993-12-29 | 1995-08-04 | Nec Corp | 有機樹脂多層配線層の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002164467A (ja) | 2002-06-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080111 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20101207 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110119 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110208 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110221 |
|
| R151 | Written notification of patent or utility model registration |
Ref document number: 4701506 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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|
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