JP2004039867A - 多層配線回路モジュール及びその製造方法 - Google Patents

多層配線回路モジュール及びその製造方法 Download PDF

Info

Publication number
JP2004039867A
JP2004039867A JP2002195018A JP2002195018A JP2004039867A JP 2004039867 A JP2004039867 A JP 2004039867A JP 2002195018 A JP2002195018 A JP 2002195018A JP 2002195018 A JP2002195018 A JP 2002195018A JP 2004039867 A JP2004039867 A JP 2004039867A
Authority
JP
Japan
Prior art keywords
layer
wiring
insulating layer
circuit module
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2002195018A
Other languages
English (en)
Inventor
Takeshi Ogawa
小川　剛
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP2002195018A priority Critical patent/JP2004039867A/ja
Priority to US10/488,499 priority patent/US7473992B2/en
Priority to EP03733511A priority patent/EP1519414A4/en
Priority to PCT/JP2003/007826 priority patent/WO2004006331A1/ja
Priority to KR1020047003102A priority patent/KR101053419B1/ko
Priority to TW092118209A priority patent/TWI232574B/zh
Publication of JP2004039867A publication Critical patent/JP2004039867A/ja
Priority to US11/166,970 priority patent/US7235477B2/en
Priority to US11/332,931 priority patent/US20060125083A1/en
Priority to US11/711,544 priority patent/US20070145568A1/en
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/465—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits by applying an insulating layer having channels for the next circuit layer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4682—Manufacture of core-less build-up multilayer circuits on a temporary carrier or on a metal foil
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/02—Details related to mechanical or acoustic processing, e.g. drilling, punching, cutting, using ultrasound
    • H05K2203/025—Abrading, e.g. grinding or sand blasting
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/07—Treatments involving liquids, e.g. plating, rinsing
    • H05K2203/0703—Plating
    • H05K2203/0733—Method for plating stud vias, i.e. massive vias formed by plating the bottom of a hole without plating on the walls
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/0011—Working of insulating substrates or insulating layers
    • H05K3/0017—Etching of the substrate by chemical or physical means
    • H05K3/0023—Etching of the substrate by chemical or physical means by exposure and development of a photosensitive insulating layer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/0058—Laminating printed circuit boards onto other substrates, e.g. metallic substrates
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/20—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern
    • H05K3/205—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern using a pattern electroplated or electroformed on a metallic carrier
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/22—Secondary treatment of printed circuits
    • H05K3/28—Applying non-metallic protective coatings
    • H05K3/284—Applying non-metallic protective coatings for encapsulating mounted components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42—Plated through-holes or plated via connections
    • H05K3/423—Plated through-holes or plated via connections characterised by electroplating method

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

【課題】ビアホールや配線パターンの微小・微細化と全体の薄型化を図る。
【解決手段】各単位配線層８〜１２が、感光性絶縁樹脂材により形成した第１の絶縁層２２にフォト・リソグラフ処理を施してビアホール溝２５を形成するとともにこの第１の絶縁層２２上に感光性絶縁樹脂材により形成した第２の絶縁層２３にフォト・リソグラフ処理を施して配線溝２７を形成する。ビアホール溝２５と配線溝２７とに導体金属が充填されるように第２の絶縁層２３上に導体金属層２４を形成し、この導体金属層２４に第２の絶縁層２３の主面を露出させるまで研磨処理を施してビアホール溝２５と配線溝２７内に充填された導体金属によりビアホール１３と配線パターン２６とを形成する。
【選択図】　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、薄型化と高密度配線化が図られた回路モジュール及びその製造方法に関する。
【０００２】
【従来の技術】
例えばパーソナルコンピュータ、携帯電話機、ビデオ機器、オーディオ機器等の各種デジタル電子機器には、各種のＩＣ素子やＬＳＩ素子等の半導体チップを搭載したマルチチップ回路モジュールが備えられている。各種デジタル電子機器においては、回路パターンの微細化、ＩＣパッケージの小型化や集積規模の飛躍的向上、多ピン化或いは実装方法の改善等によってマルチチップ回路モジュールの小型化、高機能化が図られることによって、小型軽量化或いは薄型化が図られるとともに高性能化、高機能化、多機能化、高速処理化等が図られている。
【０００３】
マルチチップ回路モジュールには、例えばロジック機能とメモリ機能或いはアナログ機能とデジタル機能等のように異なる機能を混載したいわゆるシステムＬＳＩを構成したものもある。マルチチップ回路モジュールには、各プロセスの機能ブロックを個別の半導体チップとして製造し、これら半導体チップを同一基板上に実装したいわゆるマルチチップ回路モジュールを構成したものもある。
【０００４】
ところで、マルチチップ回路モジュールにおいては、さらに性能向上を図るためにはマイクロプロセッサやメモリチップ間の信号配線の高速化、高密度化がネックとなっており、また配線遅延の問題に対する対応も図らなければならない。
マルチチップ回路モジュールにおいては、各素子（チップ）内でＧＨｚを超えるクロック周波数の実現が図られても、チップ間での配線による信号遅延や反射等の問題のためにクロック周波数を一桁単位で下げなければならない。また、マルチチップ回路モジュールにおいては、信号配線の高速化、高密度化を図ることにより、例えば電磁波妨害（ＥＭＩ：ｅｌｅｃｔｏｒｏｍａｇｎｅｔｉｃ　ｉｎｔｅｒｆｅｒｅｎｃｅ）や電磁環境適合性（ＥＭＣ：ｅｌｅｃｔｏｒｏｍａｇｎｅｔｉｃ　ｃｏｍｐａｔｉｂｉｌｉｔｙ）の対策も必要となる。したがって、マルチチップ回路モジュールにおいては、チップ技術ばかりでなく、パッケージやボード等の実装技術を含めたシステム技術として全体で高集積化や高性能化を図る必要がある。
【０００５】
従来例として図１３に示したマルチチップ回路モジュールは、インタポーザ１０１の主面１０１ａ上に複数個の半導体チップ１０２Ａ、１０２Ｂを搭載してなるフリップチップ型のマルチチップ回路モジュール１００である。マルチチップ回路モジュール１００は、インタポーザ１０１の表裏主面１０１ａ、１０１ｂに図示を省略するがそれぞれ適宜の回路パターンやランド、入出力端子等が形成されている。マルチチップ回路モジュール１００は、インタポーザ１０１の主面１０１ａに各半導体チップ１０２を所定のランド１０３上にそれぞれフリップチップ接続して搭載するとともに、アンダフィル１０４によって接続部位を被覆してなる。マルチチップ回路モジュール１００には、インタポーザ１０１の主面１０１ｂに形成したランドにそれぞれはんだボール１０５が搭載されており、例えばマザー基板等に載置した状態でリフローはんだ処理を施してはんだボール１０５を溶融・固化することにより実装される。
【０００６】
【発明が解決しようとする課題】
ところで、上述したように従来のマルチチップ回路モジュール１００は、複数個の半導体チップ１０２がインタポーザ１０１の主面１０１ａに横並び状態に配列して実装されるが、各半導体チップ１０２間を接続する配線がインタポーザ１０１側に形成される回路パターンによって制約を受ける。マルチチップ回路モジュール１００は、装置の多機能化、高速化等に伴って多くの半導体チップ１０２を備えるようになり、ますます多くの配線数が必要となっている。マルチチップ回路モジュール１００は、一般的な基板製造技術で製造されるインタポーザ１０１に形成する配線パスのピッチが、製造条件等の制約によって最小でも約１００ｕｍ程度と大きいことから、複数の半導体チップ１０２間で多くの接続を行う場合に大きな面積或いは多層化されたインタポーザ１０１を必要とするといった問題があった。
【０００７】
マルチチップ回路モジュール１００においては、多層化されたインタポーザ１０１を用いる場合に、ビアを介しての層間接続や各半導体チップ１０２間の接続が行われるが、加工条件からその孔径が最小でも約５０ｕｍ程度であり、さらにランド径も最小で約５０ｕｍ程度であるために大型のインタポーザ１０１を必要とするといった問題があった。マルチチップ回路モジュール１００は、このために各半導体チップ１０２間を接続するインタポーザ１０１に形成される配線パスが長くなるとともに多くのビアが形成され、Ｌ・Ｃ・Ｒ成分が大きくなるといった問題があった。
【０００８】
例えば半導体プロセスにおいては、シリコン基板上に絶縁層を成膜形成した後に、ビア溝と配線溝とを形成するドライエッチング工程と導体金属層の成膜形成工程を経て微細な配線パターンを形成する技術も提案されている。かかる配線形成方法においては、絶縁層に対して第１のドライエッチング処理を施して多数個のビア溝を形成するとともに、第２のドライエッチング処理を施して配線溝をパターン形成する。配線形成方法は、絶縁層の全面に例えばめっきにより銅膜層を形成した後に、この銅膜層に研磨処理を施すことによってビアホールと所定の配線パターンを形成する。
【０００９】
かかる配線形成方法によれば、機械加工やレーザ加工によりビアホールを形成するとともに銅箔にエッチング処理を施して回路パターンを形成する一般的な配線形成方法と比較して、微細かつ高密度の配線パターンを多層に形成することが可能である。しかしながら、配線形成方法においては、溝の深さを異にする精密な第１のドライエッチング処理と第２のドライエッチング処理とを施すことが必要であるとともに、一般的な多層配線基板の製造プロセスへの適用が困難であるといった問題があった。また、配線形成方法によれば、シリコン基板上に配線層を多層に形成することから、マザー基板等への実装構造が複雑となり小型化の実現が困難となるとともに配線長も大きくなるといった問題があった。
【００１０】
したがって、本発明は、各単位配線層が微細かつ高密度の配線パターンを有するとともにビア−オン−ビア構造で最短配線長を以って層間接続されてなり、小型薄型化とともに高速処理化や信頼性の向上を図った多層配線回路モジュール及びその製造方法を提供することを目的に提案されたものである。
【００１１】
【課題を解決するための手段】
上述した目的を達成する本発明に係る多層配線回路モジュールは、複数の単位配線層が多数個のビアホールを介して層間接続されて積層形成されてなり、各単位配線層が、第１の絶縁層と、第２の絶縁層と、研磨処理が施される導体金属層とから構成される。第１の絶縁層は、感光性絶縁樹脂材により成膜形成され、フォト・リソグラフ処理が施されて各ビアホールに対応する多数個のビアホール溝が形成されてなる。第２の絶縁層は、第１の絶縁層上に感光性絶縁樹脂材により成膜形成され、フォト・リソグラフ処理が施されて一部に各ビアホール溝との連通部を有し配線パターンに対応する配線溝がパターン形成されてなる。導体金属層は、第２の絶縁層上に各ビアホール溝と配線溝内にも導体金属が充填されて全面に成膜形成されてなる。各単位配線層は、第２の絶縁層の主面を露出させるまで研磨処理が施されてこの第２の絶縁層の主面に同一面を構成して露出された導体金属層の各ビアホール溝と配線溝内に充填された導体金属によって、各ビアホールと配線パターンとが形成される。
【００１２】
以上のように構成された本発明にかかる多層配線回路モジュールによれば、感光性絶縁樹脂材により成膜形成された第１の絶縁層と第２の絶縁層とにそれぞれ簡易な設備と作業によるフォト・リソグラフ処理を施して解像度の高いビアホール溝と配線溝とを形成することから、微小なビアホールや微細でかつ高密度の配線パターンを形成することが可能となる。多層配線回路モジュールによれば、各単位配線層をビア−オン−ビア構造により最短で互いに層間接続して積層形成することにより配線長を短縮して伝送される信号の減衰が低減されるとともに信号遅延が最小限とされかつ薄型化が図られるようになり、例えば大容量、高速、高密度バスの対応が図られるようになる。
【００１３】
また、上述した目的を達成する本発明に係る多層配線回路モジュールの製造方法は、複数の単位配線層が多数個のビアホールを介して互いに層間接続されて積層形成されてなる多層配線回路モジュールを製造する。多層配線回路モジュールの製造方法は、各単位配線層の形成工程が、感光性絶縁樹脂材により第１の絶縁層を形成する工程と、第１の絶縁層に対してフォト・リソグラフ処理を施して各ビアホールに対応する多数個のビアホール溝を形成する工程と、第１の絶縁層上に感光性絶縁樹脂材を全面に塗布して第２の絶縁層を成膜形成する工程と、この第２の絶縁層に対してフォト・リソグラフ処理を施して一部に各ビアホール溝との連通部を有する配線パターンに対応する配線溝を形成する工程と、第２の絶縁層上に各ビアホール溝と配線溝内にも導体金属を充填して導体金属層を全面に成膜形成する工程と、導体金属層を第２の絶縁層の主面を露出させるまで研磨する工程とを有してなり、研磨処理が施されて第２の絶縁層の主面に同一面を構成して露出された導体金属層の各ビアホール溝と配線溝内に充填された導体金属により各ビアホールと配線パターンとが形成される。多層配線回路モジュールの製造方法は、第１層の単位配線層が第１の絶縁層をベース基板上に成膜形成されるとともに、上層の単位配線層がそれぞれの第１の絶縁層を下層の単位配線層の第２の絶縁層上に成膜形成される。
【００１４】
本発明に係る多層配線回路モジュールの製造方法によれば、感光性絶縁樹脂材により成膜形成した第１の絶縁層と第２の絶縁層とにそれぞれ簡易な設備と作業によるフォト・リソグラフ処理を施して解像度の高いビアホール溝と配線溝とを形成することから、微小なビアホールや微細でかつ高密度の配線パターンを形成することが可能となる。多層配線回路モジュールの製造方法によれば、各単位配線層をビア−オン−ビア構造により最短で互いに層間接続して積層形成することにより配線長を短縮して伝送される信号の減衰が低減されるとともに信号遅延が最小限とされかつ薄型化が図られるようになり、例えば大容量、高速、高密度バスの対応が図られた多層配線回路モジュールを製造する。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。実施の形態として示した多層配線回路モジュール（以下、単に回路モジュールと略称する）１は、例えば情報通信機能やストレージ機能等を有して、パーソナルコンピュータ、携帯電話機或いはオーディオ機器等の各種電子機器に搭載され、或いはオプションとして挿脱される超小型通信機能モジュール体の高周波回路部を構成する。回路モジュール１は、詳細を省略するが、送受信信号からいったん中間周波数に変換するようにしたスーパーへテロダイン方式による高周波送受信回路部或いは中間周波数への変換を行わずに情報信号の送受信を行うようにしたダイレクトコンバージョン方式による高周波送受信回路部等が形成されてなる。
【００１６】
回路モジュール１は、図１に示すように、第１の主面２ａにマザー基板３上に実装用バンプ４を介して搭載される多層配線回路部部２と、この多層配線回路部２の第２の主面２ｂに多数個の半導体実装用バンプ５を介して搭載された複数個（図では２個）の半導体チップ（ＬＳＩ）６Ａ、６Ｂと、これら半導体チップ６Ａ、６Ｂを封止する封止樹脂層７とから構成される。回路モジュール１は、多層配線回路部２が、半導体チップ６Ａ、６Ｂを搭載するインタポーザとして機能する。なお、回路モジュール１は、図示しないが多層配線回路部２の第２の主面２ｂ上に適宜の電子部品や素子部品も実装される。
【００１７】
回路モジュール１は、多層配線回路部２が、詳細を後述する工程を経て第１層単位配線層８の主面上に第２層単位配線層９を積層形成し、以下第２層単位配線層９の主面上に第３層単位配線層１０乃至第５層単位配線層１２が順次積層形成さることによって５層構造によって構成されている。回路モジュール１は、多層配線回路部２が、第１層単位配線層８乃至第５層単位配線層１２の全層或いは上下層や複数層間を貫通して形成されたビアホール１３を介して層間接続がなされている。回路モジュール１は、詳細を後述する工程を経て、多層配線回路部２内に微細化、微小化及び高密度化を図ったデジタル回路網が形成される。
【００１８】
回路モジュール１は、詳細を後述するように多層配線回路部２の第１層単位配線層８乃至第５層単位配線層１２に、下層単位配線層側のビアホール上に上層単位配線層側のビアホールを直接形成するいわゆるビアホール−オン−ビアホール（Ｖｉａ−ｏｎ−Ｖｉａ）構造が備えられている。回路モジュール１は、マザー基板３に実装されることによってこのマザー基板３側の回路部から多層配線回路部２に所定の信号や電源の供給が行われる。したがって、回路モジュール１は、マザー基板３と多層配線回路部２の第２の主面２ｂ上に実装された半導体チップ６Ａ、６Ｂとがビアホール１３を介して直接接続され配線長の短縮化が図られてなる。回路モジュール１は、マザー基板３と半導体チップ６Ａ、６Ｂとの間の伝送信号の減衰が低減されるとともに、信号遅延を最小限とした接続が行われる。
【００１９】
回路モジュール１は、詳細を後述するように半導体チップ６Ａ、６Ｂと封止樹脂層７とに研磨処理を施して薄型化することにより、全体の薄型化が図られている。回路モジュール１は、詳細を後述するように多層配線回路部２が、平坦な主面上に剥離層２１を設けたベース基板２０上に第１層単位配線層８が形成され、以下この第１層単位配線層８上に第２層単位配線層９乃至第５層単位配線層１２が順次形成される。多層配線回路部２は、所定の工程を経た後に剥離層２１を介してベース基板２０から剥離される。なお、ベース基板２０は、洗浄等の処理を施した後に再利用される。
【００２０】
回路モジュール１は、多層配線回路部２が、詳細を後述するように平坦面を有するベース基板２０上に第１層単位配線層８が形成され、この第１層単位配線層８を含む各単位配線層がそれぞれの主面を平坦化されて上層の単位配線層が順次形成されてなる。したがって、回路モジュール１は、第１層単位配線層８乃至第５単位配線層１２がそれぞれの配線パターンを高精度にかつ高密度化を図って形成されるとともに薄型化が図られてなる。回路モジュール１は、多層配線回路部２が薄型化されることによって、各半導体チップ６Ａ、６Ｂとの配線長がさらに短縮化されてなる。
【００２１】
回路モジュール１には、多層配線回路部２内に、薄膜技術や厚膜技術によってキャパシタ素子１４やレジスタ素子１５或いはスパイラル型のインダクタ素子１６が成膜形成されてなる。キャパシタ素子１４は、例えばデカップリングキャパシタやＤＣカット用のキャパシタであり、タンタルオキサイト（ＴａＯ）膜や窒化タンタル（ＴａＮ）膜によって構成される。レジスタ素子１５は、例えば終端抵抗用のレジスタであり、ＴａＮ膜により構成される。回路モジュール１は、上述したように第１層単位配線層８乃至第５層単位配線層１２がベース基板２０或いは下層の単位配線層の平坦面上に積層形成されることから、高精度のキャパシタ素子１４やレジスタ素子１５或いはインダクタ素子１６が形成される。回路モジュール１は、従来チップ部品によって対応していたキャパシタ素子やレジスタ素子或いはインダクタ素子等の受動素子を多層配線回路部２内に成膜形成することにより、極めて小型でかつ高性能の受動素子を配線長を短縮して搭載する。
【００２２】
回路モジュール１は、詳細を後述する工程を経て製作されるが、第１層単位配線層８乃至第５層単位配線層１２が、それぞれ第１の絶縁層２２と第２の絶縁層２３及び導体金属層２４とから構成されてなる。回路モジュール１の製造工程においては、第１層単位配線層８乃至第５層単位配線層１２の製造工程が、それぞれ第１の絶縁層２２に対してビアホール１３を形成するビアホール溝２５の形成工程と、第２の絶縁層２３に対して一部にビアホール溝２５との連通部を有する配線パターン２６を形成する配線溝２７の形成工程とを有する。回路モジュール１の製造工程においては、第１層単位配線層８乃至第５層単位配線層１２の製造工程が、それぞれ第２の絶縁層２３に対する導体金属層２４を形成するＣｕめっき工程と、導体金属層２４を研磨する化学−機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ−Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）工程とを有する。回路モジュール１の製造工程においては、上述した工程を経て第１層単位配線層８乃至第５層単位配線層１２内に配線パターン２７とビアホール１３とを形成する。
【００２３】
回路モジュール１の製造工程は、上述した工程を経てベース基板２０上に形成された第１層単位配線層８乃至第５層単位配線層１２が積層形成されてなる多層配線回路部２に対して、第１の主面２ａ上に半導体チップ６Ａ、６Ｂを実装する半導体チップ実装工程と、これら半導体チップ６Ａ、６Ｂを封止樹脂層７により封止する封止樹脂層形成工程を有する。回路モジュール１の製造工程は、半導体チップ６Ａ、６Ｂと封止樹脂層７とを同時に研磨する研磨工程と、第１のベース基板２０から多層配線回路部２を剥離する剥離工程とを有して、回路モジュール１を製造する。
【００２４】
回路モジュール１の製造工程は、ビアホール溝２５と配線溝２７とを第１の絶縁層２２と第２の絶縁層２３とに高解像度のフォト・リソグラフ工程を施して形成する。回路モジュール１の製造工程によれば、ビアホール用の孔加工を施すとともに銅箔層を形成した基板に対して開口マスクを用いたパターニング工程と湿式エッチング工程或いはめっき工程等を経る従来の製造工程と比較して、高精度でかつ高密度、微細化と微小化とが図られたビアホール１３や配線パターン２６を有する回路モジュール１を形成する。
【００２５】
回路モジュール１は、上述した製造工程により製造されることで、第１層単位配線層８乃至第５層単位配線層１２において各ビアホール１３が数μｍ程度に微小かつ精密に形成されるとともに、各配線パターン２６もピッチを数μｍレベルと非常に微細に形成される。回路モジュール１は、第１層単位配線層８乃至第５層単位配線層１２に、例えば上下層をグランドで挟まれたマイクロストリップラインを形成することにより、インピーダンス制御された配線パターン２７が形成される。
【００２６】
回路モジュール１は、従来の製造工程と比較して、面積サイズで約１／１０程度まで縮小されるとともに、使用限界周波数帯域を２０ＧＨｚまで高めた高周波回路モジュールを構成することが可能である。回路モジュール１は、多層配線回路部２を構成する第１層単位配線層８乃至第５層単位配線層１２が例えば５μｍ程度の厚みを以って形成され、多層配線回路部２の全体の厚みも数十μｍ程度までに押さえられる。回路モジュール１は、半導体チップ６Ａ、６Ｂも精密かつ最大限に研磨して１００μｍ程度の厚みとすることから、大幅に薄型化される。
【００２７】
回路モジュール１の製造工程について、以下図２乃至図１１を参照して詳細に説明する。回路モジュール１の製造工程においては、図２に示したベース基板２０が供給される。ベース基板２０は、絶縁特性、耐熱特性或いは耐薬品特性を有し、高精度の平坦面の形成が可能であるとともに機械的剛性を有する例えばＳｉ基板やガラス基板或いは石英基板等の基板材によって形成される。ベース基板２０は、かかる基板材を用いることによって、後述するスパッタリング処理時の表面温度の上昇に対して熱変化が抑制され、またフォト・リソグラフ処理時の焦点深度の保持、マスキングのコンタクトアライメント特性の向上が図られるようにして高精度の回路モジュール１が製造されるようにする。なお、ベース基板２０は、上述した基板材ばかりでなく平坦化処理を施された他の適宜の基板材を用いてもよい。
【００２８】
ベース基板２０は、研磨処理を施して主面２０ａが高精度の平坦面として構成されてなり、この主面２０ａ上に剥離層２１が成膜形成される。剥離層２１は、例えばスパッタリング法や化学蒸着法（ＣＶＤ：Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）等によりベース基板２０の主面２０ａ上に１０μｍ程度の均一な厚みを有して全面に亘って形成された銅やアルミニウム等の金属薄膜層と、この金属薄膜層上に例えばスピンコート法等によって全面に形成された厚みが１ｕｍ〜２ｕｍ程度のポリイミド樹脂等の樹脂薄膜層からなる。剥離層２１は、後述する剥離工程において、第１層単位配線層８を剥離面として多層配線回路部２がベース基板２０から剥離されるようにする。
【００２９】
回路モジュール１の製造工程は、剥離層２１上に第１層単位配線層８を形成する。第１層単位配線層８の製造工程は、図２に示すようにベース基板２０の剥離層２１上に第１の絶縁層２２を成膜形成する工程を第１の工程とする。第１の絶縁層２２は、例えばポリイミド系或いはエポキシ系のネガ型感光性絶縁樹脂材が用いられ、塗布均一特性や厚み制御特性が可能な例えばスピンコート法、カーテンコート法、ロールコート法或いはディップコート法等によって剥離層２１上に全面に亘って成膜形成される。第１の絶縁層２２は、平坦な剥離層２１を介して平坦なベース基板２０上に成膜されることにより、均一な厚みで形成される。
【００３０】
第１層単位配線層８の製造工程は、第１のフォト・リソグラフ処理を施して第１の絶縁層２２にビアホール１３に対応してビアホール溝２５を形成する工程を第２の工程とする。第１のフォト・リソグラフ処理は、第１の絶縁層２２の表面に第１のフォトマスク３０を位置決めして配置する処理と、第１のフォトマスク３０を介して第１の絶縁層２２の所定部位を露光する第１の露光処理と、第１の絶縁層２２を現像する第１の現像処理とを有する。第１のフォトマスク３０は、図３に示すようにビアホール１３に対応したビアホール溝２５の形成部位を遮光部３０ａとし、その他の部位を透光部３０ｂとした遮光・透光パターンを形成したシート材からなり、第１の絶縁層２２の表面上に位置決めされて密着した状態で配置される。
【００３１】
第１の露光処理は、例えばＸ−Ｙ方向に動作制御されるレーザ光を照射する方法や、水銀ランプ等からの出射光を照射する方法等の適宜の方法が採用され、第１のフォトマスク３０の透光部３０ｂから透過した処理光により第１の絶縁層２２を選択的に露光する。第１の絶縁層２２には、この第１の露光処理によって図３鎖線で区割りして示すようにビアホール１３の対応部位を除く部位が厚み方向の全域に亘って選択的に露光されて潜像化が図られる。第１の現像処理は、例えば第１の露光処理を施したベース基板２０をアルカリ溶液中に漬けることによって、図４に示すように第１の絶縁層２２の未露光部分、換言すれば各ビアホール１３の対応部位を除去して所定のビアホール溝２５を形成する。
【００３２】
第１層単位配線層８の製造工程は、ビアホール溝２５が形成された第１の絶縁層２２上に、第２の絶縁層２３を成膜形成する工程を第３の工程とする。第２の絶縁層２３も、第１の絶縁層２２と同様に例えばポリイミド系或いはエポキシ系のネガ型感光性絶縁樹脂材が用いられ、塗布均一特性や厚み制御特性が可能な例えばスピンコート法、カーテンコート法、ロールコート法或いはディップコート法等によって第１の絶縁層２２上に全面に亘って均一な膜厚を以って成膜形成される。絶縁樹脂材は、図５に示すように上述した第１の工程によって第１の絶縁層２２に形成されたビアホール溝２５内にも充填される。
【００３３】
第１層単位配線層８の製造工程は、第２のフォト・リソグラフ処理を施して第２の絶縁層２３に配線パターン２６に対応して配線溝２７を形成する工程を第４の工程とする。第２のフォト・リソグラフ処理も、図６に示すように第２の絶縁層２の表面に第２のフォトマスク３１を配置する処理と、第２のフォトマスク３１を介して第２の絶縁層２３の所定部位を露光する第２の露光処理と、第２の絶縁層２３を現像する第２の現像処理とを有する。第２のフォトマスク３１は、同図に示すように配線パターン２６に対応した配線溝２７の形成部位を遮光部３１ａとし、その他の部位を透光部３１ｂとした遮光・透光パターンを形成したシート材からなり、第２の絶縁層２３の表面上に位置決めされて密着した状態で配置される。
【００３４】
第２の露光処理も、上述した第１の露光処理と同じ露光装置が用いられ、第２のフォトマスク３１の透光部３１ｂから透過した処理光により第２の絶縁層２３を選択的に露光する。第２の露光処理は、図６鎖線で区割りして示すように、第２の絶縁層２３に配線パターン２６の対応部位を除く部位を厚み方向の全域に亘って選択的に露光して潜像化を行う。第２の現像処理は、例えば第２の露光処理を施したベース基板２０をアルカリ溶液中に漬けることによって、図７に示すように第２の絶縁層２３の未露光部分、換言すれば各ビアホール溝２５に充填された絶縁樹脂材とパターン２６の対応部位を除去して所定のビアホール溝２５とともに配線溝２７をパターン形成する。
【００３５】
第１層単位配線層８の製造工程は、ビアホール溝２５と配線溝２７とが形成された第２の絶縁層２３に対して金属めっき処理を施して導体金属層２４を成膜形成する工程を第５の工程とする。金属めっき処理は、電解めっき或いは無電解めっきのいずれであってもよく、図８に示すようにビアホール溝２５とともに配線溝２７の内部にまで導体金属が充填されるようにして第２の絶縁層２３の全面に所定の厚みを有する導体金属層２４を形成する。金属めっき処理は、具体的には導体金属層２４を導電率に優れた銅膜層を形成するために銅めっきが施され、電解めっきによって導体金属層２４を形成する場合に、剥離層２１を電圧印加電極として利用する。
【００３６】
第１層単位配線層８の製造工程は、導体金属層２４に対して第２の絶縁層２３の主面を露出させるまで研磨する工程を第６の工程とする。研磨処理は、導体金属層２４とともに第２の絶縁層２３の一部を研磨することにより、図９に示すように第１層単位配線層８の主面８ａを平坦面に形成する。研磨処理は、材質を異にする第２の絶縁層２３と導体金属層２４とを同時に研磨することから、導体金属層２４の研磨レートを大きくするような研磨の選択性を有するＣＭＰ法によって行われる。
【００３７】
第１層単位配線層８の製造工程は、上述した研磨処理を施すことにより、図９に示すようにビアホール溝２５と配線溝２７とに充填された導体金属、すなわち銅層が第２の絶縁層２３と同一面を構成して露出されて、それぞれビアホール１３と配線パターン２６とが形成された第１層単位配線層８を製作する。第１層単位配線層８は、上述したようにベース基板２０上に高精度の厚みを以って第１の絶縁層２２と第２の絶縁層２３とが形成され、高解像度の第１のフォト・リソグラフ処理と第２のフォト・リソグラフ処理とを施されて形成されたビアホール溝２５と配線溝２７とによってビアホール１３と配線パターン２６とが形成されてなる。
【００３８】
したがって、第１層単位配線層８は、全体として薄型化されて構成されるが、配線パターン２６が第２の絶縁層２３の厚みと同等の厚みを有することから充分な信号伝送特性を保持される。第１層単位配線層８は、ビアホール溝２５と配線溝２７とが高密度でかつ微細化、微小化して第１の絶縁層２２と第２まの絶縁層２３とに形成されることで、高密度でかつ微細化、微小化を図ったビアホール１３や配線パターン２６が形成されてなる。第１層単位配線層８には、詳細を省略するが、配線パターン２６とともにマザー基板３に実装するための接続パッドや入出力電極が形成される。
【００３９】
なお、上述した第１層単位配線層８の製造工程においては、第１の絶縁層２２と第２の絶縁層２３とをネガ型感光性絶縁樹脂材により成膜形成したが、ポジ型感光性絶縁樹脂材により成膜形成するようにしてもよい。かかる製造工程においては、第１のフォトマスク３０や第２のフォトマスク３１が、ビアホール溝２５や配線溝２７に対応する部位が透光部とされ、その他の部位が遮光部とされる。
また、かかる製造工程においては、第２の露光処理の際に第１の絶縁層２２まで露光されることから、露光量の制御を行う必要がある。
【００４０】
回路モジュール１の製造工程は、上述した第１層単位配線層８の平坦化された主面８ａ上に第２層単位配線層９の製造工程が施される。第２層単位配線層９の製造工程は、第１層単位配線層８の主面８ａ上に第１の絶縁層２２を成膜形成した後に、上述したビアホール溝２５を形成する第１のフォト・リソグラフ処理を施す工程と、第２の絶縁層２３の形成工程と、配線溝２７を形成する第２のフォト・リソグラフ処理を施す工程と、導体金属層２４の形成工程と、研磨工程とが施される。第２層単位配線層９の製造工程においては、詳細を省略するが適宜の方法によりキャパシタ素子１４やレジスタ素子１５或いはインダクタ素子１６等の受動素子も形成される。
【００４１】
回路モジュール１の製造工程においては、第２層単位配線層９上に第３層単位配線層の製造工程が施され、以下順次上層の単位配線層の形成工程が施されることにより、図１０に示すようにベース基板２０上に多層配線回路部２が製作される。多層配線回路部２は、第１層単位配線層８乃至第５単位配線層１２に形成されるビアホール１３が、図１０に示すように下層側のビアホール上に上層側のビアホールを直接形成されてビアホール−オン−ビアホール構造を構成する。したがって、多層配線回路部２は、第１単位配線層８乃至第５単位配線層１２間が最短の配線長を以って接続されるようになる。多層配線回路部２は、平坦化された下層の単位配線層上に上層の単位配線層が順次形成されることから、下層側の配線パターンの厚みの累積による影響が抑制されて最上層の第５単位配線層１２が反りやうねり或いは凹凸の無い状態で形成される。したがって、多層配線回路部２は、第５単位配線層１２上にさらに高精度の単位配線層を形成して高集積化を可能とする。
【００４２】
回路モジュール１の製造工程においては、図１１に示すように、多層配線回路部２の第２の主面２ｂを構成する第５単位配線層１２の主面上に半導体チップ６Ａ、６Ｂを実装する工程が施される。第５単位配線層１２には、詳細を省略するが配線パターン２６と同様にして半導体チップ６Ａ、６Ｂをフリップチップ実装法等の適宜の実装方法によって実装するための電極パッドや他の電子部品或いは他のモジュールとの接続等を行うための接続端子部が形成されている。なお、電極パッドや接続端子部には、例えば無電解ニッケル／銅メッキを施して端子形成が行われる。半導体チップ実装工程は、詳細を省略するが、半導体チップ６Ａ、６Ｂの電極に実装用バンプ５を取り付ける工程と、半導体チップ６Ａ、６Ｂを第５層単位配線層１２上に位置決めして載置する工程と、例えばリフローはんだ処理を施す工程等からなる。
【００４３】
回路モジュール１の製造工程においては、図１１に示すように、実装した半導体チップ６Ａ、６Ｂを封止樹脂層７によって封止する封止工程が施される。封止樹脂層７は、例えばエポキシ系樹脂等のように熱硬化収縮率の小さな樹脂材を用いてトランスファーモールド法や印刷法等により成形され、硬化後にベース基板２０や多層配線回路部２に反り等を生じさせる応力の発生が抑制されている。
【００４４】
回路モジュール１の製造工程においては、半導体チップ６Ａ、６Ｂと封止樹脂層７とを所定の厚みまで研磨する工程が施される。研磨工程は、例えばグラインダを用いた機械研磨法、ウェットエッチングによる化学研磨法或いは機械研磨法と化学研磨法とを併用したＣＭＰ等によって行われ、封止樹脂層７とともに半導体チップ６Ａ、６Ｂを機能に支障の無い最大範囲でその表面を研磨することにより図１２に示すように薄型化する。研磨工程は、ベース基板２０を支持基板として半導体チップ６Ａ、６Ｂを封止樹脂層７によって封止した状態で研磨することにより、各半導体チップ６Ａ、６Ｂにエッジ欠け等の損傷を生じさせることなく最大限でかつ精密に研磨する。
【００４５】
回路モジュール１の製造工程においては、詳細を省略するが研磨処理を施された封止樹脂層７に剥離層を有する第２のベース基板を接合した後に、ベース基板２０から回路モジュール１を剥離する工程が施される。第２のベース基板は、回路モジュール１をマザー基板３等に実装するために多層配線回路部２の第１の主面２ａを構成する第１単位配線層８に電極パッドを形成したり、平坦化処理を施す際のベースを構成する。
【００４６】
ベース基板剥離工程は、上述した工程を経て回路モジュール１を形成したベース基板２０を例えば塩酸等の酸性溶液中に浸漬させる。回路モジュール１は、酸性溶液中で剥離層２１の金属薄膜層と樹脂薄膜層との界面で剥離が進行し、第１単位配線層８側に樹脂薄膜層を残した状態でベース基板２０から剥離される。なお、剥離工程は、例えばレーザアブレーション処理を施すことによって、回路モジュール１をベース基板２０から剥離するようにしてもよい。また、第１単位配線層８側に残った樹脂薄膜層は、例えば酸素プラズマによるドライエッチング法等によって除去される。
【００４７】
多層配線回路部２は、第１の主面２ａに露出した第１層単位配線層８に形成した接続パッドや入出力端子の表面に無電解めっきによりＡｕ−Ｎｉ層を形成する電極形成処理が施される。回路モジュール１は、接続パッドに実装用バンプ４が取り付けられ、マザー基板３に位置決めされた状態でリフローはんだが施されて実装される。なお、回路モジュール１は、マザー基板３の実装工程に先行して第２のベース基板の剥離工程が施される。
【００４８】
上述した回路モジュール１の製造工程においては、ベース基板２０上に１個の回路モジュール１を製作する工程を説明したが、比較的大型のベース基板２０を用いて多数個の回路モジュール１を一括して製作するようにしてもよい。回路モジュール１の製造工程においては、この場合にベース基板２０からの剥離工程に先行して各回路モジュール１を分離する連結部のカッティング処理が施される。
また、回路モジュール１の製造工程においては、Ｓｉ基板やガラス基板からなるベース基板２０上に回路モジュール１を製作したが、例えば平坦化処理を施した一般の多層基板の製造工程に用いられる各種の有機基板を用いるようにしてもよい。
【００４９】
なお、回路モジュール１は、多層配線回路部２が半導体チップ６Ａ、６Ｂを実装するインタポーザとしての機能も備えるように構成されるが、単独の多層配線回路モジュールとして用いられるようにしてもよいことは勿論である。また、回路モジュール１は、多層配線回路部２の第１の主面２ａ側にも半導体チップや実装部品を実装するようにしてもよいことは勿論である。回路モジュール１は、この場合第１の主面２ａ側にも第２のベース基板をベースとして平坦化処理が施される。
【００５０】
【発明の効果】
以上詳細に説明したように本発明によれば、各単位配線層が、感光性絶縁樹脂材により形成した第１の絶縁層にフォト・リソグラフ処理を施してビアホール溝を形成するとともにこの第１の絶縁層上に感光性絶縁樹脂材により形成した第２の絶縁層にフォト・リソグラフ処理を施して配線溝を形成し、ビアホール溝と配線溝とに導体金属が充填されるように第２の絶縁層上に形成した導体金属層に第２の絶縁層の主面を露出させるまで研磨処理を施してビアホール溝と配線溝内に充填された導体金属によりビアホールと配線パターンとを形成するようにしたから、解像度の高いフォト・リソグラフ処理により微小かつ微細なビアホールや配線パターンが高密度に形成されて小型化、薄型化が図られる。本発明によれば、各単位配線層がビア−オン−ビア構造により最短で層間接続されることから配線長の短縮化による伝送信号の減衰が低減されるとともに伝送の遅延が最小限とされかつノイズの影響も低減されることで信頼性の向上が図られ、さらに大容量、高速化、高密度化バスの対応が図られるようになる。
【図面の簡単な説明】
【図１】本発明の実施の形態として示す回路モジュールの要部縦断面図である。
【図２】第１の絶縁層の形成工程の説明図である。
【図３】第１の絶縁層に施す第１の露光工程の説明図である。
【図４】第１の絶縁層に施す第１の現像工程の説明図である。
【図５】第２の絶縁層の形成工程の説明図である。
【図６】第２の絶縁層に施す第２の露光工程の説明図である。
【図７】第２の絶縁層に施す第２の現像工程の説明図である。
【図８】第２の絶縁層に施す導体金属層の形成工程の説明図である。
【図９】導体金属層に化学−機械研磨処理を施した研磨工程の説明図である。
【図１０】ベース基板上に形成した多層配線回路部の説明図である。
【図１１】多層配線回路部に半導体チップを実装する工程の説明図である。
【図１２】半導体チップと封止樹脂層に研磨処理を施した研磨工程の説明図である。
【図１３】従来の回路モジュールの要部縦断面図である。
【符号の説明】
１　多層配線回路モジュール（回路モジュール）、２　多層配線回路部、３　マザー基板、６　半導体チップ、７　封止樹脂層、８　第１層単位配線層、９　第２層単位配線層、１０　第３層単位配線層、１１　第４層単位配線層、１２　第５層単位配線層、１３　ビアホール、１４　キャパシタ素子、１５　レジスタ素子、１６　インダクタ素子、２０　ベース基板、２１　剥離層、２２　第１の絶縁層、２３　第２の絶縁層、２４　導体金属層、２５　ビアホール溝、２６　配線パターン、２７　配線溝、３０　第１のフォトマスク、３１　第２のフォトマスク

Claims (12)

  1. 複数層の単位配線層が多数個のビアホールを介して互いに層間接続されて積層形成されてなる多層配線回路モジュールにおいて、
    上記各単位配線層が、感光性絶縁樹脂材により成膜形成され、フォト・リソグラフ処理を施されて上記各ビアホールに対応する多数個のビアホール溝が形成されてなる第１の絶縁層と、
    上記第１の絶縁層上に感光性絶縁樹脂材により成膜形成され、フォト・リソグラフ処理を施されて一部に上記各ビアホール溝との連通部を有する配線パターンに対応する配線溝がパターン形成されてなる第２の絶縁層と、
    上記第２の絶縁層上に、上記各ビアホール溝と上記配線溝内にも導体金属が充填されて成膜形成されてなる導体金属層とから構成され、
    上記第２の絶縁層の主面を露出させるまで研磨処理を施してこの第２の絶縁層の主面に同一面を構成して露出された上記導体金属層の上記各ビアホール溝と上記配線溝内に充填された導体金属により、上記各ビアホールと上記配線パターンとが形成されることを特徴とする多層配線回路モジュール。
  2. 上記第１の絶縁層と第２の絶縁層とが、ネガ型感光性絶縁樹脂材により成膜形成されることを特徴とする請求項１に記載の多層配線回路モジュール。
  3. 上記導体金属層が、化学−機械研磨法による研磨処理を施されることを特徴とする請求項１に記載の多層配線回路モジュール。
  4. 上記導体金属層が、銅めっきにより形成された銅膜層であることを特徴とする請求項１に記載の多層配線回路モジュール。
  5. 最下層の上記単位配線層が、平坦な主面上に成膜形成した剥離層を有するベース基板上に形成され、所定層を積層形成した後に上記剥離層を介して剥離されることを特徴とする請求項１に記載の多層配線回路モジュール。
  6. 最上層の上記単位配線層にＩＣチップやＬＳＩ或いは実装部品が実装されることを特徴とする請求項１に記載の多層配線回路モジュール。
  7. 複数層の単位配線層が多数個のビアホールを介して互いに層間接続されて積層形成されてなる多層配線回路モジュールの製造方法において、
    上記各単位配線層の形成工程が、
    感光性絶縁樹脂材により第１の絶縁層を形成する工程と、
    上記第１の絶縁層に対してフォト・リソグラフ処理を施して上記各ビアホールに対応する多数個のビアホール溝を形成する工程と、
    上記第１の絶縁層上に感光性絶縁樹脂材を全面に塗布して第２の絶縁層を成膜形成する工程と、
    上記第２の絶縁層に対してフォト・リソグラフ処理を施して一部に上記各ビアホール溝との連通部を有する配線パターンに対応する配線溝を形成する工程と、上記第２の絶縁層上に、上記各ビアホール溝と上記配線溝内にも導体金属を充填して導体金属層を全面に成膜形成する工程と、
    上記導体金属層を上記第２の絶縁層の主面を露出させるまで研磨する工程とを有し、
    上記研磨処理が施されて上記第２の絶縁層の主面に同一面を構成して露出された上記導体金属層の上記各ビアホール溝と上記配線溝内に充填された導体金属により上記各ビアホールと上記配線パターンとが形成されてなり、
    第１層の上記単位配線層が上記第１の絶縁層をベース基板上に成膜形成されるとともに、上層の上記単位配線層がそれぞれの上記第１の絶縁層を下層の上記単位配線層の上記第２の絶縁層上に成膜形成されることを特徴とする多層配線回路モジュールの製造方法。
  8. 上記第１の絶縁層の形成工程と第２の絶縁層の形成工程とに用いられる感光性絶縁樹脂材が、ネガ型感光性絶縁樹脂材であることを請求項７に記載の多層配線回路モジュールの製造方法。
  9. 上記導体金属層に対する研磨工程が、化学−機械研磨法による研磨処理であることを特徴とする請求項７に記載の多層配線回路モジュールの製造方法。
  10. 上記各第２の絶縁層上に導体金属層を形成する工程が、銅めっきを施して銅膜層を形成する工程であることを特徴とする請求項７に記載の多層配線回路モジュールの製造方法。
  11. 第１層の上記単位配線層の形成工程が、平坦な主面上に剥離層を成膜形成したベース基板上で行われ、
    所定層の上記単位配線層を積層形成した後に、上記剥離層を介して剥離される工程を有することを特徴とする請求項７に記載の多層配線回路モジュールの製造方法。
  12. 最上層の上記単位配線層にＩＣチップやＬＳＩ或いは実装部品を実装する工程を有することを特徴とする請求項７に記載の多層配線回路モジュールの製造方法。
JP2002195018A 2002-07-03 2002-07-03 多層配線回路モジュール及びその製造方法 Pending JP2004039867A (ja)

Priority Applications (9)

Application Number Priority Date Filing Date Title
JP2002195018A JP2004039867A (ja) 2002-07-03 2002-07-03 多層配線回路モジュール及びその製造方法
US10/488,499 US7473992B2 (en) 2002-07-03 2003-06-19 Multi-layer interconnection circuit module and manufacturing method thereof
EP03733511A EP1519414A4 (en) 2002-07-03 2003-06-19 MULTILAYER WIRING CIRCUIT MODULE AND METHOD FOR THE PRODUCTION THEREOF
PCT/JP2003/007826 WO2004006331A1 (ja) 2002-07-03 2003-06-19 多層配線回路モジュール及びその製造方法
KR1020047003102A KR101053419B1 (ko) 2002-07-03 2003-06-19 다층 배선 회로 모듈 및 그 제조 방법
TW092118209A TWI232574B (en) 2002-07-03 2003-07-03 Multi-layer wiring circuit module and the manufacturing method thereof
US11/166,970 US7235477B2 (en) 2002-07-03 2005-06-24 Multi-layer interconnection circuit module and manufacturing method thereof
US11/332,931 US20060125083A1 (en) 2002-07-03 2006-01-17 Multi-layer interconnection circuit module and manufacturing method thereof
US11/711,544 US20070145568A1 (en) 2002-07-03 2007-02-27 Multi-layer interconnection circuit module and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2002195018A JP2004039867A (ja) 2002-07-03 2002-07-03 多層配線回路モジュール及びその製造方法

Publications (1)

Publication Number Publication Date
JP2004039867A true JP2004039867A (ja) 2004-02-05

Family

ID=30112322

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002195018A Pending JP2004039867A (ja) 2002-07-03 2002-07-03 多層配線回路モジュール及びその製造方法

Country Status (6)

Country Link
US (4) US7473992B2 (ja)
EP (1) EP1519414A4 (ja)
JP (1) JP2004039867A (ja)
KR (1) KR101053419B1 (ja)
TW (1) TWI232574B (ja)
WO (1) WO2004006331A1 (ja)

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006294692A (ja) * 2005-04-06 2006-10-26 Nec Electronics Corp 半導体装置およびその製造方法
JP2007035825A (ja) * 2005-07-26 2007-02-08 Nec Electronics Corp 半導体装置およびその製造方法
JP2007109826A (ja) * 2005-10-12 2007-04-26 Nec Corp 配線基板、半導体装置及びその製造方法
JP2009177209A (ja) * 2009-05-11 2009-08-06 Nec Electronics Corp 半導体装置およびその製造方法
JP2009212140A (ja) * 2008-02-29 2009-09-17 Shinko Electric Ind Co Ltd 配線基板の製造方法及び半導体パッケージの製造方法
JP2010074194A (ja) * 2009-12-28 2010-04-02 Nec Electronics Corp 半導体装置およびその製造方法
US7928001B2 (en) * 2006-10-02 2011-04-19 Renesas Electronics Corporation Electronic device and method of manufacturing the same
US7939935B2 (en) 2006-05-22 2011-05-10 Hitachi Cable Ltd. Electronic device substrate, electronic device and methods for fabricating the same
US8193033B2 (en) 2004-06-30 2012-06-05 Renesas Electronics Corporation Semiconductor device having a sealing resin and method of manufacturing the same
JP2012190855A (ja) * 2011-03-08 2012-10-04 Toshiba Corp 半導体モジュール及びその製造方法
JP2013175614A (ja) * 2012-02-27 2013-09-05 Ibiden Co Ltd 電子部品の製造方法及び配線基板
JP2015534287A (ja) * 2012-11-09 2015-11-26 アムコア テクノロジー インコーポレイテッドＡｍｋｏｒ Ｔｅｃｈｎｏｌｏｇｙ， Ｉｎｃ． 半導体デバイス及びその製造方法
JP2017516308A (ja) * 2014-05-13 2017-06-15 クアルコム，インコーポレイテッド 基板および基板を形成する方法
TWI692070B (zh) * 2015-04-14 2020-04-21 美商艾馬克科技公司 具有高佈線密度補片的半導體封裝
TWI701782B (zh) * 2016-01-27 2020-08-11 美商艾馬克科技公司 半導體封裝以及其製造方法
JP2020202278A (ja) * 2019-06-10 2020-12-17 凸版印刷株式会社 配線基板及び配線基板の製造方法
JP2021082791A (ja) * 2019-11-22 2021-05-27 本田技研工業株式会社 半導体装置

Families Citing this family (58)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7237217B2 (en) * 2003-11-24 2007-06-26 International Business Machines Corporation Resonant tree driven clock distribution grid
JP2005340655A (ja) * 2004-05-28 2005-12-08 Shinko Electric Ind Co Ltd 半導体装置の製造方法および半導体基板の支持構造体
JP4596846B2 (ja) * 2004-07-29 2010-12-15 三洋電機株式会社 回路装置の製造方法
SG119230A1 (en) * 2004-07-29 2006-02-28 Micron Technology Inc Interposer including at least one passive element at least partially defined by a recess formed therein method of manufacture system including same and wafer-scale interposer
JP4431747B2 (ja) * 2004-10-22 2010-03-17 富士通株式会社 半導体装置の製造方法
US7719103B2 (en) * 2005-06-30 2010-05-18 Semiconductor Energy Laboratory Co., Ltd Semiconductor device
JP2007059878A (ja) * 2005-07-27 2007-03-08 Seiko Epson Corp 半導体装置、及び発振器
JP4838068B2 (ja) * 2005-09-01 2011-12-14 日本特殊陶業株式会社 配線基板
US7742314B2 (en) * 2005-09-01 2010-06-22 Ngk Spark Plug Co., Ltd. Wiring board and capacitor
US7637009B2 (en) 2006-02-27 2009-12-29 Sv Probe Pte. Ltd. Approach for fabricating probe elements for probe card assemblies using a reusable substrate
GB0604026D0 (en) * 2006-02-28 2006-04-12 Airbus Uk Ltd Aircraft wing
US20070257339A1 (en) * 2006-05-08 2007-11-08 Taiwan Semiconductor Manufacturing Co., Ltd. Shield structures
JP2008085089A (ja) * 2006-09-28 2008-04-10 Matsushita Electric Ind Co Ltd 樹脂配線基板および半導体装置
US7991157B2 (en) * 2006-11-16 2011-08-02 Digimarc Corporation Methods and systems responsive to features sensed from imagery or other data
TWI320963B (en) 2006-12-06 2010-02-21 Princo Corp Method of manufacturing hybrid structure of multi-layer substrates and hybrid structure thereof
JP2008258520A (ja) * 2007-04-09 2008-10-23 Shinko Electric Ind Co Ltd 配線基板の製造方法及び配線基板
EP1986238A3 (en) * 2007-04-27 2010-12-29 Semiconductor Energy Laboratory Co., Ltd. Resin molded optical semiconductor device and corresponding fabrication method
US7869225B2 (en) * 2007-04-30 2011-01-11 Freescale Semiconductor, Inc. Shielding structures for signal paths in electronic devices
JP5054440B2 (ja) * 2007-06-15 2012-10-24 新光電気工業株式会社 電子部品内蔵基板の製造方法及び電子部品内蔵基板
US20090094754A1 (en) * 2007-08-31 2009-04-16 Hall Iii Walter Randall Foam core article with flexible heat-resistant knitted fabric
JP4434268B2 (ja) * 2007-11-28 2010-03-17 Ｔｄｋ株式会社 電子部品モジュール
US9460951B2 (en) 2007-12-03 2016-10-04 STATS ChipPAC Pte. Ltd. Semiconductor device and method of wafer level package integration
US10074553B2 (en) * 2007-12-03 2018-09-11 STATS ChipPAC Pte. Ltd. Wafer level package integration and method
JP2009188011A (ja) * 2008-02-04 2009-08-20 Nec Electronics Corp フリップチップ半導体装置の製造方法と製造装置
IL194967A0 (en) * 2008-10-28 2009-08-03 Orbotech Ltd Producing electrical circuit patterns using multi-population transformation
JP5578797B2 (ja) * 2009-03-13 2014-08-27 ルネサスエレクトロニクス株式会社 半導体装置
JP5496541B2 (ja) 2009-04-20 2014-05-21 ルネサスエレクトロニクス株式会社 半導体装置
US20100289132A1 (en) * 2009-05-13 2010-11-18 Shih-Fu Huang Substrate having embedded single patterned metal layer, and package applied with the same, and methods of manufacturing of the substrate and package
JP5275192B2 (ja) * 2009-09-28 2013-08-28 ローム株式会社 半導体装置の製造方法、半導体装置およびウエハ積層構造物
US20110084372A1 (en) * 2009-10-14 2011-04-14 Advanced Semiconductor Engineering, Inc. Package carrier, semiconductor package, and process for fabricating same
US8786062B2 (en) 2009-10-14 2014-07-22 Advanced Semiconductor Engineering, Inc. Semiconductor package and process for fabricating same
US8569894B2 (en) 2010-01-13 2013-10-29 Advanced Semiconductor Engineering, Inc. Semiconductor package with single sided substrate design and manufacturing methods thereof
JP5570855B2 (ja) * 2010-03-18 2014-08-13 新光電気工業株式会社 配線基板及びその製造方法並びに半導体装置及びその製造方法
TWI411075B (zh) 2010-03-22 2013-10-01 Advanced Semiconductor Eng 半導體封裝件及其製造方法
US8698303B2 (en) 2010-11-23 2014-04-15 Ibiden Co., Ltd. Substrate for mounting semiconductor, semiconductor device and method for manufacturing semiconductor device
CN102625603A (zh) * 2011-01-13 2012-08-01 讯忆科技股份有限公司 多层电路板的线路层增层方法及其结构
TWM408911U (en) * 2011-01-13 2011-08-01 Mao Bang Electronic Co Ltd Multilayer circuit board structure
US8552567B2 (en) 2011-07-27 2013-10-08 Micron Technology, Inc. Semiconductor die assemblies, semiconductor devices including same, and methods of fabrication
US8937309B2 (en) * 2011-08-08 2015-01-20 Micron Technology, Inc. Semiconductor die assemblies, semiconductor devices including same, and methods of fabrication
US10475759B2 (en) 2011-10-11 2019-11-12 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit structure having dies with connectors of different sizes
US9111998B2 (en) 2012-04-04 2015-08-18 Samsung Electronics Co., Ltd Multi-level stack having multi-level contact and method
US9287162B2 (en) 2013-01-10 2016-03-15 Samsung Austin Semiconductor, L.P. Forming vias and trenches for self-aligned contacts in a semiconductor structure
US10115661B2 (en) * 2013-02-08 2018-10-30 Qualcomm Incorporated Substrate-less discrete coupled inductor structure
US9237648B2 (en) 2013-02-25 2016-01-12 Invensas Corporation Carrier-less silicon interposer
US9502336B2 (en) * 2013-03-13 2016-11-22 Intel Corporation Coreless substrate with passive device pads
JP2015065553A (ja) * 2013-09-25 2015-04-09 株式会社東芝 接続部材、半導体デバイスおよび積層構造体
US9691693B2 (en) 2013-12-04 2017-06-27 Invensas Corporation Carrier-less silicon interposer using photo patterned polymer as substrate
JP6374338B2 (ja) 2015-03-24 2018-08-15 京セラ株式会社 配線基板
US9437536B1 (en) 2015-05-08 2016-09-06 Invensas Corporation Reversed build-up substrate for 2.5D
US10211160B2 (en) 2015-09-08 2019-02-19 Invensas Corporation Microelectronic assembly with redistribution structure formed on carrier
US9666560B1 (en) * 2015-11-25 2017-05-30 Invensas Corporation Multi-chip microelectronic assembly with built-up fine-patterned circuit structure
US20180166294A1 (en) * 2016-12-13 2018-06-14 Intel Corporation Apparatus and methods to achieve uniform package thickness
KR102639101B1 (ko) * 2017-02-24 2024-02-22 에스케이하이닉스 주식회사 전자기간섭 차폐 구조를 갖는 반도체 패키지
JP6826947B2 (ja) * 2017-05-18 2021-02-10 新光電気工業株式会社 配線基板、配線基板の製造方法
US20190006457A1 (en) * 2017-06-29 2019-01-03 Intel Corporation Package integrated passives
WO2019014554A1 (en) * 2017-07-13 2019-01-17 Cellink Corporation METHODS AND DEVICES OF INTERCONNECTION CIRCUITS
US11688668B2 (en) 2019-12-31 2023-06-27 At&S (China) Co. Ltd. Component carrier with low shrinkage dielectric material
CN114245597A (zh) * 2020-09-09 2022-03-25 鹏鼎控股(深圳)股份有限公司 内埋导电线路的线路板的制作方法

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4336088A (en) * 1980-06-30 1982-06-22 International Business Machines Corp. Method of fabricating an improved multi-layer ceramic substrate
US5266446A (en) * 1990-11-15 1993-11-30 International Business Machines Corporation Method of making a multilayer thin film structure
CA2059020C (en) * 1991-01-09 1998-08-18 Kohji Kimbara Polyimide multilayer wiring board and method of producing same
US5231751A (en) * 1991-10-29 1993-08-03 International Business Machines Corporation Process for thin film interconnect
JPH06102410A (ja) * 1992-09-21 1994-04-15 Matsushita Electric Ind Co Ltd パターン形成方法
US5404044A (en) * 1992-09-29 1995-04-04 International Business Machines Corporation Parallel process interposer (PPI)
US5600103A (en) * 1993-04-16 1997-02-04 Kabushiki Kaisha Toshiba Circuit devices and fabrication method of the same
US5485038A (en) * 1993-07-15 1996-01-16 Hughes Aircraft Company Microelectronic circuit substrate structure including photoimageable epoxy dielectric layers
EP0657932B1 (en) * 1993-12-13 2001-09-05 Matsushita Electric Industrial Co., Ltd. Chip package assembly and method of production
JPH08148828A (ja) * 1994-11-18 1996-06-07 Hitachi Ltd 薄膜多層回路基板およびその製造方法
US5534466A (en) * 1995-06-01 1996-07-09 International Business Machines Corporation Method of making area direct transfer multilayer thin film structure
JP2748890B2 (ja) * 1995-06-14 1998-05-13 日本電気株式会社 有機樹脂多層配線基板およびその製造方法
JP4095731B2 (ja) * 1998-11-09 2008-06-04 株式会社ルネサステクノロジ 半導体装置の製造方法及び半導体装置
JP3790063B2 (ja) * 1999-03-08 2006-06-28 新光電気工業株式会社 多層配線基板及びその製造方法並びに半導体装置
US6400576B1 (en) * 1999-04-05 2002-06-04 Sun Microsystems, Inc. Sub-package bypass capacitor mounting for an array packaged integrated circuit
JP2001044589A (ja) * 1999-07-30 2001-02-16 Nitto Denko Corp 回路基板
JP2001077543A (ja) * 1999-09-03 2001-03-23 Fujitsu Ltd 多層配線基板
TW512653B (en) * 1999-11-26 2002-12-01 Ibiden Co Ltd Multilayer circuit board and semiconductor device
JP2001267747A (ja) * 2000-03-22 2001-09-28 Nitto Denko Corp 多層回路基板の製造方法
WO2002008338A1 (fr) * 2000-07-21 2002-01-31 Toppan Printing Co., Ltd. Composition de resine isolante pour cartes imprimees multicouche, cartes imprimees multicouche realisees avec cette composition, et procede de fabrication correspondant
JP4701506B2 (ja) * 2000-09-14 2011-06-15 ソニー株式会社 回路ブロック体の製造方法、配線回路装置の製造方法並びに半導体装置の製造方法
US6577490B2 (en) * 2000-12-12 2003-06-10 Ngk Spark Plug Co., Ltd. Wiring board
US6753612B2 (en) * 2001-04-05 2004-06-22 International Business Machines Corporation Economical high density chip carrier
JP3861669B2 (ja) * 2001-11-22 2006-12-20 ソニー株式会社 マルチチップ回路モジュールの製造方法
US6891266B2 (en) 2002-02-14 2005-05-10 Mia-Com RF transition for an area array package
JP4045143B2 (ja) * 2002-02-18 2008-02-13 テセラ・インターコネクト・マテリアルズ，インコーポレイテッド 配線膜間接続用部材の製造方法及び多層配線基板の製造方法
TW558823B (en) * 2002-04-10 2003-10-21 Via Tech Inc Through-hole process of integrated circuit substrate
JP4056854B2 (ja) * 2002-11-05 2008-03-05 新光電気工業株式会社 半導体装置の製造方法
JP4072505B2 (ja) * 2003-02-28 2008-04-09 エルピーダメモリ株式会社 積層型半導体パッケージ
JP4106438B2 (ja) * 2003-06-20 2008-06-25 独立行政法人産業技術総合研究所 多層微細配線インターポーザおよびその製造方法

Cited By (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8207605B2 (en) 2004-06-30 2012-06-26 Renesas Electronics Corporation Semiconductor device having a sealing resin and method of manufacturing the same
US10672750B2 (en) 2004-06-30 2020-06-02 Renesas Electronics Corporation Semiconductor device
US8890305B2 (en) 2004-06-30 2014-11-18 Renesas Electronics Corporation Semiconductor device
US8541874B2 (en) 2004-06-30 2013-09-24 Renesas Electronics Corporation Semiconductor device
US9324699B2 (en) 2004-06-30 2016-04-26 Renesas Electonics Corporation Semiconductor device
US8193033B2 (en) 2004-06-30 2012-06-05 Renesas Electronics Corporation Semiconductor device having a sealing resin and method of manufacturing the same
JP2006294692A (ja) * 2005-04-06 2006-10-26 Nec Electronics Corp 半導体装置およびその製造方法
US7927999B2 (en) 2005-04-06 2011-04-19 Renesas Electronics Corporation Method of forming metal interconnect layers for flip chip device
US8035231B2 (en) 2005-04-06 2011-10-11 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
JP2007035825A (ja) * 2005-07-26 2007-02-08 Nec Electronics Corp 半導体装置およびその製造方法
US8058165B2 (en) 2005-07-26 2011-11-15 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
JP2007109826A (ja) * 2005-10-12 2007-04-26 Nec Corp 配線基板、半導体装置及びその製造方法
US7939935B2 (en) 2006-05-22 2011-05-10 Hitachi Cable Ltd. Electronic device substrate, electronic device and methods for fabricating the same
US7928001B2 (en) * 2006-10-02 2011-04-19 Renesas Electronics Corporation Electronic device and method of manufacturing the same
JP2009212140A (ja) * 2008-02-29 2009-09-17 Shinko Electric Ind Co Ltd 配線基板の製造方法及び半導体パッケージの製造方法
JP2009177209A (ja) * 2009-05-11 2009-08-06 Nec Electronics Corp 半導体装置およびその製造方法
JP2010074194A (ja) * 2009-12-28 2010-04-02 Nec Electronics Corp 半導体装置およびその製造方法
JP2012190855A (ja) * 2011-03-08 2012-10-04 Toshiba Corp 半導体モジュール及びその製造方法
JP2013175614A (ja) * 2012-02-27 2013-09-05 Ibiden Co Ltd 電子部品の製造方法及び配線基板
US9536858B2 (en) 2012-11-09 2017-01-03 Amkor Technology, Inc. Semiconductor device and manufacturing method thereof
US9966276B2 (en) 2012-11-09 2018-05-08 Amkor Technology, Inc. Semiconductor device and manufacturing method thereof
US10297466B2 (en) 2012-11-09 2019-05-21 Amkor Technology, Inc. Semiconductor device and manufacturing method thereof
JP2015534287A (ja) * 2012-11-09 2015-11-26 アムコア テクノロジー インコーポレイテッドＡｍｋｏｒ Ｔｅｃｈｎｏｌｏｇｙ， Ｉｎｃ． 半導体デバイス及びその製造方法
US10985031B2 (en) 2012-11-09 2021-04-20 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor device and manufacturing method thereof
US11501978B2 (en) 2012-11-09 2022-11-15 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor device and manufacturing method thereof
JP2017516308A (ja) * 2014-05-13 2017-06-15 クアルコム，インコーポレイテッド 基板および基板を形成する方法
TWI692070B (zh) * 2015-04-14 2020-04-21 美商艾馬克科技公司 具有高佈線密度補片的半導體封裝
TWI701782B (zh) * 2016-01-27 2020-08-11 美商艾馬克科技公司 半導體封裝以及其製造方法
JP2020202278A (ja) * 2019-06-10 2020-12-17 凸版印刷株式会社 配線基板及び配線基板の製造方法
JP7375274B2 (ja) 2019-06-10 2023-11-08 Ｔｏｐｐａｎホールディングス株式会社 配線基板及び配線基板の製造方法
JP2021082791A (ja) * 2019-11-22 2021-05-27 本田技研工業株式会社 半導体装置

Also Published As

Publication number Publication date
TWI232574B (en) 2005-05-11
US20050006752A1 (en) 2005-01-13
US20060125083A1 (en) 2006-06-15
WO2004006331A1 (ja) 2004-01-15
EP1519414A4 (en) 2009-03-04
US20070145568A1 (en) 2007-06-28
EP1519414A1 (en) 2005-03-30
US7235477B2 (en) 2007-06-26
TW200409337A (en) 2004-06-01
US20050250310A1 (en) 2005-11-10
KR101053419B1 (ko) 2011-08-01
US7473992B2 (en) 2009-01-06
KR20050020739A (ko) 2005-03-04

Similar Documents

Publication Publication Date Title
KR101053419B1 (ko) 다층 배선 회로 모듈 및 그 제조 방법
KR100909155B1 (ko) 멀티칩 회로 모듈 및 그 제조 방법
JP2003163323A (ja) 回路モジュール及びその製造方法
JP4899604B2 (ja) 三次元半導体パッケージ製造方法
US6759268B2 (en) Semiconductor device and manufacturing method therefor
US7266262B2 (en) Hybrid circuit substrate with optical and electrical interconnects, hybrid circuit module with optical and electrical interconnects and manufacturing methods thereof
JP4899603B2 (ja) 三次元半導体パッケージ製造方法
US20020070443A1 (en) Microelectronic package having an integrated heat sink and build-up layers
JP2009252859A (ja) 半導体装置及びその製造方法
JP2008112996A (ja) 印刷回路基板の製造方法
JP2007287801A (ja) 電気・光混載三次元半導体モジュール及びハイブリット回路装置並びに携帯型電話機
JP2004079736A (ja) チップ内蔵基板装置及びその製造方法
JP4241202B2 (ja) めっきポスト型配線基板の製造方法
KR20220075112A (ko) 브릿지 패턴을 구비하는 인쇄회로기판 및 이의 제조 방법
KR20100126991A (ko) 능동 및 수동 소자를 내장한 플렉시블 인쇄회로기판 및 그 제조방법
JP2005310841A (ja) 回路モジュール体及びその製造方法

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20060808

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20061010

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20061121

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20070403