JP2008112996A - 印刷回路基板の製造方法 - Google Patents
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Abstract
【課題】第1フォトレジストの厚みを調節することによりキャビティの厚みの公差を確保することができるので基板製造の精密度を高めることができ、キャビティの高さを調節することにより基板全体の厚みを調節できる印刷回路基板の製造方法を提供する。
【解決手段】電子素子が内蔵されるキャビティ(cavity)が形成された印刷回路基板を製造する方法であって、(a)内層回路が埋め込まれたコア基板を提供する段階と、(b)コア基板に層間導通のための第1ビア(via)を形成する段階と、(c)キャビティの位置に対応するコア基板上の位置に第1フォトレジストを選択的に形成する段階と、(d)コア基板に第1外層回路が形成される第1ビルドアップ層を積層する段階と、(e)キャビティの位置に相応する第1ビルドアップ(build−up)層を選択的に除去した後、第1フォトレジストを除去する段階とを含むことを特徴とする。
【選択図】図1
【解決手段】電子素子が内蔵されるキャビティ(cavity)が形成された印刷回路基板を製造する方法であって、(a)内層回路が埋め込まれたコア基板を提供する段階と、(b)コア基板に層間導通のための第1ビア(via)を形成する段階と、(c)キャビティの位置に対応するコア基板上の位置に第1フォトレジストを選択的に形成する段階と、(d)コア基板に第1外層回路が形成される第1ビルドアップ層を積層する段階と、(e)キャビティの位置に相応する第1ビルドアップ(build−up)層を選択的に除去した後、第1フォトレジストを除去する段階とを含むことを特徴とする。
【選択図】図1
Description
本発明は印刷回路基板の製造方法に関する。
電子産業の発達に従い電子製品の高機能化及び小型化に対する要求が求められており、特に携帯用端末機の厚みを減らすために搭載される各種部品の厚みを減らすことに対する要求が増大している。また、移動通信部門における多様なサービスが増えることにつれ、携帯電話などに多様な電子素子が内蔵されている。
このように高機能化及び小型化の傾向に対応するために今までは多数の電子素子を一つのパッケージ(package)内に積層する、いわゆる、'IC積層型'が主として用いられた。また、最近には基板にICなどの電子素子及び受動部品を内蔵したり、一つ以上の電子素子を内蔵したパッケージ基板を多数枚積層する'パッケージ積層型'が製品化されている。
従来技術による電子素子内蔵型印刷回路基板の場合、コア基板の表面にICが内蔵され、ICと基板の回路パターンとを電気的に接続するためにICの電極(Cu bump)と連結されるビア(via)が形成される。しかし、このような従来技術の場合ICを内蔵する空間であるキャビティ(cavity)の加工において精密度が落ち、キャビティの厚みの公差を確保する過程で印刷回路基板の全体の厚みが増加するという問題があった。
本発明は前述した従来の問題点を解決するために案出されたもので、本発明の目的は埋め込みパターン(buried pattern)の工法を適用して多層の印刷回路基板を製造する過程において、フォトレジストを用いてキャビティの空間を予め確保することにより高い精密度で基板の厚みを薄くできる印刷回路基板の製造方法を提供することである。
本発明の一実施形態によれば、電子素子が内蔵されるキャビティ(cavity)が形成された印刷回路基板を製造する方法において、(a)内層回路が埋め込まれたコア基板を提供する段階と、(b)コア基板に層間導通のための第1ビア(via)を形成する段階と、(c)キャビティの位置に対応するコア基板上の位置に第1フォトレジストを選択的に形成する段階と、(d)コア基板に第1外層回路が形成される第1ビルドアップ層を積層する段階と、(e)キャビティの位置に対応する第1ビルドアップ(build−up)層を選択的に除去した後、第1フォトレジストを除去する段階とを含む印刷回路基板の製造方法が提供される。
段階(e)の後に、(f)コア基板に電子素子と内層回路とが電気的に接続するようにボンディングパッド(bonding pad)を形成する段階をさらに行うことができ、段階(f)は内層回路の表面に選択的に金メッキを行うことにより達成されうる。
一方、段階(a)は、(a1)キャリアにシード層を積層する段階と、(a2)シード層に内層回路に対応する凹状パターンを形成する段階と、(a3)凹状パターンに伝導性材料を充填する段階とを経て行われることができ、段階(a2)はシード層に感光性フィルムを積層する段階と、感光性フィルムに対して選択的に露光及び現像を行って凹状パターンに対応する凸状パターンの第2フォトレジストを形成する段階とを経て行われることができる。
また、段階(a3)の後に、第2フォトレジストを除去する段階と、絶縁基板との圧着により、凹状パターンに充填されている伝導性材料を絶縁基板に転写する段階とをさらに行うことができる。
一方、段階(b)は、(b1)コア基板にビアホールを加工する段階と、(b2)ビアホールの内壁及び第1フォトレジストが形成されるコア基板の一面に無電解メッキを行う段階と、(b3)ビアホールに電解メッキを行う段階とを経て行われることができる。
また、段階(c)の後に、コア基板に対してフラッシュエッチング(flash etching)をさらに行うこともでき、以後に第1フォトレジストとコア基板との間に介在された無電解メッキ層を除去する段階をさらに行うことができる。
段階(c)は、コア基板に感光性フィルムを積層する段階と、感光性フィルムに対して選択的に露光及び現像を行う段階とを経て行われることができ、段階(d)の後に、内層回路と第1外層回路とが電気的に接続するように第1ビルドアップ層に第2ビア(via)を形成する段階をさらに行うことができる。
段階(e)は、(e1)キャビティの位置に対応するように第1ビルドアップ層を加工して第1フォトレジストを露出させる段階と、(e2)第1フォトレジストを除去する段階とを経て行われることができる。
また、段階(e)の後に、キャビティに電子素子を内蔵し第1ビルドアップ層に、第2外層回路が形成された第2ビルドアップ層を積層する段階をさらに行うこともできる。
本発明の好ましい実施形態によれば、フォトレジストの厚みを調節することによりキャビティの厚みの公差を確保できるので基板製造の精密度を高めることができ、キャビティの高さを調節することにより基板全体の厚みを調節することができる。
また、回路パターンが絶縁材に埋め込まれる方法の埋め込みパターン工法を適用し外層回路及びコア回路を形成するため、基板の厚みが薄く、剛性は増加するし、内蔵された電子素子の歪みが低減し基板表面に屈曲がないので、平坦度が従来より向上される。
また、コア基板の表面に電子素子を内蔵するので、電子素子を内蔵する過程において別途のキャリア(Carrier)部材が不要となる。
前述した以外の他の実施形態、特徴、利点が以下の図面、本発明の特許請求の範囲を含んだ発明の詳細な説明から明確になるだろう。
以下、本発明による印刷回路基板の製造方法の好ましい実施形態を添付図面を参照して詳しく説明するが、添付図面を参照して説明することにおいて、同一かつ対応する構成要素は同一の図面番号を付与し、これに対する重複される説明は略する。
図1は本発明の好ましい実施形態による印刷回路基板の製造方法を示すフローチャートであり、図2は本発明の一実施形態により製造された印刷回路基板を示す断面図であり、図3ないし図7は本発明の一実施形態による印刷回路基板の製造工程を示す工程図であり、図8は本発明の一実施形態により製造された印刷回路基板に電子素子が内蔵されている基板の断面図である。
図2ないし図8を参照すると、キャリア10a、10b、シード層20a、20b、フォトレジスト30a、30b、60、内層回路40a、40b、ビア42、46、絶縁基板50、ソルダレジスト70、キャビティ80、ボンディングパッド90、電子素子95、電極97が示されている。
段階s10は内層回路40a、40bが埋め込まれたコア基板を提供する段階である。先に、内層回路40a、40bが埋め込まれたコア基板を形成する方法に対して具体的に説明する。
先ず、キャリア10a、10bにシード層20a、20bを積層する。シード層20a、20bは銅材質からなってもよく、キャリア10a、10bに無電解メッキを行うことにより積層されることができる。しかし、これに限らず、シード層20a、20bの材質及び形成方法は多様に変更できる。
このように積層されたシード層20a、20bに感光性フィルムを積層し、選択的に露光及び現像を行う。このような工程によりシード層20a、20bの上にフォトレジスト30a、30bが形成され(図3の(a)参照)、このようなフォトレジスト30a、30bにより内層回路40a、40bに対応する凹状パターン32a、32bが形成されることができる。
以後、凹状パターン32a、32bに導電性材料を充填する。導電性材料は電解メッキにより凹状パターン32a、32bに充填されることができる。シード層20a、20bとして銅材質を用いた場合、導電性材料としても銅を用いることができる。
本実施形態では凹状パターン32a、32bに導電性材料を充填する方法として電解メッキを提示したが、これは設計上の必要により多様に変更できることは勿論である。このように凹状パターン32a、32bに充填された導電性材料は後に内層回路40a、40bの機能を果たすことになる。
凹状パターン32a、32bに導電性材料を充填した後にフォトレジスト30a、30bを除去して、絶縁基板50に導電性材料を転写するための準備をする。(図3の(b)参照)
次に、絶縁基板50を間に介在して図4の(a)のように整列した後、図4の(b)に示されているようにキャリア10a、10bと絶縁基板50とを圧着する。このように圧着することにより内層回路40a、40bが絶縁基板50に埋め込まれる。
以後、絶縁基板50に内層回路40a、40bだけを残すために4の(c)のようにキャリア10a、10bを除去し、シード層20a、20bを除去する。前述したようにシード層20a、20bを銅材質から形成した場合、エッチングを行うことによりシード層20a、20bを除去することができる。
以上のような過程を経て内層回路40a、40bが埋め込まれたコア基板を提供することができる。
段階s20はコア基板に層間導通のためのビア42を形成する段階である。すなわち、コア基板の両面に埋め込まれた内層回路40a、40bが互いに電気的に接続するようにビア42を形成する。以下で、ビア42を形成する工程に対してより具体的に説明する。
先ず、段階s21で、図5の(a)のようにビアホール42'を加工する。ビアホール42'の加工はレーザドリリングのような方法で行われてもよく、その以外にも多様な方法により行われることができる。
段階s22で、前記のように加工されたビアホール42'の内壁を含んだコア基板の一面に無電解メッキを行う。無電解メッキにより形成された無電解メッキ層44、44'はビアホール42'に伝導性材質を充填するためのシード層の機能を果たすこともでき、後に説明するキャビティ80の加工の際に公差確保の手段としての機能も果たすことができる。
段階s23で、加工されたビアホール42'に伝導性材質を充填してビア42を形成するために、ビアホール42'に電解メッキを行う。このような過程は、ビアホール42'に対応する位置だけが選択的に開放されたフォトレジスト(図示せず)をコア基板上に形成した後電解メッキすることにより果たすことができる。
このように電解メッキが済んだら、表面の平坦化のためにフラッシュエッチング(flash etching)を行い、その後フォトレジスト(図示せず)を除去する。このような過程を経て図5の(b)のようにコア基板にビア42が形成される。
段階s30はキャビティ80が形成される位置に対応するコア基板上の位置にフォトレジスト60を形成する段階である。このようなフォトレジスト60は、コア基板に感光性フィルムを積層し、キャビティ80が形成される位置の感光性フィルム部位を選択的に露光して、その後現像を行うことにより果たすことができる。以後、表面の平坦化のためにフラッシュエッチングをさらに行ってもよい。
このような過程を経て図6の(a)に示されているように、キャビティ80が形成される位置に該当するコア基板上の位置にフォトレジスト60が形成され、このようなフォトレジスト60とコア基板との間にはビア42の形成のために形成された無電解メッキ層44の一部44'が介在される。
すなわち、ビア42の形成の後に行われたフラッシュエッチングによりフォトレジスト60でカバーされなかった領域の無電解メッキ層は除去されるが、フォトレジスト60でカバーされた領域の無電解メッキ層44'は除去されない。
段階s40はコア基板に外層回路40c、40dが形成されるビルドアップ層を積層する段階である。これは多層印刷回路基板を形成するためである。ビルドアップ層は前で説明したコア基板を形成する工程に従って形成することができる。
すなわち、ビルドアップ層もキャリアに外層回路40c、40dに対応する凹状パターンを形成し凹状パターンに伝導性材料を充填した後、凹状パターンに形成された伝導性材料を絶縁基板に転写し(図6の(b)参照)、キャリア10c、10dを除去した後(図6の(c)参照)、シード層20c、20dを除去(図6の(d)参照)する方法を経て形成されることができる。これに対するより具体的な説明はコア基板を形成する方法と同一または類似しているので省略する。
段階s50は内層回路40a、40bと外層回路40c、40dとの間の導通のためのビア(図8の46参照)を形成する段階である。すなわち、内層回路40a、40bと外層回路40c、40dとが互いに電気的信号を交換できるようにビルドアップ層にビア46を形成する。ビルドアップ層に形成されるビア46は前で説明したコア基板にビア42を形成する方法と同様の方法により形成されうる。
一方、図6にはビア46を形成する過程に対しては示されていないが、これは前の説明と同様であるので理解のために図5を参照して説明する。
すなわち、先ず、レーザドリリングのような方法でビアホール(図示せず)を加工し、加工されたビアホール(図示せず)に無電解メッキを行った後、ビアホール(図示せず)に電解メッキを行うことによりビルドアップ層にビア46を形成することができる。電解メッキが済んだら表面の平坦化のためにフラッシュエッチング(flashe tching)を行えることは前述した通りである。
フラッシュエッチングを行った後、無電解メッキのために形成されたシード層(図示せず)を除去した後、ビルドアップ層に形成された外層回路40c、40dを保護するために図6の(e)のようにソルダレジスト70を塗布する。この時、ソルダレジスト70は、以下で説明する段階s60で加工される領域を除いた部分にだけ塗布されてもよい。
段階s60はキャビティ80の位置に対応するビルドアップ層を選択的に除去した後、フォトレジスト60及び無電解メッキ層44'を除去する段階である。
この過程を詳しく説明すると、電子素子95が内蔵される位置のビルドアップ層をZ軸で加工してコア基板の表面に形成したフォトレジスト60を露出させ(図7の(a)参照)、露出されたフォトレジスト60を剥離して除去した後、フォトレジスト60とコア基板の間に介在された無電解メッキ層44'を除去することによりコア基板が露出されるようにして(図7の(b)参照)キャビティ80を形成する。
キャビティ80の形成のためにビルドアップ層をZ軸で加工する過程において、フォトレジスト60及び無電解メッキ層44'により加工公差を確保できるようになり、より高い精密度を提供できるようになる。
段階s70ではコア基板に、電子素子95と内層回路40aとを電気的に接続するためのボンディングパッド90を形成する段階である。すなわち、キャビティ80内に電子素子95をボンディング(bonding)する前にボンディングのためのボンディングパッド90を形成する。
ボンディングパッド90は図7の(c)に示されているように、コア基板に埋め込まれた内層回路40a、40bのうち所定の位置に形成され、内層回路40a、40bより電気伝導性が優れた物質からなることがよい。
例えば、内層回路40a、40bが銅材質からなった場合、ボンディングパッド90は金材質からなることができる。すなわち、内層回路40a、40bのうち所定の位置に金を用いて電解メッキを行うことによりボンディングパッド90を形成することができる。
段階s80はキャビティに電子素子95を内蔵しビルドアップ層に、第2外層回路が形成された第2ビルドアップ層を積層する段階である。これは電子素子95を内蔵した多層印刷回路基板を製造するためのことであって、図8に示されているようにキャビティに電子素子95を内蔵することにより薄型のPoP(Package on Package)基板を製造できるようになる。
第2外層回路(図示せず)が形成された第2ビルドアップ層(図示せず)を形成する方法は前で説明したビルドアップ層またはコア基板の場合と同一または類似しているので、これに対する具体的な説明は略する。
以上、本発明の好ましい実施形態による印刷回路基板の製造方法に対して説明したが、前述した実施形態以外の多くの実施形態が本発明の特許請求の範囲内に存在する。
10a、10b キャリア
20a、20b シード層
30a、30b、60 フォトレジスト
40a、40b 内層回路
44、44' 無電解メッキ層
50 絶縁基板
80 キャビティ
90 ボンディングパッド
95 電子素子
97 電極
20a、20b シード層
30a、30b、60 フォトレジスト
40a、40b 内層回路
44、44' 無電解メッキ層
50 絶縁基板
80 キャビティ
90 ボンディングパッド
95 電子素子
97 電極
Claims (13)
- 電子素子が内蔵されるキャビティ(cavity)が形成された印刷回路基板を製造する方法において、
(a)内層回路が埋め込まれたコア基板を提供する段階と、
(b)前記コア基板に層間導通のための第1ビア(via)を形成する段階と、
(c)前記キャビティの位置に対応する前記コア基板上の位置に第1フォトレジストを選択的に形成する段階と、
(d)前記コア基板に第1外層回路が形成された第1ビルドアップ層を積層する段階と、
(e)前記キャビティの位置に対応する前記第1ビルドアップ(build−up)層を選択的に除去した後、前記第1フォトレジストを除去する段階と
を含む印刷回路基板の製造方法。 - 前記段階(e)の後に、
(f)前記コア基板に前記電子素子と前記内層回路とを電気的に接続するためのボンディングパッド(bonding pad)を形成する段階をさらに行うことを特徴とする請求項1に記載の印刷回路基板の製造方法。 - 前記段階(f)が、
前記内層回路の表面に選択的に金メッキを行う段階を含むことを特徴とする請求項2に記載の印刷回路基板の製造方法。 - 前記段階(a)が、
(a1)キャリアにシード層を積層する段階と、
(a2)前記シード層に前記内層回路に対応する凹状パターンを形成する段階と、
(a3)前記凹状パターンに伝導性材料を充填する段階と
を含むことを特徴とする請求項1に記載の印刷回路基板の製造方法。 - 前記段階(a2)が、
前記シード層に感光性フィルムを積層する段階と、
前記感光性フィルムに対して選択的に露光及び現像を行って前記凹状パターンに対応する凸状パターンの第2フォトレジストを形成する段階と
を含むことを特徴とする請求項4に記載の印刷回路基板の製造方法。 - 前記段階(a3)の後に、
前記第2フォトレジストを除去する段階と、
絶縁基板との圧着により、前記凹状パターンに充填されている伝導性材料を前記絶縁基板に転写する段階と
をさらに行うことを特徴とする請求項5に記載の印刷回路基板の製造方法。 - 前記段階(b)が、
(b1)前記コア基板にビアホールを加工する段階と、
(b2)前記ビアホールの内壁及び前記第1フォトレジストが形成される前記コア基板の一面に無電解メッキを行う段階と、
(b3)前記ビアホールに電解メッキを行う段階と
を含むことを特徴とする請求項1に記載の印刷回路基板の製造方法。 - 前記段階(c)の後に、
前記コア基板に対して、フラッシュエッチング(flash etching)をさらに行うことを特徴とする請求項7に記載の印刷回路基板の製造方法。 - 前記段階(e)の後に、
前記第1フォトレジストと前記コア基板との間に介在された無電解メッキ層を除去する段階をさらに行うことを特徴とする請求項8に記載の印刷回路基板の製造方法。 - 前記段階(c)が、
前記コア基板に感光性フィルムを積層する段階と、
前記感光性フィルムに選択的に露光及び現像を行う段階と
を含むことを特徴とする請求項1に記載の印刷回路基板の製造方法。 - 前記段階(d)の後に、
前記内層回路と前記第1外層回路とが電気的に接続するように前記第1ビルドアップ層に第2ビア(via)を形成する段階をさらに行うことを特徴とする請求項1に記載の印刷回路基板の製造方法。 - 前記段階(e)が、
(e1)前記キャビティの位置に対応する前記第1ビルドアップ層を加工して前記第1フォトレジストを露出させる段階と、
(e2)前記第1フォトレジストを除去する段階と
を含むことを特徴とする請求項1に記載の印刷回路基板の製造方法。 - 前記段階(e)の後に、
前記キャビティに電子素子を内蔵し前記第1ビルドアップ層に、第2外層回路が形成された第2ビルドアップ層を積層する段階をさらに行う請求項1に記載の印刷回路基板の製造方法。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN110621121A (zh) * | 2018-06-20 | 2019-12-27 | 胜宏科技(惠州)股份有限公司 | 一种高频微小阶梯槽的制作方法 |
Families Citing this family (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8432485B1 (en) * | 2007-12-19 | 2013-04-30 | Logitech Europe S.A. | Optimized designs for embedding webcam modules with superior image quality in electronics displays |
TW200948238A (en) * | 2008-05-13 | 2009-11-16 | Unimicron Technology Corp | Structure and manufacturing process for circuit board |
JP4683239B2 (ja) * | 2008-05-14 | 2011-05-18 | ソニー株式会社 | 印刷用凹版の製造方法、電気基板の製造方法、および表示装置の製造方法 |
CN101384137B (zh) * | 2008-10-09 | 2011-09-07 | 敬鹏(常熟)电子有限公司 | 具有散热金属层的电路板的制作方法 |
KR100990546B1 (ko) | 2008-12-08 | 2010-10-29 | 삼성전기주식회사 | 비아 단부에 매립된 도금패턴을 갖는 인쇄회로기판 및 이의제조방법 |
KR101077380B1 (ko) * | 2009-07-31 | 2011-10-26 | 삼성전기주식회사 | 인쇄회로기판 및 그 제조방법 |
DE102010018499A1 (de) | 2010-04-22 | 2011-10-27 | Schweizer Electronic Ag | Leiterplatte mit Hohlraum |
CN102487578A (zh) * | 2010-12-03 | 2012-06-06 | 欣兴电子股份有限公司 | 线路板及其制作方法 |
CN102573271B (zh) * | 2010-12-21 | 2015-09-09 | 欣兴电子股份有限公司 | 线路板及其制作方法 |
CN102984883B (zh) * | 2012-10-22 | 2015-07-15 | 广东欧珀移动通信有限公司 | 一种避免元件虚焊的结构和方法 |
TWI473552B (zh) * | 2012-11-21 | 2015-02-11 | Unimicron Technology Corp | 具有元件設置區之基板結構及其製程 |
KR102052761B1 (ko) * | 2013-11-21 | 2019-12-09 | 삼성전기주식회사 | 칩 내장 기판 및 그 제조 방법 |
US9345142B2 (en) * | 2013-11-21 | 2016-05-17 | Samsung Electro-Mechanics Co., Ltd. | Chip embedded board and method of manufacturing the same |
US9370110B2 (en) * | 2014-03-26 | 2016-06-14 | Kinsus Interconnect Technology Corp. | Method of manufacturing a multilayer substrate structure for fine line |
US11355427B2 (en) * | 2016-07-01 | 2022-06-07 | Intel Corporation | Device, method and system for providing recessed interconnect structures of a substrate |
TWI595812B (zh) * | 2016-11-30 | 2017-08-11 | 欣興電子股份有限公司 | 線路板結構及其製作方法 |
KR102520038B1 (ko) | 2018-01-10 | 2023-04-12 | 삼성전자주식회사 | 가스 센서 패키지 및 이를 포함하는 센싱 장치 |
US10672715B2 (en) | 2018-04-16 | 2020-06-02 | Amkor Technology, Inc. | Semiconductor package using cavity substrate and manufacturing methods |
CN110769598B (zh) * | 2018-07-27 | 2021-11-16 | 宏启胜精密电子(秦皇岛)有限公司 | 内埋式电路板及其制作方法 |
US11357111B2 (en) * | 2018-08-27 | 2022-06-07 | Tactotek Oy | Method for manufacturing a multilayer structure with embedded functionalities and related multilayer structure |
Citations (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01282892A (ja) * | 1988-05-09 | 1989-11-14 | Nec Corp | 多層印刷配線板の製造方法 |
JPH07302859A (ja) * | 1994-04-29 | 1995-11-14 | Ibiden Co Ltd | 半導体チップ搭載用多層配線基板の製造方法及び半導体チップ搭載装置の製造方法 |
JPH07326865A (ja) * | 1994-05-31 | 1995-12-12 | Risho Kogyo Co Ltd | 電子部品搭載用の凹部を有する多層回路基板の製造方法 |
JPH09283932A (ja) * | 1996-04-08 | 1997-10-31 | Ibiden Co Ltd | 多層プリント配線板の製造方法 |
JPH1022645A (ja) * | 1996-07-08 | 1998-01-23 | Nippon Avionics Co Ltd | キャビティ付きプリント配線板の製造方法 |
JPH10126056A (ja) * | 1996-10-18 | 1998-05-15 | Victor Co Of Japan Ltd | プリント配線基板の製造方法 |
JP2002076578A (ja) * | 2000-08-25 | 2002-03-15 | Ibiden Co Ltd | プリント配線板及びその製造方法 |
JP2003152317A (ja) * | 2000-12-25 | 2003-05-23 | Ngk Spark Plug Co Ltd | 配線基板 |
JP2004335726A (ja) * | 2003-05-07 | 2004-11-25 | Nec Toppan Circuit Solutions Inc | キャビティ付き多層プリント配線板の製造方法 |
JP2005236194A (ja) * | 2004-02-23 | 2005-09-02 | Cmk Corp | プリント配線板の製造方法 |
JP2005236018A (ja) * | 2004-02-19 | 2005-09-02 | Alps Electric Co Ltd | 微細配線構造および微細配線構造の製造方法 |
JP2006245213A (ja) * | 2005-03-02 | 2006-09-14 | Shinko Electric Ind Co Ltd | 配線基板の製造方法 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3986608B2 (ja) | 1997-04-08 | 2007-10-03 | 株式会社デンソー | ボールグリッドアレイパッケージ形半導体部品の実装構造 |
KR100671541B1 (ko) | 2001-06-21 | 2007-01-18 | (주)글로벌써키트 | 함침 인쇄회로기판 제조방법 |
KR20030010887A (ko) * | 2001-07-27 | 2003-02-06 | 삼성전기주식회사 | 비지에이 기판의 제조방법 |
JP3920195B2 (ja) | 2002-11-11 | 2007-05-30 | 新光電気工業株式会社 | 電子部品実装構造及びその製造方法 |
KR100483845B1 (ko) * | 2003-03-17 | 2005-04-15 | 삼성전자주식회사 | 듀얼 다마신 구조의 금속배선 형성 방법 |
KR20060026130A (ko) * | 2004-09-18 | 2006-03-23 | 삼성전기주식회사 | 칩패키지를 실장한 인쇄회로기판 및 그 제조방법 |
US20070281464A1 (en) * | 2006-06-01 | 2007-12-06 | Shih-Ping Hsu | Multi-layer circuit board with fine pitches and fabricating method thereof |
-
2006
- 2006-10-27 KR KR1020060104893A patent/KR100782405B1/ko not_active IP Right Cessation
-
2007
- 2007-10-12 CN CN2007101525825A patent/CN101170878B/zh not_active Expired - Fee Related
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- 2007-10-22 US US11/976,211 patent/US20080102410A1/en not_active Abandoned
Patent Citations (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01282892A (ja) * | 1988-05-09 | 1989-11-14 | Nec Corp | 多層印刷配線板の製造方法 |
JPH07302859A (ja) * | 1994-04-29 | 1995-11-14 | Ibiden Co Ltd | 半導体チップ搭載用多層配線基板の製造方法及び半導体チップ搭載装置の製造方法 |
JPH07326865A (ja) * | 1994-05-31 | 1995-12-12 | Risho Kogyo Co Ltd | 電子部品搭載用の凹部を有する多層回路基板の製造方法 |
JPH09283932A (ja) * | 1996-04-08 | 1997-10-31 | Ibiden Co Ltd | 多層プリント配線板の製造方法 |
JPH1022645A (ja) * | 1996-07-08 | 1998-01-23 | Nippon Avionics Co Ltd | キャビティ付きプリント配線板の製造方法 |
JPH10126056A (ja) * | 1996-10-18 | 1998-05-15 | Victor Co Of Japan Ltd | プリント配線基板の製造方法 |
JP2002076578A (ja) * | 2000-08-25 | 2002-03-15 | Ibiden Co Ltd | プリント配線板及びその製造方法 |
JP2003152317A (ja) * | 2000-12-25 | 2003-05-23 | Ngk Spark Plug Co Ltd | 配線基板 |
JP2004335726A (ja) * | 2003-05-07 | 2004-11-25 | Nec Toppan Circuit Solutions Inc | キャビティ付き多層プリント配線板の製造方法 |
JP2005236018A (ja) * | 2004-02-19 | 2005-09-02 | Alps Electric Co Ltd | 微細配線構造および微細配線構造の製造方法 |
JP2005236194A (ja) * | 2004-02-23 | 2005-09-02 | Cmk Corp | プリント配線板の製造方法 |
JP2006245213A (ja) * | 2005-03-02 | 2006-09-14 | Shinko Electric Ind Co Ltd | 配線基板の製造方法 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN110621121A (zh) * | 2018-06-20 | 2019-12-27 | 胜宏科技(惠州)股份有限公司 | 一种高频微小阶梯槽的制作方法 |
Also Published As
Publication number | Publication date |
---|---|
CN101170878A (zh) | 2008-04-30 |
KR100782405B1 (ko) | 2007-12-07 |
CN101170878B (zh) | 2010-06-16 |
US20080102410A1 (en) | 2008-05-01 |
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