KR20080037307A

KR20080037307A - 회로기판 및 그 제조방법

Info

Publication number: KR20080037307A
Application number: KR1020060104203A
Authority: KR
Inventors: 슈히치 오카베; 강명삼; 박정현; 정회구; 박정우; 김지은
Original assignee: 삼성전기주식회사
Priority date: 2006-10-25
Filing date: 2006-10-25
Publication date: 2008-04-30
Also published as: US20120111607A1; TW200829104A; TWI348339B; KR100836653B1; US20080264676A1; CN101170875B; JP4558776B2; US8124880B2; CN101170875A; JP2008109140A; US8633392B2; CN101820724A

Abstract

회로기판 및 그 제조방법 개시된다. (a) 시드층이 적층된 캐리어의 시드층에, 제1 회로패턴에 상응하도록 제1 도금층, 제1 금속층 및 제2 도금층이 순차적으로 적층되는 도전성 양각패턴을 형성하는 단계, (b) 도전성 양각패턴이 형성되는 캐리어의 일면과 절연체가 대향하도록 적층하고 압착하는 단계, (c) 캐리어를 제거하여 도전성 양각패턴을 절연체에 전사하는 단계, (d) 도전성 양각패턴이 전사된 절연체의 일면에, 제2 회로패턴에 상응하도록 제3 도금층 및 제2 금속층이 순차적으로 적층되는 도전패턴을 형성하는 단계, (e) 제1 도금층 및 시드층을 제거하는 단계 및 (f) 제1 금속층 및 제2 금속층을 제거하는 단계를 포함하는 회로기판 제조방법은, 절연체의 증가 없이 절연체에 매립되는 회로패턴 및 절연체의 외층에 형성되는 회로패턴의 2중의 회로패턴을 형성하여 고밀도 회로패턴을 갖는 회로기판을 제조할 수 있다

회로기판, 금속층, 도금층, 매립

Description

회로기판 및 그 제조방법{Circuit board and method for manufacturing thereof}

도 1은 본 발명의 바람직한 일 실시예에 따른 회로기판의 단면도.

도 2는 본 발명의 바람직한 일 실시예에 따른 회로기판 제조방법을 나타낸 흐름도.

도 3은 본 발명의 바람직한 다른 실시예에 따른 회로기판 제조방법을 나타낸 흐름도.

도 4는 본 발명의 바람직한 일 실시예에 따른 회로기판 제조방법을 나타낸 순서도.

<도면의 주요 부분에 대한 부호의 설명>

12 : 캐리어 14 : 시드층

16 : 도금레지스트 18 : 제1 도금층

20 : 제1 금속층 21 : 도전성 양각패턴

22 : 제2 도금층 24 : 절연체

26 : 제3 도금층 27 : 도전패턴

28 : 제2 금속층 30 : 제1 회로패턴

32 : 제2 회로패턴 34 : 비아 홀

36 : 비아

본 발명은 회로기판 및 그 제조방법에 관한 것이다.

전자 제품이 소형화, 박판화, 고밀도화, 패키지(Package)화 되는 추세에 따라 회로기판 역시 미세패턴화, 소형화 및 패키지화가 동시에 진행되고 있다. 이에 따라 회로기판의 미세회로패턴 형성, 신뢰성 및 설계밀도를 높이기 위해 원자재의 변경과 함께 회로의 층구성을 복합화하는 구조로 변화하는 추세이고, 부품 역시 DIP(Dual In-Line Package) 타입에서 SMT(Surface Mount Technology) 타입으로 변경되면서 그 실장밀도도 역시 높아지고 있다.

회로의 복잡도가 증가하고 고밀도 및 미세회로패턴에 대한 요구가 증가 함에 따라 배선 영역을 확대하기 위해 다양한 형태의 다층 회로기판이 제시되고 있는데, 종래에 따른 다층 회로기판의 제조공정은 작업공정이 복잡하고, ion-migration 등의 이유로 인접 회로간에 최소 피치(pitch)유지해야 하며, 이에 따라 미세회로패턴 형성에 한계가 있다는 문제점이 있다.

또한, 다층 회로기판의 전체적인 두께가 두꺼워 기판의 박형화를 실현하기 어려우며, 회로와 기판의 접합 부분에 언더 컷(under cut)이 발생하여 회로가 기판 으로부터 박리되는 문제점이 있다.

본 발명은 미세회로패턴을 구현하는데 있어서 절연체의 증가 없이 절연체에 매립되는 회로패턴 및 절연체의 외층에 형성되는 회로패턴의 2중의 회로패턴을 형성하여 고밀도 회로패턴을 갖는 회로기판 및 그 제조방법을 제공한다.

또한, 절연체에 매립되는 회로패턴과 외층에 형성되는 회로패턴 간에 단차를 형성하여 인접 회로간의 피치(pitch)를 줄여 고밀도의 미세회로패턴을 형성할 수 있는 회로기판 및 그 제조방법을 제공한다.

본 발명의 일 측면에 따르면, (a) 시드층이 적층된 캐리어의 시드층에, 제1 회로패턴에 상응하도록 제1 도금층, 제1 금속층 및 제2 도금층이 순차적으로 적층되는 도전성 양각패턴을 형성하는 단계, (b) 도전성 양각패턴이 형성되는 캐리어의 일면과 절연체가 대향하도록 적층하고 압착하는 단계, (c) 캐리어를 제거하여 도전성 양각패턴을 절연체에 전사하는 단계, (d) 도전성 양각패턴이 전사된 절연체의 일면에, 제2 회로패턴에 상응하도록 제3 도금층 및 제2 금속층이 순차적으로 적층되는 도전패턴을 형성하는 단계, (e) 제1 도금층 및 시드층을 제거하는 단계 및 (f) 제1 금속층 및 제2 금속층을 제거하는 단계를 포함하는 회로기판 제조방법이 제공된다.

제1 도금층, 제2 도금층 및 제3 도금층은 시드층과 동일한 금속 재질로 형성될 수 있으며, 제1 금속층 및 제2 금속층은 시드층과 다른 금속 재질로 형성된다. 이 경우, 시드층은 구리(Cu)를 포함할 수 있고, 제1 금속층 및 제2 금속층은 주석(Sn) 및 니켈(Ni) 중 적어도 어느 하나 이상을 포함할 수 있다.

단계 (a)는, (a1) 시드층에 선택적으로 도금레지스트를 형성하여 제1 회로패턴에 상응하는 음각패턴을 형성하는 단계, (a2) 전해도금을 각각 수행하여 음각패턴에 제1 도금층, 제1 금속층 및 제2 도금층을 순차적으로 적층하는 단계 및 (a3) 도금레지스트를 제거하는 단계를 포함할 수 있다.

캐리어는 금속판일 수 있으며, 이 경우 단계 (c)는, 금속판을 에칭함으로써 수행될 수 있다.

단계 (d)는, (d1) 절연체의 일면에 선택적을 도금레지스트를 형성하여 제2 회로패턴에 상응하는 음각패턴을 형성하는 단계, (d2) 전해도금을 각각 수행하여 음각패턴에 제3 도금층 및 제2 금속층을 순차적으로 적층하는 단계 및 (d3) 도금레지스트를 제거하는 단계를 포함할 수 있다.

단계 (a)는 (f) 두 개의 캐리어의 시드층 각각에 도전성 양각패턴을 형성하는 단계를 포함하고, 단계 (b)는 (g) 절연체의 양면에 도전성 양각패턴이 형성된 두 개의 캐리어의 일면이 각각 대향하도록 적층하고 압착하는 단계를 포함하고, 단계 (c)는 (h) 두 개의 캐리어를 제거하는 단계를 포함하며, 단계 (d)는 (i) 절연체의 양면에, 도전패턴을 형성하는 단계를 포함할 수 있다.

단계 (i) 이전에, (j) 절연체에 비아 홀(via hall)을 형성하는 단계 및 (k) 비아 홀에 시드층을 형성하는 단계를 더 포함하고, 단계 (i) 이후에, (l) 절연체에 선택적으로 솔더레지스트를 도포하는 단계를 더 포함할 수 있다.

또한, 본 발명의 다른 측면에 따르면, 트렌치(trench)를 포함하는 절연체와, 트렌치의 일부를 매립하여 형성되는 제1 회로패턴 및 트렌치가 형성된 절연체의 일면에 형성되는 제2 회로패턴을 포함하는 회로기판이 제공된다.

제1 회로패턴 및 제2 회로패턴은 절연체의 양면에 각각 형성될 수 있다.

절연체의 양면에 각각 형성되는 제1 회로패턴을 전기적으로 연결하는 비아를 더 포함할 수 있다.

제2 회로패턴의 일부는 제1 회로패턴의 일부에 겹치도록 형성될 수 있다.

전술한 것 외의 다른 측면, 특징, 잇점이 이하의 도면, 특허청구범위 및 발명의 상세한 설명으로부터 명확해질 것이다.

이하, 본 발명에 따른 회로기판 및 그 제조방법의 바람직한 실시예를 첨부도면을 참조하여 상세히 설명하기로 하며, 첨부 도면을 참조하여 설명함에 있어, 동일하거나 대응하는 구성 요소는 동일한 도면번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.

도 1은 본 발명의 바람직한 일 실시예에 따른 회로기판의 단면도이다. 도 1을 참조하면, 절연체(24), 제1 회로패턴(30), 제2 회로패턴(32), 비아(36)가 도시되어 있다.

전자 제품이 소형화, 박판화, 고밀도화되는 추세에 따라 회로기판 역시 소형 화, 미세패턴화가 동시에 진행되고 있다. 이러한 회로기판 상의 회로패턴의 고밀도화 및 미세패턴화에 따라 회로 간의 인접거리(회로의 중심과 인접회로와의 중심간의 거리를 '피치(pitch)'라고 한다.)가 가까워지고 이에 따라 이온 등의 이동에 따른 회로의 누전이나 회로 사이의 절연결함이 발생한다. 따라서, 미세회로패턴의 제작에 있어 이러한 회로의 누전이나 절연결함을 방지하기 위한 인접 회로 간의 최소 피치(pitch)유지해야 하며, 이에 따라 미세회로패턴 형성에 한계가 있다.

본 실시예는 절연체(24)의 증가 없이 절연체(24)에 매립되는 제1 회로패턴(30) 및 절연체(24)의 외층에 형성되는 제2 회로패턴(32)으로 2중의 회로패턴을 형성하여 고밀도 회로패턴을 갖는 회로기판을 제공한다. 즉, 절연체(24)에 매립되는 제1 회로패턴(30)과 절연체(24)의 외층에 형성되는 제2 회로패턴(32) 간에 단차를 형성하여 인접 회로간의 상호 거리를 줄여 고밀도의 미세회로패턴을 형성할 수 있는 회로기판을 제시한다. 이때 절연체(24)에 매립되는 제1 회로패턴(30)과 절연체(24)의 외층에 형성되는 제2 회로패턴(32) 간의 단차를 소정 거리 이상으로 형성하여 전기적 단락이 발생하지 않도록 한다.

본 실시예에 따른 회로기판은 제1 회로패턴(30)에 상응하는 트렌치(trench)가 형성되어 있는 절연체(24)와, 트렌치의 일부를 매립하여 형성되는 제1 회로패턴(30) 및 트렌치가 형성된 절연체(24)의 일면에 형성되는 제2 회로패턴(32)을 주요 구성요소로 하여 제1 회로패턴(30)과 제2 회로패턴(32) 간에 일정 거리 이상의 단차가 형성되도록 한다.

동일 평면 상에 형성되는 회로 간에는 소정 거리 이상의 피치를 유지해야 하 나, 본 실시예의 회로기판은 제1 회로패턴(30) 및 제2 회로패턴(32) 각각을 소정 거리 이상의 단차를 이루는 두 평면상에 형성하여 일정 거리 이상의 피치를 형성한 것과 동일한 효과를 낼 수 있도록 하였다. 이와 같이 구성함으로써 고밀도의 회로패턴을 가진 회로기판을 제공할 수 있다.

한편, 도 1에 도시된 바와 같이, 제1 회로패턴(30) 및 제2 회로패턴(32)을 절연체(24)의 양면에 각각 형성하여 한 개의 절연체(24)에 대하여 4층의 회로패턴을 형성하는 것도 가능하다. 이 경우 절연체(24)의 양면에 각각 형성되는 제1 회로패턴(30)을 비아(36)로 연결하여 전기적 도통이 가능하도록 할 수 있다.

또한, 제1 회로패턴(30)의 일부에 제2 회로패턴(32)의 일부가 겹치도록 형성하여(도 1에서 비아(36) 형성부분 참조) 절연체(24)의 일면에 형성되는 제1 회로패턴(30) 및 제2 회로패턴(32) 간의 전기적으로 연결할 수 있다.

도 2는 본 발명의 바람직한 일 실시예에 따른 회로기판 제조방법을 나타낸 흐름도이다. 도 2를 참조하면, 캐리어(12), 시드층(14), 도금레지스트(16), 제1 도금층(18), 제1 금속층(20), 제2 도금층(22), 도전성 양각패턴(21), 절연체(24), 제3 도금층(26), 제2 금속층(28), 도전패턴(27), 제1 회로패턴(30), 제2 회로패턴(32)이 도시되어 있다.

본 실시예는 절연체(24)의 증가 없이 절연체(24)에 매립되는 제1 회로패턴(30) 및 절연체(24)의 외층에 형성되는 제2 회로패턴(32)으로 2중의 회로패턴을 형성하여 고밀도 회로패턴을 갖는 회로기판 제조방법을 제공한다.

즉, 시드층(14)이 적층된 캐리어(12)의 시드층(14)에, 제1 회로패턴(30)에 상응하도록 제1 도금층(18), 제1 금속층(20) 및 제2 도금층(22)이 순차적으로 적층되는 도전성 양각패턴(21)을 형성하고, 도전성 양각패턴(21)이 형성되는 캐리어(12)의 일면과 절연체(24)가 대향하도록 적층하고 압착하고 캐리어(12)를 제거하면 도전성 양각패턴(21)이 절연체(24)의 일면에 전사된다.

다음에, 도전성 양각패턴(21)이 전사된 절연체(24)의 일면에, 제2 회로패턴(32)에 상응하도록 제3 도금층(26) 및 제2 금속층(28)이 순차적으로 적층되는 도전패턴(27)을 형성하고, 제1 도금층(18) 및 시드층(14)을 제거한다.

이후, 제1 금속층(20) 및 제2 금속층(28)을 제거하면, 절연체(24)의 일면에 소정의 깊이로 매립되는 제1 회로패턴(30) 및 절연체(24)의 일면에 형성되는 제2 회로패턴(32)을 가진 회로기판을 제조할 수 있다.

도 2의 (a), (b) 및 (c)를 참조하면, 시드층(14)이 적층된 캐리어(12)의 시드층(14)에 제1 회로패턴(30)에 상응하도록 제1 도금층(18), 제1 금속층(20) 및 제2 도금층(22)이 순차적으로 적층되는 도전성 양각패턴(21)을 형성하기 위해, 시드층(14)에 선택적으로 도금레지스트(16)를 형성하여 제1 회로패턴(30)에 상응하는 음각패턴을 형성하고(도 2의 (a)), 시드층(14)을 전극으로 전해도금을 각각 수행하여 음각패턴에 제1 도금층(18), 제1 금속층(20) 및 제2 도금층(22)을 순차적으로 적층한 후(도 2의 (b)), 도금레지스트(16)를 제거하면 제1 회로패턴(30)에 상응하는 도전성 양각패턴(21)을 형성할 수 있다(도 2의 (c)).

캐리어(12)의 시드층(14)에 제1 회로패턴(30)에 상응하도록 도전성 양각패턴(21)을 형성하는 방법은, 캐리어(12)의 시드층(14)에 감광성 재료를 도포하고, 제1 회로패턴(30)에 상응하게 포토마스크를 제작한 후 이를 감광성 재료가 도포된 시드층(14)에 적층한 후 자외선에 노광한다. 노광 후에 감광성 재료의 비경화 부분을 현상액으로 현상하여 시드층(14)에 제1 회로패턴(30)에 대응되는 음각패턴을 형성한다(도 2의 (a)).

캐리어(12)의 시드층(14) 상에 적층된 감광성 필름층을 선택적으로 노광, 현상하면 캐리어(12)의 시드층(14) 상에는 포토마스크에 의해 노광이 되지 않은 비경화 감광성 필름층이 제거되고, 노광에 의해 경화된 감광성 필름층은 남아 있게 되어 제1 회로패턴(30)에 상응하는 음각패턴을 형성할 수 있는 것이다.

감광성 재료로써 감광성 필름층(예를 들면, 감광성 필름으로는 드라이 필름을 사용할 수 있다.)을 사용하여 캐리어(12)의 시드층(14)에 적층하고, 이를 아트워크 필름 등의 포토마스크를 사용하여 선택적으로 노광, 현상하여 형성하고자 하는 제1 회로패턴(30)에 상응하는 음각패턴을 형성한다. 한편, 액상의 감광성 재료를 캐리어(12)의 시드층(14)에 코팅하여 감광성 필름층을 형성하는 것도 가능하다.

캐리어(12)의 시드층(14)에 제1 회로패턴(30)에 상응하는 음각패턴이 형성되면, 음각패턴에 먼저 시드층(14)을 전극으로 전해도금을 수행하여 제1 도금층(18)을 형성한다. 제1 도금층(18)이 적층되면, 제1 금속층(20)을 전해도금으로 적층한다.

제1 금속층(20)으로는 주석 및 니켈 중 적어도 어느 하나 이상을 포함할 수 있다. 이때 제1 도금층(18) 및 제1 금속층(20)은 음각패턴의 일부에만 형성하도록 한다. 제1 도금층(18) 및 제1 금속층(20)의 음각패턴에 적층되는 높이는 이후의 공 정에 의해 제1 도금층(18) 및 제1 금속층(20)이 제거됨에 따라 제1 회로패턴(30)과 제2 회로패턴(32) 간에 소정 거리의 단차를 형성하게 되므로 전기적 단락이 발생하지 않을 정도의 높이로 제1 도금층(18) 및 제1 금속층(20)을 적층하도록 한다.

소정 깊이의 제1 도금층(18) 및 제1 금속층(20)이 음각패턴에 적층되면, 그 위에 다시 제2 도금층(22)을 적층한다. 제2 도금층(22)은 이후 제1 도금층(18) 및 제1 금속층(20)이 제거되면 제1 회로패턴(30)을 이루게 된다(도 2의 (b)).

제1 도금층(18) 및 제2 도금층(22)으로 알루미늄(Al), 은(Ag), 구리(Cu), 크롬(Cr) 등 당업자에 자명한 도전성 물질이 사용될 수 있다. 예를 들면, 시드층(14)으로 구리(Cu)가 사용될 수 있으며, 이를 전극으로 구리 전해도금을 수행하여 제1 도금층(18) 및 제2 도금층(22)을 음각패턴에 적층할 수 있다.

제1 금속층(20) 및 제2 금속층(28)은 제1 내지 제3 도금층(26)과 다른 금속으로 형성하여 이후 설명할 제1 도금층(18) 및 시드층(14) 제거시 에칭의 레지스트 역할을 하도록 한다.

제1 금속층(20) 및 제2 금속층(28)은 주석(Sn) 및 니켈(Ni) 중 적어도 어느 하나 이상을 포함할 수 있다. 즉, 주석(Sn) 또는 니켈(Ni)을 금속층으로 형성할 수도 있고, 주석(Sn)을 형성하고 그 위에 다시 니켈(Ni)을 형성할 수도 있으며 니켈(Ni)을 형성한 후 그 위에 다시 주석(Sn)을 형성하는 것도 가능하다. 물론, 제1 금속층(20)과 제2 금속층(28)을 서로 다른 금속으로 각각 형성하는 것도 가능하다.

음각패턴에 제1 도금층(18), 제1 금속층(20) 및 제2 도금층(22)이 순차적으로 적층된 후 도금레지스트(16)를 제거하면 캐리어(12)의 시드층(14)에 제1 회로패 턴(30)에 상응하는 도전성 양각패턴(21)을 형성할 수 있다(도 2의 (c)).

캐리어(12)의 시드층(14)에 도전성 양각패턴(21)이 형성되면, 도전성 양각패턴(21)이 형성된 캐리어(12)의 일면과 절연체(24)가 대향하도록 적층하고 압착하여 도전성 양각패턴(21)이 절연체(24)에 압입되도록 한 후(도 2의 (d) 및 (e)), 캐리어(12)를 제거하면 도전성 양각패턴(21)이 절연체(24)의 일면에 매립되어 전사된다. 이때, 캐리어(12)의 일면에 적층되어 있던 시드층(14)도 같이 이전된다(도 2의 (f)).

절연체(24)는 열가소성 수지 및 유리 에폭시 수지 중 적어도 어느 하나를 포함하며, 도전성 양각패턴(21)을 절연체(24)에 매립되도록 하는 경우 절연체(24)는 연화 상태에 있다. 즉, 열가소성 또는/및 유리 에폭시 수지의 연화 온도 이상으로 가열하여 절연체(24)를 연화 상태로 만든 후, 캐리어(12)의 시드층(14)에 양각으로 형성된 도전성 양각패턴(21)을 연화 상태의 절연체(24)에 압입되도록 하는 것이다. 한편, 유리 섬유에 열경화성 수지를 침투시켜 반 경화상태로 만든 프리플레그(prepreg)를 절연체(24)로 사용하는 것도 가능하다.

캐리어(12)를 제거하는 방법은, 캐리어(12)가 금속판으로 이루어진 경우에는 금속판을 에칭하여 제거할 수 있고, 캐리어(12)가 수지 등의 필름으로 이루어져 열가소성 접착제에 의해 절연층과 접착되어 있는 경우에는 일정 온도를 가하여 접착제의 접착력을 감소시켜 캐리어(12)를 분리하는 것도 가능하다.

도전성 양각패턴(21)이 절연체(24)의 일면에 전사되면, 절연체(24)의 일면에 제2 회로패턴(32)에 상응하도록 제3 도금층(26) 및 제2 금속층(28)이 순차적으로 적층되는 도전패턴(27)을 형성한다.

즉, 절연체(24)의 일면에 선택적으로 도금레지스트(16)를 형성하여 제2 회로패턴(32)에 상응하는 음각패턴을 형성하고(도 2의 (g)), 전해도금을 수행하여 제3 도금층(26) 및 제2 금속층(28)을 순차적으로 적층한 후(도 2의 (h)), 도금레지스트(16)를 제거하여 절연체(24)의 일면에 제2 회로패턴(32)에 상응하는 도전패턴(27)을 형성한다(도 2의 (i)).

제2 회로패턴(32)에 상응하는 음각패턴을 형성하는 방법은 시드층(14)에 제1 회로패턴(30)에 상응하는 음각패턴을 형성하는 방법과 동일하므로 설명을 생략하기로 한다.

제2 회로패턴(32)에 상응하는 음각패턴이 형성되면, 음각패턴에 제3 도금층(26) 및 제2 금속층(28)을 순차적으로 적층하게 되는데, 상술한 바에 따라 절연체(24)에서 캐리어(12)를 제거하면 캐리어(12)의 일면에 형성되어 있던 시드층(14)도 같이 절연체(24)에 이전되므로 이를 전극으로 전해도금을 수행하여 제3 도금층(26)을 적층한 후, 그 위에 다시 제2 금속층(28)을 적층한다.

제3 도금층(26)으로 알루미늄(Al), 은(Ag), 구리(Cu), 크롬(Cr) 등 당업자에 자명한 도전성 물질이 사용될 수 있다. 예를 들면, 시드층(14)으로 구리(Cu)가 사용될 수 있으며, 이를 전극으로 구리 전해도금을 수행하여 제3 도금층(26)을 음각패턴에 적층할 수 있다. 이후의 공정으로 제1 금속층(20) 및 제2 금속층(28)을 제거하면, 제3 도금층(26)은 절연체(24)의 일면에 형성되는 제2 회로패턴(32)으로 된다.

제2 금속층(28)은 이후에 제1 및 제2 금속층(28)의 제거단계에서 한 번의 에칭으로 제1 금속층(20)과 제2 금속층(28)을 동시에 제거할 수 있도록 제1 금속층(20)과 동일한 재료로 형성하는 것이 좋다.

도전패턴(27)은 절연체(24)의 일면에 압입되어 형성된 도전성 양각패턴(21)과 일부 겹치도록 형성할 수 있다. 이와 같이 도전성 양각패턴과 일부가 겹치도록 함으로써 이후 공정으로 형성될 제1 회로패턴(30)과 제2 회로패턴(32)을 전기적으로 연결할 수 있다. 즉, 도전패턴(27)의 일부와 절연체(24)의 일면에 압입되어 형성된 도전성 양각패턴(21)의 일부가 겹치도록 하기 위해 제2 회로패턴(32)에 상응하는 음각패턴의 일부가 도전성 양각패턴(21) 위에 형성되도록 하고, 음각패턴에 제3 도금층(26) 및 제2 금속층(28)을 적층하면 도전성 양각패턴(21)의 일부와 도전패턴(27)의 일부가 겹쳐져 전기적으로 연결을 할 수 있다.

절연체(24)의 일면에 제2 회로패턴(32)에 상응하도록 제3 도금층(26) 및 제2 금속층(28)을 순차적으로 적층된 도전패턴(27)을 형성한 후, 제1 도금층(18)과 시드층(14)을 제거한다. 제1 도금층(18)은 시드층(14)을 전극으로 전해도금에 의해 형성되며, 제1 도금층(18)과 시드층(14)은 동일한 금속으로 형성하여 한 번의 에칭으로 동시에 제거할 수 있도록 하는 것이 좋다. 이때 제1 금속층(20) 및 제2 금속층(28)은 시드층(14)과 다른 금속 재질로 형성하여 제1 도금층(18) 및 시드층(14)의 에칭에 대해 레지스트(resist)로 작용하여 제1 금속층(20)이 형성되어 있는 영역 및 제2 금속층(28)이 형성되어 있는 영역에서는 에칭되지 않는다(도 2의 (j)).

제1 도금층(18) 및 시드층(14)이 제거되면, 제1 금속층(20) 및 제2 금속 층(28)을 제거한다. 제1 금속층(20)과 제2 금속층(28)이 서로 다른 금속 재질인 경우에는 각각의 금속에 상응하게 에칭할 수 있는 에칭액을 도포하여 각각 제거할 수 있고, 제1 금속층(20)과 제2 금속층(28)이 동일한 재질의 금속인 경우에는 한 번의 에칭으로 동시에 제거할 수 있다. 에칭 공정의 시간을 단축하기 위해 동일 재질의 금속으로 형성하는 것이 좋다(도 2의 (k)).

제1 도금층(18), 시드층(14) 및 제1 금속층(20)의 제거에 의해, 제1 도금층(18) 및 제1 금속층(20)이 형성된 높이만큼의 단차가 형성되며, 제2 도금층(22)이 절연체(24)에 소정 깊이로 매립되어 제1 회로패턴(30)이 형성되다. 또한, 제2 금속층(28)의 제거에 의해 제3 도금층(26)이 절연체(24)의 일면에 형성되어 제2 회로패턴(32)이 형성된다.

제1 회로패턴(30)과 제2 회로패턴(32)이 소정 거리의 단차를 두어 형성되면, 제1 회로패턴(30)과 바로 인접하여 제2 회로패턴(32)을 형성하여도 전기적 단락이 발생하지 않아 고밀도의 회로패턴이 형성된 회로기판을 제조할 수 있다.

도 3은 본 발명의 바람직한 다른 실시예에 따른 회로기판 제조방법을 나타낸 흐름도이다. 도3을 참조하면, 캐리어(12), 시드층(14), 도금레지스트(16), 도전성 양각패턴(21), 절연체(24), 제3 도금층(26), 제2 금속층(28), 도전패턴(27), 제1 회로패턴(30), 제2 회로패턴(32), 비아 홀(34), 비아(36)가 도시되어 있다.

본 실시예는 두 개의 캐리어(12)를 사용하여 절연체(24)의 양면에 각각 2층의 회로패턴을 형성하여 4층 구조의 회로기판을 제조할 수 있는 방법을 제공한다.

상술한 방법에 따라 두 개의 캐리어(12)의 시드층(14) 각각에 제1 회로패 턴(30)에 상응하도록 제1 도금층, 제1 금속층 및 제2 도금층이 순차적으로 적층되는 도전성 양각패턴(21)을 형성하고, 절연체(24)의 양면에 도전성 양각패턴(21)이 형성된 두 개의 캐리어(12)의 일면이 각각 대향하도록 적층하고 압착한 후 두 개의 캐리어(12)를 제거하면, 도전성 양각패턴(21)이 절연체(24)의 양면에 각각 매립된다(도 3의 (a), (b) 및 (c)).

도전성 양각패턴(21)이 절연체(24)의 양면에 전사되면, 절연체(24)의 양면에 제2 회로패턴(32)에 상응하도록 제3 도금층(26) 및 제2 금속층(28)이 순차적으로 적층되는 도전패턴(27)을 형성한다.

즉, 절연체(24)의 양면에 선택적으로 도금레지스트(16)를 형성하여 제2 회로패턴(32)에 상응하는 음각패턴을 형성하고(도 3의 (d)), 전해도금을 수행하여 제3 도금층(26) 및 제2 금속층(28)을 순차적으로 적층한 후(도 3의 (e)), 도금레지스트(16)를 제거하여 절연체(24)의 일면에 제2 회로패턴(32)에 상응하는 도전패턴(27)을 형성한다(도 3의 (f)).

이후, 제1 도금층(18), 시드층(14)을 제거하고(도 3의 (g)), 제1 금속층(20) 및 제2 금속층(28)을 제거하면 제1 회로패턴(30)이 절연체(24)의 양면에 소정 깊이로 매립되고, 제2 회로패턴(32)이 절연체(24)의 양면에 형성된 회로기판을 제조할 수 있다(도 3의 (h)).

한편, 캐리어(12)를 제거하여 도전성 양각패턴(21)이 절연체(24)의 양면에 매립된 후 절연체(24)의 양면에 도전패턴(27)을 형성하기 이전에, 절연체(24)에 비아 홀(34)을 가공한 후 비아 홀(34)의 도금을 위해 비아 홀(34) 내에 시드층(14)을 형성하는 단계를 둘 수 있다. 이 경우, 절연체(24)의 양면에 각각 매립되는 두 개의 도전성 양각패턴(21)의 단부가 마주하도록 제1 회로패턴(30)을 설계하여 비아 홀(34)의 가공을 용이하게 할 수 있다.

시드층(14)이 형성된 비아 홀(34)의 가공 후, 비아(36) 형성 영역을 포함하여 제2 회로패턴(32)에 상응하는 음각패턴을 형성한다. 비아(36) 형성 영역을 포함하는 음각패턴을 형성한 후 음각패턴에 제3 도금층(26)과 제2 금속층(28)을 적층하면 용이하게 모든 층의 층간 도통이 가능하게 된다.

이후, 기판의 표면 및 외층에 노출된 회로를 보호하기 위해 솔더레지스트를 도포한다. 또한, 반도체 칩 등이 결합되는 패드부분은 금도금 공정을 수행할 수 있다.

도 4는 본 발명의 바람직한 일 실시예에 따른 회로기판 제조방법을 나타낸 순서도이다. 도 4를 참조하면, S100 단계에서는, 시드층이 적층된 캐리어의 시드층에, 제1 회로패턴에 상응하도록 제1 도금층, 제1 금속층 및 제2 도금층이 순차적으로 적층되는 도전성 양각패턴을 형성한다.

시드층이 적층된 캐리어의 시드층에 제1 회로패턴에 상응하도록 제1 도금층, 제1 금속층 및 제2 도금층이 순차적으로 적층되는 도전성 양각패턴을 형성하기 위해, 시드층에 선택적으로 도금레지스트를 형성하여 제1 회로패턴에 상응하는 음각패턴을 형성하고, 시드층을 전극으로 전해도금을 각각 수행하여 음각패턴에 제1 도금층, 제1 금속층 및 제2 도금층을 순차적으로 적층한 후, 도금레지스트를 제거하면 제1 회로패턴에 상응하는 도전성 양각패턴을 형성할 수 있다.

캐리어의 시드층에 제1 회로패턴에 상응하도록 도전성 양각패턴을 형성하는 방법은 캐리어의 시드층에 감광성 재료를 도포하고, 제1 회로패턴에 상응하게 포토마스크를 제작한 후 이를 감광성 재료가 도포된 시드층에 적층한 후 자외선에 노광한다. 노광 후에 감광성 재료의 비경화 부분을 현상액으로 현상하여 시드층에 제1 회로패턴에 대응되는 음각패턴을 형성한다(S110).

캐리어의 시드층 상에 적층된 감광성 필름층을 선택적으로 노광, 현상하면 캐리어의 시드층 상에는 포토마스크에 의해 노광이 되지 않은 비경화 감광성 필름층이 제거되고, 노광에 의해 경화된 감광성 필름층은 남아 있게 되어 제1 회로패턴에 상응하는 음각패턴을 형성할 수 있는 것이다.

캐리어의 시드층에 제1 회로패턴에 상응하는 음각패턴이 형성되면, 음각패턴에 먼저 시드층을 전극으로 전해도금을 수행하여 제1 도금층을 형성한다. 제1 도금층이 적층되면, 제1 금속층을 전해도금으로 적층한다. 제1 금속층으로는 주석 및 니켈 중 적어도 어느 하나 이상을 포함할 수 있다. 이때 제1 도금층 및 제1 금속층은 음각패턴의 일부에만 형성하도록 한다. 소정 깊이의 제1 도금층 및 제1 금속층이 음각패턴에 적층되면, 그 위에 다시 제2 도금층을 적층한다. 제2 도금층은 이후 제1 도금층 및 제1 금속층이 제거되면 제1 회로패턴을 이루게 된다(S120).

음각패턴에 제1 도금층, 제1 금속층 및 제2 도금층이 순차적으로 적층된 후 도금레지스트를 제거하면 캐리어의 시드층에 제1 회로패턴에 상응하는 도전성 양각패턴을 형성할 수 있다(S130).

S200 단계에서는, 도전성 양각패턴이 형성된 캐리어의 일면과 절연체가 대향 하도록 적층하고 압착하여 도전성 양각패턴이 절연체(24)에 압입되도록 한다.

S300 단계에서는, 캐리어를 제거하여 절연체에 압입된 도전성 양각패턴이 절연체의 일면에 전사된다. 이때, 캐리어의 일면에 적층되어 있던 시드층도 같이 이전된다.

S400 단계에서는, 도전성 양각패턴이 전사된 절연체의 일면에 제2 회로패턴에 상응하도록 제3 도금층 및 제2 금속층이 순차적으로 적층되는 도전패턴을 형성한다.

절연체의 일면에 선택적으로 도금레지스트를 형성하여 제2 회로패턴에 상응하는 음각패턴을 형성하고(S410), 전해도금을 수행하여 제3 도금층 및 제2 금속층을 순차적으로 적층한 후(S420), 도금레지스트를 제거하여 절연체의 일면에 제2 회로패턴에 상응하는 도전패턴을 형성한다(S430)). 도전패턴은 절연체의 일면에 압입되어 형성된 도전성 양각패턴과 일부 겹치도록 형성할 수 있다. 이와 같이 도전성 양각패턴과 일부가 겹치도록 함으로써 이후 공정으로 형성될 제1 회로패턴과 제2 회로패턴을 전기적으로 연결할 수 있다. 즉, 도전패턴의 일부와 절연체의 일면에 압입되어 형성된 도전성 양각패턴의 일부가 겹치도록 하기 위해 제2 회로패턴에 상응하는 음각패턴의 일부가 도전성 양각패턴 위에 형성되도록 하고, 음각패턴에 제3 도금층 및 제2 금속층을 적층하면 도전성 양각패턴의 일부와 도전패턴의 일부가 겹쳐져 전기적으로 연결을 할 수 있다.

S500 단계에서는, 제1 도금층 및 시드층을 제거한다. 제1 도금층은 시드층을 전극으로 전해도금에 의해 형성되며, 제1 도금층과 시드층은 동일한 금속으로 형성하여 한 번의 에칭으로 동시에 제거할 수 있도록 하는 것이 좋다. 이때 제1 금속층 및 제2 금속층은 시드층과 다른 금속 재질로 형성되어 제1 도금층 및 시드층의 에칭에 대해 레지스트(resist)로 작용하여 제1 금속층이 형성되어 있는 영역 및 제2 금속층이 형성되어 있는 영역에서는 에칭되지 않는다.

S600 단계에서는, 제1 금속층 및 제2 금속층을 제거한다. 제1 금속층과 제2 금속층이 서로 다른 금속 재질인 경우에는 각각의 금속에 상응하게 에칭할 수 있는 에칭액을 도포하여 각각 제거할 수 있고, 제1 금속층과 제2 금속층이 동일한 재질의 금속인 경우에는 한 번의 에칭으로 동시에 제거하도록 한다. 에칭 공정의 시간을 단축하기 위해 동일 재질의 금속으로 형성하는 것이 좋다.

제1 도금층, 시드층 및 제1 금속층의 제거에 의해, 제1 도금층 및 제1 금속층이 형성된 높이만큼의 단차가 형성되며, 제2 도금층이 절연체에 소정 깊이로 매립되어 제1 회로패턴이 형성되다. 또한, 제2 금속층의 제거에 의해 제3 도금층이 절연체의 일면에 형성되어 제2 회로패턴이 형성된다.

제1 회로패턴과 제2 회로패턴이 소정 거리의 단차를 두어 형성되면, 제1 회로패턴과 바로 인접하여 제2 회로패턴을 형성하여도 전기적 단락이 발생하지 않아 고밀도의 회로패턴이 형성된 회로기판을 제조할 수 있다.

전술한 실시예 외의 많은 실시예들이 본 발명의 특허청구범위 내에 존재한다.

상술한 바와 같이 본 발명의 바람직한 실시예에 따르면, 절연체의 증가 없이 절연체에 매립되는 회로패턴 및 절연체의 외층에 형성되는 회로패턴의 2중의 회로패턴을 형성하여 고밀도 회로패턴을 갖는 회로기판을 제조할 수 있다

또한, 절연체의 증가 없이 다층 구조의 회로기판을 형성할 수 있으므로 회로기판의 전체적인 두께를 줄일 수 있을 뿐만 아니라 원자재가 절감된다.

또한, 회로가 기판에 내부에 형성되어 있어 회로와 기판간의 접착력이 높아 회로의 박리가 적으며, 기판의 열 방출이 용이하다.

Claims

(a) 시드층이 적층된 캐리어의 상기 시드층에, 제1 회로패턴에 상응하도록 제1 도금층, 제1 금속층 및 제2 도금층이 순차적으로 적층되는 도전성 양각패턴을 형성하는 단계;

(b) 상기 도전성 양각패턴이 형성되는 상기 캐리어의 일면과 절연체가 대향하도록 적층하고 압착하는 단계;

(c) 상기 캐리어를 제거하여 상기 도전성 양각패턴을 상기 절연체에 전사하는 단계;

(d) 상기 도전성 양각패턴이 전사된 상기 절연체의 일면에, 제2 회로패턴에 상응하도록 제3 도금층 및 제2 금속층이 순차적으로 적층되는 도전패턴을 형성하는 단계;

(e) 상기 제1 도금층 및 상기 시드층을 제거하는 단계; 및

(f) 상기 제1 금속층 및 상기 제2 금속층을 제거하는 단계를 포함하는 회로기판 제조방법.
제1항에 있어서,

상기 제1 도금층, 상기 제2 도금층 및 상기 제3 도금층은 상기 시드층과 동일한 금속 재질로 형성되며,

상기 제1 금속층 및 상기 제2 금속층은 상기 시드층과 다른 금속 재질로 형성되는 것을 특징으로 하는 회로기판 제조방법.
제2항에 있어서,

상기 시드층은 구리(Cu)를 포함하고, 상기 제1 금속층 및 상기 제2 금속층은 주석(Sn) 및 니켈(Ni) 중 적어도 어느 하나 이상을 포함하는 것을 특징으로 하는 회로기판 제조방법.
제1항에 있어서,

상기 단계 (a)는,

(a1) 상기 시드층에 선택적으로 도금레지스트를 형성하여 상기 제1 회로패턴에 상응하는 음각패턴을 형성하는 단계;

(a2) 전해도금을 각각 수행하여 상기 음각패턴에 상기 제1 도금층, 상기 제1 금속층 및 상기 제2 도금층을 순차적으로 적층하는 단계; 및

(a3) 상기 도금레지스트를 제거하는 단계를 포함하는 회로기판 제조방법.
제1항에 있어서,

상기 캐리어는 금속판이며,

상기 단계 (c)는,

상기 금속판을 에칭함으로써 수행되는 것을 특징으로 하는 회로기판 제조방법.
제1항에 있어서,

상기 단계 (d)는,

(d1) 상기 절연체의 일면에 선택적을 도금레지스트를 형성하여 상기 제2 회로패턴에 상응하는 음각패턴을 형성하는 단계;

(d2) 전해도금을 각각 수행하여 상기 음각패턴에 상기 제3 도금층 및 상기 제2 금속층을 순차적으로 적층하는 단계; 및

(d3) 상기 도금레지스트를 제거하는 단계를 포함하는 회로기판 제조방법.
제1항에 있어서,

상기 단계 (a)는,

(f) 두 개의 캐리어의 상기 시드층 각각에 도전성 양각패턴을 형성하는 단계를 포함하고,

상기 단계 (b)는,

(g) 상기 절연체의 양면에 상기 도전성 양각패턴이 형성된 두 개의 캐리어의 일면이 각각 대향하도록 적층하고 압착하는 단계를 포함하고,

상기 단계 (c)는,

(h) 상기 두 개의 캐리어를 제거하는 단계를 포함하며,

상기 단계 (d)는,

(i) 상기 절연체의 양면에, 도전패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 회로기판 제조방법.
제7항에 있어서,

상기 단계 (i) 이전에,

(j) 상기 절연체에 비아 홀(via hall)을 형성하는 단계; 및

(k) 상기 비아 홀에 시드층을 형성하는 단계를 더 포함하고,

상기 단계 (i) 이후에,

(l) 상기 절연체에 선택적으로 솔더레지스트를 도포하는 단계를 더 포함하는 것을 특징으로 하는 회로기판 제조방법.
트렌치(trench)를 포함하는 절연체와;

상기 트렌치의 일부를 매립하여 형성되는 제1 회로패턴; 및

상기 트렌치가 형성된 상기 절연체의 일면에 형성되는 제2 회로패턴을 포함하는 회로기판.
제9항에 있어서,

상기 제1 회로패턴 및 상기 제2 회로패턴은 상기 절연체의 양면에 각각 형성되는 것을 특징으로 하는 회로기판.
제10항에 있어서,

상기 절연체의 양면에 각각 형성되는 상기 제1 회로패턴을 전기적으로 연결하는 비아를 더 포함하는 것을 특징으로 하는 회로기판.
제9항에 있어서,

상기 제2 회로패턴의 일부는 상기 제1 회로패턴의 일부에 겹치도록 형성되는 것을 특징으로 하는 회로기판.