KR20130031592A

KR20130031592A - 비아 및 미세 회로를 가진 인쇄회로기판을 제조하는 방법 및 그 방법에 의한 인쇄회로기판

Info

Publication number: KR20130031592A
Application number: KR1020110095269A
Authority: KR
Inventors: 권순철; 이상민
Original assignee: 삼성테크윈 주식회사
Priority date: 2011-09-21
Filing date: 2011-09-21
Publication date: 2013-03-29
Also published as: US20130068510A1; CN103025068A; KR101862243B1; US8828247B2

Abstract

본 발명이 이루고자 하는 기술적 과제는 별도의 금속층을 형성하여야 하는 동도금 공정 없이 일체의 구조의 비아(Via) 및 미세 회로를 형성시킬 수 있는 인쇄회로기판을 제조하는 방법을 제공하는 데 있다.
비아 및 미세 회로를 형성시킬 수 있는 인쇄회로기판을 제조하는 방법을 제공하는 수단으로써, 본 발명에 의한 비아 및 미세 회로를 가진 인쇄회로기판을 제조하는 방법은 (a) 전도성 소재의 기판을 준비하는 단계; (b) 상기 기판의 일 면에 상기 비아가 형성될 패턴에 상응하여 상기 비아가 형성될 영역을 제외한 나머지 영역을 선택적으로 제1 에칭하는 단계; (c) 상기 제1 에칭된 상기 기판의 일 면에 제1 미세 회로가 형성될 패턴에 상응하여 상기 제1 미세 회로의 절연되는 부분에 해당하는 영역을 선택적으로 제2 에칭하는 단계; (d) 상기 제1 에칭 및 상기 제2 에칭에 의해 형성된 공간에 제1 절연체층을 적층하는 단계; 및 (e) 상기 기판의 타 면을 연마하여 상기 제1 절연체층이 외부에 노출되도록 하는 단계; 를 포함한다.
본 발명에 따른 비아 및 미세 회로를 가진 인쇄회로기판을 제조하는 방법은 종래의 비아 및 미세 회로를 형성하는 과정 중 동도금 공정을 생략할 수 있어 동도금 공정에서 일괄적으로 카파(Copper)를 채우는 과정에서 발생하는 불량이 발생하지 않는 효과가 있다.

Description

비아 및 미세 회로를 가진 인쇄회로기판을 제조하는 방법 및 그 방법에 의한 인쇄회로기판{METHOD FOR MANURACTURING PRINTED CIRCUIT BOARD WITH VIA AND FINE PITCH CIRCUIT AND PRINTED CIRCUIT BOARD BY THE SAME METHOD}

본 발명은 인쇄회로기판에 관한 것으로, 보다 구체적으로는 비아(Via) 및 미세 회로가 일체 구조로 이루어진 인쇄회로기판을 제조하는 방법 및 그 방법에 의한 인쇄회로기판에 관한 것이다.

최근 전자 산업이 급속히 발전함에 따라서 전자소자와 회로기판 분야에서 다양한 기술들이 발전해왔다. 특히, 전자제품의 경박단소(輕薄短小)화 추세에 따라 인쇄회로기판(PCB; Printed Circuit Board) 역시 미세 패턴(Fine Pitch)화, 소형화 및 박형화되고 있다.

상기와 같은 기술적 추세에 따라 층간 도통되는 비아(Via) 및 미세 회로를 일체 구조로 제조하는 방식은 LTP(Laser Trench Process) 방법과 임프린트(Imprint) 방법에 대하여 국내 특허출원 제10-2009-0099867호 등에서 제시되고 있다.

이와 같은 제조 방법은 도 1a에 도시한 바와 같이 크게 패턴을 형성하고(도 1a(a)), 무전해 동도금(도 1a(b)) 및 전해 동도금(도 1a(c))을 한 후, 평탄화 과정(도 1a(d))을 거침으로써 인쇄회로기판에 비아 및 미세 회로를 형성하게 된다.

이하에서는, 종래 기술에서 제시한 각 방법에 따른 과정을 자세히 살펴보기로 한다.

도 1b는 종래의 비아 및 미세 회로가 일체 구조로 된 인쇄회로기판을 제조하는 LTP 방법을 나타내는 도면이고, 도 1c는 종래의 비아 및 미세 회로가 일체 구조로 된 인쇄회로기판을 제조하는 임프린트 방법을 나타내는 도면이다.

LTP 방법은 도 1b에 도시한 바와 같이, 엑시머 레이저(Exicimer Laser)와 같은 미세 회로 형성 수단을 이용하여 회로가 형성될 절연체층의 표면을 제거함으로써 패턴(Pattern)을 형성(도 1b(a) 참조)한 후 동도금 공정(도 1b(b) 및 도 1b(c) 참조)을 통해 금속층을 형성하고, 평탄화 과정(도 1b(d) 참조)을 거침으로써 회로를 완성하게 된다.

이 외의 임프린트(Imprint) 방법은 도 1b에 도시한 바와 같이, 기판에 형성시킬 회로를 양각으로 금형에 형성시킨 후 양각의 금형을 기판의 절연체층에 압착시켜 회로를 전사시키고(도 1c(a) 참조), 동도금 공정(도 1c(b) 및 도 1c(c) 참조)을 통해 금속층을 형성하고, 평탄화 과정(도 1c(d) 참조)을 거침으로써 회로를 완성하게 된다.

그러나, 종래의 LTP 방법을 이용한 일체 구조의 비아 및 미세 회로를 인쇄회로기판에 형성하는 방법은 미세 회로가 형성될 부분을 제거하기 때문에 대면적의 인쇄회로기판의 경우에는 가공시간이 오래 걸리는 단점이 있으며, 임프린트 방법은 비아 및 미세 회로가 양각으로 형성된 고가의 금형을 사용하여야 하므로 높은 가공비로 인해 원가 상승 요인이 되고, 금형에 가해지는 높은 압력에 의해 고가의 금형의 수명이 짧아질 수 있으며, 금형의 요철부분에 공기가 트랩(Trap)되는 경우 불량의 발생요인이 된다. 또한, LTP 방법 및 임프린트 방법 모두는 금속층을 형성하는 동도금 공정을 통해야 하기 때문에, 동도금 불량이 발생할 우려가 있고, 따라서 생산성에 제약이 있게 되는 문제점이 있다.

본 발명이 이루고자 하는 기술적 과제는 별도의 금속층을 형성하여야 하는 동도금 공정 없이 일체의 구조의 비아(Via) 및 미세 회로를 형성시킬 수 있는 인쇄회로기판을 제조하는 방법을 제공하는 데 있다.

전술한 기술적 과제를 해결하기 위한 수단으로써, 본 발명에 의한 비아 및 미세 회로를 가진 인쇄회로기판을 제조하는 방법은 (a) 전도성 소재의 기판을 준비하는 단계; (b) 상기 기판의 일 면에 상기 비아가 형성될 패턴에 상응하여 상기 비아가 형성될 영역을 제외한 나머지 영역을 선택적으로 제1 에칭하는 단계; (c) 상기 제1 에칭된 상기 기판의 일 면에 제1 미세 회로가 형성될 패턴에 상응하여 상기 제1 미세 회로의 절연되는 부분에 해당하는 영역을 선택적으로 제2 에칭하는 단계; (d) 상기 제1 에칭 및 상기 제2 에칭에 의해 형성된 공간에 제1 절연체층을 적층하는 단계; 및 (e) 상기 기판의 타 면을 연마하여 상기 제1 절연체층이 외부에 노출되도록 하는 단계; 를 포함한다.

또한, 본 발명에 의한 비아 및 미세 회로를 가진 인쇄회로기판을 제조하는 방법은 상기 (b) 단계에서, (b1) 상기 기판의 일 면에 제1 감광성 레지스트층을 도포하는 단계; (b2) 상기 비아가 형성될 패턴에 상응하여 상기 제1 감광성 레지스트층을 선택적으로 노광 및 현상하는 단계; 및 (b3) 상기 제1 감광성 레지스트층을 통해 외부로 노출된 상기 기판을 제1 에칭하는 단계; 를 포함하는 것을 특징으로 한다.

또한, 본 발명에 의한 비아 및 미세 회로를 가진 인쇄회로기판을 제조하는 방법은 (b4) 상기 제1 감광성 레지스트층을 제거하는 단계; 를 더 포함하는 것을 특징으로 한다.

또한, 본 발명에 의한 비아 및 미세 회로를 가진 인쇄회로기판을 제조하는 방법은 상기 (c) 단계에서, (c1) 상기 제1 에칭된 상기 기판의 일 면에 제2 감광성 레지스트층을 도포하는 단계; (c2) 상기 제1 미세 회로가 형성될 패턴에 상응하여 상기 제2 감광성 레지스트층을 선택적으로 노광 및 현상하는 단계; 및 (c3) 상기 제2 감광성 레지스트층을 통해 외부로 노출된 상기 기판을 제2 에칭하는 단계; 를 포함하는 것을 특징으로 한다.

또한, 본 발명에 의한 비아 및 미세 회로를 가진 인쇄회로기판을 제조하는 방법은 상기 (c1)단계에서, 상기 제2 감광성 레지스트가 DFR(Dry Film Photo-Resist) 또는 EDPR(Electric Deposit Photo-Resist)인 것을 특징으로 한다.

또한, 본 발명에 의한 비아 및 미세 회로를 가진 인쇄회로기판을 제조하는 방법은 상기 (c2) 단계에서, 상기 제2 감광성 레지스트층을 LDI(Laser Direct Image)로 노광하는 것을 특징으로 한다.

또한, 본 발명에 의한 비아 및 미세 회로를 가진 인쇄회로기판을 제조하는 방법은 상기 (c) 단계에서, (c4) 상기 제2 감광성 레지스트층을 제거하는 단계; 를 더 포함하는 것을 특징으로 한다.

또한, 본 발명에 의한 비아 및 미세 회로를 가진 인쇄회로기판을 제조하는 방법은 상기 (d) 단계에서, 상기 절연체층이 프리프레그(Prepreg)인 것을 특징으로 한다.

또한, 본 발명에 의한 비아 및 미세 회로를 가진 인쇄회로기판을 제조하는 방법은 (f) 상기 절연체층을 적층한 상기 기판의 일 면에 제2 미세 회로 패턴을 형성하는 단계; 를 더 포함하는 것을 특징으로 한다.

또한, 본 발명에 의한 비아 및 미세 회로를 가진 인쇄회로기판을 제조하는 방법은 상기 (f) 단계에서, 패턴 도금 방식을 텐팅(Tenting)법, 패널/패턴(Panel/Pattern)법, 세미 에디티브(Semi-Additive)법, 모디파이드 세미 에디티브(Modified Semi-Additive)법, 어드밴스드 모디파이드 세미 에디티브(Advanced Modified Semi-Additive)법 및 풀 에디티브(Full Additive)법으로 이루어진 군에서 선택된 어느 하나인 것을 특징으로 한다.

또한, 본 발명에 의한 비아 및 미세 회로를 가진 인쇄회로기판을 제조하는 방법은 상기 (f) 단계에서, 상기 제2 미세 회로 패턴을 형성할 때, 상기 제1 미세 회로가 형성된 상기 기판의 타 면의 전면(全面)에 제5 감광성 레지스트를 형성하는 것을 특징으로 한다.

또한, 본 발명에 의한 비아 및 미세 회로를 가진 인쇄회로기판을 제조하는 방법은 비아 및 미세 회로를 가진 회로기판을 제조하는 방법에 있어서, (a) 전도성 소재의 기판을 준비하는 단계; (b) 상기 기판의 일 면에 상기 비아가 형성될 패턴에 상응하여 상기 비아가 형성될 영역을 제외한 나머지 영역을 선택적으로 제1 에칭하는 단계; (c) 상기 제1 에칭된 상기 기판의 일 면에 상기 미세 회로가 형성될 패턴에 상응하여 상기 미세 회로의 절연되는 영역을 선택적으로 제2 에칭하는 단계; (d) 상기 제1 에칭 및 상기 제2 에칭에 의해 형성된 공간에 제1 절연체층을 적층하는 단계; (e) 상기 절연체층을 적층한 상기 기판의 일 면에 제1 전도층을 더 적층하는 단계; (f) 상기 제1 절연체층이 외부에 노출되도록 상기 기판의 양면을 전면(全面) 에칭하여 제1 미세 회로 패턴을 형성하는 단계; 및 (g) 상기 제1 전도층에 제2 미세 회로 패턴을 형성하는 단계; 를 포함한다.

또한, 본 발명에 의한 비아 및 미세 회로를 가진 인쇄회로기판을 제조하는 방법은 상기 (g) 단계에서, 패턴 도금 방식을 텐팅(Tenting)법, 패널/패턴(Panel/Pattern)법, 세미 에디티브(Semi-Additive)법, 모디파이드 세미 에디티브(Modified Semi-Additive)법 및 어드밴스드 모디파이드 세미 에디티브(Advanced Modified Semi-Additive)법으로 이루어진 군에서 선택된 어느 하나인 것을 특징으로 한다.

또한, 본 발명에 의한 비아 및 미세 회로를 가진 인쇄회로기판을 제조하는 방법은 상기 (g) 단계에서, 상기 제2 미세 회로 패턴을 형성할 때, 상기 제1 미세 회로가 형성된 상기 기판의 타 면의 전면(全面)에 제5 감광성 레지스트를 형성하는 것을 특징으로 한다.

또한, 본 발명에 의한 비아 및 미세 회로를 가진 인쇄회로기판을 제조하는 방법은 상기 비아 및 미세 회로를 가진 회로 기판을 제조하는 방법에 의해 제조된 하나 이상의 기판을 접착하여 다층의 기판을 형성하는 것을 특징으로 한다.

또한, 본 발명에 의한 비아 및 미세 회로를 가진 인쇄회로기판을 제조하는 방법은 상기 기판의 적어도 1면에 표면 보호처리를 수행하는 단계; 를 더 포함하는 것을 특징으로 한다.

또한, 본 발명에 의한 비아 및 미세 회로를 가진 인쇄회로기판을 제조하는 방법은 상기 표면 보호처리를 수행하는 단계에서, 패턴화된 PSR(Photo Solder Resist) 보호층을 형성하여 상기 표면 보호처리 하는 것을 특징으로 한다.

또한, 본 발명에 의한 비아 및 미세 회로를 가진 인쇄회로기판을 제조하는 방법에 의해 제조된 비아 및 미세 회로를 가진 인쇄회로기판을 제공한다.

이상의 본 발명에 따른 비아 및 미세 회로를 가진 인쇄회로기판을 제조하는 방법은 종래의 비아 및 미세 회로를 형성하는 과정 중 동도금 공정을 생략할 수 있어 동도금 공정에서 일괄적으로 카파(Copper)를 채우는 과정에서 발생하는 불량이 발생할 여지가 없다.

또한, 본 발명에 따른 비아 및 미세 회로를 가진 인쇄회로기판을 제조하는 방법은 절연체층의 소재로 프리프레그(Prepreg)를 사용함으로써 코어가 없는 코어리스(Coreless) 형태의 두께가 얇은 기판 제조가 가능한 효과가 있다.

또한, 본 발명에 따른 비아 및 미세 회로를 가진 인쇄회로기판을 제조하는 방법은 회로 패턴이 절연체층에 파묻힌 형상(Buried Pattern) 및 코어리스 형태의 기판의 제조가 가능하여 2층 이상의 다층 기판을 구형하는 경우에도 두께가 얇은 기판의 제조가 가능한 효과가 있다.

또한, 본 발명에 따른 비아 및 미세 회로를 가진 인쇄회로기판을 제조하는 방법은 비아 홀을 생성시키는 과정이 생략되므로, 비아 홀을 전도성 물질로 충진하는 과정에서 발생하는 문제가 생기지 않는다.

또한, 본 발명에 따른 비아 및 미세 회로를 가진 인쇄회로기판을 제조하는 방법은 절연체층을 적층 하기까지 다시 말해 본 발명의 따른 평탄화 과정 전까지 공정상 분리가 가능한 별도의 필름을 사이에 두고, 두 개의 기판을 접합시킨 Double-Substrate 형태로 진행할 수 있어, 생산성 향상 및 가공비를 절감시킬 수 있는 효과가 있다.

도 1a는 종래의 비아 및 미세 회로가 일체 구조로 이루어진 인쇄회로기판을 제조하는 방법에 대한 흐름도를 나타내는 도면이다.
도 1b는 종래의 비아 및 미세 회로가 일체 구조로 이루어진 인쇄회로기판을 제조하는 방법 중 LTP 방법에 따른 제조 방법을 나타내는 도면이다.
도 1c는 종래의 비아 및 미세 회로가 일체 구조로 이루어진 인쇄회로기판을 제조하는 방법 중 임프린트 방법에 따른 제조 방법을 나타내는 도면이다.
도 2는 본 발명의 일 실시예에 따른 비아 및 미세 회로를 가진 인쇄회로기판을 제조하는 방법을 나타내는 도면이다.
도 3은 도 2에 나타낸 방법에 대한 흐름도이다.
도 4는 본 발명의 일 실시예에 따른 비아 및 미세 회로를 가진 2층의 인쇄회로기판의 제2 미세 회로를 형성하는 방법 중 서브트렉티브법을 간략하게 나타낸 도면이다.
도 5는 본 발명의 일 실시예에 따른 비아 및 미세 회로를 가진 인쇄회로기판의 제2 미세 회로를 형성하는 방법 중 에디티브법을 간략하게 나타낸 도면이다.
도 6은 도 4 및 도 5에 나타낸 방법에 대한 흐름도이다.
도 7은 도 4에 나타낸 방법에 대한 또 다른 실시예를 간략하게 나타낸 도면이다.
도 8은 도 7에 나타낸 방법에 대한 흐름도이다.
도 9 및 도 10은 본 발명의 일 실시예에 따른 비아 및 미세 회로를 가진 4층의 인쇄회로기판을 제조하는 방법을 간략하게 나타낸 도면이다.
도 11은 도 9 및 도 10에 나타낸 방법에 대한 흐름도이다.

아래에는 첨부한 도면을 참조하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예를 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구성될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙여 설명하기로 한다.

이하, 본 발명에서 실시하고자 하는 구체적인 기술내용에 대해 첨부도면을 참조하여 상세하고도 명확하게 설명하기로 한다.

제1 실시예

도 2는 본 발명의 일 실시예에 따른 비아 및 미세 회로를 가진 인쇄회로기판을 제조하는 방법을 나타내는 도면이고, 도 3은 도 2에 나타낸 방법에 대한 흐름도이다.

도 3에 도시한 바와 같이, 본 발명의 일 실시예에 따른 비아 및 미세 회로를 가진 인쇄회로기판을 제조하는 방법은 크게 전도성 소재의 기판을 준비하는 단계(S100), 기판의 일 면에 비아가 형성될 패턴에 상응하여 비아가 형성될 영역을 제외한 나머지 영역을 선택적으로 제1 에칭하는 단계(S200), 제1 에칭된 기판의 일 면에 미세 회로가 형성될 패턴에 상응하여 미세 회로에서의 절연되는 부분에 해당하는 영역을 선택적으로 제2 에칭하는 단계(S300), 제1 에칭 및 제2 에칭에 의해 형성된 공간에 절연체층을 적층하는 단계(S400), 상기 절연체층이 상기 기판의 타 면 외부에 노출되도록 상기 기판의 타 면을 연마하는 단계(S500) 및 기판의 적어도 1면에 표면 보호처리를 수행하는 단계(S600)를 포함한다.

이하에서는, 각 단계에 대해서 도 2를 참조하여 자세히 살펴본다.

도 3에 도시한 바와 같이, 본 실시예에 따른 비아 및 미세 회로를 가진 회로기판을 제조하는 방법은 먼저 전도성 소재의 기판을 준비하는 단계(S100)로부터 시작한다.

주로, 기판(Substrate)은 절연 소재의 기판을 이용하여 비아 및 미세 회로를 형성하는 것과 달리, 도 2(a)에 도시한 바와 같이 전도성의 소재의 기판(100)을 이용함으로써, 본 발명에 따른 제조 방법은 종래 기술에서 필수 공정이라 할 수 있는 동도금 공정을 포함하지 않을 수 있다. 이때, 기판의 전도성 물질은 금(Au), 은(Ag), 구리(Cu) 등의 물질로 이루어진 소재가 되나, 전도성 및 생산성 측면에서 구리(Cu)로 이루어진 것이 바람직하다.

본 실시예에 따른 제조 방법의 다음 단계는 도 3에 도시한 바와 같이, 기판의 일 면에 비아(101)가 형성될 패턴에 상응하여 비아(101)가 형성될 영역을 제외한 나머지 영역을 선택적으로 제1 에칭하여 비아(101)가 볼록하게 돌출되고 그 이외의 영역은 에칭으로 제거되는 단계(S200)이다.

보다 구체적으로는 제1 에칭하는 단계(S200)는 기판(100)의 일 면에 제1 감광성 레지스트층(110)을 도포하여 형성하는 단계(S210), 상기 비아(101)가 형성될 패턴에 상응하여 제1 감광성 레지스트층(110)을 선택적으로 노광 및 현상하는 단계(S220), 상기 제1 감광성 레지스트층(110)을 통해 외부로 노출된 상기 기판을 제1 에칭하는 단계(S230) 및 상기 제1 감광성 레지스트층(110)의 나머지를 제거하는 단계(S240)를 포함한다.

여기서, 기판(100)의 일 면에 제1 감광성 레지스트층(110)을 도포할 때, 상기 제1 감광성 레지스트층(110)은 DFR(Dry Film Resist) 또는 LPR(Liquid Photo-Resist)와 같은 감광성 레지스트에 의해 형성될 수 있고, 상기 제1 감광성 레지스트층(110)의 패터닝은 비아(101)가 형성될 패턴에 상응하는 마스크 패턴(미도시) 또는 LDI를 사용하여 상기 제1 감광성 레지스트층(110)을 선택적으로 노광함으로써 이루어지게 된다. 이후, 부분적으로 노광된 제1 감광성 레지스트층를 현상액 등을 이용하여 현상함으로써 상기 제1 감광성 레지스트 중 빛에 의해 노출된 부분(Positive)이 제거되거나 빛에 의해 노출되지 않은 부분(Negative)이 제거되어 상기 제1 감광성 레지스트층(110)의 패터닝이 이루어지게 된다(도 2(b) 참조).

제1 감광성 레지스트층(110)의 패터닝이 완료됨으로써 비아(101)가 형성될 영역을 제외한 나머지 영역은 전도성 기판(100)의 일 면으로써 외부로 노출되고, 전도성 기판(100)의 외부로 노출된 영역은 에칭 공정을 통해 제거됨으로써, 비아(101)만 볼록 솟은 형태의 기판이 만들어지게 된다(도 2(c) 참조). 추후 상기 제1 감광성 레지스트층(110)은 박리과정을 거쳐 제거되게 된다.

본 실시예에 따른 제조 방법의 다음 단계는 도 3에 도시한 바와 같이, 기판(100)의 일 면 즉, 제1 에칭된 면에 제1 미세 회로가 형성될 패턴에 상응하여 상기 제1 미세 회로에서 절연되는 영역에 해당하는 부분을 선택적으로 제2 에칭하는 단계(S300)이다.

보다 구체적으로 상기 제2 에칭하는 단계(S300)는 상기 제1 에칭된 기판 일 면에 제2 감광성 레지스트층(120)을 형성하는 단계(S310), 상기 제1 미세 회로가 형성될 패턴에 상응하여 상기 제2 감광성 레지스트층(120)을 선택적으로 노광 및 현상하는 단계(S320), 상기 제2 감광성 레지스트층(120)을 통해 외부로 노출된 상기 기판을 제2 에칭하는 단계(S330) 및 상기 제2 감광성 레지스트층(120)의 나머지를 제거하는 단계(S340)를 포함한다.

제2 에칭하는 단계를 순차적으로 설명하면 우선, 상기 비아(101)가 돌출된 기판의 일 면에 제2 감광성 레지스트층(120)을 전착 도포한다(S310)(도 2(d) 참조). 이때, 제2 감광성 레지스트층(120)은 DFR(Dry Film Resist) 또는 LPR(Liquid Photo-Resist)와 같은 감광성 레지스트에 의해 형성될 수 있고, 또한 EDPR(Electric Deposit Photo-resist) 공정에 의해서도 도포가 가능하다. 특히, EDPR을 사용하는 경우에는 돌출 형성된 비아(101)의 측면에 대해서도 균일한 도포가 가능하고, 도포시 전압, 온도 및 시간을 조절함으로써 도포되는 두께를 조절할 수 있어, EDPR을 사용하여 제2 감광성 레지스트층(120)을 도포하는 것이 바람직하다.

다음으로, 상기 제2 감광성 레지스트층(120)을 노광 및 현상시키는 공정(S320)에 대해 노광 및 현상 공정을 각각 별도로 살펴보면, 노광 공정은 마스크 패턴(미도시)을 이용하여 노광시킬 수도 있고, 별도의 마스크 없이 직접 LDI(Laser Direct Image) 공정을 통해 노광시킬 수도 있다. 특히, LDI 방식은 컴퓨터를 통해 컴퓨터에 기 설정된 데이터에 의해 원하는 부분만 선택적으로 레이저를 조사하여 노광시키는 방식으로써, 상기 레이저는 제1 미세 회로 패턴에 상응하는 부분에만 조사하도록 하여 노광 공정이 이루어지도록 할 수 있다. 특히, LDI 방식을 통하여 노광시키는 경우에는 별도의 마스크를 마련할 필요가 없고, 고분해능(High Resolution)을 가진 미세 회로를 고속으로 구현이 가능하며, 마스크 상의 이물질로 인하여 노광 후 불량이 발생할 우려가 없으므로, LDI 방식을 통한 노광을 실시하는 것이 바람직하다.

이후의 현상 공정은 제1 감광성 레지스트층(110)을 통해 비아(101)를 형성하는 방법과 같이 제2 감광성 레지스트층(120)을 현상함으로써, 빛에 의해 노출된 부분(Positive)을 제거하거나 빛에 의해 노출되지 않은 부분(Negative)을 제거함으로써 상기 제2 감광성 레지스트층(120)의 패터닝이 이루어지도록 한다(도 2(e) 참조).

상기 제2 감광성 레지스트층(120)의 패터닝이 완료됨으로써 미세 회로에서의 절연되는 부분에 해당하는 영역이 외부로 노출되고, 노출된 미세 회로의 절연되는 부분은 에칭 공정을 통해 최소한 미세 회로의 두께만큼 제거됨으로써, 제1 미세 회로에 상응하는 부분이 기판에 형성된다(도 2(f) 참조).

추후 상기 제2 감광성 레지스트층(120) 역시 박리과정을 거쳐 제거되게 된다.

본 실시예에 따른 제조 방법의 다음 단계는 도 3에 도시한 바와 같이, 제1 에칭 및 제2 에칭에 의해 형성된 공간에 제1 절연체층(160)을 적층하는 단계(S400)이다.

제1 에칭에 의해 형성된 비아(101)가 차지하지 않는 공간과 제2 에칭에 의해 형성된 제1 미세 회로에서의 절연 부분에 해당되는 공간에 제1 절연체층(160)을 적층한다. 상기 제1 절연체층(160)은 최소한 비아(101)의 높이까지 적층되어 채워지게 됨으로써, 코어가 없는 코어 리스 기판(Coreless Substrate)이 형성된다(도 2(g) 참조).

이때, 제1 절연체층(160)은 유리 섬유에 열경화성 수지를 침투시켜 반 경화상태로 만든 프리프레그(Prepreg)를 사용하는 것이 내열성, 동박 접합력 및 고유전율화 측면에서 바람직하다.

본 실시예에 따른 제조 방법의 다음 단계는 도 3에 도시한 바와 같이, 제1 절연체층(160)에 의해 형성된 제1 미세 회로에서의 절연 부분이 외부에 노출되도록 상기 기판의 타 면을 연마하는 단계(S500)이다.

제1 절연체층(160)을 적층한 기판의 반대면에 대하여 전면(全面) 에칭하거나 또는 화학적 기계적 연마(CMP; Chemical Mechanical Polishing) 또는 각종 기계적 연마(제트 스크럽, 버프 연마, 세라믹 연마 등)를 통해 평탄화 공정(Planarization)을 수행한다.

평탄화 공정을 수행함으로써 제1 미세 회로에서의 절연되는 부분을 채우는 제1 절연체층(160)이 외부로 노출되게 됨으로써, 상기 기판의 타 면은 소정의 패터닝 된 제1 미세 회로가 형성되게 된다(도 2(h) 참조).

마지막으로, 본 실시예에 따른 제조 방법의 마지막 단계는 도 3에 도시한 바와 같이, 기판(100)의 적어도 1면에 표면 보호처리를 수행하는 단계(S600)이다.

표면 보호처리는 PSR(Photo Solder Resist)(200)을 도포하고, PSR 노광 및 PSR 현상 과정을 거침으로써 솔더링(Soldering) 될 부분을 제외한 나머지 부분에 패터닝 된 PSR 보호층을 형성함으로써 이루어지게 된다. 이후, 상기 PSR 패턴이 도금 레지스트로 작용하여 다른 기판이나 칩과 접속될 부분에만 도금 되도록 함으로써 마무리될 수 있다(도 2(i) 참조).

또한, 본 실시예에 따른 제조 방법에 의해 제조된 인쇄회로기판을 접착하여 다층의 기판을 형성할 때, 프리프레그(Prepreg)와 같은 제1 절연체층(160)과의 층간 밀착력을 증대시키기 위하여 회로 층의 표면을 흑화(Black Oxide) 처리할 수도 있다.

제2 실시예

다른 실시예로써 기판의 양면에 회로를 구성하는 2층의 인쇄회로기판을 제조하는 방법을 제시한다.

도 4는 본 발명의 일 실시예에 따른 비아 및 미세 회로를 가진 인쇄회로기판의 제2 미세 회로를 형성하는 방법 중 서브트렉티브법을 간략하게 나타낸 도면이고, 도 5은 본 발명의 일 실시예에 따른 비아 및 미세 회로를 가진 인쇄회로기판의 제2 미세 회로를 형성하는 방법 중 에디티브법을 간략하게 나타낸 도면이며, 도 6는 도 4 및 도 5에 나타낸 방법에 대한 흐름도이다.

제2 미세 회로 패턴을 형성하는 방식은 크게 서브트렉티브(Subtractive)법과 에디티브(Additive)법으로 나눌 수 있다.

서브트렉티브(Subtractive)법은 동박 적층판 위에 회로가 형성되는 부분을 제외한 나머지 부분을 에칭하여 회로를 형성하는 방법으로써, 일 예로 텐팅(Tenting)법 및 패널/패턴(Panel/Pattern)법 등이 있다.

텐팅법에 대해 간략하게 설명하면, 무전해 도금 및 전해 도금을 순차적으로 진행한 후, 감광성 레지스트를 도포하고, 상기 감광성 레지스트를 노광 및 현상하여 패턴을 형성하게 된다. 이후, 패터닝 된 감광성 레지스트를 마스크로 에칭하고 감광성 레지스트트 박리하는 과정을 거쳐 회로를 형성하게 된다.

그리고, 패널/패턴법에 대해 간략하게 설명하면, 무전해 도금 및 전해 도금을 순차적으로 진행한 후, 감광성 레지스트를 도포하고, 상기 감광성 레지스트를 노광 및 현상함으로써 패턴을 형성하게 된다. 이후, 전해 도금을 실시하여 패터닝 된 도금을 얻은 후, 감광성 레지스트를 박리하고 에칭함으로써 회로를 형성하게 된다.

에디티브(Additive)법은 절연체층 위에 도금 등의 방법으로 회로를 형성하는 방법으로써, 일 예로 세미 에디티브(Semi-Additive)법(이하 "SAP"라고 한다), 모디파이드 세미 에디티브(Modified Semi-Additive)법(이하 "MSAP"라고 한다), 어드밴스드 모디파이드 세미 에디티브(Advanced Modified Semi-Additive)법(이하 "AMSAP"라고 한다) 및 풀 에디티브(Full-Additive)법(이하 "FAP"라고 한다) 등이 있다.

SAP, MSAP 및 AMSAP 모두 유사한 방법으로써 간략하게 설명하면, 무전해 도금을 실시하고, 감광성 레지스트를 도포한 후에 상기 감광성 레지스트를 노광 및 현상함으로써 패턴을 형성하게 된다. 이후, 전해 도금을 실시하여 패터닝 된 도금을 얻은 후, 감광성 레지스트를 박리하고 에칭함으로써 회로를 형성하게 된다.

그리고, FAP에 대해 간략하게 설명하면, 감광성 레지스트를 도포한 후에 상기 감광성 레지스트를 노광 및 현상함으로써 패턴을 형성하게 되고, 패터닝 된 감광성 레지스트에 무전해 도금을 실시함으로써 회로를 형성하게 된다.

도 6에 도시한 바와 같이, 본 실시예에 따른 제2 미세 회로를 형성하여 2층의 인쇄회로기판을 제조하는 방법은 상기 제1 실시예에서 제시한 제1 절연체층(160)에 의해 형성된 제1 미세 회로에서의 절연 부분이 외부에 노출되도록 기판의 타 면을 연마하는 단계(S500)까지는 동일한 방법에 의해 순차적으로 진행된다.

이후, 상기 제1 절연체층(160)을 적층한 기판(100)의 일 면에 제2 미세 회로 패턴을 형성하는 단계(S550)를 통해 2층의 인쇄회로기판이 형성되게 되나, 상기의 제2 미세 회로 패턴을 형성하는 방법은 서브트렉티브법 및 에디티브법 중 어느 하나의 방법에 의하더라도 무방하다.

우선, 서브트렉티브법은 도 4에 간략하게 도시한 바와 같이, 제1 실시예에 따른 단층의 인쇄회로기판에 제1 미세 회로가 형성되지 않은 면에 제1 전도층(180)을 적층하고(도 4(a) 참조), 상기 제1 전도층(180) 상면에 패터닝 된 제3 감광성 레지스트층(130)을 통해 상기 제1 전도층(180)을 에칭하여 제2 미세 회로를 완성하게 되나(도 4(b) 및 도 4(c) 참조), 이와 같은 서브트렉티브법은 앞서 설명한 바와 같이 텐팅법 또는 패널/패턴법에 의할 수 있다.

다음으로, 에디티브법은 도 5에 간략하게 도시한 바와 같이, 제1 실시예에 따른 단층의 인쇄회로기판에 제1 미세 회로가 형성되지 않은 면에 패터닝 된 제4 감광성 레지스트층(140)을 마스크로 하여 도금을 함으로써 제2 미세 회로를 형성하고(도 5(a) 및 도5(b) 참조), 상기 제4 감광성 레지스트층(140)을 제거함으로써 2층의 인쇄회로기판을 완성하게 되나(도 5(c) 참조), 이와 같은 에디티브법은 앞서 설명한 바와 같이 SAP, MSAP, AMSAP 또는 FAP에 의할 수 있다.

마지막으로, 본 실시예에 따른 제조 방법의 마지막 단계는 도 6에 도시한 바와 같이, 상기 기판의 적어도 1면에 표면 보호처리를 수행하는 단계(S600)이다.

본 실시예에 따른 제조 방법의 마지막 단계는 도 6에 도시한 바와 같이, 기판의 적어도 1면에 표면 보호처리를 수행하는 단계(S600)이다.

상기 제1 실시예와 마찬가지로 상기 표면 보호처리는 패터닝 된 PSR(200)을 형성함으로써 이루어지게 되고, 이후, 상기 PSR 패턴이 도금 레지스트로 작용하기 위해 다른 기판이나 칩과 접속될 부분에만 도금 되도록 함으로써 마무리를 할 수 있다.

또한, 본 실시예에 따른 제조 방법에 의해 제조된 인쇄회로기판을 접착하여 다층의 기판을 형성할 때, 프리프레그(Prepreg)와 같은 절연체층과의 층간 밀착력을 증대시키기 위하여 회로 층의 표면을 흑화 처리할 수도 있다.

추가적으로, 제2 미세 회로 패턴을 형성할 때(S500 단계), 상기와 같은 방식으로 제2 미세 회로를 형성하는 과정 중 사용하는 에칭액 등에 의해 제1 미세 회로를 보호하기 위해 기판의 제1 미세 회로를 형성하고 있는 전면(全面)에 제5 감광성 레지스트(150)를 도포하여 보호하는 것이 바람직하다(도 4(b), 도 5(a) 및 도 5(b) 참조).

본 실시예와 같은 방법으로 형성된 2층의 인쇄회로기판 역시 코어가 없는 코어리스(Coreless) 형태의 얇은 두께의 기판으로 형성되게 된다.

제3 실시예

도 7은 본 발명의 일 실시예에 따른 비아 및 미세 회로를 가진 2층의 인쇄회로기판을 제조하는 방법 중 서브트렉티브법에 다른 실시예를 간략하게 나타낸 도면이고, 도 8은 도 7에 나타낸 방법에 대한 흐름도이다.

도 8에 도시한 바와 같이, 상기 제1 실시예에서 제시한 제1 절연체층(160)을 적층하는 단계(S400)까지는 동일한 방법에 의해 순차적으로 진행된다.

이후, 상기 제1 절연체층(160)을 적층한 상기 기판의 일 면에 제2 미세 회로 층을 형성하기 위한 제1 전도층(180)을 더 적층하는 단계(S410), 상기 제1 전도층(180)이 적층된 면과 그 반대면, 즉 기판의 양면을 전면(全面) 에칭하는 단계(S510) 및 상기 제1 전도층(180)에 제2 미세 회로 패턴을 형성하는 단계(S520)를 거쳐 2층의 인쇄회로기판이 형성된다.

이하에서는 다른 실시예에 대해 2층의 인쇄회로기판을 형성하기 위해 추가 또는 변경된 각 단계에 대해서 도 7을 참조하여 살펴본다.

본 실시예에 따른 2층의 인쇄회로기판을 형성하기 위한 제1 절연체층(160)을 적층하는 단계(S400)의 다음 단계는 도 8에 도시한 바와 같이, 제1 미세 회로 층이 형성된 기판의 반대 면에 제2 미세 회로 층을 형성하기 위해 상기 제1 절연체층(160)을 적층한 기판의 일 면에 제1 전도층(180)을 더 적층하는 단계(S410)이다.

즉, 제1 및 제2 실시예에서 연마하기 전에 제1 전도층(180)을 더 적층하게 된다(도 7(a) 참조).

이때, 기판에 적층되는 상기 제1 전도층(180)은 금(Au), 은(Ag), 구리(Cu) 등의 전도성의 물질로 이루어질 수 있으나, 전도성 및 생산성 측면에서 구리(Cu)로 이루어진 것이 바람직하다.

상기 제1 전도층(180)은 동박을 입히거나 직접 도금을 통하여 형성하고, 동박을 입혀서 제1 전도층(180)을 형성하는 경우에는 프리프레그(Prepreg)와 같은 절연체층과 층간 밀착력을 증대시키기 위하여 상기 제1 전도층(180)의 표면을 조면화 처리(일 예로써, 흑화 처리)하는 것이 바람직하다.

본 실시예에 따른 2층의 인쇄회로기판을 형성하기 위해 다음으로, 도 8에 도시한 바와 같이, 기판의 양면을 전면(全面) 에칭하는 단계(S410)를 거쳐야 한다.

상기 제2 실시예와 달리 제1 미세 회로 패턴이 형성되도록 연마하는 단계(S500)를 거치지 않고 기판의 양면을 전면(全面) 에칭하도록 함으로써, 전 단계(S410)에서 적층한 제1 전도층(180)의 두께를 얇게 적층할 수 없는 경우에, 두꺼운 제1 전도층(180)을 적층하더라도 양면에 대해 전면(全面) 에칭함으로써 제1 전도층(180)과 그 반대면이 모두 제거되어 제1 미세 회로 패턴이 형성됨과 동시에 얇은 제1 전도층(180)을 적층한 것과 동일한 효과가 생기게 된다.

본 실시예에 따른 2층의 인쇄회로기판을 형성하기 위해 다음으로, 도 8에 도시한 바와 같이, 제1 전도층(180)에 제2 미세 회로 패턴을 형성하는 단계(S520)를 거쳐야 한다.

제2 미세 회로 패턴을 형성하는 방법은 앞서 본 제2 실시예와 마찬가지로 텐팅법이나 패털/패턴법과 같은 서브트렉티브법에 의하거나 SAP법, MSAP법, AMSAP법과 같은 에디티브법에 의해 형성될 수 있다.

다만, 제2 실시예에서와 달리 전도층을 형성한 이후에 제2 미세 회로 패턴을 형성하게 되므로, FAP와 같은 회로 형성 방식은 적합하지 않을 수 있다.

본 실시예 역시 상기 제2 실시예와 마찬가지로, 제2 미세 회로 패턴을 형성할 때, 상기와 같은 방식으로 제2 미세 회로를 형성하는 과정 중 사용하는 에칭액 등에 의해 제1 미세 회로를 보호하기 위해 기판에 제1 미세 회로를 형성하고 있는 전면(全面)에 제5 감광성 레지스트(150)를 도포하여 보호하는 것이 바람직하다.

본 실시예와 같은 방법으로 형성된 2층의 인쇄회로기판 역시 코어가 없는 코어리스(Coreless) 형태의 기판으로 얇은 두께의 기판이 형성되게 된다.

마지막으로, 본 실시예에 따른 제조 방법의 마지막 단계는 도 8에 도시한 바와 같이, 기판의 적어도 1면에 표면 보호처리를 수행하는 단계(S600)이다.

상기 제1 실시예와 마찬가지로 상기 표면 보호처리는 패터닝 된 PSR(200)을 형성함으로써 이루어지게 되고, 이후, 상기 PSR 패턴이 도금 레지스트로 작용하기 위해 다른 기판이나 칩과 접속될 부분에만 도금 되도록 하여 마무리할 수 있다.

또한, 본 실시예에 따른 제조 방법에 의해 제조된 인쇄회로기판을 접착하여 다층의 기판을 형성할 때, 프리프레그(Prepreg)와 같은 절연체층과의 층간 밀착력을 증대시키기 위하여 상기 회로층의 표면을 흑화 처리할 수도 있다.

제4 실시예

다른 실시예로써 4층의 회로를 가진 인쇄회로기판에 대한 제조하는 방법을 제시한다.

도 9 및 도 10은 본 발명의 일 실시예에 따른 비아 및 미세 회로를 가진 4층의 인쇄회로기판을 제조하는 방법을 나타내는 도면이고, 도 11은 도 9 및 도 10에 나타낸 방법에 대한 흐름도이다.

도 11에 도시한 바와 같이, 비아 및 미세 회로를 가진 4층의 인쇄회로기판을 제조하는 방법은 상기 제2 실시예 또는 상기 제3 실시예에 의한 제조방법에 의해 형성된 표면 보호처리를 하기 전의 2층의 인쇄회로기판을 준비하는 단계(S1000), 상기 2층의 인쇄회로기판의 양면에 프리프레그(Prepreg)와 같은 절연소재를 같은 제2 절연체층(170)을 적층하는 단계(S1100), 기계적 드릴 또는 레이저 드릴을 이용하여 홀(Hole)을 형성하고 상기 홀 내부에 도금을 하는 단계(S1200), 기판의 1면 혹은 양면에 제3 또는 제4 미세 회로 패턴을 형성하는 단계(S1300)를 포함하고, 표면 보호 처리를 수행하는 단계(S1400)를 더 포함할 수 있다.

우선, 도 9(a) 및 도 10(a)에 도시한 바와 같이 표면 보호처리를 하기 전의 2층의 인쇄회로기판을 마련하고(S1000), 양면에 제2 절연체층(170)을 적층한다(S1100)(도 9(b) 및 도 10(b) 참조). 다음으로, 비아를 형성하는 단계(S1200)에서는 기계적 드릴 또는 레이저 드릴을 이용하여 제2 절연체층(170)에 홀(Hole)을 형성하고 상기 홀 내부에 도금을 함으로써 제3 또는 제4 미세 회로의 비아를 형성하게 된다.

이후, 제3 또는 제4 미세 회로 패턴을 형성하는 단계(S1300)는 앞에서 설명한 바와 같이 텐팅법, 패널/패턴법과 같은 서브트렉티브법(도 9(c) 참조) 또는 SAP, MSAP, AMSAP, FAP와 같은 에디티브법(도 10(c) 참조)에 의한다.

특히, 서브트렉비브법에 의해 제3 또는 제4 미세 회로를 형성하는 경우에는, 도 9(b)에서 도시한 바와 같이, 제2 절연체층(170)과 제2 전도층(190)을 순차적으로 적층하게 되는데, 상기 제2 전도층(190)은 앞서 설명한 바와 같이 동박을 입히거나 직접 도금을 통하여 형성할 수 있으나, 동박을 입혀서 전도층을 형성하는 경우에는, 프리프레그(Prepreg)와 같은 절연체층과 층간 밀착력을 증대시키기 위하여 상기 제2 전도층(190)의 표면을 조면화 처리(일 예로써, 흑화 처리)하는 것이 바람직하다. 또한, 상기 제2 전도층(190)을 얇게 형성할 수 없는 경우, 두꺼운 제2 전도층(190)을 적층한 후에 양면에 대해 전면(全面) 에칭을 함으로써 얇은 제2 전도층(190)을 형성할 수도 있을 것이다.

마지막으로, 상기 4층의 인쇄회로기판의 적어도 1면에 표면 보호처리를 수행할 수 있다(S1400).

상기 제1 실시예와 마찬가지로 상기 표면 보호처리는 패터닝 된 PSR(200)을 형성함으로써 이루어지게 되고, 이후, 상기 PSR 패턴(200)이 도금 레지스트로 작용하기 위해 다른 기판이나 칩과 접속될 부분에만 도금 되도록 하여 마무리를 할 수 있다.

이상에서 설명한 본 발명의 바람직한 실시예들은 기술적 과제를 해결하기 위해 개시된 것으로, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자(당업자)라면 본 발명의 사상 및 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

100: 기판 101: 비아(Via)
110: 제1 감광성 레지스트층 120: 제2 감광성 레지스트층
130: 제3 감광성 레지스트층 140: 제4 감광성 레지스트층
150: 제5 감광성 레지스트층 160: 제1 절연체층
170: 제2 절연체층 180: 제1 전도층
190: 제2 전도층 200: PSR

Claims

비아 및 미세 회로를 가진 회로기판을 제조하는 방법에 있어서,
(a) 전도성 소재의 기판을 준비하는 단계;
(b) 상기 기판의 일 면에 상기 비아가 형성될 패턴에 상응하여 상기 비아가 형성될 영역을 제외한 나머지 영역을 선택적으로 제1 에칭하는 단계;
(c) 상기 제1 에칭된 상기 기판의 일 면에 제1 미세 회로가 형성될 패턴에 상응하여 상기 제1 미세 회로의 절연되는 부분에 해당하는 영역을 선택적으로 제2 에칭하는 단계;
(d) 상기 제1 에칭 및 상기 제2 에칭에 의해 형성된 공간에 제1 절연체층을 적층하는 단계; 및
(e) 상기 기판의 타 면을 연마하여 상기 제1 절연체층이 외부에 노출되도록 하는 단계;
를 포함하는 비아 및 미세 회로를 가진 회로기판을 제조하는 방법.
제 1 항에 있어서,
상기 (b) 단계는,
(b1) 상기 기판의 일 면에 제1 감광성 레지스트층을 도포하는 단계;
(b2) 상기 비아가 형성될 패턴에 상응하여 상기 제1 감광성 레지스트층을 선택적으로 노광 및 현상하는 단계; 및
(b3) 상기 제1 감광성 레지스트층을 통해 외부로 노출된 상기 기판을 제1 에칭하는 단계;
를 포함하는 것을 특징으로 하는 비아 및 미세 회로를 가진 회로기판을 제조하는 방법.
제 2 항에 있어서,
(b4) 상기 제1 감광성 레지스트층을 제거하는 단계;
를 더 포함하는 것을 특징으로 하는 비아 및 미세 회로를 가진 회로기판을 제조하는 방법.
제 1 항에 있어서,
상기 (c) 단계는,
(c1) 상기 제1 에칭된 상기 기판의 일 면에 제2 감광성 레지스트층을 도포하는 단계;
(c2) 상기 제1 미세 회로가 형성될 패턴에 상응하여 상기 제2 감광성 레지스트층을 선택적으로 노광 및 현상하는 단계; 및
(c3) 상기 제2 감광성 레지스트층을 통해 외부로 노출된 상기 기판을 제2 에칭하는 단계;
를 포함하는 것을 특징으로 하는 비아 및 미세 회로를 가진 회로기판을 제조하는 방법.
제 4 항에 있어서,
상기 (c1)단계는,
상기 제2 감광성 레지스트가 DFR(Dry Film Photo-Resist) 또는 EDPR(Electric Deposit Photo-Resist)인 것을 특징으로 하는 비아 및 미세 회로를 가진 회로기판을 제조하는 방법.
제 4 항에 있어서,
상기 (c2) 단계는,
상기 제2 감광성 레지스트층을 LDI(Laser Direct Image)로 노광하는 것을 특징으로 하는 비아 및 미세 회로를 가진 회로기판을 제조하는 방법.
제 4 항에 있어서,
상기 (c) 단계는,
(c4) 상기 제2 감광성 레지스트층을 제거하는 단계;
를 더 포함하는 것을 특징으로 하는 비아 및 미세 회로를 가진 회로기판을 제조하는 방법.
제 1 항에 있어서,
상기 (d) 단계는,
상기 제1 절연체층이 프리프레그(Prepreg)인 것을 특징으로 하는 비아 및 미세 회로를 가진 회로기판을 제조하는 방법.
제 1 항에 있어서,
(f) 상기 제1 절연체층을 적층한 상기 기판의 일 면에 제2 미세 회로 패턴을 형성하는 단계;
를 더 포함하는 것을 특징으로 하는 비아 및 미세 회로를 가진 회로기판을 제조하는 방법.
제 9 항에 있어서,
상기 (f) 단계는,
패턴 도금 방식을 텐팅(Tenting)법, 패널/패턴(Panel/Pattern)법, 세미 에디티브(Semi-Additive)법, 모디파이드 세미 에디티브(Modified Semi-Additive)법, 어드밴스드 모디파이드 세미 에디티브(Advanced Modified Semi-Additive)법 및 풀 에디티브(Full Additive)법으로 이루어진 군에서 선택된 어느 하나인 것을 특징으로 하는 비아 및 미세 회로를 가진 회로기판을 제조하는 방법.
제 9 항에 있어서,
상기 (f) 단계는,
상기 제2 미세 회로 패턴을 형성할 때, 상기 제1 미세 회로가 형성된 상기 기판의 타 면의 전면(全面)에 제5 감광성 레지스트를 형성하는 것을 특징으로 하는 비아 및 미세 회로를 가진 회로기 판을 제조하는 방법.
비아 및 미세 회로를 가진 회로기판을 제조하는 방법에 있어서,
(a) 전도성 소재의 기판을 준비하는 단계;
(b) 상기 기판의 일 면에 상기 비아가 형성될 패턴에 상응하여 상기 비아가 형성될 영역을 제외한 나머지 영역을 선택적으로 제1 에칭하는 단계;
(c) 상기 제1 에칭된 상기 기판의 일 면에 상기 미세 회로가 형성될 패턴에 상응하여 상기 미세 회로의 절연되는 영역을 선택적으로 제2 에칭하는 단계;
(d) 상기 제1 에칭 및 상기 제2 에칭에 의해 형성된 공간에 제1 절연체층을 적층하는 단계;
(e) 상기 제1 절연체층을 적층한 상기 기판의 일 면에 제1 전도층을 더 적층하는 단계;
(f) 상기 제1 절연체층이 외부에 노출되도록 상기 기판의 양면을 전면(全面) 에칭하여 제1 미세 회로 패턴을 형성하는 단계; 및
(g) 상기 제1 전도층에 제2 미세 회로 패턴을 형성하는 단계;
를 포함하는 비아 및 미세 회로를 가진 회로기판을 제조하는 방법.
제 12 항에 있어서,
상기 (g) 단계는,
패턴 도금 방식을 텐팅(Tenting)법, 패널/패턴(Panel/Pattern)법, 세미 에디티브(Semi-Additive)법, 모디파이드 세미 에디티브(Modified Semi-Additive)법 및 어드밴스드 모디파이드 세미 에디티브(Advanced Modified Semi-Additive)법으로 이루어진 군에서 선택된 어느 하나인 것을 특징으로 하는 비아 및 미세 회로를 가진 회로기판을 제조하는 방법.
제 12 항에 있어서,
상기 (g) 단계는,
상기 제2 미세 회로 패턴을 형성할 때, 상기 제1 미세 회로가 형성된 상기 기판의 타 면의 전면(全面)에 제5 감광성 레지스트를 형성하는 것을 특징으로 하는 비아 및 미세 회로를 가진 회로기판을 제조하는 방법.
제 1 항 내지 제 14 항 중 어느 한 항에 있어서,
상기 비아 및 미세 회로를 가진 회로 기판을 제조하는 방법에 의해 제조된 하나 이상의 기판을 접착하여 다층의 기판을 형성하는 것을 특징으로 하는 비아 및 미세 회로를 가진 회로기판을 제조하는 방법.
제 1 항 내지 제 14 항 중 어느 한 항에 있어서,
상기 기판의 적어도 1면에 표면 보호처리를 수행하는 단계;
를 더 포함하는 것을 특징으로 하는 비아 및 미세 회로를 가진 회로기판을 제조하는 방법.
제 16 항에 있어서,
상기 표면 보호처리를 수행하는 단계는,
패턴화된 PSR(Photo Solder Resist) 보호층을 형성하여 상기 표면 보호처리 하는 것을 특징으로 하는 비아 및 미세 회로를 가진 회로기판을 제조하는 방법.
제 1 항 내지 제 14 항 중 어느 한 항의 제조 방법에 의해 제조된 비아 및 미세 회로를 가진 인쇄회로기판.
제 15 항의 제조 방법에 의해 제조된 비아 및 미세 회로를 가진 인쇄회로기판.
제 16 항의 제조 방법에 의해 제조된 비아 및 미세 회로를 가진 인쇄회로기판.