CN100505230C - 导线架及其制造方法 - Google Patents

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Abstract

本发明是揭露一种导线架及其制造方法，其是以金属板局部双面同时加工形成较密及准确对位的线路间距，局部单面加工在金属板上形成图案化凹槽，并填入绝缘材料或不同导电性的材料，使此金属板隔绝为多个导电区域或特殊电性区域并提供金属板线路额外的支撑强度。本发明是改善已知导线架的制作限制，并且具有散热效果佳以及有高引脚数变化性多的优点。

Description

导线架及其制造方法
技术领域
本发明是关于一种导线架制作技术，特别是关于一种能够具有多个导电区域或特殊电性区域并提供金属板线路额外支撑强度的导线架及其制作方法。
背景技术
电子封装的目的主要为传递电路信号、传递电能、提供散热途径以及结构保护与支持等。在进行半导体后段的封装工艺中，导线架(Lead frame)及半导体载板(IC substrate)是作为集成电路芯片与外部电路连接的桥梁，以用来传输芯片内部电子信号至外部系统板。
然而，随着芯片电路功能提升，导致芯片的输入输出接点也大幅增加，承载芯片的导线架仅能利用四边做引脚，无法提供足够引脚；且导线架只能进行相连且单纯的线路；而另一种利用一印刷电路板(PCB)作为承载芯片的载板，并辅以其底部呈阵列式排列的锡球来代替传统以金属导线架在周围做引脚的方式被提出，这种封装技术的好处在于相同尺寸面积下，引脚数可以变多，其封装尺寸缩小许多。然而在这种封装元件的消耗功率愈来愈大的结果下，导致封装元件的散热问题成为一无法克服的难题。
但随着芯片功能的整合(SOC)简化了线路设计，一些CSP尺寸封装转向使用导线架以达到散热的需求；同时也孕育了线路设计复杂程度介于CSP与导线架间的需求，例如QFN封装产品需求量提升即是一个明显的例子。但是上下不对称线路的需求转为以传统导线架制作方式并不容易，有1)半蚀刻(Half etching)线路制作不易；2)灌胶(molding)时容易造成线路变形；以及3)灌胶时的溢胶污染接脚的问题不易克服等问题。所以，本发明针对上述的问题提出一种新的导线架及其制造方法来解决上述的问题。
发明内容
本发明是揭露一种导线架及其制造方法，其是以金属板局部双面同时加工形成较密及准确对位的线路间距，局部单面加工在金属板上形成图案化凹槽，并填入绝缘材料或不同导电性的材料，使此金属板隔绝为多个导电区域或特殊电性区域并提供金属板线路额外的支撑强度。本发明是改善已知导线架的制作限制，并且具有散热效果佳以及有高引脚数变化性多的优点。
本发明的主要目的，在于提供一种导线架的制造方法，其是利用双面同时蚀刻或机械加工深控成型贯穿或铸造的方式，来制作较细密的线路间距部分并可准确对位，并配合局部单面蚀刻的方式产生凹槽，然后在通槽/凹槽中填充填充物以得到支撑，再完成凹槽另一面的线路，以有效解决已知导线架制作、封装的问题。
本发明的另一目的，在于提供一种导线架的制造方法，其是利用填充材料与支撑结构的制作使得线路多样化，而可适用于各种半导体封装需求。
本发明的又一目的，在于提供一种导线架的制造方法，其是直接制作出上下表面相连通的柱状导体，并在图案其中填塞入填充材料支撑，而无须如印刷电路板的导通需利用钻孔及镀通孔技术，故可省去绕线的麻烦而缩小载板尺寸，或是在相同尺寸下可提供较大的可利用面积，接脚不限于导线架的四周，可说是LGA(Land grid array)的导线架。
本发明的一实施例为在一金属板上形成有贯穿的图案化通槽与未贯穿的凹槽设计；并在图案化通槽或凹槽中内填塞入填充材料，以形成一具有多个导电区域的导线架。
本发明的另一实施例为导线架的制造方法，其是提供一金属板；对金属板进行蚀刻、机械加工深控成型或铸造方式，以形成多个通槽与下/上凹槽；在通槽与下/上凹槽内选择性填塞填充物；在金属板上下表面上形成多个导电层；随后对金属板进行蚀刻、机械加工深控成型或铸造方式，以在金属板上表面形成多个上/下凹槽，完成线路的制作。
本发明还提供另一种导线架的制造方法为：提供一金属板；对该金属板进行蚀刻、机械加工深控成型或铸造方式，以形成多个通槽与下/上凹槽，并在这些通槽与下/上凹槽内选择性填塞填充物；接着再对该金属板进行蚀刻、机械加工深控成型或铸造方式，以在该金属上表面形成多个通槽与上/下凹槽，并在这些通槽与上/下凹槽内选择填塞填充物或不填塞填充物；以及在该金属板上、下表面形成多个导电层，完成线路的制作。
本发明的有益效果为：
一、可利用填充物材料与支撑结构的制作使得线路多样化，而可广泛适用于各种半导体封装需求。
二、可预先形成多个金属球以降低封装的报废率及成本，提高封装元件的信赖性。
三、因各接脚间均已用填充物将其填充，故可完全避免使用传统导线架封装在灌胶时所产生的溢胶到上锡面(SMT Pad)的问题，可减少封装的工艺、提高优良率及降低成本。
四、可形成有一容置槽的导线架以降低整体封装高度。
为使审查员对本发明的结构特征及所达成的功效更有进一步的了解与认识，谨以较佳的实施例、附图及配合详细的说明，说明如后。
附图说明
图1A至图1J2为本发明的一实施例各步骤构造剖视图。
图2A至图2C2为本发明的另一实施例各步骤构造剖视图。
图3是图1B的金属板上表面的图案化抗蚀层图案示意图。
图4是图1B的金属板下表面的图案化抗蚀层图案示意图。
图5A至图5F4为本发明的又一实施例各步骤构造剖视图。
图6为本发明将容置槽的形成步骤结合于上凹槽蚀刻步骤的示意图。
图7A与图7B是形成多个金属球，以作为对外连接的接口的实施例示意图。
图号对照说明：
10               金属板               12                图案化抗蚀层
14               图案化抗蚀层         16                通槽
18               下凹槽               20                填充物
22               图案化抗蚀层         24                图案化抗蚀层
26               上凹槽               28                填充物
30               图案化抗镀层         32                图案化抗镀层
34               导电层               36                图案化抗镀层
38               图案化抗镀层         42                图案化抗蚀层
44               图案化抗蚀层         48                芯片
50               导线                 52                封装胶体
54               容置槽               56                金属球
具体实施方式
本发明为一种导线架及其制造方法，其是利用选择性蚀刻、深控成型技术或铸造方式、双面蚀刻技术搭配填充物填充技术制作出一作为半导体载板的金属板导线架，使其同时兼具有散热效果佳且可适用于高引脚数的半导体封装，以克服现有的导线架制作及封装的问题。
在此先说明，本发明是利用通槽、上凹槽、下凹槽与填充技术来形成金属导线架，因此并不能以通槽、上凹槽、下凹槽形成的工艺点差异来局限本发明。而以下是以先形成通槽与下凹槽为范例，来说明本发明的步骤流程。
首先，请参阅图1A，在一金属板10的上、下表面分别形成有一图案化抗蚀层12与一图案化抗蚀层14，且图案化抗蚀层12的图案请参阅图3所示，而图案化抗蚀层14的图案请参阅图4所示。
再同时以图案化抗蚀层12与图案化抗蚀层14为掩膜，对金属板10进行蚀刻，以形成如图1B所示的通槽16与下凹槽18，该蚀刻的方式可采用湿式蚀刻方式，主要是因为湿式蚀刻溶剂在咬蚀金属载板10穿透后，易形成较直的侧壁，而有助于形成较细密的线路部分，并可得到准确对位性，随后并移除图案化抗蚀层12、14。通槽或下凹槽的形成也可以是经过多次的选择性蚀刻、多次的深控成型或铸造的方式制作。总之，该凹槽或通槽的形成方法可选自多次湿式蚀刻、干式蚀刻、铸造或经过深控成型方式。
接续，进行填充工艺，在上述的通槽16与下凹槽18内填塞支撑物或填充物20，并经过一研磨步骤进行填充物20平坦化，使填充物20不会覆盖在金属板10上将制作线路或覆盖导电层的部分，如此即形成细密的线路部分与下表面的线路部分，如图1C所示。其中，填充物20的材质可为树脂、银胶、铜胶、碳墨等种种阻隔或改变电性的材料。且在该金属板表面或位于该填充材料上方还可选择形成或不形成一防旱掩膜层。
然后，请参阅图1D所示，在金属板10上、下表面各形成一图案化抗蚀层22与一图案化抗蚀层24，接续以图案化抗蚀层22、24为掩膜对金属板10进行蚀刻，以在金属板10上形成多个上凹槽26，随后移除图案化抗蚀层22、24，形成如图1E所示，而该蚀刻的方式可通过选择性蚀刻方式或深控成型来制作完成。
随后在上述的多个上凹槽26中选择是否选择填塞支撑物或填充物28，并在填塞支撑物或填充物28后经过一研磨步骤进行填充物平坦化，以形成上表面的电路，如图1F1或图1F2所示。
接续，在金属板10上、下表面各形成一图案化抗镀层30、32或防焊层，如图1G1或图1G2所示。该图案化抗镀层30、32或防焊层是定义出多个对外导电层的位置。以该图案化抗镀层30、32或防焊层为掩膜，在金属板10上、下表面形成多个用以增加导电区域的导电性的对外导电层34，随后移除图案化抗镀层30、32，或防焊层不移除，形成如图1H1或者图1H2所示的结构。其中该导电层是选自无电镀锡、电镀锡、无电镀银、电镀银、电镀镍金、无电镀镍钯金及无电镀镍浸金等等的各种金属表面处理。
在完成导线架的制作后，可进行芯片48安装的步骤，在本实施例中是以金属板10中央作为安装芯片预定区域，并通过导线50将芯片48与作为对外导电接点的对外导电层34相连接，最后以一封装胶体52覆盖在金属板10的上表面，以包覆住该芯片48及导线50，此封装胶体52通常为环氧树脂(epoxy resin)，藉以提供一机械性的保护作用，避免受到外力侵害，形成如图1I1与图1I2所示的结构。另外，可在金属板10中央先形成有一容置槽54以降低整体封装高度，随后再进行芯片48安装等步骤，以形成如图1J1与图1J2所示的结构。
而在前述的进行金属板10的通槽16与下凹槽18内填塞支撑物或填充物20的工艺步骤，也可依据金属板上各区域对电性的需求，选择填塞入或者不填塞入支撑物或填充物20，请参阅图2A，其是一通槽16与部分下凹槽18内无填塞支撑物或填充物20的实施例示意图。其随后如利用同前述的步骤在金属板10上形成多个上凹槽26，并选择需填入填塞支撑物或填充物28的上凹槽26填入支撑物或填充物28，进行填充物平坦化，以形成如图2B所示的上表面电路。随后，在金属板10的上、下表面形成多个对外导电层34，并进行芯片48安装与封装胶体52的步骤，形成如图2C1或图2C2所示的结构。
除了上述的实施例外，本发明也举出另一种实施例，该实施例是先形成一下/上凹槽或通槽后，在凹槽或通槽填塞填充物并平坦化后，再在金属板上、下表面特定区域形成多个导电层，随后，再形成上/下凹槽与线路。
在此是举一先形成下凹槽或通槽，再依序填塞填充物、形成导电层、上凹槽的实施例来进行说明。首先请参照前述图1A至图1C所示的步骤，以便形成已填充有填充物的下凹槽18与通槽16，如图5A所示。
接续，请参阅图5B，在金属板10的上、下表面各形成一图案化抗镀层36、38，该图案化抗镀层36、38是定义出多个对外导电层的位置。接续，以该图案化抗镀层36、38为掩膜，在金属板10上、下表面形成多个用以增加导电区域的导电性的对外导电层34，其中该导电层34是选自无电镀锡、电镀锡、无电镀银、电镀银、电镀镍金、无电镀镍钯金及无电镀镍浸金等等的各种金属表面处理，随后移除图案化抗镀层36、38，如图5C所示。
在金属板10的上、下表面分别形成一图案化抗蚀层42、44，以定义出上凹槽的位置，接续，以图案化抗蚀层42、44与对外导电层34为掩膜，对金属板10进行蚀刻，以形成如图5D所示的上凹槽26，随后，将图案化抗蚀层42、44移除，接续，选择性进行填充工艺，在上述的上凹槽26内填塞支撑物或填充物28，以获得一结合已知导线架与印刷电路板的技术与优点的导线架，如图5E1或图5E2所示。
随后进行芯片48、导线50装设与封装胶体52，以形成如图5F1、图5F2，或者先进行容置槽54蚀刻，再进行芯片48、导线50装设与封装胶体52，以形成具有芯片48容置槽54的图5F3与图5F4所示的结构。
另外，容置槽54的形成步骤也可合并于上凹槽26的形成步骤内，其工艺步骤将变为在金属板10的上、下表面分别形成一图案化抗蚀层42、44，以定义出上凹槽26与容置槽54的位置，接续，以图案化抗蚀层42、44与对外导电层34为掩膜，对金属板10进行蚀刻，以形成如图6所示的上凹槽26与容置槽54，随后，将图案化抗蚀层42、44移除，接续，选择性进行填充工艺与芯片安装等步骤，因后续工艺步骤与先前所述相同，在此不再进行赘述。
请参阅图7A与图7B，其是本发明的又一实施例，这些实施例是在此导线架的制作过程中，如选择多个下凹槽不填充填充物时，形成多个金属球56(metal bump)以取代传统的锡球(solder ball)，作为对外连接的接口，减少不同金属接口相黏接时所产生的信赖性问题，可增加整体元件的信赖度，并因减少植锡球的工艺，可降低整体封装工艺报废率及成本。
综上所述，本发明为一种导线架及其制造方法，其是利用一双面蚀刻技术来在金属板上形成较密集的线路部分，并配合多次蚀刻、深控成型及填充物填塞技术以有效的解决已知导线架制作、封装的问题。
本发明可归纳出下列几项优点：
一、可利用填充物材料与支撑结构的制作使得线路多样化，而可广泛适用于各种半导体封装需求。
二、可预先形成多个金属球以降低封装的报废率及成本，提高封装元件的信赖性。
三、因各接脚间均已用填充物将其填充，故可完全避免使用传统导线架封装在灌胶时所产生的溢胶到上锡面(SMT Pad)的问题，可减少封装的工艺、提高优良率及降低成本。
四、可形成有一容置槽的导线架以降低整体封装高度。
以上所述，仅为本发明一较佳实施例，并非用来限定本发明实施的范围，故凡依本发明权利要求所述的工艺方法、特征及精神所做的均等变化与修饰，均应包括于本发明的保护范围内。

Claims (38)

1.一种导线架，其特征在于包括：
一金属板，其上形成有贯穿的图案化通槽与未贯穿的凹槽设计；以及
一填充材料，填充于所述金属板的图案化通槽或凹槽中，用以连结、支撑将该金属板隔绝为多个导电区域。
2.如权利要求1所述的导线架，其特征在于，所述填充材料为一绝缘材料，其是将所述金属板隔绝为多个导电区域。
3.如权利要求1所述的导线架，其特征在于，所述填充材料为一导电性材料，其是填充于所述金属板特定的图案化通槽及凹槽中，用以将该区域形成特殊电性区域。
4.如权利要求2所述的导线架，其特征在于，在所述金属板的多个导电区域表面更经过一表面处理，以形成一导电层。
5.如权利要求4所述的导线架，其特征在于，所述导电层是选自无电镀锡、电镀锡、电镀锡铅、喷锡铅、无电镀银、电镀银、电镀镍金、无电镀镍钯金及无电镀镍浸金的金属表面处理。
6.如权利要求1所述的导线架，其特征在于，所述凹槽或通槽的形成方法是选自多次湿式蚀刻、干式蚀刻、铸造或经过深控成型方式。
7.如权利要求1所述的导线架，其特征在于，所述凹槽或通槽是经过多次的选择性蚀刻方式所制作完成的。
8.如权利要求1所述的导线架，其特征在于，所述凹槽或通槽是经过多次的深控成型方式所制作完成的。
9.如权利要求1所述的导线架，其特征在于，所述凹槽或通槽是经过铸造方式所制作完成的。
10.如权利要求1所述的导线架，其特征在于，在所述金属板上的芯片安装预定位置还设有一个或多个容置槽，以供安装一个或多个芯片。
11.如权利要求1所述的导线架，其特征在于，在所述金属板表面或位于所述填充材料上方还可选择形成或不形成一防焊掩膜层。
12.如权利要求1所述的导线架，其特征在于，所述填充材料为树脂、银胶、铝胶、陶瓷材料、铜胶、碳墨的种种阻隔或改变电性的材料。
13.如权利要求1所述的导线架，其特征在于，在所述金属板的下表面还形成多个金属球，以供半导体元件对外连接用。
14.一种导线架制造方法，其特征在于包括下列步骤：
提供一金属板；
对所述金属板进行加工，以形成多个通槽与下/上凹槽；
选择性的在所述这些通槽与下/上凹槽内填塞填充物；
在所述金属板的上、下表面上形成多个导电层；以及
对所述金属板进行加工，以在该金属板上表面形成多个上/下凹槽，并选择性的在这些上/下凹槽内填塞填充物。
15.如权利要求14所述的导线架制造方法，其特征在于，加工方法可选自多次湿式蚀刻、干式蚀刻、铸造或经过深控成型方式。
16.如权利要求14所述的导线架制造方法，其特征在于，所述下/上凹槽或通槽是经过多次的选择性蚀刻方式所制作完成的。
17.如权利要求14所述的导线架制造方法，其特征在于，所述下/上凹槽或通槽是经过多次的深控成型方式所制作完成的。
18.如权利要求14所述的导线架制造方法，其特征在于，所述下/上凹槽或通槽是经过铸造方式所制作完成的。
19.如权利要求14所述的导线架制造方法，其特征在于，所述导电层是选自无电镀锡、电镀锡、电镀锡铅、喷锡铅、无电镀银、电镀银、电镀镍金、无电镀镍钯金及无电镀镍浸金的各种供半导体与导线架作电性连接用的金属表面处理。
20.如权利要求14所述的导线架制造方法，其特征在于，所述填充材料为树脂、银胶、铝胶、陶瓷材料、铜胶、碳墨的种种阻隔或改变电性的材料。
21.一种导线架制造方法，其特征在于包括下列步骤：
提供一金属板，对该金属板进行加工，以形成多个通槽与下/上凹槽；
在所述这些通槽与下/上凹槽内选择性的填塞填充物；
对所述金属板进行加工，以在该金属板上表面形成多个上/下凹槽，并在这些上/下凹槽内选择性的填塞填充物；以及
在所述金属板上/下表面形成多个导电层。
22.如权利要求21所述的导线架制造方法，其特征在于，所述加工方法可选自湿/干式蚀刻、铸造或深控成型。
23.如权利要求21所述的导线架制造方法，其特征在于，所述下/上凹槽或通槽是经过多次的选择性蚀刻方式所制作完成的。
24.如权利要求21所述的导线架制造方法，其特征在于，所述下/上凹槽或通槽是经过多次的深控成型方式所制作完成的。
25.如权利要求21所述的导线架制造方法，其特征在于，所述下/上凹槽或通槽是经过铸造方式所制作完成的。
26.如权利要求21所述的导线架制造方法，其特征在于，所述导电层是选自无电镀锡、电镀锡、电镀锡铅、喷锡铅、无电镀银、电镀银、电镀镍金、无电镀镍钯金及无电镀镍浸金的各种供半导体与导线架作电性连接用的金属表面处理。
27.如权利要求21所述的导线架制造方法，其特征在于，所述填充材料为树脂、银胶、铝胶、陶瓷材料、铜胶、碳墨的种种阻隔或改变电性的材料。
28.一种半导体封装元件，其特征在于包括：
一金属板，其上形成有一贯穿的图案化通槽及上、下凹槽设计；
一填充物，其填充于所述金属板的图案化通槽或上、下凹槽中，用以将该金属板隔绝为一个或多个芯片预定区域与多个导电区域；以及
一个或多个芯片，安装于所述金属板上的芯片预定区域，并与所述导电区域形成电性连接。
29.如权利要求28所述的半导体封装元件，其特征在于，在所述金属板的多个导电区域表面还经过一表面处理，以形成一导电层。
30.如权利要求28所述的半导体封装元件，其特征在于，所述导电层是选自无电镀锡、电镀锡、电镀锡铅、喷锡铅、无电镀银、电镀银、电镀镍金、无电镀镍钯金及无电镀镍浸金的各种供半导体与半导体封装元件作电性连接用的金属表面处理。
31.如权利要求28所述的半导体封装元件，其特征在于，还包括一封装胶体包覆所述芯片。
32.如权利要求28所述的半导体封装元件，其特征在于，所述凹槽或通槽是经过多次的选择性蚀刻方式所制作完成的。
33.如权利要求28所述的半导体封装元件，其特征在于，所述凹槽或通槽是经过多次的深控成型方式所制作完成的。
34.如权利要求28所述的半导体封装元件，其特征在于，所述凹槽或通槽是经过铸造方式所制作完成的。
35.如权利要求28所述的半导体封装元件，其特征在于，所述导电层是选自无电镀锡、电镀锡、电镀锡铅、喷锡铅、无电镀银、电镀银、电镀镍金、无电镀镍钯金及无电镀镍浸金的各种供半导体与导线架作电性连接用的金属表面处理。
36.如权利要求28所述的半导体封装元件，其特征在于，所述填充材料为树脂、银胶、铝胶、陶瓷材料、铜胶、碳墨的种种阻隔或改变电性的材料。
37.如权利要求28所述的半导体封装元件，其特征在于，在所述金属板上的芯片预定区域还设有一个或多个容置槽，以供容置安装一个或多个芯片。
38.如权利要求28所述的半导体封装元件，其特征在于，在所述金属板的下表面还形成一个或多个金属球，以供半导体元件对外连接用。
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CN102263078A (zh) * 2011-06-13 2011-11-30 西安天胜电子有限公司 一种wlcsp封装件
KR101862243B1 (ko) * 2011-09-21 2018-07-05 해성디에스 주식회사 비아 및 미세 회로를 가진 인쇄회로기판을 제조하는 방법 및 그 방법에 의한 인쇄회로기판
CN104377186B (zh) * 2013-08-18 2017-12-12 乾坤科技股份有限公司 具有复合基材的电子系统
CN106803487B (zh) * 2015-11-26 2019-02-15 恒劲科技股份有限公司 封装装置及其导线架及导线架的制作方法
CN106970694A (zh) * 2017-05-11 2017-07-21 合肥联宝信息技术有限公司 导热管、电子设备及导热管的制作方法
CN107393896B (zh) * 2017-08-09 2019-08-23 林英洪 引线框制作方法
CN108122783A (zh) * 2017-12-25 2018-06-05 谢涛 一种晶片导线架的精密单元结构制造方法
CN111968920A (zh) * 2020-08-31 2020-11-20 福建天电光电有限公司 导线架及其制造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102184906A (zh) * 2011-03-31 2011-09-14 锐迪科创微电子（北京）有限公司 带有绝缘体填充的阱结构的封装基板及其制造方法
CN102184906B (zh) * 2011-03-31 2013-05-08 锐迪科创微电子（北京）有限公司 带有绝缘体填充的阱结构的封装基板及其制造方法

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