CN102779767B - 半导体封装结构及其制造方法 - Google Patents

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Abstract

一种半导体封装结构制造方法，提供一封装载板；形成一导电迹线于封装载板上；形成一介电材料层覆盖导电迹线并暴露出导电接垫以形成一介电材料层基板；设置一芯片于介电材料层基板上并与导电接垫电性连接；形成一封装胶体覆盖芯片与介电材料层基板；移除封装载板以暴露出介电材料层基板的下表面；形成一图案化防焊层于介电材料层基板的下表面，其中部分导电迹线的多个对外导电接点是暴露于图案化防焊层之外；以及形成一金属最终表面处理层于对外导电接点上。一种半导体封装结构亦于此处提出。本发明的方法与结构可提高工艺成品率。

Description

半导体封装结构及其制造方法
技术领域
本发明有关一种半导体封装技术，特别是一种半导体封装结构及其制造方法。
背景技术
于半导体封装工艺中，由于电子产品轻薄短小的趋势加上功能不断增多，使得封装密度随的不断提高，亦不断缩小封装尺寸与改良封装技术。如何开发高密度与细间距的封装工艺与降低制造成本一直为此技术领域的重要课题。
发明内容
本发明目的之一是提供一种半导体封装结构及其制造方法，利用介电材料层电性隔绝多个导电迹线以形成介电材料层基板，可获得高密度与细间距的封装工艺且提高工艺与产品成品率。
本发明目的之一是提供一种半导体封装结构的制造方法，包括下列步骤：提供一封装载板，其中封装载板的至少一表面设置一可剥离金属层；形成一图案化导电迹线于该可剥离金属层上，其中图案化导电迹线环绕于一芯片承载区域的周围，且图案化导电迹线含有多个导电接垫设置于其上；形成一介电材料层覆盖图案化导电迹线与可剥离金属层，并露出导电接垫的上表面，以形成一介电材料层基板；设置一芯片于介电材料层基板上并位于封装载板的芯片承载区域上方，且电性连接芯片的主动面与导电接垫；形成一封装胶体覆盖芯片与介电材料层基板的上表面；移除封装载板以暴露出介电材料层基板的下表面；形成一图案化防焊层于介电材料层基板的下表面，其中部分图案化导电迹线的多个对外导电接点暴露于图案化防焊层之外；以及形成一第一金属最终表面处理层于对外导电接点上。
本发明目的之一是提供一种半导体封装结构，包括：一介电材料层基板，包括一图案化导电迹线环绕于一芯片承载区域的周围且多个导电接垫设置于该图案化导电迹线上；以及一介电材料层包覆图案化导电迹线与导电接垫，使图案化导电迹线电性隔绝，其中部份导电接垫暴露于介电材料层基板的上表面；及部分图案化导电迹线曝露于介电材料层基板的下表面。一芯片设置于介电材料层基板上，并与导电接垫电性连接。一封装胶体覆盖芯片、图案化导电迹线与介电材料层基板的上表面。一图案化防焊层设置于介电材料层基板的下表面以露出图案化导电迹线的多个对外导电接点。以及一第一金属最终表面处理层设置于对外导电接点上。
以下藉由具体实施例配合所附的图式详加说明，当更容易了解本发明的目的、技术内容、特点及其所达成的功效。
附图说明
图1A、图1B、图1C、图1D、图1E、图1F、图1G、图1H、图1I与图1J为本发明实施例的剖面示视图。
图2为本发明不同实施例的剖面示视图。
图3A、图3B、图3C、图3D、图3E、图3F、图3G、图3H、图3I、图3J、图3K与图3L为本发明又一实施例的剖面示视图。
具体实施方式
其详细说明如下，所述较佳实施例仅做一说明非用以限定本发明。
图1A至图1I为本发明一实施例的半导体封装结构的制造方法的结构剖面示意图。于本实施例中，半导体封装结构的制造方法包括下列步骤。请参考图1A，首先，提供一封装载板100，其中封装载板100的至少一表面102设置一可剥离金属层110。于一实施例中，封装载板100的表面102可为金属材质或易剥离金属表面，以助于芯片封装完成后的移除作业。之后，如图1B所示，于可剥离金属层110上形成一图案化导电迹线(conductive trace)，如导电迹线120，且导电迹线120含有多个导电接垫122设置于其上。
接续上述说明，此导电迹线120可利用电镀、蚀刻或转印方式所制成。此外，导电迹线120环绕设置于封装载板110上的一芯片承载区域112的周围。接着，请参照图1C，形成一介电材料层130覆盖导电迹线120与可剥离金属层110，并暴露出导电接垫122的上表面以形成一介电材料层基板130’。再来，请参考图1D，将一芯片140设置于介电材料层基板130’上并位于封装载板100的芯片承载区域112上方，且如图1E所示，电性连接芯片140的主动面与导电接垫122。接着，请参照图1F，形成一封装胶体150覆盖芯片140与介电材料层基板130’的上表面。
再来，移除封装载板100，如图1G所示。导电迹线120暴露于介电材料层基板130’的下表面。接着，请参照图1H，形成一图案化防焊层160于介电材料层基板130’的下表面，其中部分导电迹线120的多个对外导电接点123暴露于图案化防焊层160之外。之后，如图1I所示，形成一第一金属最终表面处理层，如金属最终表面处理层170，于对外导电接点123上。于此，上述步骤可形成一四边扁平无接脚芯片封装结构。于又一实施例中，亦可设置多个导电焊球180于对外导电接点123上并藉由金属最终表面处理层170与其电性连接，而形成如图1J所示的球栅数组芯片封装结构(ball grid array，BGA)。
于上述实施例中，芯片140以打线方式与介电材料层基板130’上的导电接垫122电性连接。于不同实施例中，如图2所示，芯片140可有不同的设置方式，例如可将芯片140的主动面朝下并以覆晶(flip-chip)方式与导电接垫122电性连接。如图所示，芯片140可利用导电焊球或凸块(bump)182与导电接垫122电性连接。
于又一实施例中，请参照图3A至图3L，形成导电迹线120包括下列步骤。于本实施例中，采用电镀方式制作导电迹线120。首先，如图3B所示，形成一第一图案化光阻层200于可剥离金属层110上用以定义出导电迹线120的图案。之后，电镀形成导电迹线120于可剥离金属层110上。
接着，请参照图3C，在形成导电迹线120后与移除第一图案化光阻层200前，更包括形成一第二图案化光阻层202于第一图案化光阻层200与导电迹线120上，其中第二图案化光阻层202暴露出导电迹线120的多个导电接点121。接着，如图3D所示，电镀形成导电接垫122于导电迹线120的导电接点121上。再来，如图3E所示，同时移除第一图案化光阻层200(如图3D)与第二图案化光阻层202(如图3D)以完成导电迹线120与导电接垫122的制作。
接着，请参考图3F及图3G，利用沉积或者涂布方式形成介电材料层130覆盖利用上述步骤所完成的导电迹线120、其上的导电接垫122与可剥离金属层110后，利用研磨的方式移除部分介电材料层130以露出上述导电接垫122，于此，即完成介电材料基板130’的制作。
与上述实施例不同的是，于此实施例中，如图3H所示，在设置芯片之前，更包括形成一第二导电迹线，如导电迹线124，于介电材料层基板130’上以垫高其后芯片打线的位置，其中导电迹线124与导电迹线122上的导电接垫122电性连接。接着，继续参考图3H，可选择性于导电迹线124上形成一第二金属最终表面处理层。此金属最终表面处理层172可有助于芯片与导电迹线124的电性连接。
接续上述，参照图3I与图3J，将芯片140设置于介电材料层基板130’上后进行打线及封装程序，与上述实施例差异在于，芯片140与导电迹线124上的金属最终表面处理层172电性连接，稍微将打线位置垫高，可提高打线工艺成品率。
接着，如图3K及图3L所显示移除封装载板后的步骤与上一实施例相同，此处即不再赘述。
利用上述实施例的制作方法所形成的结构如图1I、图1H、图2与图3L所示，可实作成四边扁平无接脚芯片封装结构(如图1I、图3L)亦或者球栅数组芯片封装结构(如图1H、图2)。一实施例中，本发明的半导体封装结构包括：一介电材料层基板130’，包括一图案化导电迹线，如导电迹线120，环绕于一芯片承载区域112的周围且多个导电接垫122设置于导电迹线120上；以及一介电材料层130包覆上述导电迹线120与导电接垫122，使导电迹线120电性隔绝，其中部份导电接垫122暴露于介电材料层基板130’的上表面；及部分导电迹线120曝露于介电材料层基板130’的下表面。一芯片140设置于介电材料层基板130’上，并与导电接垫122电性连接，于一实施例中，多个金线142用以电性连接芯片140与导电接垫122(如图1I、图1J)；于又一实施例中，多个凸块182用以电性连接芯片140与导电接垫122(如图2)。一封装胶体150覆盖芯片140与介电材料层基板130’的上表面。一图案化防焊层160设置于介电材料层基板130’的下表面以露出导电迹线120上的多个对外导电接点123；以及一第一金属最终表面处理层，如金属最终表面处理层170，设置于对外导电接点123上供半导体封装结构与外界装置电性连接。
于一实施例中，如图1J所示，一黏着层190设置芯片140与介电材料层基板130’之间以供芯片140固着于介电材料层基板130’上之用。于又一实施例中，如图3L所示，为提高芯片140打线成品率，结构中更可包括一第二导电迹124线设置于介电材料层基板130’上，其中第二导电迹124线一端与导电接垫122电性连接，一另端与芯片140电性连接。此外，如又一实施例中，更包括一第二金属最终表面处理层172选择性设置于导电接垫122(如图1J)，以增加金线142与导电接垫122的键结力；或者第二金属最终表面处理层172选择性设置于第二导电迹线124上(如图3L)，以增加金线142与第二导电迹线124的键结力。
更者，如图1J、图2，所示，多个导电焊球180，设置于介电材料层基板130’的下表面并与导电迹线122透过金属最终表面处理层170电性连接。
根据上述说明，本发明的特征在于本发明工艺方法所制成的半导体封装结构可为需要高密度与细间距的四边扁平无接脚芯片封装结构，或者，为球栅数组芯片封装结构，应用上相当弹性。导电迹线的制作可用多种方式，如直接转印、电镀或蚀刻等。导电迹线除了可为单层结构外亦可为多层结构，可因应芯片需要提供不同变化。
综合上述说明，本发明的半导体封装结构及其制造方法，利用介电材料层电性隔绝多个导电迹线以形成介电材料层基板，可获得高密度与细间距的封装工艺且提高工艺与产品成品率。
以上所述的实施例仅是为说明本发明的技术思想及特点，其目的在使熟习此项技艺的人士能够了解本发明的内容并据以实施，当不能以之限定本发明的专利范围，即大凡依本发明所揭示的精神所作的均等变化或修饰，仍应涵盖在本发明的专利范围内。

Claims (15)

1.一种半导体封装结构的制造方法，其特征在于，包含下列步骤：
提供一封装载板，其中所述封装载板的至少一表面设置一可剥离金属层；
形成一图案化导电迹线于所述可剥离金属层上，其中所述图案化导电迹线环绕于一芯片承载区域的周围，且所述图案化导电迹线含有多个导电接垫设置于其上；
形成一介电材料层覆盖所述图案化导电迹线与所述可剥离金属层，并露出所述多个导电接垫的上表面，以形成一介电材料层基板；
设置一芯片于所述介电材料层基板上并位于所述封装载板的所述芯片承载区域上方，且电性连接所述芯片的主动面与所述多个导电接垫；
形成一封装胶体覆盖所述芯片与所述介电材料层基板的上表面；
移除所述封装载板以暴露出所述介电材料层基板的下表面；
形成一图案化防焊层于所述介电材料层基板的下表面，其中部分所述图案化导电迹线的多个对外导电接点暴露于所述图案化防焊层之外；以及
形成一第一金属最终表面处理层于所述多个对外导电接点上。
2.如权利要求1所述的半导体封装结构的制造方法，其特征在于，所述封装载板的所述表面为金属材质。
3.如权利要求1所述的半导体封装结构的制造方法，其特征在于，所述封装载板的所述表面为易剥离金属表面。
4.如权利要求1所述的半导体封装结构的制造方法，其特征在于，形成所述图案化导电迹线与所述多个导电接垫的步骤包含：
形成一第一图案化光阻层于所述可剥离金属层上定义出所述图案化导电迹线的图案；
电镀形成所述图案化导电迹线于所述可剥离金属层上；
形成一第二图案化光阻层于所述第一图案化光阻层与所述图案化导电迹线上，其中所述第二图案化光阻层暴露出所述图案化导电迹线的多个导电接点；
电镀形成所述多个导电接垫于所述图案化导电迹线的所述多个导电接点上；以及
同时移除所述第一图案化光阻层与所述第二图案化光阻层。
5.如权利要求1所述的半导体封装结构的制造方法，其特征在于，更包含形成一第二金属最终表面处理层于所述多个导电接垫上。
6.如权利要求1所述的半导体封装结构的制造方法，其特征在于，更包含形成多个导电焊球设置于所述第一金属最终表面处理层上。
7.如权利要求1所述的半导体封装结构的制造方法，其特征在于，所述芯片利用多个金线以打线方式与所述多个导电接垫电性连接。
8.如权利要求1所述的半导体封装结构的制造方法，其特征在于，所述芯片利用多个凸块以覆晶方式与所述多个导电接垫电性连接。
9.如权利要求1所述的半导体封装结构的制造方法，其特征在于，更包含在设置所述芯片之前，形成一第二导电迹线于所述介电材料层基板上，其中所述第二导电迹线与所述多个导电接垫电性连接。
10.一种半导体封装结构，其特征在于，包含：
一介电材料层基板，包含:
一图案化导电迹线环绕于一芯片承载区域的周围且多个导电接垫设置于所述图案化导电迹线上；以及
一介电材料层包覆所述图案化导电迹线与所述多个导电接垫，使所述图案化导电迹线电性隔绝，其中
部分所述多个导电接垫暴露于所述介电材料层基板的上表面；及
部分所述图案化导电迹线暴露于所述介电材料层基板的下表面；
一芯片，设置于所述介电材料层基板上，并与所述多个导电接垫电性连接；
一封装胶体，覆盖所述芯片、所述图案化导电迹线与所述介电材料层基板的上表面；
一图案化防焊层，设置于所述介电材料层基板的下表面以露出所述图案化导电迹线的多个对外导电接点；以及
一第一金属最终表面处理层设置于对外导电接点上。
11.如权利要求10所述的半导体封装结构，其特征在于，一黏着层设置所述芯片与所述介电材料层基板之间。
12.如权利要求10所述的半导体封装结构，其特征在于，多个金线或多个凸块电性连接所述芯片与所述多个导电接垫。
13.如权利要求10所述的半导体封装结构，其特征在于，更包含一第二导电迹线设置于所述介电材料层基板上，其中所述第二导电迹线一端与所述多个导电接垫电性连接，一另端与所述芯片电性连接。
14.如权利要求13所述的半导体封装结构，其特征在于，更包含一第二金属最终表面处理层设置于所述第二导电迹线上。
15.如权利要求10所述的半导体封装结构，其特征在于，更包含一第二金属最终表面处理层设置于所述多个导电接垫上。
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