JP6290987B2 - 半導体パッケージ基板及びその製造方法 - Google Patents

半導体パッケージ基板及びその製造方法 Download PDF

Info

Publication number
JP6290987B2
JP6290987B2 JP2016143293A JP2016143293A JP6290987B2 JP 6290987 B2 JP6290987 B2 JP 6290987B2 JP 2016143293 A JP2016143293 A JP 2016143293A JP 2016143293 A JP2016143293 A JP 2016143293A JP 6290987 B2 JP6290987 B2 JP 6290987B2
Authority
JP
Japan
Prior art keywords
layer
conductor
semiconductor package
dielectric layer
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2016143293A
Other languages
English (en)
Other versions
JP2017103447A (ja
Inventor
許詩濱
曾昭崇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Phoenix Pioneer Technology Co Ltd
Original Assignee
Phoenix Pioneer Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Phoenix Pioneer Technology Co Ltd filed Critical Phoenix Pioneer Technology Co Ltd
Publication of JP2017103447A publication Critical patent/JP2017103447A/ja
Application granted granted Critical
Publication of JP6290987B2 publication Critical patent/JP6290987B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/492—Bases or plates or solder therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/32227—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the layer connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48235—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/81439—Silver [Ag] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/81444—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/8149—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85439—Silver (Ag) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85444—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/8549—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15313—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a land array, e.g. LGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

本発明は、基板及びその製造方法に関し、特に中低ピン数である集積回路パッケージ分野における半導体パッケージ基板及びその製造方法に関する。
人間の生活の便利性に対する要求がどんどん高くなることに伴い、各種の電子製品が急激に発展し、電子製品のパーツの製造工程において重役を担う集積回路パッケージ技術も、この必要に応じて、処理の高速化、多機能化、積集化及び小型軽量化など多面の要望が要求されている結果、微型化と高密度化へ発展している。
従来の半導体パッケージ技術は、中低ピン数のパッケージにて、主にリードフレーム、四角平坦無ピンパッケージ或いはウェハーレベルチップパッケージ方法が使用されているが、スマホ或いは装着型装置に要求される小型、軽量、薄型、低コスト及びファインピッチ等の機能に適用される場合、前記パッケージ用の基板或いはリードフレームの技術は限界に臨んでいる。
例えば、リードフレームでのパッケージプロセスにおいて、一般にはより厚いリードフレームが使用される場合が多く、更に、より精密な回路、回路ピッチ及び回路配布に形成されないので、前記リードフレームは、その上に設置されているチップに対して電磁波遮断効果が発生されない。また、ガラス繊維を有するコア層又は樹脂膠シートが既存基板の誘電材料として使用され、且つレーザードリルによって電気的に接続させるが、レーザーでガラス繊維材料にドリル加工すると、生産性が低く、コストが高く、且つ孔径が微細化されにくい。更に、ガラス繊維であるＢＴ、ＦＲ４、ＦＲ５或いはＡＢＦなどの材料とソルダレジスト材料が誘電材料として使用される場合、薄型化の過程において反りが発生しやすい。また、ガラス繊維から構成される誘電材料は精密回路加工の難度とコストを向上させる。
したがって、全てのパッケージ業者は、現在中低ピン数パッケージ構造のマーケットの要求に応じるリードフレームに力を注いで研究している。本発明は、このような要求に応じるため、基板及びその製造方法を提供している。
本発明の主要な目的は、基板が可撓性、微細回路ピッチ、且つ薄型という利点を兼備する半導体パッケージ基板及びその製造方法を提供することである。
本発明の他の目的は、低ピン数の集積回路パッケージ分野に必要な軽くて薄い体積と低コストに対応できる半導体パッケージ基板及びその製造方法を提供することである。
上記目的を達成するために、本発明は、少なくとも一つの開口溝を有する誘電層と、前記誘電層に埋められるパターン化導体層とを含み、前記パターン化導体層の一部が上下に両端が開放するように開口溝から露出して導体柱になり、前記パターン化導体層の他の部分は一端のみが開放するように導線になる半導体パッケージ基板を提供する。
また、上記の目的を達成するために、本発明は、仮基板の一つの表面にパターン化導体層を形成する工程と、前記仮基板上に前記パターン化導体層を覆う誘電層を形成する工程と、誘電層の上に開放端である開口溝を少なくとも一つ形成してパターン化導体層の一部を露出させる工程と、仮基板を除去してパターン化導体層の一側をもう一つの開放端として露出させ、且つ誘電層の一部を露出させる工程を順番に含み、前記パターン化導体層の一部が上下に両端が開放するように前記開口溝から露出して導体柱になり、前記パターン化導体層の他の部分は一端のみが開放するように導線になる半導体パッケージ基板の製造方法を提供する。
本発明に係る第一の実施例の半導体パッケージ基板を示す模式図である。 図１の半導体パッケージ基板を ボールグリッドアレイ（ＢＧＡ）パッケージに適用する実施例を示す模式図である。 図１の半導体パッケージ基板を ボールグリッドアレイ（ＢＧＡ）パッケージに適用する他の実施例を示す模式図である。 図１で示される半導体パッケージ基板を製造する工程を示す模式図である。 図１で示される半導体パッケージ基板を製造する工程を示す模式図である。 図１で示される半導体パッケージ基板を製造する工程を示す模式図である。 図１で示される半導体パッケージ基板を製造する工程を示す模式図である。 図１で示される半導体パッケージ基板を製造する工程を示す模式図である。 図１で示される半導体パッケージ基板を製造する工程を示す模式図である。 保護層を有する半導体パッケージ基板を示す模式図である。 本発明に係る第二の実施例の半導体パッケージ基板を示す模式図である。 図５の半導体パッケージ基板をランドグリッドアレイ（ＬＧＡ）パッケージに適用する実施例を示す模式図である。 図５の半導体パッケージ基板をランドグリッドアレイ（ＬＧＡ）パッケージに適用する他の実施例を示す模式図である。 図５で示される半導体パッケージ基板を製造する工程を示す模式図である。 図５で示される半導体パッケージ基板を製造する工程を示す模式図である。 図５で示される半導体パッケージ基板を製造する工程を示す模式図である。 図５で示される半導体パッケージ基板を製造する工程を示す模式図である。 図５で示される半導体パッケージ基板を製造する工程を示す模式図である。 図５で示される半導体パッケージ基板を製造する工程を示す模式図である。
以下、実施例を通して本発明の内容を説明する。本発明の実施例は、決して実施例において述べた環境、用法または特殊な方法に限定するものではない。従って、実施例の説明は、本発明の目的を叙述するためであって、本発明に制限を加えるためではない。
以下の実施例及び図においては、本発明と直接に係わりのない部分については省略し、図示もしておらず、図中における各部の相対的な大きさの関係は、説明を容易にするためであって、実際の比率に制限を加えるものではない。
本発明は、小体積、薄型、低コスト、且つ微細化された導線ピッチなどの特性を有するパッケージ基板であり、このような基板は、中低ピン数の集積回路パッケージの分野に適用できる。
図１を参照する。図１は、本発明に係る半導体パッケージ基板の第一の実施例を示す模式図である。図１で示すように、半導体パッケージ基板１０は、主に誘電層１２と、少なくとも一つのパターン化導体層１４を含む。パターン化導体層１４は、誘電層１２の内部に埋められ、且つパターン化導体層１４が少なくとも一つの第一の導体部と、少なくとも一つの第二の導体部とを含む。このうち、第一の導体部と第二の導体部の間は、誘電層１２を介して分離される。
誘電層１２は、少なくとも一つの開口溝１８を有し、これにより、第一の導体部が露出されて第一の導体部が上下両端のいずれも開放式になる。つまり、第一の導体部は、上下両端が誘電層１２の外部に露出されている開放端を有し、これにより、第一の導体部を上下層に導電させる導体柱１４ａとすることができる。また、第二の導体部は、一端が開放するのみ、同層で回路配布（配線）に使用される導線１４ｂとして、誘電層１２の外部に露出されている。また、導線１４ｂの一部は、電子素子と接続するための電気接続パッドとしてもよい。
ここで、開放式とは、パターン化導体層１４の一部が誘電層１２で覆われないことを指す。つまり、誘電層１２に露出されるパターン化導体層１４の一部が他の素子で覆われる或いは覆われない場合は、いずれも開放式と称する。
上記限定される方法とは、導体柱１４ａと導線１４ｂは実際に同一のパターン化導体層１４で形成されることを指し、差異は開口溝１８の有無のみであり、これにより、一部のパターン化導体層１４は、上下層に導電させる導体柱１４ａであるか、或いは単一平面で導電させる導線１４ｂであるかと規制する。
また、パターン化導体層１４は、誘電層１２の内部に埋められ、パターン化導体層１４の一側を覆うための高度を僅かに増加すればよいので、誘電層１２の高度は、パターン化導体層１４の高度に極近似できる。これにより、基板全体の厚さを大幅に小さくすることができる。
更に、パターン化導体層１４が誘電層１２から外部に露出される一部に保護層１６が形成されており、これにより、露出されたパターン化導体層１４にて通常の環境で酸化反応が発生されることが避けられる。
上記半導体パッケージ基板１０は、 ボールグリッドアレイパッケージに適用できる。例えば、図２で示すように、パッケージ構造２０は、チップ２２と、シール層２４と、少なくとも一つのスズボール２６を含む。
チップ２２は、フリップチップ接合の方式で少なくとも一つの接続バンプ２３によって保護層１６を介して半導体パッケージ基板１０における導線１４ｂと電気的に接続されている。シール層２４は、チップ２２と、チップ２２側にあって誘電層１２の外部に露出される導体柱１４ａと、導線１４ｂと、保護層１６とを同時に覆うようにシールし、これにより、湿気が外部から進入することを防止できる。スズボール２６は、続いて回路板（図示しない）と電気的に接点接続するための電子ピンとして、導体柱１４ａがシール層２４でシールされていない開口溝１８に設置されている。
図３で示すように、チップ２２を固定膠２５で半導体パッケージ基板１０に仮に固定し、次にワイヤーボンディングによって金属配線３２で保護層１６を介して半導体パッケージ基板１０の上にある導体柱１４ａと電気的に接続してもよい。
また、図１で示すように、半導体パッケージ基板１０において、誘電層１２を基材として使用することによって、パターン化導体層１４を乗せ、絶縁分離させ、且つパターン化導体層１４を保護する。
誘電層１２の材料は、チップパッケージ用キャスティング化合物、例えば、ノボラック樹脂、エポキシ樹脂、シリコン樹脂或いは他の適切なキャスティング化合物から選ばれるが、これらに限られず、また、キャスティング化合物には、適切な充填剤、例えば粉状の二酸化ケイ素を含んでもよい。
本実施例において、パターン化導体層１４の材料は、金属、例えば、銅、鉄、銀、ニッケル及びその組み合わせから選ばれるが、これらに限られない。
図４Ａから図４Ｆを参照する。図４Ａから図４Ｆは、図１の半導体パッケージ基板１０の製造工程を示す模式図である。
まず、図４Ａで示すように、分離できる仮基板４０を提供し、前記仮基板４０の表面に、複数の開孔４２２を有するパターン化レジスト層４２を形成する。パターン化レジスト層４２は、フォトリソグラフィ技術で形成される。本実施例において、仮基板４０の材料は、鉄、ニッケル、銅などの金属で、或いは前記金属と誘電材料とを組合わせて形成される。もちろん、異なる技術の必要に応じて任意な変更を行ってもよい。
そして、図４Ｂで示すように、パターン化レジスト層４２の前記開孔４２２において、導体材料４４が形成される。本実施例において、導体材料４４の材料は金属、例えば、銅、鉄、銀、ニッケル及びその組み合わせから選ばれるが、これらに限られず、また、異なる材料に応じて、めっき技術、無電解めっき技術、スパッタリング技術或いは蒸着技術によって形成される。
また、図４Ｃで示すように、パターン化レジスト層４２を除去すると、少なくとも一つの第一の導体部と少なくとも一つの第二の導体部を有する前記パターン化導体層１４が得られる。
続いて、図４Ｄで示すように、キャスティング技術によってパターン化導体層１４を覆う誘電層１２を形成する。本実施例において、真空プレス成形技術或いはキャスティング技術によって誘電層１２を形成することができる。キャスティング技術を使用すると、誘電層１２の材料としてチップパッケージ用キャスティング化合物、例えば、ノボラック樹脂、エポキシ樹脂、シリコン樹脂或いは他の適切なキャスティング化合物から選ばれるが、これらに限られず、また、キャスティング化合物は適切な充填剤、例えば粉状の二酸化ケイ素を含んでもよい。
また、キャスティング技術を使用すると、誘電層１２を形成する工程において、樹脂及び粉状のジ酸化ケイ素を有するキャスティング化合物を提供する工程と、液体になるまでキャスティング化合物を加熱する工程と、液体になったキャスティング化合物を第三の開孔に注いでパターン化導体層が高温高圧でキャスティング化合物に包まれる工程と、キャスティング化合物を固化してキャスティング化合物を誘電層１２に形成させる工程を更に含む。ここで、真空プレス成形技術或キャスティング技術で形成される誘電層１２は、キャスティング誘電層と称してもよい。
そして、図４Ｅで示すように、パターン化導体層１４上に位置する誘電層１２の一部を除去する工程によって複数の開口溝１８が形成され、パターン化導体層１４の一部が露出される。ここで、除去する工程とは、削り、プラズマ或いは反応イオン式エッチングなどから選ばれる方法によって誘電層１２の一部を除去することを指す。
最後に、図４Ｆで示すように、仮基板４０を除去すれば、半導体パッケージ基板１０を得られる。この図面で示されるように、仮基板４０を除去した後、パターン化導体層１４の他の一側が露出されて続きの電気的に接続用途に使われる。このとき、パターン化導体層１４の一部である上下両端が導体柱１４ａとして誘電層１２に露出され、その他のパターン化導体層１４が一端のみ導線１４ｂとして誘電層１２の外部に露出される。
また、図４Ｇで示すように、通常の環境に露出されて酸化反応が発生されないように、更に誘電層１２の外部に露出されるパターン化導体層１４の表面上に保護層１６を形成することができる。この保護層１６は、有機ソルダ保護膜、Ｎｉ／Ｐｄ／Ａｕ膜或いはＮｉ／Ａｇ膜であってもよい。
図５を参照する。図５は、本発明に係る第二の実施例の半導体パッケージ基板５０を示す模式図である。
この実施例と第一の実施例の差異は、半導体パッケージ基板５０の誘電層１２の開口溝１８において、更に導電層５２が埋め込まれるように設置され、これにより、導体柱１４ａと導電層５２との合計高度が、誘電層１２の高度と略一致する点である。
この場合に、通常の環境に露出されて酸化反応が発生されないように、更に誘電層１２の外部に露出される導体柱１４ａ、導線１４ｂ或いは導電層５２の表面に保護層１６を形成することができる。
図６を参照する。図６は、図５に係る半導体パッケージ基板５０をランドグリッドアレイパッケージに適用する実施例を示す模式図である。
図６で示されるように、パッケージ構造６０は、チップ２２と、シール層２４とを含む。チップ２２は接続バンプ２３によって、フリップチップ接合方式で保護層１６を介して半導体パッケージ基板５０における外部に露出される導線１４ｂと電気的に接続される。
シール層２４は、チップ２２と、チップ側にあって誘電層１２から露出される導線１４ｂを覆うようにシールし、湿気が外部から進入することを防止する。パッケージに関するプロセスは公知技術であるので、これについての説明はここで省略する。もちろん、図７で示すように、チップ２２を固定ペースト２５で半導体パッケージ基板５０に仮に固定し、次にワイヤーボンディングによって金属配線３２で保護層１６を介して半導体パッケージ基板５０の上にある導体柱１４ａと電気的に接続してもよい。
図８Ａから図８Ｆを参照する。図８Ａから図８Ｆは、本発明に係る第二の実施例の半導体パッケージ基板５０を製造する工程を示す模式図である。
まず、図８Ａで示すように、分離式の仮基板４０を提供し、この仮基板４０の表面に、複数の開孔４２２を有するパターン化レジスト層４２を形成する。
図８Ｂで示すように、パターン化レジスト層４２の開孔４２２に導体層を形成し、次にパターン化レジスト層４２を除去してパターン化導体層１４を得る。そして、図８Ｃで示すように、パターン化導体層１４を覆う誘電層１２を形成する。
図８Ｄで示すように、削り、プラズマ或いは反応イオン式エッチングなどの方法によって、誘電層１２の上に少なくとも一つの開口溝１８を形成し、パターン化導体層１４の表面の一部を露出させる。
図８Ｅで示すように、導電層５２を開口溝１８内に充填し、これにより、開口溝１８から露出される一部のパターン化導体層１４と導電層５２の合計高度が、誘電層１２の高度と略一致する。
最後に、図８Ｆで示すように、仮基板４０を除去して半導体パッケージ基板５０が形成される。この図面で示されるように、仮基板４０を除去した後、パターン化導体層１４の他の側が露出され、続きの電気的な接続に使用される。この場合、通常の環境に露出されて酸化反応が発生されないように、更に誘電層１２の外部に露出されるパターン化導体層１４或いは導電層５２の表面に保護層１６を形成することができる。
上記図８Ａから図８Ｆにおけるプロセス工程の詳細、例えば、仮基板の材料、パターン化レジスト層を形成する方法等は、図４Ａから図４Ｆに教示される内容に従うことができるので、ここで特に説明しない。
以上のように、本発明は新しい半導体パッケージ基板とその製造方法を提供し、パターン化導体層を形成する時に、前記導体柱と導線が同時に形成されることによって、プロセス工程が簡単になる。また、誘電層の高度と導体柱或いは導線の高度と略近似しているので、基板全体の厚さが低下し、配線ピッチが大幅に小さくなることと、環状導線を配布することに合わせて、チップに対して電磁波からの防護を提供できる。
以上説明したことは、本発明の好ましい実施例に過ぎず、本発明の実施範囲を限るものではない。本発明の特許請求の範囲で述べられる特徴と趣旨に均等な変化或いは修飾は、本発明の特許請求の範囲に含まれる。
１０、５０ 半導体パッケージ基板
１２ 誘電層
１４ パターン化導体層
１４ａ 導体柱
１４ｂ 導線
１６ 保護層
１８ 開口溝
２０、６０ パッケージ構造
２２ チップ
２３ 接続バンプ
２４ シール層
２５ 固定膠
２６ スズボール
３２ 金属配線
４０ 仮基板
４２ パターン化レジスト層
４２２ 開孔
４４ 導体材料
５２ 導電層

Claims (5)

  1. 仮基板の一つの表面にパターン化導体層を形成する工程と、
    前記仮基板の前記表面に前記パターン化導体層を覆う誘電層を形成する工程と、
    前記誘電層の上に前記パターン化導体層の一部を露出させる開口溝を少なくとも一つ形成する工程と、
    前記仮基板を除去して前記パターン化導体層の一側及び前記誘電層の一部を露出させる工程と、を含み、
    前記パターン化導体層の一部が前記開口溝から露出されて上下に両端が開放するのは導体柱であり、
    前記パターン化導体層の一端のみ開放するのは導線である、
    半導体パッケージ基板の製造方法。
  2. 前記誘電層を形成する工程は、キャスティング化合物を提供することと、前記キャスティング化合物を液体になるまで加熱することと、液体になった前記キャスティング化合物を注いで前記パターン化導体層を包むことと、液体になった前記キャスティング化合物を固化して前記誘電層を形成することと、を含む請求項１に記載の半導体パッケージ基板の製造方法。
  3. 前記パターン化導体層を形成する工程は、前記仮基板の前記表面に、複数の開孔を有するパターン化レジスト層を形成することと、前記開孔において導体材料を形成することと、前記パターン化レジスト層を除去して前記パターン化導体層を形成することと、を含む請求項１に記載の半導体パッケージ基板の製造方法。
  4. 少なくとも一つの開口溝を有する誘電層と、
    少なくとも一つの、前記誘電層の内部に埋められるパターン化導体層と、を含み、
    前記パターン化導体層の一部が前記開口溝から露出されて上下に両端が開放するのは導体柱であり、
    前記パターン化導体層の一端のみ開放するのは導線であり、前記導体柱及び前記導線は、前記誘電層によって互いに電気絶縁され、前記導体柱の高さは、前記導線の高さと統一であることを特徴とする、
    半導体パッケージ基板。
  5. 前記請求項４に記載の半導体パッケージ基板からなるパッケージ構造であって、
    前記基板表面に設置されるチップと、
    前記チップを覆うようにシールするシール層と、を含む、
    パッケージ構造。
JP2016143293A 2015-12-04 2016-07-21 半導体パッケージ基板及びその製造方法 Active JP6290987B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN201510884611.1 2015-12-04
CN201510884611.1A CN106847778B (zh) 2015-12-04 2015-12-04 半导体封装载板及其制造方法

Publications (2)

Publication Number Publication Date
JP2017103447A JP2017103447A (ja) 2017-06-08
JP6290987B2 true JP6290987B2 (ja) 2018-03-07

Family

ID=58798565

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016143293A Active JP6290987B2 (ja) 2015-12-04 2016-07-21 半導体パッケージ基板及びその製造方法

Country Status (3)

Country Link
US (1) US9806012B2 (ja)
JP (1) JP6290987B2 (ja)
CN (1) CN106847778B (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10037897B2 (en) * 2016-11-29 2018-07-31 Taiwan Semiconductor Manufacturing Co., Ltd. Inter-fan-out wafer level packaging with coaxial TIV for 3D IC low-noise packaging
WO2023037799A1 (ja) * 2021-09-08 2023-03-16 株式会社村田製作所 高周波モジュール

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200948232A (en) * 2008-05-06 2009-11-16 Kinsus Interconnect Tech Corp Manufacturing method of leadless packaging substrate
US7642128B1 (en) * 2008-12-12 2010-01-05 Stats Chippac, Ltd. Semiconductor device and method of forming a vertical interconnect structure for 3-D FO-WLCSP
TWI442530B (zh) 2009-10-14 2014-06-21 Advanced Semiconductor Eng 封裝載板、封裝結構以及封裝載板製程
KR102003279B1 (ko) * 2012-07-17 2019-07-25 삼성전자 주식회사 반도체 몰딩 하부 금형, 반도체 패키지 및 반도체 패키지 제조 방법
TWI463620B (zh) * 2012-08-22 2014-12-01 矽品精密工業股份有限公司 封裝基板之製法
CN104851869B (zh) * 2014-02-14 2017-09-22 恒劲科技股份有限公司 封装装置及其制作方法
CN105097757B (zh) 2014-04-21 2018-01-16 碁鼎科技秦皇岛有限公司 芯片封装基板、芯片封装结构及制作方法
TWI529883B (zh) * 2014-05-09 2016-04-11 矽品精密工業股份有限公司 封裝堆疊結構及其製法暨無核心層式封裝基板及其製法
JP2016039290A (ja) * 2014-08-08 2016-03-22 イビデン株式会社 プリント配線板および半導体パッケージ

Also Published As

Publication number Publication date
US20170162492A1 (en) 2017-06-08
JP2017103447A (ja) 2017-06-08
US9806012B2 (en) 2017-10-31
CN106847778A (zh) 2017-06-13
CN106847778B (zh) 2021-06-29

Similar Documents

Publication Publication Date Title
US10438899B2 (en) Semiconductor packages
TWI392066B (zh) 封裝結構及其製法
JP6476231B2 (ja) 半導体パッケージおよびその製造方法
TWI389220B (zh) 半導體封裝件及其製法
CN102446882B (zh) 一种半导体封装中封装系统结构及制造方法
CN102354691B (zh) 一种高密度四边扁平无引脚封装及制造方法
CN102543937B (zh) 一种芯片上倒装芯片封装及制造方法
JP2019512168A (ja) シリコン基板に埋め込まれたファンアウト型の３ｄパッケージ構造
US8330267B2 (en) Semiconductor package
US8304268B2 (en) Fabrication method of semiconductor package structure
CN102339809B (zh) 一种多圈引脚排列四边扁平无引脚封装及制造方法
KR101605600B1 (ko) 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스
TWI582861B (zh) 嵌埋元件之封裝結構及其製法
CN105990268B (zh) 电子封装结构及其制法
TWI467714B (zh) 半導體封裝件及其製法
CN103021890A (zh) 一种qfn封装器件的制造方法
CN102354689B (zh) 一种面阵引脚排列四边扁平无引脚封装及制造方法
JP6290987B2 (ja) 半導体パッケージ基板及びその製造方法
CN112352305B (zh) 芯片封装结构及芯片封装方法
CN111725146A (zh) 电子封装件及其制法
TWI712147B (zh) 電子封裝件及其製法
US8653661B2 (en) Package having MEMS element and fabrication method thereof
CN113496983A (zh) 半导体封装载板及其制法与半导体封装制程
TWI624011B (zh) 封裝結構及其製法
TW201639089A (zh) 晶片封裝結構的製作方法

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170606

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170803

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20180130

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20180208

R150 Certificate of patent or registration of utility model

Ref document number: 6290987

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250