JP2019512168A - シリコン基板に埋め込まれたファンアウト型の３ｄパッケージ構造 - Google Patents

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Abstract

シリコン基板に埋め込まれたファンアウト型の３Ｄパッケージ構造において、機能性チップ（２）は、シリコン基板（１）の前面（１０１）の溝（１０３）内に嵌め込まれて、シリコン基板の前面の溝以外の領域に垂直な導電性貫通穴（１０４）が作製されて、導電性貫通穴を通じて、機能性チップは、電気的特性を、シリコン基板の裏面（１０２）に出力させることができて、シリコン基板の前面及び背面に、再配線（５）及びはんだボール（７）が作製されることができる。シリコン基板とチップとの同士の熱膨張係数が接近しているため、パッケージ構造は、高い信頼性が具備されて、この構造は、３Ｄパッケージ相互接続が可能である。

Description

本発明は、電子パッケージ技術分野に関し、具体的にシリコン基板に埋め込まれたファンアウト型の３Ｄパッケージ構造に関する。
現在の半導体産業では、電子パッケージングは産業発展の重要な方向性となっており、数十年にわたるパッケージ技術の発展に伴い、高密度で小型のパッケージング要求がパッケージの主流になっている。
ウェーハレベルのファンアウトパッケージは、ウェーハの再構成とウェーハレベルの再配線の方式を通して、Ｉ / Ｏがパッケージ表面に再配線面で配列してパッケージされることによって、Ｉ / Ｏピッチ拡張を容易にし、次のレベルの相互接続のピッチ要求を満たす。現在、ウェーハ再構成の材料は、主に成形プラスチックや、基板実装用のプリプレグなどの有機材料や、機能性チップのファンアウト構造を実現するプラスチックパッケージであり、最終的には単一のパッケージングに切断される。
現在、数年にわたる研究開発と産業化を通じて、ウェーハレベルのファンアウトパッケージは、多数のＩ / Ｏと優れた集積の融通性を備えた先進なパッケージ技術であると考えられている。スマートフォンの発展に伴い、ファンアウト型パッケージに対して３次元スタッキングの技術的要求が求められている。例えば、元では、ＰＯＰパッケージを使用してマイクロプロセッサチップとメモリチップを集積し、そのＰＯＰ下パッケージングは、ＢＧＡパッケージ形式を使用するものである。現在では、成形プラスチックに垂直貫通孔を形成してマイクロプロセッサの３Ｄファンアウト型のパッケージ構造を形成することにより、ＰＯＰ下パッケージ形式に取って代わることができ、より高密度で更なる小型の相互接続を実現できる。また、産業チェーンの観点からは、基板材料を必要とせずに、外注メーカーまたはパッケージング工場で直接に行うことができる。
より薄く、より軽く、より高いピン密度、より低いコスト、システム集積の方面への電子製品の発展に従って、単一の機能性チップパッケージ技術の使用は、産業界のニーズを満たすことはできなくて、ファンアウトウェーハレベルパッケージ技術の現れは、パッケージング業界が低コストのパッケージングへの発展に機会を提供する。このようにして、次世代の主要なパッケージ技術として、ファンアウトウェーハレベル技術が現在に発展されている。
しかし、現在のファンアウト型パッケージの際立った問題は、成形プラスチックを使用してウェーハを再構成するものであって、成形プラスチックのウェーハに対する技術加工は、従来のシリコンウェーハの製成と大きな差が存在する。フォトリソグラフィ、現像、露光、精細な金属線の製作、ボール配置などがシリコンウェーハで行われるものは、とても成熟したものである。しかし、成形プラスチック自体は、上記プロセスには非常に適しておらず、特に外注メーカーの場合において、成形プラスチックウェーハに基づいたファンアウトプロセスの開発のために、多くのプロセスのチャレンジを克服する必要があって、特注の関連機器を必要として、これによって、反りやすい成形プラスチックの保持及び成形プラスチックの表面で精細な線を作製するような課題を解決している。さらに、構造自体から見て、成形プラスチックの熱膨張係数は、シリコンの熱膨張係数との差が大きくて、信頼性の問題をもたらすものとして、ファンアウト型構造が１２×１２ｍｍ２を超えたパッケージに適していないということを説明する報告が存在しており、大きな消費電力のチップに対して、成形プラスチックの放熱も、また問題である。
特許番号ＺＬ２０１２１０２４３９５８.４である中国特許文献には、ファンアウト型ウェーハレベル機能性チップのパッケージ方法が開示されて、それは、機能性チップ、金属微細構造、高密度配線層、シリコンキャビティ、リンク層、及びはんだボールバンプを含んで、機能性チップにスパッタリング、フォトリソグラフィ、電気メッキ等のプロセスにより金属微細構造が形成され、機能性チップが高密度配線層にフリップされ、光学的マスキングやエッチング等の方法によりシリコンキャビティに凹型のシリコンキャビティが形成されて、前記シリコンキャビティがシリコンキャビティ内に機能性チップを座屈させて、前記高密度配線層とシリコンキャビティとがリンク層を介してリンクされ、封止層およびリンク層を加熱して硬化させている。 しかしながら、本発明は、プロセスが複雑であり、コストが高く、薄い型の実装工程には適していない。
特許番号ＺＬ２０１１１００６９８１５.１である中国特許文献には、ファンアウトシステムパッケージ方法が開示されて、この方法は、キャリア基板を用意して、キャリア基板に離型フィルムが形成されて、離型フィルムに保護層が形成されて、保護層の中に再配線金属層が形成されて、保護層上に再配線金属層と電気的に接続された配線実装層が形成されて、配線実装層にワイヤリンク実装層が形成されて、各実装層同士が電気的に接続されて、キャリア基板と離型フィルムを除去させて、第１の保護層内の再配線金属を露出させて、露出された再配線金属に金属はんだボールを形成させるようなプロセスを含んでいる。 当該特許の技術案は、システム内の抵抗、インダクタンスおよび機能性チップ間の干渉要因を低減させることができる。
特許番号ＺＬ２０１１１００３２２６４.１である中国特許文献には、高集積ウェーハファンアウト実装構造が開示されて、それは、機能性チップと受動素子とからなる、機能面を有する被パッケージユニットと、被パッケージユニットの機能面に対向する他面に形成された、被パッケージユニットを封入硬化させるシール材層とを含んで、前記シール材層の表面の被パッケージユニットに対応する間に、溝が設けられている。中国特許２０１１１００３２５１９.７には、（１）キャリア基板に接着層が形成されるステップと、（２）機能性チップと受動素子とからなる被パッケージユニットの機能面を前記接着層に貼るステップと、（３）キャリア基板の機能性チップと受動素子が貼られる面を、シール材層として形成させて、封入硬化させて、前記シール材層の表面の被パッケージユニットに対応する間に、溝が設けられるステップと、（４）前記キャリア基板と接着層を取り外すステップと、を含んだ高集積ウェーハファンアウト実装方法が開示されている。上記特許は、ウェーハパッケージの後続のプロセスにおいてシール材層の反り変形を避けて、ウェーハパッケージ製品の品質を向上させることができる。
上記現行技術は、パッケージの方法を改善したが、ファンアウトウェーハレベルのプロセスにおける複雑なプロセスおよび高コストの問題を解決するものではなく、３次元集積化には適していないものである。
上記技術問題を解決するために、本発明は、シリコン基板に埋め込まれたファンアウト型３Ｄパッケージ構造を提供して、このシリコン基板に埋め込まれたファンアウト型３Ｄパッケージ構造は、ファンアウトの基板として成形プラスチックまたは他の非シリコン材料の代わりにシリコン基板を用いて、成形プラスチック材料でウェーハを再構成することからもたらす、反りや熱膨張係数不適合のような問題を解決しているものであり、シリコン基板での成熟されたプロセスを使用して高密度配線を作製するものであり、３次元垂直相互接続を図るように、さまざまな方法を用いてシリコン基板に垂直導電性貫通穴を製作できるものである。
本発明は、技術的方案がこのように実現されるものである。
シリコン基板に埋め込まれたファンアウト型の３Ｄパッケージ構造であって、それは一シリコン基板と少なくとも一機能性チップを含んでおり、前記シリコン基板には、少なくとも一つの溝を備えて、前記機能性チップは、機能面が上に向いて前記溝内に嵌め込まれて、前記機能性チップと前記溝の間はポリマーで接着されて、前記シリコン基板の溝箇所以外のところに、シリコン基板を貫通する少なくとも一つの導電性貫通穴が形成され、少なくとも一つの前記導電性貫通穴は、前記機能性チップのパッドに電気的に接続され、前記シリコン基板の前面と裏面の両方に、電気出力構造を備えている。
さらに、前記機能性チップは集積回路チップまたはＭＥＭＳ（Ｍｉｃｒｏ−Ｅｌｅｃｔｒｏ−Ｍｅｃｈａｎｉｃａｌ Ｓｙｓｔｅｍｓ）チップである。
さらに、前記溝の垂直断面形状は矩形または台形であり、且つ前記溝の深さは、前記シリコン基板の厚さ以下である。
さらに、前記導電性貫通穴の軸方向は、前記シリコン基板の前面に垂直にされるものである。
さらに、前記導電性貫通穴に充填された金属は、チタン、タンタル、クロム、タングステン、銅、アルミニウム、ニッケルおよび金のうちの１種または多種である。
さらに、前記導電性貫通穴に充填された金属は、低融点はんだのスズ、スズ銀、スズ銅、スズ金、スズインジウム、及びスズ銀銅のうちの１種である。
さらに、前記導電性貫通穴は導電性接着剤で充填されている。
さらに、前記導電性貫通穴と前記シリコン基板の間は電気的に絶縁される。
さらに、前記電気出力構造は、はんだボール、金属突起、導電性接着剤のうちの１種である。
さらに、前記シリコン基板の前面と裏面に、少なくとも一枚の金属配線が形成された。
本発明の有益な効果は、以下のようである。本発明は、シリコン基板に埋め込まれたファンアウト型の３Ｄパッケージ構造を提供して、このパッケージ構造において、機能性チップは、同一な材質のシリコン基板の溝に有機ポリマーによって接着されて埋め込まれ、シリコン基板の前面の溝以外の領域に垂直導電性貫通穴が作製されて、機能性チップは、導電性貫通穴を介して電気をシリコン基板の裏面に出力させることができ、シリコン基板の前面と裏面に金属配線とはんだボールが作製されることができる。この構造の利点は、以下のようである。まず、シリコン基板とチップとの同士の熱膨張係数が近いために、パッケージ構造は、よい信頼性が具備され、次いで、この構造は、３Ｄパッケージ相互接続が可能であり、その後、シリコン基板を用いて細い線や高密度配線を製作させることができて、高密度相互接続のニーズを満たすことができ、最後に、このパッケージ構造は、より容易に小型化および薄型化を図ることができるものである。
本発明においてシリコン基板がウェーハである場合の埋め込み機能性チップの上面図である。 本発明においてウェーハの前面にチップが埋め込まれて、それにその上に第１絶縁層が作製される概略断面図である。 本発明において第１絶縁層にフォトリソグラフィ/エッチングにより形成されたシリコンブラインドホールの概略構成図である。 本発明において、第１絶縁層とシリコンブラインドホール内に第２絶縁層が作製されて、それにフォトリソグラフィ/エッチングによりチップのパッドを露出させる概略構成図である。 本発明においてシリコンブラインドホールでの充填金属及びその表面上での第１金属再配線の形成の概略構成図である。 本発明において、第１金属再配線に第１パッシベーション層が形成されて、それに金属配線に対応のパッシベーション層開口部が開口される概略構成図である。 本発明において、シリコン基板ウェーハの裏面を薄くさせて、シリコンブラインドホール内の金属を露出させる概略構成図である。 本発明において、薄くされたシリコンウェーハの裏面に第３絶縁層が敷設され、それにシリコンブラインドホール内の第１金属再配線を露出させる概略構成図である。 本発明において第３絶縁層で再配線をして、導電性貫通穴の接続の金属を形成する概略構成図である。 本発明において、第２金属再配線に第２パッシベーション層が形成されて、それに金属配線に対応のパッシベーション層開口部が開口される概略構成図である。 本発明において、シリコン基板ウェーハの第１と、裏面の第１と、第２金属再配線のパッシベーション層の開口部に、はんだボールが形成される概略構成図である。
本発明の技術的な内容をより明確に理解できるために、特に、以下の実施例をあげて詳しく説明して、その目的は、本発明の内容をよりよく理解するためだけであって、本発明の請求保護の範囲を限定するものではない。実施例の図面の構造では、各構成部分が、標準比率でスケーリングされていないものであるから、実施例の各構成の実際の相対的なサイズを示すものではない。
図１１が示すものは、一つのシリコン基板１と少なくとも一つの機能性チップ２を含んだ、シリコン基板に埋め込まれたファンアウト型の３Ｄパッケージ構造である。前記シリコン基板１は、溝１０３を通じて機能性チップの機能面以外の他表面が封止されて、機能性チップ２とシリコン基板１との間に接着層を備えて、シリコン基板１上の溝の近傍にいくつかの垂直な導電性貫通穴１０４を備えて、前記機能性チップ２上の少なくとも１つのパッド２０１が導電性貫通穴１０４に電気的に接続され、シリコン基板１の前面１０１および裏面１０２に電気出力構造７が形成される。このように、機能性チップの材質と同一のシリコン基板の前面に溝を製作することで、機能性チップをその中に埋め込むととともに、シリコン基板の前面の溝以外の領域に少なくとも一つの導電性貫通穴が製作されて、導電性貫通穴を通じて、機能性チップのパッドの電気的特性をシリコン基板の裏面に出力させるとともに、シリコン基板の前面及び裏面にはんだボールが形成され、外部のチップまたはプリント回路基板は、シリコン基板の前面および裏面のはんだボールを介して、シリコン基板に埋め込まれた機能性チップと電気的に接続されて、３Ｄパッケージに要求される特定の機能を達成することができる。なお、現在の成形プラスチックを使用するファンアウトパッケージ構造の熱膨張係数の不適合や、成形プラスチックのウェーハを再構成する歪みからもたらす技術加工の困難性などの問題を効果的に解決でき、同時に、本発明は、全ての動作がシリコン基板だけで行われるものであって、プロセスは成熟しており、高密度相互接続及びパッケージの小型化に適しているものである。
好ましくは、前記溝の垂直断面形状は矩形または台形であり、且つ前記溝の深さは、前記シリコン基板の厚さ以下である。
好ましくは、前記導電性貫通穴の軸方向は、前記シリコン基板の前面に垂直にされるものである。
前記導電性貫通穴に充填される金属は、チタン、タンタル、クロム、タングステン、銅、アルミニウム、ニッケルおよび金のような金属材料の１種または多種であってもよく、物理的気相堆積や電気めっき充填などの方式によって実現されるものである。なお、それは、スズ、スズ銀、スズ銅、スズ金、スズインジウム、スズ銀銅などの低融点はんだの１種で、充填することもできる。前記導電性貫通穴は、導電性ペーストで充填することもでき、貫通穴を製作した後、導電性接着剤して充填することもできる。 好ましくは、前記導電性貫通穴は、チタン、銅金属で充填され、そのチタンは接着層である。
好ましい実施例として、本発明に係るシリコン基板に埋め込まれたファンアウト型の３Ｄパッケージ構造の作製方法は、以下のようなステップを含んでいる。
（Ａ）機能性チップの材質と同一のシリコン基板１を用意して、前記シリコン基板は前面１０１と、それに相対する裏面１０２を備えて、前記シリコン基板の前面に少なくとも一つの溝１０３がエッチングで形成されて、溝は、形状が台形や、矩形や、溝が表されるその他の形状であってもよく、溝は、上開口が溝の底より大きくされて、深さがパッケージされたチップの厚さに相当するものであって、そして、前記溝のサイズはチップの内蔵を満たすことができるものである。
好ましくは、図１に示すように、前記シリコン基板はウェーハであり、前記ウェーハに配列に配布された、いくつかの溝が形成され、溝は、側壁が垂直なものである。
（Ｂ）図２に示すように、前記溝内に、接着層3を通じて、少なくとも一つの機能性チップ２が貼付けされるとともに、前記機能性チップのパッド面を外側に向かせて、前記機能性チップのパッド面は、前記シリコン基板の前面に近づいているものであり、且つ前記機能性チップと前記溝の側壁との間には、隙間があり、隙間がポリマーに充填されており、実施する場合において、機能性チップは、接着剤やドライフィルムを用いて、シリコン基板の溝の内に貼付けされることができるが、本実施形態で使用された接続方式は、接着剤を使用して接続するものであって、機能性チップと前記溝の側壁との間において、隙間が第１絶縁層４０１に充填される。
（Ｃ）図３に示すように、前記隙間の内において、前記機能性チップのパッド面及び前記シリコン基板の前面に、一枚の第１絶縁層４０１が全面に亘って配布されて、シリコン基板の前面の溝以外の領域において、少なくとも一つのシリコンブラインドホール１０５が、ある程度の深さで形成されており、実施する場合において、まず、第1絶縁層での所定のシリコンブラインドホールの箇所に、フォトリソグラフィプロセスを利用して開口部を露出させてもよく、フォトリソグラフィプロセスは、主にフォトレジストの塗布、露光、現像などの作業を含んだものである。その後、この開口部を深層エッチングして、ある程度の深さでシリコンブラインドホールが形成されて、エッチングは、ドライエッチングとウェットエッチングに分けられて、ドライエッチングは、一つの新しいタイプであり、プラズマ（plasma）を利用して半導体材料のエッチング加工をするものである。好ましい実施形態として、本発明は、ドライエッチングによって、ある程度の深さでシリコンブラインドホールが形成されるものである。
（Ｄ）図４に示すように、第１絶縁層の上及び前記シリコンブラインドホールの内に、一枚の第２絶縁層４０２が全面に亘って配布されて、且つ前記機能性チップのパッド２０１を露出させて、第２絶縁層の材質は、第１絶縁層の材質と同一なものでもよく、類似のものでもよい。エッチングまたはフォトリソグラフィプロセスにより、第１、第２絶縁層の下の機能性チップのパッドを露出させて、好ましくは、シリコンブラインドホールに第２絶縁層を充填する方式は、スプレー法により作製するものである。
（Ｅ）図５に示すように、シリコンブラインドホールに金属が充填されるとともに、表面の絶縁層に第１金属再配線５０１が配布されて、それに、前記第１金属再配線と前記機能性チップのパッドとを電気的に接続させて、前記第１金属再配線にパッドが形成されており、実施する場合において、金属再配線の各枚の金属材質は、銅、ニッケル、パラジウム、および金のうちの1つであってもよく、金属再配線の形成方法は、電気メッキ、無電解メッキ、真空蒸着法、及び物理的気相堆積のうちの1つであってもよい。 シリコンブラインドホール内の金属充填は、その穴が全て充填されてもよく、その一部のみが充填されてもよいものであり、この実施例では、コストの因子を考えて、ブラインドホールに金属がすべて充填されるものではない。
好ましくは、シリコンブラインドホール内の金属再配線は、材質がチタン、銅である。
（Ｆ）図６に示すように、前記第１金属再配線の上に、一つの第１パッシベーション層６０１が製作されて、第1金属再配線の所定のパッド箇所において、第１パッシベーション層が開かれて、パッドが製作されている。
（Ｇ）図７に示すように、前記シリコン基板の裏面を研磨して薄くさせて、前記シリコンブラインドホールのうちの金属を露出させ、シリコン基板を薄くさせるプロセスは、研磨やドライエッチングやウェットエッチングのうちの１種または２種の組み合わせであってもよいものである。
（Ｈ）図８と図９に示すように、前記シリコン基板の裏面に第３絶縁層４０３が配布されて、フォトリソグラフィ、現像、露光などのプロセスによって、前記シリコンブラインドホールのうちの金属を露出させて、第３絶縁層に第２金属再配線５０２が配布されて、それを導電性貫通穴に電気的に接続させている。
（Ｉ）図１０に示すように、前記第２金属再配線の上に、一つの第２パッシベーション層６０２が製作されて、第２金属再配線の所定のパッド箇所において、第２パッシベーション層が開かれて、パッドが製作されている。
（Ｊ）図１１に示すように、前記シリコン基板の前面と裏面の上のパッド箇所に、電気出力構造７が形成されている。電気出力構造は、はんだボール又は金属突出であってもよく、本実施例では、はんだボールは、好ましいものである。はんだボールの形成方式は、前面にまずはんだボールが形成されて、その後にシリコン基板の裏面にはんだボール形成されるものである。
好ましくは、前記第１金属再配線及び前記第２金属再配線の形成プロセスは、絶縁層上のシード金属層の堆積、接着剤のコーティング、フォトリソグラフィ、露光、現像、メッキ、接着剤の除去、及びシード層のエッチングを含んだものである。あるいは、絶縁層上の全面にシード金属層を堆積し、シード金属層上に金属再配線パターンをフォトリソグラフィして露出させて、露出された金属再配線パターン上に電気メッキ/無電解メッキの方式によって金属線路が形成されて、最後に、パターン以外のシード金属層を除去させて、金属再配線が形成されるものである。
本発明の構造を形成する別の方法は、以下のようなステップであってもよい。（１）一つのシリコン基板上に垂直貫通穴相互接続構造が製備される。穴は、レーザアブレーションされた貫通穴であってもよく、次いで、絶縁層、シード層、メッキ充填または液体金属はんだ充填または導電性ペースト印刷充填を作製する。好ましくは、金属の電気メッキによって充填されるものである。（２）溝の内に機能性チップを埋め込ませるように、前記シリコン基板にエッチングで溝が作成される。（３）前面の上に再配線金属層が作製されて、機能チップ上の少なくとも1つのパッドを一つの垂直導電性貫通穴に電気的に接続させて、パッシベーション層が作製されて、所定のパッド箇所においてパッシベーション層が開かれて、パッドが作製されて、はんだボールの印刷又は金属突起の作製をさせている。（４）裏面の上に再配線金属層が作製されて、金属配線が垂直導電性貫通穴に接続され、パッシベーション層が作製されて、所定のパッド箇所においてパッシベーション層が開かれて、パッドが作製されて、はんだボールの印刷又は金属突起の作製をさせている。（５）切断されて、最後の単一のパッケージングが形成される。
上記の実施形態は、図面を参照して本発明の好ましい実施形態を詳細に説明するものである。 当業者であれば、本発明の本質から逸脱することなく上記の実施形態に様々な修正や変更を加えたことは、すべて本発明の請求の保護範囲内に入ることである。
１・・・シリコン基板
１０１・・・前面
１０２・・・裏面
１０３・・・溝
１０４・・・シリコン導電性貫通穴
１０５・・・シリコンブラインドホール
２・・・機能性チップ
２０１・・・パッド
３・・・接着層
４・・・絶縁層
４０１・・・第１絶縁層
４０２・・・第２絶縁層
４０３・・・第３絶縁層
５・・・金属再配線
５０１・・・第１金属再配線
５０２・・・第２金属再配線
６・・・パッシベーション層
６０１・・・第１パッシベーション層
６０２・・・第２パッシベーション層
７・・・電気出力構造
特許番号ＺＬ２０１１１００３２２６４.１である中国特許文献には、高集積ウェーハファンアウト実装構造が開示されて、それは、機能性チップと受動素子とからなる、機能面を有する被パッケージユニットと、被パッケージユニットの機能面に対向する他面に形成された、被パッケージユニットを封入硬化させるシール材層とを含んで、前記シール材層の表面の被パッケージユニットに対応する間に、溝が設けられている。中国特許２０１１１００３２５９１.７には、（１）キャリア基板に接着層が形成されるステップと、（２）機能性チップと受動素子とからなる被パッケージユニットの機能面を前記接着層に貼るステップと、（３）キャリア基板の機能性チップと受動素子が貼られる面を、シール材層として形成させて、封入硬化させて、前記シール材層の表面の被パッケージユニットに対応する間に、溝が設けられるステップと、（４）前記キャリア基板と接着層を取り外すステップと、を含んだ高集積ウェーハファンアウト実装方法が開示されている。上記特許は、ウェーハパッケージの後続のプロセスにおいてシール材層の反り変形を避けて、ウェーハパッケージ製品の品質を向上させることができる。
本発明においてシリコン基板がウェーハである場合の埋め込み機能性チップの上面図である。 本発明においてウェーハの前面にチップが埋め込まれて、それにその上に第１絶縁層が作製される概略断面図である。 本発明において第１絶縁層にフォトリソグラフィ/エッチングにより形成されたシリコンブラインドホールの概略構成図である。 本発明において、第１絶縁層とシリコンブラインドホール内に第２絶縁層が作製されて、それにフォトリソグラフィ/エッチングによりチップのパッドを露出させる概略構成図である。 本発明においてシリコンブラインドホールでの充填金属及びその表面上での第１金属再配線の形成の概略構成図である。 本発明において、第１金属再配線に第１パッシベーション層が形成されて、それに金属配線に対応のパッシベーション層開口部が開口される概略構成図である。 本発明において、シリコン基板ウェーハの裏面を薄くさせて、シリコンブラインドホール内の金属を露出させる概略構成図である。 本発明において、薄くされたシリコンウェーハの裏面に第３絶縁層が敷設され、それにシリコンブラインドホール内の第１金属再配線を露出させる概略構成図である。 本発明において第３絶縁層で再配線をして、導電性貫通穴の接続の金属を形成する概略構成図である。 本発明において、第２金属再配線に第２パッシベーション層が形成されて、それに金属配線に対応のパッシベーション層開口部が開口される概略構成図である。 本発明において、第１パッシベーション層と第２パッシベーション層との開口部における所定位置にはんだボールが形成される概略構成図である。

Claims (10)

  1. シリコン基板（１）と少なくとも機能性チップ（２）を含む、シリコン基板に埋め込まれたファンアウト型の３Ｄパッケージ構造において、
    前記シリコン基板（１）には、少なくとも一つの溝（１０３）を備え、
    前記機能性チップ（２）は、機能面が上に向いて前記溝内に嵌め込まれ、前記機能性チップ（２）と前記溝の間はポリマーで接着され、
    前記シリコン基板（１）の溝箇所以外のところに、シリコン基板を貫通する少なくとも一つの導電性貫通穴（１０４）が形成され、
    少なくとも一つの前記導電性貫通穴（１０４）は、前記機能性チップ（２）のパッド（２０１）に電気的に接続され、前記シリコン基板（１）の前面（１０１）と裏面（１０２）の両方に、電気出力構造（７）を備えている、ことを特徴とするシリコン基板に埋め込まれたファンアウト型の３Ｄパッケージ構造。
  2. 前記機能性チップは集積回路チップまたはＭＥＭＳチップである、ことを特徴とする請求項１に記載のシリコン基板に埋め込まれたファンアウト型の３Ｄパッケージ構造。
  3. 前記溝の垂直断面形状は矩形または台形であり、且つ前記溝の深さは、前記シリコン基板の厚さ以下である、ことを特徴とする請求項１に記載のシリコン基板に埋め込まれたファンアウト型の３Ｄパッケージ構造。
  4. 前記導電性貫通穴の軸方向は、前記シリコン基板の前面に垂直されるものである、ことを特徴とする請求項１に記載のシリコン基板に埋め込まれたファンアウト型の３Ｄパッケージ構造。
  5. 前記導電性貫通穴に充填された金属は、チタン、タンタル、クロム、タングステン、銅、アルミニウム、ニッケルおよび金のうちの１種または多種である、ことを特徴とする請求項１に記載のシリコン基板に埋め込まれたファンアウト型の３Ｄパッケージ構造。
  6. 前記導電性貫通穴に充填された金属は、低融点はんだのスズ、スズ銀、スズ銅、スズ金、スズインジウム、及びスズ銀銅のうちの１種である、ことを特徴とする請求項１に記載のシリコン基板に埋め込まれたファンアウト型の３Ｄパッケージ構造。
  7. 前記導電性貫通穴は導電性接着剤で充填されている、ことを特徴とする請求項１に記載のシリコン基板に埋め込まれたファンアウト型の３Ｄパッケージ構造。
  8. 前記導電性貫通穴と前記シリコン基板の間は電気的に絶縁される、ことを特徴とする請求項１に記載のシリコン基板に埋め込まれたファンアウト型の３Ｄパッケージ構造。
  9. 前記電気出力構造は、はんだボール、金属突起、導電性接着剤のうちの１種である、ことを特徴とする請求項１に記載のシリコン基板に埋め込まれたファンアウト型の３Ｄパッケージ構造。
  10. 前記シリコン基板の前面と裏面に、少なくとも一枚の金属配線が形成された、ことを特徴とする請求項１に記載のシリコン基板に埋め込まれたファンアウト型の３Ｄパッケージ構造。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210153760A (ko) * 2019-05-10 2021-12-17 어플라이드 머티어리얼스, 인코포레이티드 패키지 구조 및 제작 방법들
KR20220132452A (ko) 2021-03-23 2022-09-30 가부시기가이샤 디스코 패키지 디바이스의 제조 방법
KR20230076762A (ko) 2021-11-24 2023-05-31 가부시기가이샤 디스코 패키지 디바이스의 제조 방법
KR20230132694A (ko) 2022-03-09 2023-09-18 가부시기가이샤 디스코 패키지 디바이스의 제조 방법
US11837680B2 (en) 2019-05-10 2023-12-05 Applied Materials, Inc. Substrate structuring methods
US11927885B2 (en) 2020-04-15 2024-03-12 Applied Materials, Inc. Fluoropolymer stamp fabrication method

Families Citing this family (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9305852B1 (en) * 2014-11-11 2016-04-05 Texas Instruments Incorporated Silicon package for embedded electronic system having stacked semiconductor chips
CN105023900A (zh) * 2015-08-11 2015-11-04 华天科技（昆山）电子有限公司 埋入硅基板扇出型封装结构及其制造方法
CN105575913B (zh) 2016-02-23 2019-02-01 华天科技（昆山）电子有限公司 埋入硅基板扇出型3d封装结构
US10170410B2 (en) * 2016-08-18 2019-01-01 Samsung Electro-Mechanics Co., Ltd. Semiconductor package with core substrate having a through hole
US9997467B2 (en) * 2016-08-19 2018-06-12 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages and methods of forming the same
CN106129023A (zh) * 2016-08-30 2016-11-16 华天科技（昆山）电子有限公司 双面贴装的扇出封装结构及封装方法
KR101963278B1 (ko) * 2016-10-28 2019-07-31 삼성전자주식회사 팬-아웃 반도체 패키지 및 그 제조방법
US20180122749A1 (en) * 2016-11-01 2018-05-03 Advanced Semiconductor Engineering, Inc. Semiconductor wafer, semiconductor package and method for manufacturing the same
CN107452689A (zh) * 2017-09-14 2017-12-08 厦门大学 三维系统级封装应用的内嵌扇出型硅转接板及制作方法
US10347586B2 (en) 2017-11-30 2019-07-09 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
KR102039712B1 (ko) * 2017-11-30 2019-11-26 삼성전자주식회사 팬-아웃 반도체 패키지
CN109987572A (zh) * 2017-12-29 2019-07-09 中芯长电半导体（江阴）有限公司 一种mems晶圆级封装结构及方法
US10504841B2 (en) 2018-01-21 2019-12-10 Shun-Ping Huang Semiconductor package and method of forming the same
CN110299329A (zh) * 2018-03-21 2019-10-01 华为技术有限公司 一种封装结构及其制作方法、电子设备
CN109148431B (zh) * 2018-07-18 2020-04-17 华天科技（昆山）电子有限公司 距离传感器芯片封装结构及其晶圆级封装方法
US11031345B2 (en) * 2018-08-14 2021-06-08 Medtronic, Inc. Integrated circuit package and method of forming same
TWI701745B (zh) * 2018-08-28 2020-08-11 財團法人工業技術研究院 異質整合組裝結構及其製造方法
CN109346414A (zh) * 2018-10-11 2019-02-15 深圳市修颐投资发展合伙企业（有限合伙） 水密线路板制作方法
CN109494163A (zh) * 2018-11-20 2019-03-19 苏州晶方半导体科技股份有限公司 芯片的封装结构以及封装方法
US11069622B2 (en) 2019-03-22 2021-07-20 At&S Austria Technologie & Systemtechnik Aktiengesellschaft Interposer-type component carrier and method of manufacturing the same
CN112205082B (zh) * 2019-04-23 2022-08-09 庆鼎精密电子（淮安）有限公司 电路板及其制作方法
US11380620B2 (en) * 2019-06-14 2022-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package including cavity-mounted device
CN110729255A (zh) * 2019-08-08 2020-01-24 厦门云天半导体科技有限公司 一种键合墙体扇出器件的三维封装结构和方法
CN112786467A (zh) * 2019-11-07 2021-05-11 长鑫存储技术有限公司 半导体结构、制备方法及半导体封装结构
CN110931477B (zh) * 2019-11-28 2021-12-07 国网江苏省电力有限公司常州供电分公司 一种智能功率模块及其制备方法
US11049781B1 (en) * 2020-02-13 2021-06-29 Panjit International Inc. Chip-scale package device
CN111312697B (zh) * 2020-02-28 2022-02-22 西安微电子技术研究所 一种三维堆叠集成结构及其多芯片集成结构和制备方法
CN111430310A (zh) * 2020-04-02 2020-07-17 华天科技（昆山）电子有限公司 芯片内系统集成封装结构及其制作方法、立体堆叠器件
CN111696870A (zh) * 2020-05-20 2020-09-22 广东佛智芯微电子技术研究有限公司 一种双面扇出封装方法及双面扇出封装结构
CN111627947B (zh) * 2020-05-29 2023-09-01 北京工业大学 一种cis芯片扇出型封装方法
CN111524467B (zh) * 2020-06-11 2022-06-21 厦门通富微电子有限公司 一种显示装置及其制备方法
CN111968942B (zh) * 2020-08-24 2023-08-04 浙江集迈科微电子有限公司 一种转接板侧壁互联射频模组的互联工艺
US11804416B2 (en) * 2020-09-08 2023-10-31 UTAC Headquarters Pte. Ltd. Semiconductor device and method of forming protective layer around cavity of semiconductor die
CN112151457A (zh) * 2020-09-22 2020-12-29 维沃移动通信有限公司 封装结构及其制作方法和电子设备
CN112670278B (zh) * 2020-12-23 2023-04-18 成都海光集成电路设计有限公司 一种芯片封装结构及芯片封装方法
US20220208559A1 (en) * 2020-12-30 2022-06-30 Advanced Micro Devices, Inc. Method and apparatus for chip manufacturing
CN113078148B (zh) * 2021-03-12 2024-03-26 上海易卜半导体有限公司 半导体封装结构、方法、器件和电子产品
CN113380637B (zh) * 2021-05-20 2023-11-17 苏州通富超威半导体有限公司 扇出型封装方法及扇出型封装器件
CN113675156B (zh) * 2021-07-31 2023-10-17 江苏纳沛斯半导体有限公司 一种扇出型封装晶圆
KR102653531B1 (ko) * 2021-10-14 2024-04-02 주식회사 네패스라웨 반도체 패키지
TWI800104B (zh) * 2021-11-19 2023-04-21 欣興電子股份有限公司 晶片封裝結構及其製作方法
CN115148608A (zh) * 2022-06-28 2022-10-04 上海交通大学 硅基su-8薄膜封装的散热优化方法
CN115101514A (zh) * 2022-07-08 2022-09-23 华天科技（昆山）电子有限公司 一种高密度3d堆叠扇出型封装结构及其制造工艺
CN117672981A (zh) * 2022-08-16 2024-03-08 华为技术有限公司 芯片封装结构、封装方法、电子设备
CN116169115B (zh) * 2022-12-21 2023-07-21 惠州市金百泽电路科技有限公司 一种埋入式芯片封装模块结构及其制作方法
CN116110873A (zh) * 2023-04-13 2023-05-12 广东赛昉科技有限公司 一种三维堆叠芯片的封装结构及其封装方法
CN116165753B (zh) * 2023-04-14 2023-07-18 之江实验室 一种光芯片、芯片封装结构及封装性能检测方法
CN116425111B (zh) * 2023-06-13 2023-09-08 苏州科阳半导体有限公司 一种传感器芯片的封装方法和封装结构
CN117303305A (zh) * 2023-11-29 2023-12-29 麦斯塔微电子(深圳)有限公司 一种mems器件封装结构及其制备方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003243605A (ja) * 2002-02-21 2003-08-29 Seiko Epson Corp 半導体装置及びその製造方法、回路基板並びに電子機器
KR100721353B1 (ko) * 2005-07-08 2007-05-25 삼성전자주식회사 칩 삽입형 매개기판의 구조와 제조 방법, 이를 이용한 이종칩의 웨이퍼 레벨 적층 구조 및 패키지 구조
US20080157316A1 (en) * 2007-01-03 2008-07-03 Advanced Chip Engineering Technology Inc. Multi-chips package and method of forming the same
US7838337B2 (en) * 2008-12-01 2010-11-23 Stats Chippac, Ltd. Semiconductor device and method of forming an interposer package with through silicon vias
US8847376B2 (en) * 2010-07-23 2014-09-30 Tessera, Inc. Microelectronic elements with post-assembly planarization
US8518746B2 (en) * 2010-09-02 2013-08-27 Stats Chippac, Ltd. Semiconductor device and method of forming TSV semiconductor wafer with embedded semiconductor die
CN103646943A (zh) * 2013-09-30 2014-03-19 南通富士通微电子股份有限公司 晶圆封装结构
CN104485320A (zh) * 2014-12-30 2015-04-01 华天科技（西安）有限公司 一种有垂直通孔的埋入式传感芯片封装结构及其制备方法
CN105023900A (zh) * 2015-08-11 2015-11-04 华天科技（昆山）电子有限公司 埋入硅基板扇出型封装结构及其制造方法
CN205488088U (zh) * 2016-02-23 2016-08-17 华天科技（昆山）电子有限公司 埋入硅基板扇出型3d封装结构
CN105575913B (zh) * 2016-02-23 2019-02-01 华天科技（昆山）电子有限公司 埋入硅基板扇出型3d封装结构

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210153760A (ko) * 2019-05-10 2021-12-17 어플라이드 머티어리얼스, 인코포레이티드 패키지 구조 및 제작 방법들
JP2022533048A (ja) * 2019-05-10 2022-07-21 アプライド マテリアルズ インコーポレイテッド パッケージの構成及び製造の方法
JP7386902B2 (ja) 2019-05-10 2023-11-27 アプライド マテリアルズ インコーポレイテッド パッケージの構成及び製造の方法
US11837680B2 (en) 2019-05-10 2023-12-05 Applied Materials, Inc. Substrate structuring methods
KR102610674B1 (ko) * 2019-05-10 2023-12-05 어플라이드 머티어리얼스, 인코포레이티드 패키지 구조 및 제작 방법들
US11887934B2 (en) 2019-05-10 2024-01-30 Applied Materials, Inc. Package structure and fabrication methods
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