CN116110873A - 一种三维堆叠芯片的封装结构及其封装方法 - Google Patents
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Abstract
本发明涉及半导体集成电路封装技术领域，尤其涉及一种三维堆叠芯片的封装结构及其封装方法。一种三维堆叠芯片的封装结构，包括封装体、第一芯片、第二芯片、第一导通连接件、第二导通连接件、至少一层第一再布线层和至少一层第二再布线层；所述封装体包封所述第一芯片，所述第一导通连接件和所述第二导通连接件均设置于所述封装体中，所述第二导通连接件的一端与所述第一芯片的引脚连接，所述第二导通连接件的另一端与所述第一再布线层连接。所述三维堆叠芯片的封装结构，能够降低封装体的厚度，提高IO密度，有效降低成本，解决了现有三维封装体堆叠后厚度较厚，难以满足市场薄型化的需求，且封装成本高的技术问题。
Description
技术领域
本发明涉及半导体集成电路封装技术领域，尤其涉及一种三维堆叠芯片的封装结构及其封装方法。
背景技术
目前，芯片堆叠的结构有多种，现有对芯片进行堆叠封装时，需要将两个芯片分别独立进行封装，然后将独立封装后的两个封装体叠加起来，最后得到封装成品。现有将两个封装体直接叠加起来的结构，成品总厚度是两个封装后芯片的厚度，最后得到的封装体的厚度较厚，难以满足市场中手机、电脑等终端客户薄型化的需求。此外，现有封装结构中两个封装体是通过锡球进行连接的，如果将锡球间距调整到很小，则封装成本会大幅上升。
发明内容
针对背景技术提出的问题，本发明的目的在于提出一种三维堆叠芯片的封装结构，能够降低封装体的厚度，提高IO 密度，有效降低成本，解决了现有三维封装体堆叠后厚度较厚，难以满足市场薄型化的需求，且封装成本高的技术问题。
本发明的另一目的在于提出一种三维堆叠芯片的封装方法，能够封装得到所述三维堆叠芯片的封装结构，有效降低封装体的厚度，降低封装成本，解决现有封装方法制作的三维封装体堆叠后厚度较厚、封装成本高的技术问题。
为达此目的，本发明采用以下技术方案：
一种三维堆叠芯片的封装结构，包括封装体、第一芯片、第二芯片、第一导通连接件、第二导通连接件、至少一层第一再布线层和至少一层第二再布线层；
所述封装体包封所述第一芯片，所述第一导通连接件和所述第二导通连接件均设置于所述封装体中，所述第二导通连接件的一端与所述第一芯片的引脚连接，所述第二导通连接件的另一端与所述第一再布线层连接；
所述第一芯片的远离所述第二导通连接件的一端设有凹槽，所述第二芯片嵌设于所述凹槽内，且所述第二芯片的引脚位于所述第二芯片的远离所述第二导通连接件的一侧，所述第二芯片的引脚与所述第二再布线层连接，所述第一导通连接件的一端与所述第一再布线层连接，所述第一导通连接件的另一端与所述第二再布线层连接。
更进一步说明，所述凹槽延伸至所述封装体。
更进一步说明，还包括至少一层第一绝缘层和至少一层第二绝缘层；
所述第一绝缘层覆盖于所述封装体的表面，且位于所述第一再布线层与所述封装体之间；
所述第二绝缘层覆盖于所述封装体的表面，且填充于所述凹槽内，所述第二绝缘层位于所述第二再布线层与所述封装体之间。
更进一步说明，所述第一再布线层、所述第二再布线层、所述第一绝缘层和所述第二绝缘层分别设置有两层；
第一层所述第一绝缘层覆盖于所述封装体的表面，且第一层所述第一绝缘层位于第一层所述第一再布线层与所述封装体之间，第二层所述第一绝缘层覆盖于第一层所述第一再布线层的表面，且第二层所述第一绝缘层位于第二层所述第一再布线层与第一层所述第一再布线层之间；
第一层所述第二绝缘层覆盖于所述封装体的表面并填充于所述凹槽内，且第一层所述第二绝缘层位于第一层所述第二再布线层与所述封装体之间，第二层所述第二绝缘层覆盖于第一层所述第二再布线层的表面，且第二层所述第二绝缘层位于第二层所述第二再布线层与第一层所述第二再布线层之间。
更进一步说明，还包括防护层，所述防护层设置于所述第二再布线层的远离所述第一再布线层的一侧。
更进一步说明，还包括锡球，所述第一再布线层的表面设置有所述锡球，所述锡球与所述第一再布线层电连接；
或者所述第一再布线层和所述第二再布线层的表面分别设置有所述锡球，所述锡球与对应的所述第一再布线层和所述第二再布线层电连接。
一种三维堆叠芯片的封装方法，用于封装所述的三维堆叠芯片，包括以下步骤：
步骤S1、封装体制作：在第一芯片的引脚电镀第二导通连接件，用所述封装体包封所述第一导通连接件、第一芯片和第二导通连接件；
步骤S2、第一再布线层制作：在所述封装体的靠近所述第二导通连接件的一侧制作第一再布线层；
步骤S3、凹槽制作：在所述第一芯片制作凹槽，所述凹槽仅在所述第一芯片内，或者所述凹槽延伸至所述封装体；
步骤S4、三维堆叠芯片贴片：将第二芯片固定在所述凹槽内；
步骤S5、第二再布线层制作：在所述封装体的远离所述第一再布线层的一侧制作第二再布线层，得到一种三维堆叠芯片的封装结构。
更进一步说明，所述步骤S1封装体制作包括以下步骤：
步骤S11、可剥离层制作：在第一载体上制作第一可剥离层；
步骤S12、第一导通连接件制作：在所述第一可剥离层上制作所述第一导通连接件；
步骤S13、第一芯片预处理：在所述第一芯片的引脚电镀所述第二导通连接件，形成单颗芯片；
步骤S14、贴片和塑封：将所述第一芯片远离自身引脚的一端贴合于所述第一剥离层上，通过塑封和压膜使所述封装体包封所述第一芯片；
步骤S15、正面研磨：对塑封后的所述第一芯片进行正面研磨，露出所述第一导通连接件和所述第二导通连接件。
更进一步说明，所述步骤S2和所述步骤S3之间还包括以下步骤：
步骤S21、锡球制作：在所述第一再布线层上制作锡球；
步骤S22、锡球面保护：在第二载体上制作第二可剥离层，将所述第二可剥离层贴合在锡球的表面；
步骤S23、第一载体解键合：对所述第一载体进行解键合，使封装主体与所述第一载体分离；
所述步骤S5中，在所述封装体的远离所述第一再布线层的一侧制作第二再布线层之后，还包括对所述第二载体进行解键合，使封装主体与所述第二载体分离。
更进一步说明，所述步骤S5中，在所述封装体的远离所述第一再布线层的一侧制作第二再布线层之后，还包括在所述第二再布线层的表面制作防护层。
与现有技术相比，本发明的实施例具有以下有益效果：
本发明三维堆叠芯片的封装结构通过将第二芯片嵌入到第一芯片的凹槽内，成品厚度约为一个封装体的厚度，可以降低封装体厚度，满足手机、电脑等终端客户薄型化的需求。此外，通过设置第一再布线层和第二再布线层，实现第一芯片和第二芯片的连接的引出，第一再布线层和第二再布线层能够提高引脚（IO）密度，在提高IO密度的同时，降低成本。
本发明三维堆叠芯片的封装结构，通过将三维堆叠的第二芯片嵌入凹槽内，能够降低封装体的厚度，提高IO 密度，三维堆叠芯片的引脚通过再布线（RDL）引出，不需要锡球或者微凸点（Microbump），有效降低成本，解决了现有三维封装体堆叠后厚度较厚，难以满足市场薄型化的需求，且封装成本高的技术问题。
附图说明
图1是本发明一个实施例的三维堆叠芯片的封装结构的结构示意图；
图2是本发明另一个实施例的三维堆叠芯片的封装结构的结构示意图；
图3是本发明一个实施例的三维堆叠芯片的封装方法的步骤S11的示意图；
图4是本发明一个实施例的三维堆叠芯片的封装方法的步骤S12的示意图；
图5是本发明一个实施例的三维堆叠芯片的封装方法的步骤S13的示意图；
图6是本发明一个实施例的三维堆叠芯片的封装方法的步骤S14的示意图；
图7是本发明一个实施例的三维堆叠芯片的封装方法的步骤S15的示意图；
图8是本发明一个实施例的三维堆叠芯片的封装方法的步骤S2的示意图；
图9是本发明一个实施例的三维堆叠芯片的封装方法的步骤S21的示意图；
图10是本发明一个实施例的三维堆叠芯片的封装方法的步骤S22的示意图；
图11是本发明一个实施例的三维堆叠芯片的封装方法的步骤S23的示意图；
图12是本发明一个实施例的三维堆叠芯片的封装方法的步骤S3的示意图；
图13是本发明另一个实施例的三维堆叠芯片的封装方法的步骤S3的示意图；
图14是本发明一个实施例的三维堆叠芯片的封装方法的步骤S4的示意图；
图15是本发明一个实施例的三维堆叠芯片的封装方法的步骤S5制作第二再布线层的示意图；
图16是本发明一个实施例的三维堆叠芯片的封装方法的步骤S5制作防护层的示意图；
图17是本发明一个实施例的三维堆叠芯片的封装方法的步骤S5对第二载体进行解键合的示意图；
其中：封装体1、第一芯片2、凹槽21、第二芯片3、第一导通连接件4、第二导通连接件5、第一再布线层6、第二再布线层7、第一绝缘层8、第二绝缘层9、防护层10、锡球11、第一载体12、第一可剥离层13、第二载体14、第二可剥离层15、导通孔16。
具体实施方式
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能理解为对本发明的限制。
在本发明的描述中，需要理解的是，术语“纵向”、“横向”“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征，用于区别描述特征，无顺序之分，无轻重之分。
在本发明的描述中，除非另有说明，“多层”的含义是两层以上。
如图1所示，一种三维堆叠芯片的封装结构，包括封装体1、第一芯片2、第二芯片3、第一导通连接件4、第二导通连接件5、至少一层第一再布线层6和至少一层第二再布线层7；
所述封装体1包封所述第一芯片2，所述第一导通连接件4和所述第二导通连接件5均设置于所述封装体1中，所述第二导通连接件5的一端与所述第一芯片2的引脚连接，所述第二导通连接件5的另一端与所述第一再布线层6连接；
所述第一芯片2的远离所述第二导通连接件5的一端设有凹槽21，所述第二芯片3嵌设于所述凹槽21内，且所述第二芯片3的引脚位于所述第二芯片3的远离所述第二导通连接件5的一侧，所述第二芯片3的引脚与所述第二再布线层7连接，所述第一导通连接件4的一端与所述第一再布线层6连接，所述第一导通连接件4的另一端与所述第二再布线层7连接。
典型的3D 封装体需要将两个封装后的芯片叠加起来，芯片叠加后的成品总厚度是两个封装后芯片的厚度。本发明三维堆叠芯片的封装结构通过将所述第二芯片3嵌入到所述第一芯片2的凹槽21内，成品厚度约为一个封装体的厚度，可以降低封装体厚度，满足手机、电脑等终端客户薄型化的需求。此外，典型结构的第一封装体和第二封装体的连接是通过锡球连接的，该技术通常锡球间的间距较大，约为130μm左右，如果要将锡球的间距调整到很小，则成本会大幅提升，本发明三维堆叠芯片的封装结构中，通过设置所述第一再布线层6和所述第二再布线层7，实现所述第一芯片2和所述第二芯片3的连接的引出，所述第一再布线层6和所述第二再布线层7能够提高引脚（IO）密度，在提高IO密度的同时，降低成本。
本发明所述三维堆叠芯片的封装结构，通过将三维堆叠的所述第二芯片3嵌入所述凹槽21内，能够降低封装体的厚度，提高IO 密度，三维堆叠芯片的引脚通过再布线（RDL）引出，不需要锡球或者微凸点（Microbump），有效降低成本，解决了现有三维封装体堆叠后厚度较厚，难以满足市场薄型化的需求，且封装成本高的技术问题。
具体地，所述第一导通连接件4和所述第二导通连接件5可以为柱状的铜凸点（Cubump）或锡球，便于与再布线层的耦合连接。
在本发明的另一个实施例中，所述凹槽21延伸至所述封装体1。
所述凹槽21可以仅设置于所述第一芯片2，也可以延伸至所述封装体1，当所述第二芯片3的尺寸较小时，所述凹槽21可以仅设置于所述第一芯片2，此时需要限制所述第二芯片3的尺寸不能超出所述第一芯片2的范围；当所述第二芯片3的尺寸较大时，所述凹槽21可以延伸至所述封装体1，此时对所述第二芯片3则可以不限制尺寸大小。
优选地，还包括至少一层第一绝缘层8和至少一层第二绝缘层9；
所述第一绝缘层8覆盖于所述封装体1的表面，且位于所述第一再布线层6与所述封装体1之间；
所述第二绝缘层9覆盖于所述封装体1的表面，且填充于所述凹槽21内，所述第二绝缘层9位于所述第二再布线层7与所述封装体1之间。
通过设置所述第一绝缘层8和所述第二绝缘层9，所述第一绝缘层8和所述第二绝缘层9能够对上下层线路起着电气隔离和导通的作用，需要说明的是，所述第一绝缘层8和所述第二绝缘层9可以分别设置多层，可以根据所述第一再布线层6和所述第二再布线层7的数量进行布置。
具体地，在本实施例中，所述第一再布线层6、所述第二再布线层7、所述第一绝缘层8和所述第二绝缘层9分别设置有两层；
第一层所述第一绝缘层8覆盖于所述封装体1的表面，且第一层所述第一绝缘层8位于第一层所述第一再布线层6与所述封装体1之间，第二层所述第一绝缘层8覆盖于第一层所述第一再布线层6的表面，且第二层所述第一绝缘层8位于第二层所述第一再布线层6与第一层所述第一再布线层6之间；
第一层所述第二绝缘层9覆盖于所述封装体1的表面并填充于所述凹槽21内，且第一层所述第二绝缘层9位于第一层所述第二再布线层7与所述封装体1之间，第二层所述第二绝缘层9覆盖于第一层所述第二再布线层7的表面，且第二层所述第二绝缘层9位于第二层所述第二再布线层7与第一层所述第二再布线层7之间。
更进一步说明，所述第一再布线层6和所述第二再布线层7能够连接不同的引脚，实现线路再分布，需要说明的是，所述第一再布线层6和所述第二再布线层7可以分别设置多层，多层结构可以根据封装的实际情况进行特定的线路设计，决定是使用一层、两层还是更多层。多层的作用是为了将IO引至目标位置，如IO较多，则一层可能不能实现。在本实施例中，所述第一再布线层6和所述第二再布线层7分别设置有两层，所述第一绝缘层8和所述第二绝缘层9对应分别设置有两层，能够对上下层线路起着电气隔离和导通的作用。
优选地，还包括防护层10，所述防护层10设置于所述第二再布线层7的远离所述第一再布线层6的一侧。
通过设置所述防护层10，所述防护层10能够对线路进行保护，线路本身容易发生氧化或者被刮伤等，因此增加所述防护层10进行保护，能够保证封装结构的使用效果。
更进一步说明，还包括锡球11，所述第一再布线层6的表面设置有所述锡球11，所述锡球11与所述第一再布线层6电连接；
如图2所示，或者所述第一再布线层6和所述第二再布线层7的表面分别设置有所述锡球11，所述锡球11与对应的所述第一再布线层6和所述第二再布线层7电连接。
典型的结构是没有在所述第二再布线层7的表面设置锡球结构的，本发明通过在所述第一再布线层6和所述第二再布线层7的表面分别设置所述锡球11，以便本封装结构同时与多个器件进行连接。
一种三维堆叠芯片的封装方法，用于封装所述的三维堆叠芯片，包括以下步骤：
如图3至图7所示，步骤S1、封装体1制作：在第一芯片2的引脚电镀第二导通连接件5，用所述封装体1包封所述第一导通连接件4、第一芯片2和第二导通连接件5；
如图8所示，步骤S2、第一再布线层6制作：在所述封装体1的靠近所述第二导通连接件5的一侧制作第一再布线层6；
如图12所示，步骤S3、凹槽21制作：在所述第一芯片2制作凹槽21，所述凹槽21仅在所述第一芯片2内，如图13所示，或者所述凹槽21延伸至所述封装体1；
如图14所示，步骤S4、三维堆叠芯片贴片：将第二芯片3固定在所述凹槽21内；
如图15所示，步骤S5、第二再布线层7制作：在所述封装体1的远离所述第一再布线层6的一侧制作第二再布线层7，得到一种三维堆叠芯片的封装结构。
通过本三维堆叠芯片的封装方法，能够封装得到所述三维堆叠芯片的封装结构，有效降低封装体的厚度，降低封装成本，解决现有封装方法制作的三维封装体堆叠后厚度较厚、封装成本高的技术问题。
具体地，所述步骤S2第一再布线层6制作和所述步骤S5第二再布线层7制作中，可以通过再布线技术，在产品表面形成多层再布线层。
所述第一绝缘层8和所述第二绝缘层9可以通过标准黄光工艺制作（涂布、曝光、显影、固化等标准工艺）；
所述步骤S3凹槽21制作的过程中，通过干法刻蚀、激光打孔等方式，在所述第一芯片2制作所述凹槽21；
所述步骤S4三维堆叠芯片贴片的过程中，通过DAF 贴膜等方式，将所述第二芯片3固定在所述凹槽21内；
所述步骤S5第二再布线层7制作中，通过涂布、压膜等方式在所述凹槽21与所述第二芯片3之间的间隙以及所述第二芯片3的表面形成所述第二绝缘层9，并通过激光钻孔或者光刻的形成导通孔16，通过电镀等工艺形成所述第二再布线层7。
更进一步说明，在得到所述三维堆叠芯片的封装结构后，还可以对封装结构进行切割成型，以将得到的封装结构切割成所需的单颗成品。
更进一步说明，所述步骤S1封装体制作包括以下步骤：
如图3所示，步骤S11、可剥离层制作：在第一载体12上制作第一可剥离层13；
如图4所示，步骤S12、第一导通连接件4制作：在所述第一可剥离层13上制作所述第一导通连接件4；
如图5所示，步骤S13、第一芯片2预处理：在所述第一芯片2的引脚电镀所述第二导通连接件5，形成单颗芯片；
如图6所示，步骤S14、贴片和塑封：将所述第一芯片2远离自身引脚的一端贴合于所述第一剥离层13上，通过塑封和压膜使所述封装体1包封所述第一芯片2；
如图7所示，步骤S15、正面研磨：对塑封后的所述第一芯片2进行正面研磨，露出所述第一导通连接件4和所述第二导通连接件2。
所述步骤S11中，通过涂布等技术，在晶圆或者方形尺寸的所述第一载体12上制作所述第一可剥离层13，所述第一可剥离层13可以是光解键合、热解键合或者机械解键合等材料；
所述步骤S12中，通过光刻和电镀技术，在所述第一可剥离层13上制作所述第一导通连接件4；
所述步骤S13中，在所述第一芯片2的引脚电镀所述第二导通连接件5后进行晶圆研磨、切割，形成单颗芯片，由于晶圆本身较厚，在封装前一般都会减薄到指定厚度；
所述步骤S14中，使用EMC（环氧塑封料）、ABF（薄复合材料）、PP（聚丙烯）等材料进行塑封，通过塑封、压膜等方式，对所述第一芯片2和所述第一导通连接件4进行固定、防护，EMC、ABF、PP这些材料为目前标准使用的封装材料，工艺成熟、性价比高。
优选地，所述步骤S2和所述步骤S3之间还包括以下步骤：
如图9所示，步骤S21、锡球11制作：在所述第一再布线层6上制作锡球11；
如图10所示，步骤S22、锡球11面保护：在第二载体14上制作第二可剥离层15，将所述第二可剥离层15贴合在锡球11的表面；
如图11所示，步骤S23、第一载体12解键合：对所述第一载体12进行解键合，使封装主体与所述第一载体12分离；
如图17所示，所述步骤S5中，在所述封装体1的远离所述第一再布线层6的一侧制作第二再布线层7之后，还包括对所述第二载体14进行解键合，使封装主体与所述第二载体14分离。
具体地，所述步骤S23对第一载体12进行解键合的过程中，通过激光解键合、机械解键合、热解键合等现有工艺进行解键合，实现封装主体与所述第一载体12的分离、清洗。
更进一步说明，所述步骤S22中，通过在第二载体14上制作第二可剥离层15，将所述第二可剥离层15贴合在锡球11的表面，能够进行锡球11面保护，由于产品较薄、并且有锡球结构，在凹槽21制作、三维堆叠芯片贴片、第二再布线层7制作的过程中，需要有载体进行机械支撑，以及对锡球11进行保护，因此在制作第二再布线层7之后再对所述第二载体14进行解键合，具体地，通过激光解键合、机械解键合、热解键合等现有工艺进行解键合，实现封装主体与所述第二载体14的分离、清洗。
如图16所示，优选地，所述步骤S5中，在所述封装体1的远离所述第一再布线层6的一侧制作第二再布线层7之后，还包括在所述第二再布线层7的表面制作防护层10。
具体地，通过黄光工艺制作所述防护层10，所述防护层10能够对线路进行保护，线路本身容易发生氧化或者被刮伤等，因此增加所述防护层10进行保护，能够保证封装结构的使用效果。
尽管已经示出和描述了本发明的实施例，本领域的普通技术人员可以理解：在不脱离本发明的原理和宗旨的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由权利要求及其等同物限定。
Claims (10)
1.一种三维堆叠芯片的封装结构，其特征在于，包括封装体、第一芯片、第二芯片、第一导通连接件、第二导通连接件、至少一层第一再布线层和至少一层第二再布线层；
所述封装体包封所述第一芯片，所述第一导通连接件和所述第二导通连接件均设置于所述封装体中，所述第二导通连接件的一端与所述第一芯片的引脚连接，所述第二导通连接件的另一端与所述第一再布线层连接；
所述第一芯片的远离所述第二导通连接件的一端设有凹槽，所述第二芯片嵌设于所述凹槽内，且所述第二芯片的引脚位于所述第二芯片的远离所述第二导通连接件的一侧，所述第二芯片的引脚与所述第二再布线层连接，所述第一导通连接件的一端与所述第一再布线层连接，所述第一导通连接件的另一端与所述第二再布线层连接。
2.根据权利要求1所述的三维堆叠芯片的封装结构，其特征在于，所述凹槽延伸至所述封装体。
3.根据权利要求1所述的三维堆叠芯片的封装结构，其特征在于，还包括至少一层第一绝缘层和至少一层第二绝缘层；
所述第一绝缘层覆盖于所述封装体的表面，且位于所述第一再布线层与所述封装体之间；
所述第二绝缘层覆盖于所述封装体的表面，且填充于所述凹槽内，所述第二绝缘层位于所述第二再布线层与所述封装体之间。
4.根据权利要求3所述的三维堆叠芯片的封装结构，其特征在于，所述第一再布线层、所述第二再布线层、所述第一绝缘层和所述第二绝缘层分别设置有两层；
第一层所述第一绝缘层覆盖于所述封装体的表面，且第一层所述第一绝缘层位于第一层所述第一再布线层与所述封装体之间，第二层所述第一绝缘层覆盖于第一层所述第一再布线层的表面，且第二层所述第一绝缘层位于第二层所述第一再布线层与第一层所述第一再布线层之间；
第一层所述第二绝缘层覆盖于所述封装体的表面并填充于所述凹槽内，且第一层所述第二绝缘层位于第一层所述第二再布线层与所述封装体之间，第二层所述第二绝缘层覆盖于第一层所述第二再布线层的表面，且第二层所述第二绝缘层位于第二层所述第二再布线层与第一层所述第二再布线层之间。
5.根据权利要求1所述的三维堆叠芯片的封装结构，其特征在于，还包括防护层，所述防护层设置于所述第二再布线层的远离所述第一再布线层的一侧。
6.根据权利要求1所述的三维堆叠芯片的封装结构，其特征在于，还包括锡球，所述第一再布线层的表面设置有所述锡球，所述锡球与所述第一再布线层电连接；
或者所述第一再布线层和所述第二再布线层的表面分别设置有所述锡球，所述锡球与对应的所述第一再布线层和所述第二再布线层电连接。
7.一种三维堆叠芯片的封装方法，其特征在于，用于封装如权利要求1～6任意一项所述的三维堆叠芯片，包括以下步骤：
步骤S1、封装体制作：在第一芯片的引脚电镀第二导通连接件，用所述封装体包封所述第一导通连接件、第一芯片和第二导通连接件；
步骤S2、第一再布线层制作：在所述封装体的靠近所述第二导通连接件的一侧制作第一再布线层；
步骤S3、凹槽制作：在所述第一芯片制作凹槽，所述凹槽仅在所述第一芯片内，或者所述凹槽延伸至所述封装体；
步骤S4、三维堆叠芯片贴片：将第二芯片固定在所述凹槽内；
步骤S5、第二再布线层制作：在所述封装体的远离所述第一再布线层的一侧制作第二再布线层，得到一种三维堆叠芯片的封装结构。
8.根据权利要求7所述的三维堆叠芯片的封装方法，其特征在于，所述步骤S1封装体制作包括以下步骤：
步骤S11、可剥离层制作：在第一载体上制作第一可剥离层；
步骤S12、第一导通连接件制作：在所述第一可剥离层上制作所述第一导通连接件；
步骤S13、第一芯片预处理：在所述第一芯片的引脚电镀所述第二导通连接件，形成单颗芯片；
步骤S14、贴片和塑封：将所述第一芯片远离自身引脚的一端贴合于所述第一剥离层上，通过塑封和压膜使所述封装体包封所述第一芯片；
步骤S15、正面研磨：对塑封后的所述第一芯片进行正面研磨，露出所述第一导通连接件和所述第二导通连接件。
9.根据权利要求8所述的三维堆叠芯片的封装方法，其特征在于，所述步骤S2和所述步骤S3之间还包括以下步骤：
步骤S21、锡球制作：在所述第一再布线层上制作锡球；
步骤S22、锡球面保护：在第二载体上制作第二可剥离层，将所述第二可剥离层贴合在锡球的表面；
步骤S23、第一载体解键合：对所述第一载体进行解键合，使封装主体与所述第一载体分离；
所述步骤S5中，在所述封装体的远离所述第一再布线层的一侧制作第二再布线层之后，还包括对所述第二载体进行解键合，使封装主体与所述第二载体分离。
10.根据权利要求7所述的三维堆叠芯片的封装方法，其特征在于，所述步骤S5中，在所述封装体的远离所述第一再布线层的一侧制作第二再布线层之后，还包括在所述第二再布线层的表面制作防护层。
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