CN112133695B - 系统级封装结构及其制作方法 - Google Patents

系统级封装结构及其制作方法 Download PDF

Info

Publication number
CN112133695B
CN112133695B CN202010930506.8A CN202010930506A CN112133695B CN 112133695 B CN112133695 B CN 112133695B CN 202010930506 A CN202010930506 A CN 202010930506A CN 112133695 B CN112133695 B CN 112133695B
Authority
CN
China
Prior art keywords
block
passive device
conductive
connection point
conductive block
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202010930506.8A
Other languages
English (en)
Other versions
CN112133695A (zh
Inventor
霍炎
涂旭峰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SIPLP Microelectronics Chongqing Ltd
Original Assignee
SIPLP Microelectronics Chongqing Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SIPLP Microelectronics Chongqing Ltd filed Critical SIPLP Microelectronics Chongqing Ltd
Priority to CN202010930506.8A priority Critical patent/CN112133695B/zh
Publication of CN112133695A publication Critical patent/CN112133695A/zh
Application granted granted Critical
Publication of CN112133695B publication Critical patent/CN112133695B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561Batch processing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568Temporary substrate used as encapsulation process aid
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135Double encapsulation or coating and encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49541Geometry of the lead-frame
    • H01L23/49548Cross section geometry
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49541Geometry of the lead-frame
    • H01L23/49548Cross section geometry
    • H01L23/49551Cross section geometry characterised by bent parts
    • H01L23/49555Cross section geometry characterised by bent parts the bent parts being the outer leads
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49575Assemblies of semiconductor devices on lead frames
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18High density interconnect [HDI] connectors; Manufacturing methods related thereto

Abstract

本发明提供了一种系统级封装结构及其制作方法,系统级封装结构包括:至少一裸片、至少一无源器件预连接件、导电框架的第二导电块、第一塑封层、再布线层以及第二塑封层,裸片包括若干焊盘,焊盘位于裸片的正面;无源器件预连接件包括无源器件与导电框架的第一导电块,无源器件包括电连接点,电连接点与第一导电块的至少部分区块直接连接;第一塑封层包覆裸片、无源器件预连接件以及第二导电块;再布线层用于将裸片的焊盘、无源器件的电连接点以及第二导电块电连接;第二塑封层包覆再布线层。根据本发明的实施例,可在同一工序中完成裸片与无源器件的塑封以及电互连,一方面,可提升生产效率,另一方面还可实现系统级封装结构的小型化。

Description

系统级封装结构及其制作方法
技术领域
本发明涉及半导体封装技术领域,尤其涉及一种系统级封装结构及其制作方法。
背景技术
系统级封装技术(SIP)是指将多个芯片和无源器件集成在一个封装结构里,从而实现一个基本完整的功能。相比传统的单个芯片和无源器件的分别封装结构,系统级封装结构可实现更小的封装体积和更低的封装成本。
现有的系统级封装结构为不同的芯片与无源器件在同一个引线框架中采取并排或者叠加的方式,芯片和无源器件分别通过金属引线和直接焊接引线框的方式引出,芯片之间以及芯片和无源器件之间通过引线或者铜片实现互连。
然而,一方面打线工艺复杂、生产效率低,另一方面金属引线大致呈抛物线型,最高处高于芯片的上表面,这造成封装高度较高,不利于降低封装结构的厚度。此外,芯片之间以及芯片和无源器件之间的布局以及连接方式也不利于减小封装结构的平面尺寸。
有鉴于此,本发明提供一种系统级封装结构及其制作方法,以解决上述技术问题。
发明内容
本发明的发明目的是提供一种系统级封装结构及其制作方法,以实现降低封装结构的尺寸,提高生产效率。
为实现上述目的,本发明的第一方面提供一种系统级封装结构,包括:
至少一裸片,包括若干焊盘,所述焊盘位于所述裸片的正面;
至少一无源器件预连接件,包括无源器件与导电框架的第一导电块,所述无源器件包括电连接点,所述电连接点与所述第一导电块的至少部分区块直接连接;
导电框架的第二导电块,与所述无源器件直接连接的所述第一导电块区块的厚度与所述无源器件的厚度之和小于所述第二导电块的厚度;
第一塑封层,包覆所述裸片、所述无源器件预连接件以及所述第二导电块,所述第一塑封层的第一表面至少暴露所述第二导电块,所述暴露的第二导电块为引脚;所述第一塑封层的第二表面暴露所述裸片的焊盘、所述第二导电块以及所述无源器件预连接件的内连接端;
再布线层,位于所述焊盘、所述第二导电块、所述无源器件预连接件的内连接端以及所述第一塑封层的第二表面上,用于将所述裸片的焊盘、所述无源器件的电连接点以及所述第二导电块电连接;
第二塑封层,包覆所述再布线层。
可选地,所述无源器件的电连接点包括第一电连接点与第二电连接点,所述第一电连接点与所述第二电连接点分别与厚度一致的两个所述第一导电块直接连接;所述第一电连接点与所述第二电连接点分别直接连接的两个所述第一导电块为所述无源器件预连接件的内连接端。
可选地,所述第一导电块包括第一类型的第一导电块与第二类型的第一导电块,所述第一类型的第一导电块的厚度一致,所述第二类型的第一导电块包括第一子区块与第二子区块,所述第一子区块的厚度小于所述第二子区块的厚度;所述无源器件的电连接点包括第一电连接点与第二电连接点,所述第一电连接点与所述第一类型的第一导电块直接连接,所述第二电连接点与所述第二类型的第一导电块的第一子区块直接连接;所述第一电连接点直接连接的所述第一类型的第一导电块或所述第二电连接点直接连接的所述第二类型的第一导电块的第二子区块为所述无源器件预连接件的内连接端。
可选地,所述第一导电块包括第一子区块与第二子区块,所述第一子区块的厚度小于所述第二子区块的厚度;所述无源器件的电连接点包括第一电连接点与第二电连接点,所述第一电连接点与所述第二电连接点分别与不同的所述第一导电块的第一子区块直接连接;所述第一电连接点和/或所述第二电连接点直接连接的所述第一导电块的第二子区块为所述无源器件预连接件的内连接端。
可选地,所述裸片的正面设置有保护层,所述保护层暴露所述焊盘;所述第一塑封层的第二表面还暴露所述保护层;所述再布线层还位于所述保护层上。
本发明的第二方面提供一种系统级封装结构的制作方法,包括:
提供载板与承载于所述载板的至少一组待封装件,每组所述待封装件包括:至少一裸片、至少一无源器件预连接件以及导电框架的第二导电块,所述裸片包括若干焊盘,所述焊盘位于所述裸片的正面;所述无源器件预连接件包括:无源器件与导电框架的第一导电块,所述无源器件包括电连接点,所述电连接点与所述第一导电块的至少部分区块直接连接;与所述无源器件直接连接的所述第一导电块区块的厚度与所述无源器件的厚度之和小于所述第二导电块的厚度;所述裸片的正面、所述第二导电块以及所述无源器件预连接件的内连接端固定于所述载板;
在所述载板的表面形成包埋所述裸片、所述无源器件预连接件以及所述第二导电块的第一塑封层;减薄所述第一塑封层,直至至少露出所述第二导电块,所述露出的第二导电块为引脚;
去除所述载板,暴露所述裸片的正面、所述第二导电块、所述无源器件预连接件的内连接端以及所述第一塑封层的背面;在所述裸片的正面、所述第二导电块、所述无源器件预连接件的内连接端以及所述第一塑封层的背面上形成再布线层,以将所述裸片的焊盘、所述无源器件的电连接点以及所述第二导电块电连接;
在所述第一塑封层以及所述再布线层上形成第二塑封层;
切割形成系统级封装结构,每个所述系统级封装结构中包含一组所述待封装件。
可选地,所述无源器件的电连接点包括第一电连接点与第二电连接点,所述第一电连接点与所述第二电连接点分别与厚度一致的两个所述第一导电块直接连接;所述第一电连接点与所述第二电连接点分别直接连接的两个所述第一导电块为所述无源器件预连接件的内连接端。
可选地,所述第一导电块包括第一类型的第一导电块与第二类型的第一导电块,所述第一类型的第一导电块的厚度一致,所述第二类型的第一导电块包括第一子区块与第二子区块,所述第一子区块的厚度小于所述第二子区块的厚度;所述无源器件的电连接点包括第一电连接点与第二电连接点,所述第一电连接点与所述第一类型的第一导电块直接连接,所述第二电连接点与所述第二类型的第一导电块的第一子区块直接连接;所述第一电连接点直接连接的所述第一类型的第一导电块或所述第二电连接点直接连接的所述第二类型的第一导电块的第二子区块为所述无源器件预连接件的内连接端。
可选地,所述第一导电块包括第一子区块与第二子区块,所述第一子区块的厚度小于所述第二子区块的厚度;所述无源器件的电连接点包括第一电连接点与第二电连接点,所述第一电连接点与所述第二电连接点分别与不同的所述第一导电块的第一子区块直接连接;所述第一电连接点和/或所述第二电连接点直接连接的所述第一导电块的第二子区块为所述无源器件预连接件的内连接端。
可选地,所述减薄第一塑封层,直至至少露出所述第二导电块的步骤在所述形成第二塑封层步骤后,所述切割步骤前进行。
本发明的第三方面提供一种系统级封装结构的制作方法,包括:
提供载板与承载于所述载板的至少一组待封装件,每组所述待封装件包括:至少一裸片、至少一无源器件预连接件以及导电框架的第二导电块,所述裸片包括若干焊盘,所述焊盘位于所述裸片的正面;所述无源器件预连接件包括:无源器件与导电框架的第一导电块,所述无源器件包括电连接点,所述电连接点与所述第一导电块的至少部分区块直接连接;与所述无源器件直接连接的所述第一导电块区块的厚度与所述无源器件的厚度之和小于所述第二导电块的厚度;所述裸片的背面、所述第二导电块以及所述无源器件预连接件的外连接端固定于所述载板;
在所述载板的表面形成包埋所述裸片、所述无源器件预连接件以及所述第二导电块的第一塑封层;减薄所述第一塑封层,直至露出所述裸片的正面、所述第二导电块、所述无源器件预连接件的内连接端以及所述第一塑封层的背面;
在所述裸片的正面、所述第二导电块、所述无源器件预连接件的内连接端以及所述第一塑封层的背面上形成再布线层,以将所述裸片的焊盘、所述无源器件的电连接点以及所述第二导电块电连接;
在所述第一塑封层以及所述再布线层上形成第二塑封层;
去除所述载板,暴露所述裸片的背面、所述第二导电块以及所述无源器件预连接件的外连接端,所述暴露的第二导电块以及无源器件预连接件的外连接端为引脚;
切割形成系统级封装结构,每个所述系统级封装结构中包含一组所述待封装件。
可选地,所述无源器件的电连接点包括第一电连接点与第二电连接点,所述第一电连接点与所述第二电连接点分别与厚度一致的两个所述第一导电块直接连接;所述第一电连接点与所述第二电连接点分别直接连接的两个所述第一导电块为所述无源器件预连接件的内连接端。
可选地,所述第一导电块包括第一类型的第一导电块与第二类型的第一导电块,所述第一类型的第一导电块的厚度一致,所述第二类型的第一导电块包括第一子区块与第二子区块,所述第一子区块的厚度小于所述第二子区块的厚度;所述无源器件的电连接点包括第一电连接点与第二电连接点,所述第一电连接点与所述第一类型的第一导电块直接连接,所述第二电连接点与所述第二类型的第一导电块的第一子区块直接连接;所述第一电连接点直接连接的所述第一类型的第一导电块或所述第二电连接点直接连接的所述第二类型的第一导电块的第二子区块为所述无源器件预连接件的内连接端。
可选地,所述第一导电块包括第一子区块与第二子区块,所述第一子区块的厚度小于所述第二子区块的厚度;所述无源器件的电连接点包括第一电连接点与第二电连接点,所述第一电连接点与所述第二电连接点分别与不同的所述第一导电块的第一子区块直接连接;所述第一电连接点和/或所述第二电连接点直接连接的所述第一导电块的第二子区块为所述无源器件预连接件的内连接端。
可选地,所述减薄第一塑封层,直至至少露出所述第二导电块的步骤在所述形成第二塑封层步骤后,所述切割步骤前进行。
可选地,所述裸片的正面设置有保护层;减薄所述第一塑封层,直至露出所述保护层、所述第二导电块以及所述无源器件预连接件的内连接端;所述形成再布线层步骤前,还在所述保护层内形成开口,以暴露所述焊盘;所述再布线层还形成于所述保护层上。
与现有技术相比,本发明的有益效果在于:将无源器件直接连接在导电框架的第一导电块的至少部分区块上,形成无源器件预连接件;通过控制该区块的第一导电块的厚度,使其与无源器件的厚度之和小于导电框架的第二导电块的厚度,从而在同一工序中完成裸片与无源器件的塑封以及电互连,一方面,可提升生产效率,另一方面还可实现系统级封装结构的小型化。
附图说明
图1是本发明第一实施例的系统级封装结构的截面结构示意图;
图2是图1中的系统级封装结构的制作方法的流程图;
图3至图12是图2中的流程对应的中间结构示意图;
图13是本发明第二实施例的系统级封装结构的制作方法的流程图;
图14至图18是图13中的流程对应的中间结构示意图;
图19是本发明第三实施例的系统级封装结构的截面结构示意图;
图20是本发明第四实施例的系统级封装结构的截面结构示意图;
图21是无源器件预连接件的制作方法的中间结构示意图;
图22是本发明第五实施例的系统级封装结构的截面结构示意图;
图23是本发明第六实施例的系统级封装结构的截面结构示意图。
为方便理解本发明,以下列出本发明中出现的所有附图标记:
系统级封装结构1、5、6、7、8 裸片11
焊盘111 裸片的背面11b
裸片的正面11a 无源器件预连接件12、12'、12"、12"'
导电框架10 第一导电块101
第一类型的第一导电块101a 第二类型的第一导电块101b
第一子区块101c 第二子区块101d
第二导电块102 无源器件121
电连接点121a 第一电连接点121b
第二电连接点121c 内连接端12a
外连接端12b 第一塑封层13
第一塑封层的第一表面、正面13a 第一塑封层的第二表面、背面13b
再布线层14 金属块14a
第二塑封层15 导电凸块16
抗氧化层17 载板20、21、22
待封装件3 第一支撑板4
保护层110
具体实施方式
为使本发明的上述目的、特征和优点能够更为明显易懂,下面结合附图对本发明的具体实施例做详细的说明。
图1是本发明第一实施例的系统级封装结构的截面结构示意图。
参照图1所示,系统级封装结构1包括:
至少一裸片11,包括若干焊盘111,焊盘111位于裸片11的正面11a;
至少一无源器件预连接件12,包括无源器件121与导电框架10的第一导电块101,无源器件121包括电连接点121a,电连接点121a与第一导电块101的至少部分区块直接连接;
导电框架10的第二导电块102,与无源器件121直接连接的第一导电块区块的厚度与无源器件121的厚度之和小于第二导电块102的厚度;
第一塑封层13,包覆裸片11、无源器件预连接件12以及第二导电块102,第一塑封层13的第一表面13a至少暴露第二导电块102,所暴露的第二导电块102为引脚;第一塑封层13的第二表面13b暴露裸片11的焊盘111、第二导电块102以及无源器件预连接件12的内连接端12a;
再布线层14,位于焊盘111、第二导电块102、无源器件预连接件12的内连接端12a以及第一塑封层13的第二表面13b上,用于将焊盘111、无源器件121的电连接点121a以及第二导电块102电连接;
第二塑封层15,包覆再布线层14。
参照图1所示,本实施例中,裸片11具有一个,可以为电力裸片(POWER DIE)、存储裸片(MEMORY DIE)、传感裸片(SENSOR DIE)、或射频裸片(RADIO FREQUENCE DIE)。本实施例不限定裸片11的功能。
一些实施例中,裸片11可以具有多个。例如一个裸片11为电力裸片(POWER DIE)、存储裸片(MEMORY DIE)、传感裸片(SENSOR DIE)、或射频裸片(RADIO FREQUENCE DIE),另一个裸片11可以为用于控制前一个裸片11的控制芯片。其它实施例中,多个裸片11可以为需电互连、具有其它功能的裸片。本发明不限定各个裸片11的功能。
裸片11包括相对的正面11a与背面11b。焊盘111设置在正面11a上。裸片11内可以包含形成于半导体衬底上的多种器件,以及与各个器件电连接的电互连结构。焊盘111与电互连结构连接,用于将各个器件的电信号输入/输出。
无源器件预连接件12是指:将无源器件121的电连接点121a固定在导电框架10的第一导电块101形成半成品。固定可以通过焊接方式,例如设置焊料层122;或采用键合等方式实现。
无源器件121可以包括电阻类、电感类和电容类元件,它的共同特点是在电路中无需加电源即可在有信号时工作。
无源器件121的电连接点121a可以包括第一电连接点121b与第二电连接点121c,第一电连接点121b固定于一个第一导电块101,第二电连接点121c固定于另一个第一导电块101。
本实施例中,第一导电块101包括第一类型的第一导电块101a与第二类型的第一导电块101b,第一类型的第一导电块101a的厚度一致,第二类型的第一导电块101b包括第一子区块101c与第二子区块101d,第一子区块101c的厚度小于第二子区块101d的厚度;无源器件121的第一电连接点121b与第一类型的第一导电块101a直接连接,第二电连接点121c与第二类型的第一导电块101b的第一子区块101c直接连接。
无源器件预连接件12具有内连接端12a与外连接端12b,内连接端12a是指无源器件预连接件12预定与再布线层14连接的连接端,外连接端12b是指无源器件预连接件12预定暴露在塑封层外,适于用作引脚、实现与外界器件电互连的连接端。
本实施例中,第二电连接点121c直接连接的第二类型的第一导电块101b的第二子区块101d为无源器件预连接件12的内连接端12a,第一电连接点121b直接连接的第一类型的第一导电块101a、以及第二电连接点121c直接连接的第二类型的第一导电块101b的第一子区块101c与第二子区块101d为无源器件预连接件12的外连接端12b。
与无源器件121直接连接的第一类型的第一导电块101a/第二类型的第一导电块101b的第一子区块101c的厚度与无源器件121的厚度之和小于第二导电块102的厚度作用在于:能使得系统级封装结构1中,无源器件121被第一塑封层13包覆。
导电框架10的材料可以为铜等导电性优良的金属。
第一塑封层13和/或第二塑封层15的材料可以为环氧树脂、聚酰亚胺树脂、苯并环丁烯树脂、聚苯并恶唑树脂、聚对苯二甲酸丁二酯、聚碳酸酯、聚对苯二甲酸乙二醇酯、聚乙烯、聚丙烯、聚烯烃、聚氨酯、聚烯烃、聚醚砜、聚酰胺、聚亚氨酯、乙烯-醋酸乙烯共聚物或聚乙烯醇等。第一塑封层13和/或第二塑封层15的材料还可以为各种聚合物或者树脂与聚合物的复合材料。
第一塑封层13包括相对的第一表面13a与第二表面13b。本实施例中,第一塑封层13的第一表面13a同时暴露第一导电块101与第二导电块102;第二表面13b暴露裸片11的正面11a、第二导电块102以及无源器件预连接件12的内连接端12a。
图1所示实施例中,再布线层14包括若干金属块14a,具有一层。部分数目的金属块14a电连接焊盘111与第二导电块102,以实现将裸片11的电信号引出;部分数目的金属块14a电连接焊盘111与无源器件预连接件12的内连接端12a,以实现裸片11与无源器件121的电信号通信。
一些实施例中,还有部分数目的金属块14a与若干数目的焊盘111选择性电连接,以实现焊盘111的电路布局。
一些实施例中,裸片11具有多个,还有部分数目的金属块14a与不同裸片11的焊盘111选择性电连接,以实现不同裸片11之间的通信。
再布线层14的布局可根据预设电路布局而定。
一些实施例中,再布线层14还可以包括两层或两层以上,即具有两层或两层以上的金属块14a。
a)可选方案中,参照图1所示,导电框架10的第一导电块101与第二导电块102充当引脚。
b)可选方案中,仍参照图1所示,暴露出的导电框架10的第一导电块101与第二导电块102上还可以具有导电凸块16,导电凸块16上包覆有抗氧化层17。
抗氧化层17可以包括:b1)锡层、或b2)自下而上堆叠的镍层与金层、或b3)自下而上堆叠的镍层、钯层与金层。抗氧化层可以采用电镀工艺形成。相对于平面的第一导电块101与第二导电块102,导电凸块16可以提高抗氧化层17的包覆性,防止抗氧化层17脱落。导电凸块16的材料可以为铜,上述抗氧化层17可以防止铜氧化,进而防止铜氧化导致的电连接性能变差。
c)可选方案中,暴露出的导电框架10的第一导电块101与第二导电块102,或抗氧化层17上还可以具有焊球,用于系统级封装结构1的倒装。
系统级封装结构1中,将无源器件121直接连接在导电框架10的第一导电块101的至少部分区块上,形成无源器件预连接件12;通过控制该区块的第一导电块101的厚度,使其与无源器件121的厚度之和小于导电框架10的第二导电块102的厚度,从而在同一工序中完成裸片11与无源器件121的塑封以及电互连,一方面,可提升生产效率,另一方面还可实现系统级封装结构1的小型化。
本发明一实施例提供了图1中的系统级封装结构1的一种制作方法。图2是制作方法的流程图。图3至图12是图2中的流程对应的中间结构示意图。
首先,参照图2中的步骤S1、图3与图4所示,提供载板20与承载于载板20的至少一组待封装件3,每组待封装件3包括:至少一裸片11、至少一无源器件预连接件12以及导电框架10的第二导电块102,裸片11包括若干焊盘111,焊盘111位于裸片11的正面11a;无源器件预连接件12包括:无源器件121与导电框架10的第一导电块101,无源器件121包括电连接点121a,电连接点121a与第一导电块101的至少部分区块直接连接;与无源器件121直接连接的第一导电块区块的厚度与无源器件121的厚度之和小于第二导电块102的厚度;裸片11的正面11a、第二导电块102以及无源器件预连接件12的内连接端12a固定于载板20。其中,图3是载板和多组待封装件的俯视图;图4是沿着图3中的AA线的剖视图。
本实施例中,裸片11具有一个,可以为电力裸片(POWER DIE)、存储裸片(MEMORYDIE)、传感裸片(SENSOR DIE)、或射频裸片(RADIO FREQUENCE DIE)。本实施例不限定裸片11的功能。
一些实施例中,裸片11可以具有多个。例如一个裸片11为电力裸片(POWER DIE)、存储裸片(MEMORY DIE)、传感裸片(SENSOR DIE)、或射频裸片(RADIO FREQUENCE DIE),另一个裸片11可以为用于控制前一个裸片11的控制芯片。其它实施例中,多个裸片11可以为需电互连、具有其它功能的裸片。本发明不限定各个裸片11的功能。
裸片11包括相对的正面11a与背面11b。焊盘111设置在正面11a上。裸片11内可以包含形成于半导体衬底上的多种器件,以及与各个器件电连接的电互连结构。焊盘111与电互连结构连接,用于将各个器件的电信号输入/输出。
裸片11为分割晶圆形成。晶圆包括晶圆正面(活性面)与晶圆背面,晶圆正面设置有焊盘111和保护焊盘111的绝缘层(未示出)。晶圆切割后形成裸片11,相应地,裸片11包括正面11a与背面11b,裸片正面11a设置有焊盘111和电绝缘相邻焊盘111的绝缘层。
无源器件预连接件12是指:将无源器件121的电连接点121a固定在导电框架10的第一导电块101形成半成品。
无源器件121可以包括电阻类、电感类和电容类元件,它的共同特点是在电路中无需加电源即可在有信号时工作。
无源器件121的电连接点121a可以包括第一电连接点121b与第二电连接点121c。
本实施例中,第一导电块101包括第一类型的第一导电块101a与第二类型的第一导电块101b,第一类型的第一导电块101a的厚度一致,第二类型的第一导电块101b包括第一子区块101c与第二子区块101d,第一子区块101c的厚度小于第二子区块101d的厚度;无源器件121的第一电连接点121b与第一类型的第一导电块101a直接连接,第二电连接点121c与第二类型的第一导电块101b的第一子区块101c直接连接。
无源器件预连接件12的形成方法可以包括:
首先,参照图5所示,提供承载于一载板21的金属板,在金属板上形成第一图形化掩膜层;该第一图形化掩膜层暴露第一导电块区域与第二导电块区域之外区域的金属板;
以第一图形化掩膜层为掩膜腐蚀金属板,保留第一导电块区域与第二导电块区域的金属板,去除其余区域的金属板;
去除第一图形化掩膜层;
在保留的金属板,以及金属板暴露的载板表面形成第二图形化掩膜层;该第二图形化掩膜层暴露第一导电块区域的部分区域与第二导电块区域的金属板;
以第二图形化掩膜层为掩膜腐蚀第一导电块区域的部分区域与第二导电块区域的金属板的部分厚度;
去除第二图形化掩膜层。
第一图形化掩膜层与第二图形化掩膜层可以为光刻胶,对应采用灰化法去除。
金属板的材料可以为铜。载板21与金属板之间可以设置粘结层,以此实现两者之间的固定。粘结层可以采用易剥离的材料,以便将载板21剥离下来,例如可以采用通过加热能够使其失去粘性的热分离材料或通过紫外照射能够使其失去粘性的UV分离材料。
腐蚀金属板可形成多个导电框架10。
载板21为硬质板件,可以包括塑料板、玻璃板、陶瓷板或金属板等。
接着,参照图6所示,将各个无源器件121排布在另一载板22。无源器件121的电连接点121a远离该另一载板22。
载板22为硬质板件,可以包括塑料板、玻璃板、陶瓷板或金属板等。
载板22与各个无源器件121之间可以设置粘结层,以此实现两者之间的固定。粘结层可以采用易剥离的材料,以便将载板22剥离下来,例如可以采用通过加热能够使其失去粘性的热分离材料或通过紫外照射能够使其失去粘性的UV分离材料。
将排布有各个无源器件121的载板22与载板21对合,无源器件121的第一电连接点121b与第二电连接点121c分别与对应的第一导电块101固定。
本实施例中,对合前,第一导电块101的待固定面上可以设置焊料层122,即采用焊接方式连接。焊接是利用焊料,例如锡实现连接。
一些实施例中,固定也可以通过键合等其它方式实现。
无源器件121与第一导电块101固定后,去除载板22。载板22的去除方式可以为激光剥离、UV照射等现有去除方式。
参照图7所示,无源器件121与第一导电块101固定后,两者形成无源器件预连接件12。无源器件预连接件12具有内连接端12a与外连接端12b,内连接端12a是指无源器件预连接件12预定与再布线层14连接的连接端,外连接端12b是指无源器件预连接件12预定暴露在塑封层外,适于用作引脚、实现与外界器件电互连的连接端。内连接端12a朝向再一载板20,可将无源器件预连接件12翻转至载板20上。
载板20为硬质板件,可以包括塑料板、玻璃板、陶瓷板或金属板等。
载板20朝向无源器件预连接件12的一面可以设置粘结层。粘结层可以采用易剥离的材料,以便将载板20剥离下来,例如可以采用通过加热能够使其失去粘性的热分离材料或通过紫外照射能够使其失去粘性的UV分离材料。
之后,参照图3所示,将多个裸片11排布在载板20的预定位置,多个裸片11、多个无源器件预连接件12以及多个导电框架10的第二导电块102形成多组待封装件3。
一组待封装件3位于载板20表面的一块区域,便于后续切割。载板20表面固定多组待封装件3,以同时制作多个系统级封装结构1,有利于批量化生产、降低成本。一些实施例中,载板20表面也可以固定一组待封装件3。
接着,参照图2中的步骤S2与图8所示,在载板20的表面形成包埋裸片11、无源器件预连接件12以及第二导电块102的第一塑封层13;参照图9所示,减薄第一塑封层13,直至至少露出第二导电块102,露出的第二导电块102为引脚。
第一塑封层13的材料可以为环氧树脂、聚酰亚胺树脂、苯并环丁烯树脂、聚苯并恶唑树脂、聚对苯二甲酸丁二酯、聚碳酸酯、聚对苯二甲酸乙二醇酯、聚乙烯、聚丙烯、聚烯烃、聚氨酯、聚烯烃、聚醚砜、聚酰胺、聚亚氨酯、乙烯-醋酸乙烯共聚物或聚乙烯醇等。第一塑封层13的材料还可以为各种聚合物或者树脂与聚合物的复合材料。对应地,封装可以采用在各个裸片11、各个无源器件预连接件12以及各个第二导电块102之间填充液态塑封料、后经塑封模具高温固化进行。一些实施例中,第一塑封层13也可以采用热压成型、传递成型等塑性材料成型的方式成型。
第一塑封层13可以包括相对的正面13a与背面13b。
参照图6所示,第一塑封层13的减薄自正面13a进行,可采用机械研磨例如采用砂轮研磨。减薄第一塑封层13除了暴露第二导电块102,还暴露无源器件预连接件12的外连接端12b。无源器件预连接件12的外连接端12b为第一电连接点121b直接连接的第一类型的第一导电块101a、以及第二电连接点121c直接连接的第二类型的第一导电块101b的第一子区块101c与第二子区块101d。
本步骤形成了待封装件3的塑封体。
再接着,参照图2中的步骤S3与图10所示,去除载板20,暴露裸片11的正面11a、第二导电块102、无源器件预连接件12的内连接端12a以及第一塑封层13的背面13b;在裸片11的正面11a、第二导电块102、无源器件预连接件12的内连接端12a以及第一塑封层13的背面13b上形成再布线层14,以将裸片11的焊盘111、无源器件121的电连接点121a以及第二导电块102电连接。
载板20的去除方式可以为激光剥离、UV照射等现有去除方式。
去除载板20后,可以在第一塑封层13的正面13a上设置第一支撑板4。
第一支撑板4为硬质板件,可以包括塑料板、玻璃板、陶瓷板或金属板等。
第一支撑板4与第一塑封层13的正面13a之间可以设置粘结层,以此实现两者之间的固定。
粘结层可以采用易剥离的材料,以便将第一支撑板4剥离下来,例如可以采用通过加热能够使其失去粘性的热分离材料或通过紫外照射能够使其失去粘性的UV分离材料。
本实施例中,再布线层14包括一层。形成再布线层14包括如下步骤S31~S34。
步骤S31:在裸片11的正面11a、第二导电块102、无源器件预连接件12的内连接端12a以及第一塑封层13的背面13b上形成光刻胶层。
本步骤S31中,一个可选方案中,形成的光刻胶层可为感光膜。感光膜可以从胶带上撕下,贴敷在各个在裸片11的正面11a、各个第二导电块102、各个无源器件预连接件12的内连接端12a以及第一塑封层13的背面13b上。其它可选方案中,光刻胶层也可以采用先涂布液体光刻胶,后加热固化形成。
步骤S32:曝光显影光刻胶层,保留第一预定区域的光刻胶层,第一预定区域与待形成的再布线层14的金属块14a所在区域互补。
步骤S33:在第一预定区域的互补区域填充金属层以形成再布线层14的金属块14a。
部分数目的金属块14a电连接焊盘111与第二导电块102,以实现将裸片11的电信号引出;部分数目的金属块14a电连接焊盘111与无源器件预连接件12的内连接端12a,以实现裸片11与无源器件121的电信号通信。
一些实施例中,还有部分数目的金属块14a与若干数目的焊盘111选择性电连接,以实现焊盘111的电路布局。
一些实施例中,裸片11具有多个,还有部分数目的金属块14a与不同裸片11的焊盘111选择性电连接,以不同裸片11之间的通信。
本步骤S33可以采用电镀工艺完成。电镀铜或铝的工艺较为成熟。
具体地,步骤S31形成光刻胶层之前,可以先通过物理气相沉积法或化学气相沉积法在各个在裸片11的正面11a、各个第二导电块102、各个无源器件预连接件12的内连接端12a以及第一塑封层13的背面13b上形成一层籽晶层(Seed Layer)。籽晶层可以作为电镀铜或铝的供电层。
电镀可以包括电解电镀或无极电镀。电解电镀是将待电镀件作为阴极,对电解液进行电解,从而在待电镀件上形成一层金属。无极电镀是将溶液中的金属离子还原析出在待电镀件上形成金属层的方法。一些实施例中,还可以采用先溅射、后刻蚀的方法形成金属块14a。
步骤S34:灰化去除第一预定区域剩余的光刻胶层。
灰化完后,通过干法刻蚀或湿法刻蚀去除第一预定区域的籽晶层。
再布线层14的金属块14a可以通过抛光工艺,例如化学机械研磨法实现上表面平整。
一些实施例中,再布线层14还可以包括两层或两层以上,即具有两层或两层以上的金属块14a。
之后,参照图2中的步骤S4与图11所示,在第一塑封层13以及再布线层14上形成第二塑封层15。
第二塑封层15的形成工艺可以参照第一塑封层13的形成工艺。
参照图12所示,第二塑封层15形成后,去除第一支撑板4。
第一支撑板4的去除方式可以为激光剥离、UV照射等现有去除方式。
一些实施例中,减薄第一塑封层13,直至至少露出第二导电块102的工序也可以不在步骤S2中进行,而在本步骤S4后进行。
a)可选方案中,参照图12所示,导电框架10的第一导电块101与第二导电块102充当引脚。
b)可选方案中,仍参照图12所示,第一支撑板4去除后,还可以在暴露出的导电框架10的第一导电块101与第二导电块102上形成导电凸块16,以及在导电凸块16上包覆抗氧化层17。
抗氧化层17可以包括:b1)锡层、或b2)自下而上堆叠的镍层与金层、或b3)自下而上堆叠的镍层、钯层与金层。导电凸块16与抗氧化层17可以采用电镀工艺形成。相对于平面的第一导电块101与第二导电块102,导电凸块16可以提高抗氧化层17的包覆性,防止抗氧化层17脱落。导电凸块16的材料可以为铜,上述抗氧化层17可以防止铜氧化,进而防止铜氧化导致的电连接性能变差。
c)可选方案中,还可以在导电框架10的第一导电块101与第二导电块102,或抗氧化层17上形成焊球,用于系统级封装结构1(参见图1所示)的倒装。
之后,参照图2中的步骤S5、图12与图1所示,切割形成多个系统级封装结构1,每个系统级封装结构1中包含一组待封装件3。
经过上述各步骤,实现了系统级封装1的小型化。
本发明第二实施例提供了图1中的系统级封装结构1的另一种制作方法。图13是制作方法的流程图。图14至图18是图13中的流程对应的中间结构示意图。
首先,参照图13中的步骤S1'与图14所示,提供载板21与承载于载板21的至少一组待封装件3,每组待封装件3包括:至少一裸片11、至少一无源器件预连接件12以及导电框架10的第二导电块102,裸片11包括若干焊盘111,焊盘111位于裸片11的正面11a;无源器件预连接件12包括:无源器件121与导电框架10的第一导电块101,无源器件121包括电连接点121a,电连接点121a与第一导电块101的至少部分区块直接连接;与无源器件121直接连接的第一导电块区块的厚度与无源器件121的厚度之和小于第二导电块102的厚度;裸片11的背面11b、第二导电块102以及无源器件预连接件12的外连接端12b固定于载板21。
可以看出,步骤S1'与实施例一中的步骤S1大致相同,区别仅在于:裸片11的背面11b、第二导电块102以及无源器件预连接件12的外连接端12b固定于载板21。
本步骤S1'相对于步骤S1,可以省略将无源器件预连接件12翻转至载板20的步骤,直接将多个裸片11排布在载板21的预定位置。
对于本实施例与图2所示实施例的制作方法中各步骤中的相同或相似结构、制作方法请参照前述实施例对应部分,本实施例重点介绍区别之处。
接着,参照图13中的步骤S2'与图15所示,在载板21的表面形成包埋裸片11、无源器件预连接件12以及第二导电块102的第一塑封层13;参照图16所示,减薄第一塑封层13,直至露出裸片11的正面11a、第二导电块102以及无源器件预连接件12的内连接端12a。
本步骤S2'与实施例一中的步骤S2大致相同,区别仅在于:减薄第一塑封层13,直至露出裸片11的正面11a、第二导电块102以及无源器件预连接件12的内连接端12a。
具体地,露出裸片11的正面11a时,第二导电块102与无源器件预连接件12的内连接端12a已被去除部分高度,以确保第二导电块102与无源器件预连接件12的内连接端12a露出。
之后,参照图13中的步骤S3'与图17所示,在裸片11的正面11a、第二导电块102、无源器件预连接件12的内连接端12a以及第一塑封层13的背面13b上形成再布线层14,以将裸片11的焊盘111、无源器件121的电连接点121a以及第二导电块102电连接。
再布线层14的形成方法可参照前述实施例的再布线层14的形成方法。
接着,参照图13中的步骤S5'与图18所示,去除载板21,暴露裸片11的背面11b、第二导电块102以及无源器件预连接件12的外连接端12b,暴露的第二导电块102以及无源器件预连接件12的外连接端12b为引脚。
本实施例的步骤S6与实施例一中的步骤S5相同。
图19是本发明第三实施例的系统级封装结构的截面结构示意图。参照图19所示,本实施例的系统级封装结构5与图1中的系统级封装结构1大致相同,区别仅在于:裸片11的正面11a覆盖有保护层110,保护层110暴露焊盘111;第一塑封层13的第二表面13b还暴露保护层110;再布线层14还位于保护层110上。
保护层110为绝缘材料,具体可以为有机高分子聚合物绝缘材料或无机绝缘材料。有机高分子聚合物绝缘材料例如为聚酰亚胺、环氧树脂、ABF(Ajinomoto buildup film)、PBO(Polybenzoxazole)、有机聚合物膜、有机聚合物复合材料或者其它具有类似绝缘性能的有机材料等。无机绝缘材料例如为二氧化硅或氮化硅等。
相应地,对于制作方法,与图13所示实施例的制作方法大致相同,区别仅在于:
步骤S1'中,裸片11的正面11a覆盖有保护层110。
可以在裸片11的正面11a上施加保护层110,保护层110的施加过程可以为:在晶圆切割为裸片11之前在晶圆正面上施加保护层110,切割具有保护层110的晶圆形成具有保护层110的裸片11,也可以为:在晶圆切割为裸片11之后,在裸片11的正面11a上施加保护层110。
保护层110为有机高分子聚合物绝缘材料时,有机高分子聚合物绝缘材料可通过a)层压工艺压合在焊盘111以及相邻焊盘111之间的绝缘层上,或b)先涂布或印刷在焊盘111以及相邻焊盘111之间的绝缘层上、后固化,或c)通过注塑工艺固化在焊盘111以及相邻焊盘111之间的绝缘层上。
保护层110为无机绝缘材料时,可以采用物理气相沉积法或化学气相沉积法形成。
保护层110可以包括一层或多层。
步骤S2'中,减薄第一塑封层13,直至露出保护层110、第二导电块102以及无源器件预连接件12的内连接端12a。
保护层110在减薄第一塑封层13时,可以保护焊盘111。
步骤S3'形成再布线层14步骤前,还在保护层110内形成开口,以暴露焊盘111;再布线层14还形成于保护层110上。
图20是本发明第四实施例的系统级封装结构的截面结构示意图。参照图20所示,本实施例的系统级封装结构6与图1中的系统级封装结构1大致相同,区别仅在于:无源器件预连接件12'中,第一电连接点121b与第二电连接点121c分别直接连接的两个第一导电块101为第一类型的第一导电块101a,该两个第一类型的第一导电块101a为无源器件预连接件12'的内连接端12a;无源器件预连接件12'无外连接端12b。
相应地,对于制作方法,与图2所示实施例的制作方法大致相同,区别仅在于:无源器件预连接件12'的形成方法。
图21是无源器件预连接件的制作方法的中间结构示意图。
本实施例中,无源器件预连接件12'的形成方法可以包括:
首先,参照图21所示,提供承载于一载板20的金属板,在金属板上形成第一图形化掩膜层;该第一图形化掩膜层暴露第一导电块区域与第二导电块区域之外区域的金属板;
以第一图形化掩膜层为掩膜腐蚀金属板,保留第一导电块区域与第二导电块区域的金属板,去除其余区域的金属板;
去除第一图形化掩膜层;
在保留的金属板,以及金属板暴露的载板表面形成第二图形化掩膜层;该第二图形化掩膜层暴露第一导电块区域的金属板;
以第二图形化掩膜层为掩膜腐蚀第一导电块区域的金属板的部分厚度;
去除第二图形化掩膜层。
第一图形化掩膜层与第二图形化掩膜层可以为光刻胶,对应采用灰化法去除。
金属板的材料可以为铜。
腐蚀金属板可形成多个导电框架10。
接着,将排布有各个无源器件121的载板22与载板20对合,无源器件121的第一电连接点121b与第二电连接点121c分别与对应的第一类型的第一导电块101a固定;去除载板22。
图22是本发明第五实施例的系统级封装结构的截面结构示意图。参照图22所示,本实施例的系统级封装结构7与图1、图19、图20中的系统级封装结构1、5、6大致相同,区别仅在于:无源器件预连接件12"中,第一电连接点121b直接连接的第一类型的第一导电块101a为无源器件预连接件12"的内连接端12a,第二电连接点121c直接连接的第二类型的第一导电块101b的第二子区块101d为无源器件预连接件12"的外连接端12b。
相应地,对于制作方法,与图2所示实施例的制作方法大致相同。
一些实施例中,当裸片11具有多个时,第二电连接点121c直接连接的第二类型的第一导电块101b的第一子区块101c和/或第二子区块101d也可以为无源器件预连接件12"的内连接端12a。
图23是本发明第六实施例的系统级封装结构的截面结构示意图。参照图23所示,本实施例的系统级封装结构8与图1、图19、图20、图22中的系统级封装结构1、5、6、7大致相同,区别仅在于:裸片11具有多个;无源器件预连接件12"'中,第一电连接点121b与第二电连接点121c分别直接连接的两个第一导电块101为第二类型的第一导电块101b,该两个第二类型的第一导电块101b的第二子区块101d为无源器件预连接件12'的内连接端12a,该两个第二类型的第一导电块101b的第一子区块101c与第二子区块101d为无源器件预连接件12"'的外连接端12b。
相应地,对于制作方法,与图2所示实施例的制作方法大致相同。
一些实施例中,也可以该两个第二类型的第一导电块101b的第二子区块101d为无源器件预连接件12'的外连接端12b,该两个第二类型的第一导电块101b的第一子区块101c与第二子区块101d为无源器件预连接件12"'的内连接端12a。
虽然本发明披露如上,但本发明并非限定于此。任何本领域技术人员,在不脱离本发明的精神和范围内,均可作各种更动与修改,因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (11)

1.一种系统级封装结构,其特征在于,包括:
至少一裸片,包括若干焊盘,所述焊盘位于所述裸片的正面;
至少一无源器件预连接件,包括无源器件与导电框架的第一导电块,所述无源器件包括电连接点,所述电连接点与所述第一导电块的至少部分区块直接连接;
导电框架的第二导电块,与所述无源器件直接连接的所述第一导电块区块的厚度与所述无源器件的厚度之和小于所述第二导电块的厚度;
第一塑封层,包覆所述裸片、所述无源器件预连接件以及所述第二导电块,所述第一塑封层的第一表面至少暴露所述第二导电块,所述暴露的第二导电块为引脚;所述第一塑封层的第二表面暴露所述裸片的焊盘、所述第二导电块以及所述无源器件预连接件的内连接端;
再布线层,位于所述焊盘、所述第二导电块、所述无源器件预连接件的内连接端以及所述第一塑封层的第二表面上,用于将所述焊盘、所述无源器件的电连接点以及所述第二导电块电连接;
第二塑封层,包覆所述再布线层;
所述第一导电块包括第一类型的第一导电块与第二类型的第一导电块,所述第一类型的第一导电块的厚度一致,所述第二类型的第一导电块包括第一子区块与第二子区块,所述第一子区块的厚度小于所述第二子区块的厚度;所述无源器件的电连接点包括第一电连接点与第二电连接点,所述第一电连接点与所述第一类型的第一导电块直接连接,所述第二电连接点与所述第二类型的第一导电块的第一子区块直接连接;所述第一电连接点直接连接的所述第一类型的第一导电块或所述第二电连接点直接连接的所述第二类型的第一导电块的第二子区块为所述无源器件预连接件的内连接端;
或者,所述第一导电块包括第一子区块与第二子区块,所述第一子区块的厚度小于所述第二子区块的厚度;所述无源器件的电连接点包括第一电连接点与第二电连接点,所述第一电连接点与所述第二电连接点分别与不同的所述第一导电块的第一子区块直接连接;所述第一电连接点和/或所述第二电连接点直接连接的所述第一导电块的第二子区块为所述无源器件预连接件的内连接端。
2.根据权利要求1所述的系统级封装结构,其特征在于,所述无源器件的电连接点包括第一电连接点与第二电连接点,所述第一电连接点与所述第二电连接点分别与厚度一致的两个所述第一导电块直接连接;所述第一电连接点与所述第二电连接点分别直接连接的两个所述第一导电块为所述无源器件预连接件的内连接端。
3.根据权利要求1所述的系统级封装结构,其特征在于,所述裸片的正面设置有保护层,所述保护层暴露所述焊盘;所述第一塑封层的第二表面还暴露所述保护层;所述再布线层还位于所述保护层上。
4.一种系统级封装结构的制作方法,其特征在于,包括:
提供载板与承载于所述载板的至少一组待封装件,每组所述待封装件包括:至少一裸片、至少一无源器件预连接件以及导电框架的第二导电块,所述裸片包括若干焊盘,所述焊盘位于所述裸片的正面;所述无源器件预连接件包括:无源器件与导电框架的第一导电块,所述无源器件包括电连接点,所述电连接点与所述第一导电块的至少部分区块直接连接;与所述无源器件直接连接的所述第一导电块区块的厚度与所述无源器件的厚度之和小于所述第二导电块的厚度;所述裸片的正面、所述第二导电块以及所述无源器件预连接件的内连接端固定于所述载板;
在所述载板的表面形成包埋所述裸片、所述无源器件预连接件以及所述第二导电块的第一塑封层;减薄所述第一塑封层,直至至少露出所述第二导电块,所述露出的第二导电块为引脚;
去除所述载板,暴露所述裸片的正面、所述第二导电块、所述无源器件预连接件的内连接端以及所述第一塑封层的背面;在所述裸片的正面、所述第二导电块、所述无源器件预连接件的内连接端以及所述第一塑封层的背面上形成再布线层,以将所述裸片的焊盘、所述无源器件的电连接点以及所述第二导电块电连接;
在所述第一塑封层以及所述再布线层上形成第二塑封层;
切割形成系统级封装结构,每个所述系统级封装结构中包含一组所述待封装件;
所述第一导电块包括第一类型的第一导电块与第二类型的第一导电块,所述第一类型的第一导电块的厚度一致,所述第二类型的第一导电块包括第一子区块与第二子区块,所述第一子区块的厚度小于所述第二子区块的厚度;所述无源器件的电连接点包括第一电连接点与第二电连接点,所述第一电连接点与所述第一类型的第一导电块直接连接,所述第二电连接点与所述第二类型的第一导电块的第一子区块直接连接;所述第一电连接点直接连接的所述第一类型的第一导电块或所述第二电连接点直接连接的所述第二类型的第一导电块的第二子区块为所述无源器件预连接件的内连接端;
或者,所述第一导电块包括第一子区块与第二子区块,所述第一子区块的厚度小于所述第二子区块的厚度;所述无源器件的电连接点包括第一电连接点与第二电连接点,所述第一电连接点与所述第二电连接点分别与不同的所述第一导电块的第一子区块直接连接;所述第一电连接点和/或所述第二电连接点直接连接的所述第一导电块的第二子区块为所述无源器件预连接件的内连接端。
5.根据权利要求4所述的系统级封装结构的制作方法,其特征在于,所述无源器件的电连接点包括第一电连接点与第二电连接点,所述第一电连接点与所述第二电连接点分别与厚度一致的两个所述第一导电块直接连接;所述第一电连接点与所述第二电连接点分别直接连接的两个所述第一导电块为所述无源器件预连接件的内连接端。
6.根据权利要求4所述的系统级封装结构的制作方法,其特征在于,所述减薄第一塑封层,直至至少露出所述第二导电块的步骤在所述形成第二塑封层步骤后,所述切割步骤前进行。
7.一种系统级封装结构的制作方法,其特征在于,包括:
提供载板与承载于所述载板的至少一组待封装件,每组所述待封装件包括:至少一裸片、至少一无源器件预连接件以及导电框架的第二导电块,所述裸片包括若干焊盘,所述焊盘位于所述裸片的正面;所述无源器件预连接件包括:无源器件与导电框架的第一导电块,所述无源器件包括电连接点,所述电连接点与所述第一导电块的至少部分区块直接连接;与所述无源器件直接连接的所述第一导电块区块的厚度与所述无源器件的厚度之和小于所述第二导电块的厚度;所述裸片的背面、所述第二导电块以及所述无源器件预连接件的外连接端固定于所述载板;
在所述载板的表面形成包埋所述裸片、所述无源器件预连接件以及所述第二导电块的第一塑封层;减薄所述第一塑封层,直至露出所述裸片的正面、所述第二导电块以及所述无源器件预连接件的内连接端;
在所述裸片的正面、所述第二导电块、所述无源器件预连接件的内连接端以及所述第一塑封层的背面上形成再布线层,以将所述裸片的焊盘、所述无源器件的电连接点以及所述第二导电块电连接;
在所述第一塑封层以及所述再布线层上形成第二塑封层;
去除所述载板,暴露所述裸片的背面、所述第二导电块以及所述无源器件预连接件的外连接端,所述暴露的第二导电块以及无源器件预连接件的外连接端为引脚;
切割形成系统级封装结构,每个所述系统级封装结构中包含一组所述待封装件。
8.根据权利要求7所述的系统级封装结构的制作方法,其特征在于,所述无源器件的电连接点包括第一电连接点与第二电连接点,所述第一电连接点与所述第二电连接点分别与厚度一致的两个所述第一导电块直接连接;所述第一电连接点与所述第二电连接点分别直接连接的两个所述第一导电块为所述无源器件预连接件的内连接端。
9.根据权利要求7所述的系统级封装结构的制作方法,其特征在于,所述第一导电块包括第一类型的第一导电块与第二类型的第一导电块,所述第一类型的第一导电块的厚度一致,所述第二类型的第一导电块包括第一子区块与第二子区块,所述第一子区块的厚度小于所述第二子区块的厚度;所述无源器件的电连接点包括第一电连接点与第二电连接点,所述第一电连接点与所述第一类型的第一导电块直接连接,所述第二电连接点与所述第二类型的第一导电块的第一子区块直接连接;所述第一电连接点直接连接的所述第一类型的第一导电块或所述第二电连接点直接连接的所述第二类型的第一导电块的第二子区块为所述无源器件预连接件的内连接端。
10.根据权利要求7所述的系统级封装结构的制作方法,其特征在于,所述第一导电块包括第一子区块与第二子区块,所述第一子区块的厚度小于所述第二子区块的厚度;所述无源器件的电连接点包括第一电连接点与第二电连接点,所述第一电连接点与所述第二电连接点分别与不同的所述第一导电块的第一子区块直接连接;所述第一电连接点和/或所述第二电连接点直接连接的所述第一导电块的第二子区块为所述无源器件预连接件的内连接端。
11.根据权利要求7所述的系统级封装结构的制作方法,其特征在于,所述裸片的正面设置有保护层;减薄所述第一塑封层,直至露出所述保护层、所述第二导电块以及所述无源器件预连接件的内连接端;所述形成再布线层步骤前,还在所述保护层内形成开口,以暴露所述焊盘;所述再布线层还形成于所述保护层上。
CN202010930506.8A 2020-09-07 2020-09-07 系统级封装结构及其制作方法 Active CN112133695B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010930506.8A CN112133695B (zh) 2020-09-07 2020-09-07 系统级封装结构及其制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010930506.8A CN112133695B (zh) 2020-09-07 2020-09-07 系统级封装结构及其制作方法

Publications (2)

Publication Number Publication Date
CN112133695A CN112133695A (zh) 2020-12-25
CN112133695B true CN112133695B (zh) 2022-07-01

Family

ID=73847383

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010930506.8A Active CN112133695B (zh) 2020-09-07 2020-09-07 系统级封装结构及其制作方法

Country Status (1)

Country Link
CN (1) CN112133695B (zh)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110148567A (zh) * 2019-06-06 2019-08-20 中芯长电半导体(江阴)有限公司 一种指纹识别芯片的封装结构及封装方法
CN110148587A (zh) * 2019-06-06 2019-08-20 中芯长电半导体(江阴)有限公司 扇出型天线封装结构及封装方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7935570B2 (en) * 2008-12-10 2011-05-03 Stats Chippac, Ltd. Semiconductor device and method of embedding integrated passive devices into the package electrically interconnected using conductive pillars
JP2014143326A (ja) * 2013-01-24 2014-08-07 Transphorm Japan Inc 半導体装置、半導体装置の製造方法、リード、及びリードの製造方法
CN103400771B (zh) * 2013-08-06 2016-06-29 江阴芯智联电子科技有限公司 先蚀后封芯片倒装三维系统级金属线路板结构及工艺方法
CN103400773B (zh) * 2013-08-06 2016-06-08 江阴芯智联电子科技有限公司 先封后蚀无源器件三维系统级金属线路板结构及工艺方法
US9985006B2 (en) * 2016-05-31 2018-05-29 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
CN105845672B (zh) * 2016-06-15 2018-10-23 通富微电子股份有限公司 封装结构
US11049734B2 (en) * 2016-11-29 2021-06-29 Pep Innovation Pte. Ltd. Method of packaging chip and chip package structure
CN111370431B (zh) * 2018-12-26 2023-04-18 中芯集成电路(宁波)有限公司 光电传感集成系统的封装方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110148567A (zh) * 2019-06-06 2019-08-20 中芯长电半导体(江阴)有限公司 一种指纹识别芯片的封装结构及封装方法
CN110148587A (zh) * 2019-06-06 2019-08-20 中芯长电半导体(江阴)有限公司 扇出型天线封装结构及封装方法

Also Published As

Publication number Publication date
CN112133695A (zh) 2020-12-25

Similar Documents

Publication Publication Date Title
US10128211B2 (en) Thin fan-out multi-chip stacked package structure and manufacturing method thereof
TWI666740B (zh) 晶片封裝方法及封裝結構
US9741688B2 (en) Method for manufacturing a semiconductor device
CN110098147B (zh) 半导体器件和制作半导体器件的方法
CN210006732U (zh) 芯片封装结构
CN111883481B (zh) 3d封装件结构及其形成方法
TWI691029B (zh) 封裝結構及其製造方法
CN103295925B (zh) 半导体器件以及用于形成低廓形嵌入式晶圆级球栅阵列模塑激光封装的方法
CN111883521B (zh) 多芯片3d封装结构及其制作方法
US10276526B2 (en) Semiconductor package structure and manufacturing method thereof
US10276545B1 (en) Semiconductor package and manufacturing method thereof
CN107706521B (zh) 扇出型天线封装结构及其制备方法
CN105374693A (zh) 半导体封装件及其形成方法
CN111599768A (zh) 半导体封装及其制造方法
CN112349595A (zh) 芯片封装结构的制作方法
CN112133695B (zh) 系统级封装结构及其制作方法
WO2022095695A1 (zh) Mcm封装结构及其制作方法
CN108962766B (zh) 封装结构及其形成方法
WO2022012498A1 (zh) 芯片封装结构及其制作方法
CN114446919A (zh) Mcm封装结构及其制作方法
CN114446921A (zh) Mcm封装结构及其制作方法
CN114446920A (zh) Mcm封装结构及其制作方法
CN113937012A (zh) 芯片封装结构及其制作方法
CN115483178A (zh) 焊球、倒装芯片结构、堆叠式封装结构及其制作方法
CN115148710A (zh) Mcm封装结构及其制作方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant