CN109994422B - Tsv封装结构及其制备方法 - Google Patents
Tsv封装结构及其制备方法 Download PDFInfo
- Publication number
- CN109994422B CN109994422B CN201711489572.0A CN201711489572A CN109994422B CN 109994422 B CN109994422 B CN 109994422B CN 201711489572 A CN201711489572 A CN 201711489572A CN 109994422 B CN109994422 B CN 109994422B
- Authority
- CN
- China
- Prior art keywords
- tsv
- film
- wafer
- tsv wafer
- reinforcing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
- H01L2924/1815—Shape
- H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
- H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
本发明公开了一种TSV封装结构,包括TSV晶圆,TSV晶圆包括若干贯穿蚀刻的第一通孔,第一通孔的内壁涂布有导电材料,以使TSV晶圆的正面与背面电性导通,TSV晶圆的背面和侧面选择性铺设有连接线路,TSV封装结构还包括装配至所述TSV晶圆的背面的增强结构,增强结构包括背离所述TSV晶圆的背面一侧设置的第一电连接端以及与连接线路相对接且电性导通的第二电连接端,其中,第一电连接端与第二电连接端电性导通;本发明提出的TSV封装结构,通过将增强结构装配至TSV晶圆,保证了低CTE和高强度、高模量的同时也保证了封装的较高的强度和较低的翘曲。同时本发明提出的TSV封装结构制备方法能同时满足降低TSV成本和保证封装强度与翘曲的要求。
Description
技术领域
本发明属于半导体制造领域,尤其涉及一种TSV封装结构及其制备方法。
背景技术
TSV(Through-Silicon-Via硅穿孔)是通过蚀刻一个纵向通孔或通槽与通孔穿透衬底并且在该通孔中填充导电材料如铜形成的,或在通槽侧壁形成导电电路。该TSV可用于提供半导体衬底背面到该衬底的相对面的半导体电路的电连接,或者提供到堆叠的管芯的半导体电路的电连接。
在现有技术中,因TSV的技术和成本挑战,为了实现窄节距互连,高深宽比的TSV孔又受到设备和工艺的限制,需要对芯片或中介层(Interposer)进行减薄到150微米以下的厚度;若如此设计,为后续拿持、组装等工艺带来了巨大的挑战。同时,为了保证结构强度,需要在背面和侧面进行塑封,但是由于塑封料强度的限制,仅仅靠背面和侧面的塑封不能完全的保证其整体的结构强度。另外,由于塑封料和芯片的CTE(热膨胀系数)不匹配,会导致翘曲问题。
发明内容
为了解决上述问题,本发明提出了一种TSV封装结构,包括TSV晶圆,所述TSV晶圆包括若干贯穿蚀刻的第一通孔,所述第一通孔的内壁涂布有导电材料,以使所述TSV晶圆的正面与背面电性导通,所述TSV晶圆的背面和侧面选择性铺设有连接线路,所述TSV封装结构还包括装配至所述TSV晶圆的背面的增强结构,所述增强结构包括背离所述TSV晶圆的背面一侧设置的第一电连接端以及与所述连接线路相对接且电性导通的第二电连接端,其中,所述第一电连接端与第二电连接端电性导通。
作为本发明的进一步改进,所述TSV封装结构还包括覆盖于所述TSV晶圆的背面和侧面的塑封膜。
作为本发明的进一步改进,所述增强结构包括增强板,所述增强板上贯穿有第二通孔,所述第二通孔连通第一电连接端和第二电连接端并与所述连接线路相对应,其中,所述第二通孔的内壁涂布有导电材料。
作为本发明的进一步改进,所述增强板设置为纤维颗粒增强高分子板。
作为本发明的进一步改进,所述第二电连接端与所述连接线路之间通过铜块或锡球电性导通,
作为本发明的进一步改进,所述第二电连接端与所述连接线路之间通过导电粘结剂电性导通。
本发明还提供了一种TSV封装结构的制备方法,所述方法包括:
提供包括载板的TSV晶圆;
提供增强结构,所述增强结构包括增强板,在所述增强板上贯穿有第二通孔,所述第二通孔与所述连接线路相对应并连通第一电连接端和第二电连接端,同时,所述第二通孔的内壁涂布导电材料;
将增强结构装配至TSV晶圆的背面,同时将所述第二电连接端与连接线路对接并实现电性导通;
将塑封膜包完全覆盖所述增强结构和TSV晶圆;
将塑封膜进行减薄和防漏电与表面处理以使所述第一电连接端暴露并进行防氧化保护;
去除载板或对载板进行减薄抛光;
切割分离。
作为本发明的进一步改进,所述步骤“提供包括载板的TSV晶圆”还包括:
在所述TSV晶圆的正面覆盖有保护层。
作为本发明的进一步改进,所述步骤“将增强结构装配至TSV晶圆的背面,同时将所述第二电连接端与连接线路对接并实现电性导通”具体包括:
将所述第二电连接端与所述连接线路之间通过铜块或锡球电性导通,或通过导电粘结剂电性导通。
本发明还提供了另一种TSV封装结构的制备方法,所述方法包括:
提供包括载板的TSV晶圆;
在所述TSV晶圆的背面设置有导通引脚,所述导通引脚设置为铜柱或锡球;
将塑封膜完全覆盖TSV晶圆的背面和侧面;
提供增强结构,所述增强结构包括增强板,在所述增强板上贯穿有第二通孔,所述第二通孔与所述连接线路相对应并连通第一电连接端和第二电连接端,同时,所述第二通孔的内壁涂布有导电材料;
将所述增强结构贴设于塑封膜上并进行压力高温固化;
在所述第二通孔内植入锡球使之与所述连接线路之间通过导通引脚电性导通;
去除载板或对载板进行减薄抛光;
切割分离。
有益效果:本发明提出的TSV封装结构,通过将增强结构装配置TSV晶圆,保证了低CTE和高强度、高模量的同时也保证了封装的较高的强度和较低的翘曲。同时本发明提出的TSV封装结构制备方法能同时满足降低TSV成本和保证封装强度与翘曲的要求。
附图说明
图1是本发明第一实施例中的结构示意图;
图2是本发明第二实施例中的结构示意图;
图3是本发明第三实施例中的结构示意图;
图4是本发明第四实施例中的结构示意图。
具体实施方式
为了使本技术领域的人员更好地理解本发明中的技术方案,下面将结合本发明实施例中的附图,对本发明实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例仅仅是本发明一部分实施例,而不是全部的实施例。基于本发明中的实施例,本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例,都应当属于本发明保护的范围。
以下详细描述本发明技术方案的具体实施例:
参图1所示,本发明提出了一种TSV封装结构100,TSV封装结构100包括TSV晶圆110,同时,TSV晶圆110包括若干贯穿蚀刻的第一通孔111,第一通孔111的内壁涂布有导电材料,以使TSV晶圆110的正面与背面电性导通,在本实施例中,第一通孔111为纵向设置。
进一步的,TSV晶圆110的背面和侧面选择性的铺设有连接线路112以实现设置于TSV晶圆110的背面和侧面的电路之间的连接。
进一步的,TSV封装结构100还包括装配至TSV晶元的背面并与连接线路112电性导通的增强结构120,具体的,本发明提出的装配方式包括倒装或正装,其共同目的均为实现增强结构120与连接线路112之间电性导通。
其中,增强结构120还包括背离TSV晶圆110的背面一侧设置的第一电连接端121以及与连接线路112相对接的第二电连接端123,其中,第一电连接端121与第二电连接端123电性导通;具体的,本实施例中的第一电连接端121设置为凸出TSV封装结构100的外表面,当然,在本发明其他实施例中,第一电连接端121也可以设置为与TSV封装结构100的外表面齐平或凹陷于TSV封装结构100的外表面。
进一步的,TSV封装结构100还包括覆盖于TSV晶圆110的背面和侧面的塑封膜130,具体的,本实施例中的塑封膜130可设置为ABF EMC膜、颗粒EMC或液态EMC,本实施例中塑封膜130所采用的材料有比Si和中介层更大的CTE和更低的模量,提供了一定的柔性和应力缓冲,增强了TSV封装结构100的柔性和稳定性。
参图1所示,在本发明第一实施例中,增强结构120包括增强板124,增强板124上机械或激光贯穿有第二通孔122,第二通孔122连通第一电连接端121和第二电连接端123并与连接线路112相对应,同时,第二通孔122的内壁完全或部分涂布有导电材料。
本实施例中增强结构120与TSV晶圆110的装配方式为倒装,即将第二电连接端123与连接线路112相对接;具体的,第二电连接端123与连接线路112之间通过植入铜柱、锡帽或锡球进行回流焊工艺进行连接并电性导通以最终实现TSV封装结构100的正面与背面之间的电性导通。
参图2所示,在本发明第二实施例中,增强结构120包括增强板124,增强板124上机械或激光贯穿有第二通孔122,第二通孔122连通第一电连接端121和第二电连接端123并与连接线路112相对应,同时,第二通孔122的内壁完全或部分涂布有导电材料。
本实施例中增强结构120与TSV晶圆110的装配方式为倒装,即将第二电连接端123与连接线路112相对接;具体的,第二电连接端123与连接线路之间通过导电粘结剂160电性连接,具体的,本实施例中的导电粘结剂160设置为异性粘结剂,如ACF和ACP。
参图3所示,在本发明第三实施例中,增强结构120包括增强板124,其中,增强板124设置为纤维颗粒增强高分子板,增强板124上机械或激光贯穿有第二通孔122,第二通孔122连通第一电连接端121和第二电连接端123并与连接线路112相对应,同时,第二通孔122的内壁完全或部分涂布有导电材料。
同时TSV晶圆110的背面设置有导通引脚113,导通引脚113设置为铜柱,增强结构120装配至TSV晶圆110的背面时,第二电连接端123与连接线路112之间通过导通引脚113电性连接以使第一电连接端121与连接线路112电性导通。
参图4所示,在本发明第四实施例中,增强结构120包括增强板124,其中,增强板124设置为纤维颗粒增强高分子板,增强板124上机械或激光贯穿有第二通孔122,第二通孔122连通第一电连接端121和第二电连接端123并与连接线路112相对应,同时,第二通孔122的内壁完全或部分涂布有导电材料。
当增强结构120装配至TSV晶圆110的背面后,在第二通孔内122植入锡球使第二电连接端123与连接线路112电性连接以使第一电连接端121与连接线路112电性导通。
通过使用固化好的纤维颗粒增强高分子板,可同时保证低CTE和高强度或高模量,从而保证了封装的较高的强度和较低的翘曲。同时固化好的纤维颗粒增强高分子板在后续的热压高温压模固化中几乎不会收缩,也就进一步保证了低翘曲。
进一步的,本发明还提出了一种TSV封装结构100的制备方法,结合图1和图2所示,该方法包括:
提供包括载板140的TSV晶圆110,所述TSV晶圆110的正面覆盖有保护层150,在本实施例中,所述保护层150设置为有机或复合材料钝化保护层;
提供增强结构120,具体的,本实施例中的增强结构120包括增强板124,在增强板124上贯穿有第二通孔122,所述第二通孔122与所述连接线路112相对应并连通第一电连接端121和第二电连接端123,同时,所述第二通孔122的内壁涂布导电材料;
将增强结构120倒装至TSV晶圆110的背面并将第二电连接端123与连接线路112相对接,具体的,对接方式包括植入铜柱、锡帽或锡球进行回流焊工艺连接,或通过导电粘结剂160的方式进行电连接。
将塑封膜130完全覆盖于增强结构120和TSV晶圆110,具体的,本实施例中的塑封膜130可设置为ABF EMC膜、颗粒EMC或液态EMC,本实施例中塑封膜130所采用的材料有比Si和中介层更大的CTE和更低的模量,提供了一定的柔性和应力缓冲,增强了TSV封装结构100的柔性和稳定性;
将塑封膜130进行减薄和防漏电与表面处理以使第一电连接端121暴露并进行防氧化保护;
选择性的去除或对载板140进行减薄抛光,具体的,这里的选择性是指若成型后的TSV封装结构100仍需进行下一步加工工艺,则保留载板140以方便后续工艺流程,若成型的TSV封装结构100直接进行芯片加工,则可直接去除载板140进行下一步加工;
将成型后的TSV封装结构100按照工艺需求进行切割分离。
进一步的,本发明还提出了另一种TSV封装结构100的制备方法,结合图3和图4所示,该方法包括:
提供包括载板140的TSV晶圆110,所述TSV晶圆110的正面覆盖有保护层150,在本实施例中,所述保护层150设置为有机或复合材料钝化保护层150;
在TSV晶圆110的背面设置有导通引脚113,具体的,导通引脚113设置为铜柱或锡球;
将塑封膜130完全覆盖TSV晶圆110的背面和侧面,具体的,这里的塑封膜130与上述方法中所使用的材料相同;
提供增强结构120,增强结构120包括增强板124,在增强板124上贯穿有第二通孔122,第二通孔122与所述连接线路112相对应并连通第一电连接端121和第二电连接端123,同时,第二通孔122的内壁涂布有导电材料;
将增强结构120贴设于塑封膜130上并进行压力高温固化;
在第二通孔122内植入锡球使之与连接线路112之间通过导通引脚113电性导通以获得TSV封装结构100;
将成型后的TSV封装结构100按照工艺需求进行切割分离。
本发明提出的TSV封装结构100,通过将增强结构120装配置TSV晶圆110,保证低CTE和高强度、高模量的同时也保证了封装的较高的强度和较低的翘曲。同时本发明提出的TSV封装结构100制备方法能同时满足降低TSV成本和保证封装强度与翘曲的要求。
应当理解,虽然本说明书按照实施例加以描述,但并非每个实施例仅包含一个独立的技术方案,说明书的这种叙述方式仅仅是为清楚起见,本领域技术人员应当将说明书作为一个整体,各实施例中的技术方案也可以经适当组合,形成本领域技术人员可以理解的其他实施例。
上文所列出的一系列的详细说明仅仅是针对本发明的可行性实施例的具体说明,并非用以限制本发明的保护范围,凡未脱离本发明技艺精神所作的等效实施例或变更均应包含在本发明的保护范围之内。
Claims (10)
1.一种TSV封装结构,包括TSV晶圆,所述TSV晶圆包括若干贯穿蚀刻的第一通孔,所述第一通孔的内壁涂布有导电材料,以使所述TSV晶圆的正面与背面电性导通,所述TSV晶圆的背面和侧面选择性铺设有连接线路,其特征在于,所述TSV封装结构还包括装配至所述TSV晶圆的背面的增强结构,所述增强结构包括背离所述TSV晶圆的背面一侧设置的第一电连接端以及与所述连接线路相对接且电性导通的第二电连接端,其中,所述第一电连接端与第二电连接端电性导通,所述增强结构包括增强板;
所述TSV封装结构还包括覆盖于TSV晶圆的背面和侧面的塑封膜,所述塑封膜为ABFEMC膜、颗粒EMC或液态EMC,且所采用的材料有比Si和中介层更大的CTE和更低的模量;
所述增强板埋设于所述塑封膜内或贴设于所述塑封膜表面。
2.根据权利要求1所述的TSV封装结构,其特征在于,所述TSV封装结构还包括覆盖于所述TSV晶圆的背面和侧面的塑封膜。
3.根据权利要求1所述的TSV封装结构,其特征在于,所述增强板上贯穿有第二通孔,所述第二通孔连通第一电连接端和第二电连接端并与所述连接线路相对应,其中,所述第二通孔的内壁涂布有导电材料。
4.根据权利要求3所述的TSV封装结构,其特征在于,所述增强板设置为纤维颗粒增强高分子板。
5.根据权利要求1所述的TSV封装结构,其特征在于,所述第二电连接端与所述连接线路之间通过铜块或锡球电性导通。
6.根据权利要求1所述的TSV封装结构,其特征在于,所述第二电连接端与所述连接线路之间通过导电粘结剂电性导通。
7.一种TSV封装结构的制备方法,其特征在于,所述方法包括:
提供包括载板的TSV晶圆;
提供增强结构,所述增强结构包括增强板,在所述增强板上贯穿有第二通孔,所述第二通孔与连接线路相对应并连通第一电连接端和第二电连接端,同时,所述第二通孔的内壁涂布导电材料;
将增强结构装配至TSV晶圆的背面,同时将所述第二电连接端与连接线路对接并实现电性导通;
将塑封膜包完全覆盖所述增强结构和TSV晶圆,所述塑封膜为ABF EMC膜、颗粒EMC或液态EMC,且所采用的材料有比Si和中介层更大的CTE和更低的模量;
将塑封膜进行减薄和防漏电与表面处理以使所述第一电连接端暴露并进行防氧化保护;
去除载板或对载板进行减薄抛光;
切割分离。
8.根据权利要求7所述的TSV封装结构的制备方法,其特征在于,所述步骤“提供包括载板的TSV晶圆”还包括:
在所述TSV晶圆的正面覆盖有保护层。
9.根据权利要求7所述的TSV封装结构的制备方法,其特征在于,所述步骤“将增强结构装配至TSV晶圆的背面,同时将所述第二电连接端与连接线路对接并实现电性导通”具体包括:
将所述第二电连接端与所述连接线路之间通过铜块或锡球电性导通,或通过导电粘结剂电性导通。
10.一种TSV封装结构的制备方法,其特征在于,所述方法包括:
提供包括载板的TSV晶圆;
在所述TSV晶圆的背面设置有导通引脚,所述导通引脚设置为铜柱或锡球;
将塑封膜完全覆盖TSV晶圆的背面和侧面,所述塑封膜为ABF EMC膜、颗粒EMC或液态EMC,且所采用的材料有比Si和中介层更大的CTE和更低的模量;
提供增强结构,所述增强结构包括增强板,在所述增强板上贯穿有第二通孔,所述第二通孔与连接线路相对应并连通第一电连接端和第二电连接端,同时,所述第二通孔的内壁涂布有导电材料;
将所述增强结构贴设于塑封膜上并进行压力高温固化;
在所述第二通孔内植入锡球使之与所述连接线路之间通过导通引脚电性导通;
去除载板或对载板进行减薄抛光;
切割分离。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201711489572.0A CN109994422B (zh) | 2017-12-29 | 2017-12-29 | Tsv封装结构及其制备方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201711489572.0A CN109994422B (zh) | 2017-12-29 | 2017-12-29 | Tsv封装结构及其制备方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN109994422A CN109994422A (zh) | 2019-07-09 |
CN109994422B true CN109994422B (zh) | 2021-10-19 |
Family
ID=67110568
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201711489572.0A Active CN109994422B (zh) | 2017-12-29 | 2017-12-29 | Tsv封装结构及其制备方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN109994422B (zh) |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN103081077A (zh) * | 2010-08-10 | 2013-05-01 | 国立大学法人东北大学 | 半导体装置的制造方法及半导体装置 |
CN103632981A (zh) * | 2012-08-24 | 2014-03-12 | 索尼公司 | 配线板及配线板的制造方法 |
CN105789150A (zh) * | 2009-09-18 | 2016-07-20 | 星科金朋私人有限公司 | 具有半导体通孔的集成电路封装系统及其制造方法 |
-
2017
- 2017-12-29 CN CN201711489572.0A patent/CN109994422B/zh active Active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN105789150A (zh) * | 2009-09-18 | 2016-07-20 | 星科金朋私人有限公司 | 具有半导体通孔的集成电路封装系统及其制造方法 |
CN103081077A (zh) * | 2010-08-10 | 2013-05-01 | 国立大学法人东北大学 | 半导体装置的制造方法及半导体装置 |
CN103632981A (zh) * | 2012-08-24 | 2014-03-12 | 索尼公司 | 配线板及配线板的制造方法 |
Also Published As
Publication number | Publication date |
---|---|
CN109994422A (zh) | 2019-07-09 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR102620629B1 (ko) | 반도체 장치의 제조 방법 | |
US10867897B2 (en) | PoP device | |
US11302616B2 (en) | Integrated interposer solutions for 2D and 3D IC packaging | |
US9570429B2 (en) | Methods of fabrication and testing of three-dimensional stacked integrated circuit system-in-package | |
US9748216B2 (en) | Apparatus and method for a component package | |
US20170179041A1 (en) | Semiconductor package with trenched molding-based electromagnetic interference shielding | |
US20090146301A1 (en) | Semiconductor device and method of manufacturing the same | |
US20150214207A1 (en) | Chip stack, semiconductor devices having the same, and manufacturing methods for chip stack | |
TW201603148A (zh) | 具有較高密度之積體電路封裝結構以及方法 | |
US20110210440A1 (en) | Stackable electronic package and method of fabricating same | |
CN110071073B (zh) | 封装结构及其制备方法 | |
CN104505382A (zh) | 一种圆片级扇出PoP封装结构及其制造方法 | |
CN110335859B (zh) | 一种基于tsv的多芯片的封装结构及其制备方法 | |
US20140239497A1 (en) | Packaged semiconductor device | |
JP2013168577A (ja) | 半導体装置の製造方法 | |
CN112736031A (zh) | 转接板及其制作方法,半导体器件及其制作方法 | |
KR101640078B1 (ko) | 적층형 반도체 패키지 및 이의 제조 방법 | |
US20150221570A1 (en) | Thin sandwich embedded package | |
KR101374146B1 (ko) | 반도체 패키지 제조 방법 | |
US20130075894A1 (en) | Integrated circuit and method of making | |
US20230017445A1 (en) | Scalable Extreme Large Size Substrate Integration | |
CN112714539A (zh) | 电子组件及制造电子组件的方法 | |
CN109994422B (zh) | Tsv封装结构及其制备方法 | |
CN211792251U (zh) | 微电子封装的嵌入式铜结构 | |
TWI614814B (zh) | 基於薄膜之扇出及多晶粒封裝平台 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |