CN110071073B - 封装结构及其制备方法 - Google Patents
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Abstract
本发明提出了一种封装结构,包括堆叠式转接板,堆叠式转接板包括:第一转接板,包括至少两层相互堆叠的第一导通层,每层第一导通层内设置有若干第一导通结构,相邻的第一导通层之间通过第一导通结构电性导通以使第一转接板的顶面与底面电性导通;第二转接板,包括至少两层相互堆叠的第二导通层,每层第二导通层内设置有至少两个第二导通结构,相邻的第二导通层之间通过第二导通结构电性导通以使第二转接板的顶面与底面电性导通;第一转接板与第二转接板相堆叠,以使堆叠式转接板的顶面和底面电性导通,其中,第一导通结构和第二导通结构的分布密度、单位体积不同,且第一导通层至少和一第二导通层的介电层材料不同。
Description
技术领域
本发明属于半导体制造领域,尤其涉及一种封装结构及其制备方法。
背景技术
现有的封装结构内的转接板通常使用硅穿孔的方式进行设计,但是硅穿孔的工艺成本较高,且通过硅穿孔工艺制备的转接板的强度较差,在与其他载体结合时会因为热膨胀系数的不同而引起形变,导致结合能力不好;同时,用同一介质制作的转接板柔性较差,无法满足当今生产工艺中对柔性的要求。
发明内容
为了解决上述问题,本发明提出了一种封装结构,所述封装结构包括堆叠式转接板,所述堆叠式转接板包括:
第一转接板,包括至少两层相互堆叠的第一导通层,每层所述第一导通层内设置有若干第一导通结构,相邻的所述第一导通层之间通过第一导通结构电性导通以使所述第一转接板的顶面与底面电性导通;
第二转接板,包括至少两层相互堆叠的第二导通层,每层所述第二导通层内设置有至少两个第二导通结构,相邻的所述第二导通层之间通过第二导通结构电性导通以使所述第二转接板的顶面与底面电性导通;
所述第一转接板与第二转接板相堆叠,通过所述第一导通结构和第二导通结构电信连接以使所述堆叠式转接板的顶面和底面电性导通,其中,所述第一导通结构的分布密度大于第二导通结构的分布密度,且所述第一导通结构的单位体积小于所述第二导通结构的单位体积。
作为本发明的进一步改进,每层所述第一导通层包括填充于第一导通结构之间的第一介电层,每层第二导通层包括填充于第二导通结构之间的第二介电层;其中,至少一层所述第一导通层内的第一介电层的介电材料与至少一层所述第二导通层内的第二介电层的介电材料不同。
作为本发明的进一步改进,所述封装结构包括铺设于所述堆叠式转接板的顶面的连接线路,以及设置于所述堆叠式转接板的底面的电性连接端,所述连接线路与电性连接端之间通过所述第一转接板和第二转接板电性导通。
作为本发明的进一步改进,所述第二转接板包括3D金属连接部,所述连接线路与所述第二转接板之间通过所述3D金属连接部电性导通。
作为本发明的进一步改进,所述封装结构还包括芯片和被动元件,所述芯片和被动元件通过所述连接线路连接于所述堆叠式转接板的顶面和/或通过电性连接端连接于所述堆叠式转接板的底面。
本发明还提出了一种封装结构的制备方法,所述制备方法包括:
提供第一承载基板;
在所述第一承载基板上堆叠至少两层第一导通层以形成第一转接板;
提供第二承载基板;
在所述第二承载基板上堆叠至少两层第二导通层以形成第二转接板;
将所述第一转接板与第二转接板相堆叠以形成堆叠式转接板;
使用第一塑封料对堆叠式转接板进行塑封;
去除第一承载基板以露出与所述第一承载基板相对应的第一导通层,并使该层的第一导通结构露出形成第一露出面;
在所述第一露出面铺设连接线路或植入电性连接端;
将芯片和被动元件与所述第一露出面、连接线路或电性连接端进行键合连接,并使用第二塑封料对芯片和被动元件与所述堆叠式转接板进行塑封;
去除第二承载基板以露出与所述第二承载基板相对应的第二导通层,并使该层的第二导通结构露出形成第二露出面;
在所述第二露出面植入电性连接端或铺设连接线路。
作为本发明的进一步改进,所述步骤“在所述第一承载基板上堆叠至少两层第一导通层以形成第一转接板”具体包括:
在所述第一承载基板上沉积分离层;
在分离层上沉积籽晶层;
在籽晶层上成型光刻胶层并形成电镀空腔;
在所述电镀空腔内电镀有第一导通结构;
去除光刻胶层和籽晶层并在所述第一导通结构之间填充第一介电层以形成所述第一导通层;
将至少两层所述第一导通层相堆叠以形成第一转接板,并在远离所述第一承载基板的最外层的第一导通层上制备与第一导通结构电性导通的金属对接部。
作为本发明的进一步改进,所述第一承载基板设置为硅或玻璃晶圆。
作为本发明的进一步改进,所述步骤“在所述第二承载基板上堆叠至少两层第二导通层以形成第二转接板”具体包括:
在所述第二承载基板上沉积分离层;
在分离层上沉积籽晶层;
在籽晶层上成型光刻胶层并形成电镀空腔;
在所述电镀空腔内电镀有第二导通结构;
去除光刻胶层和籽晶层并在所述第二导通结构之间填充第二介电层以形成所述第二导通层;
将至少两层所述第二导通层相堆叠以形成第二转接板,并在远离所述第二承载基板的最外层的第二导通层上制备与第二导通结构电性导通的金属引脚以及3D金属连接部。
作为本发明的进一步改进,其特征在于,所述第二承载基板设置为玻璃载板或金属载板。
作为本发明的进一步改进,所述步骤“将所述第一转接板与第二转接板相堆叠以形成堆叠式转接板”还包括:
所述第一转接板与第二转接板之间通过粘结层连接。
有益效果:本发明提出的封装结构,通过将堆叠式转接板的第一转接板和第二转接板分开制造,然后进行组合起来组装,且在第一转接板和第二转接板中分别设置有分布密度和单位体积不同的第一导通结构和第二导通结构,使最终制成的堆叠式转接板在结构上具有高密度和低密度两个区域,不仅满足了转接板对不同功能的需求,且若某一部分出现问题,不需要整体报废,降低了维护成本。
附图说明
图1是本发明第一实施例的结构示意图;
图2a和图2b分别是本发明第一实施例的装配结构示意图;
图3a至图3c是本发明的制作工艺示意图;
图4是本发明第二实施例的结构示意图;
图5是本发明第三实施例的结构示意图;
图6是本发明第四实施例的结构示意图。
具体实施方式
应当理解,虽然本说明书按照实施例加以描述,但并非每个实施例仅包含一个独立的技术方案,说明书的这种叙述方式仅仅是为清楚起见,本领域技术人员应当将说明书作为一个整体,各实施例中的技术方案也可以经适当组合,形成本领域技术人员可以理解的其他实施例。
为了使本技术领域的人员更好地理解本发明中的技术方案,下面将结合本发明实施例中的附图,对本发明实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例仅仅是本发明一部分实施例,而不是全部的实施例。基于本发明中的实施例,本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例,都应当属于本发明保护的范围。
以下详细描述本发明技术方案的具体实施例:
参图1所示,本发明提出了一种封装结构1,封装结构1包括堆叠式转接板10,堆叠式转接板10包括:第一转接板100和第二转接板200,其中,第一转接板100与第二转接板200相堆叠,本实施例中的堆叠方式具体包括倒装、正装等。
具体的,参图2a和图2b所示,第一转接板100包括至少两层相互堆叠的第一导通层110,每层第一导通层110内设置有若干第一导通结构111,相邻的第一导通层110之间通过第一导通结构111电性导通以使第一转接板100的顶面与底面电性导通;
第二转接板200包括至少两层相互堆叠的第二导通层210,每层第二导通层210内设置有至少两个第二导通结构211,相邻的第二导通层210之间通过第二导通结构211电性导通以使第二转接板200的顶面与底面电性导通。
将第一转接板100与第二转接板200相堆叠,通过第一导通结构111和第二导通结构211电性连接以使堆叠式转接板10的顶面和底面电性导通。
其中,第一导通结构111的分布密度大于第二导通结构211的分布密度,且第一导通结构111的单位体积小于第二导通结构211的单位体积;在本实施例中,第一导通结构111和第二导通结构211均设置为铜制连接线材,可以理解为,第一转接板100内的每一层第一导通层110的布线密度均大于第二转接板200内的每一层第二导通层210的布线密度,且第二导通层210的布线宽度大于第一导通层110的布线宽度,使最终制成的堆叠式转接板10在结构上具有高密度和低密度两个区域,以满足不同电子元件的贴装,可实现高扇出低成本的需求。
进一步的,每层第一导通层110内的第一导通结构111之间填充有第一介电层112;每层第一导通层110内的第一介电层112可以使用相同或不同介电材料,根据需要可以使用CTE(热膨胀系数)或module(扬氏模量)不同的介电材料,以得到不同的介电常数和介电损耗系数;每层第二导通层210内的第二导通结构211之间填充有第二介电层212,每层第二导通层210内的第二介电层212也可以使用相同或不同介电材料。其中,至少一层第一导通层110内的第一介电层112的介电材料与至少一层第二导通层210内的第二介电层212的介电材料不同,以将堆叠式转接板10制为异质结构,保持柔性的同时又具备一定的刚性。
本发明可以通过对每一层第一介电层112和第二介电层212中的介电材料进行调整,以获得最佳的SI(信号完整性)和PI(电源完整性)。
同时,本发明提出的封装结构1还包括铺设于堆叠式转接板10的顶面的连接线路300,以及设置于堆叠式转接板10的底面的电性连接端400,具体的电性连接端400可以设置为BGA焊球、金属柱(例如铜柱)或导电引脚,连接线路300与电性连接端400之间通过第一转接板100和第二转接板200电性导通。
进一步的,第二转接板200还包括有3D金属连接部214,连接线路300与第二转接板200之间可通过3D金属连接部214电性导通,以增强堆叠式转接板10的顶面和底面的导电性,具体的本发明中的3D金属连接部214设置为铜柱或铜核球。
本实施例中,封装结构1还包括有芯片和被动元件500,具体包括MCU和其它封装器件如Fan-out WLP,芯片和被动元件500通过连接线路300连接于堆叠式转接板10的顶面和/或通过电性连接端400连接于堆叠式转接板10的底面,再通过塑封后得到完整的封装结构1。
结合图3a、图3b和图3c所示,本发明还提出了一种封装结构1的制备方法,制备方法包括:
提供第一承载基板120;
在第一承载基板120上堆叠至少两层第一导通层110以形成第一转接板100;
提供第二承载基板220;
在第二承载基板220上堆叠至少两层第二导通层210以形成第二转接板200;
将第一转接板100与第二转接板200相堆叠,以形成堆叠式转接板10;具体的,结合图1、图4、图5和图6所示,本发明中第一转接板100与第二转接板200的堆叠方式包括:
第一转接板100的顶面与第二转接板200的顶面相电性连接;
第一转接板100的底面与第二转接板200的底面相电性连接;
第一转接板100的底面与第二转接板200的顶面非电性连接;
第一转接板100的顶面与第二转接板200的底面相电性连接;
后使用第一塑封料600对堆叠式转接板10进行塑封,第一塑封料600采用柔性塑封材料,加强了堆叠式转接板10的稳固性,并通过平衡其柔性、强度和刚度来制备,提高了堆叠式转接板10,与其他载体结构的结合性能;
去除第一承载基板120以露出与第一承载基板120相对应的第一导通层110,并使该层的第一导通结构111露出形成第一露出面150;
在第一露出面150铺设连接线路300;
结合图1所示,将芯片和被动元件500与所述第一露出面与连接线路300进行键合连接,并使用第二塑封料700对芯片和被动元件500与堆叠式转接板10进行塑封;
去除第二承载基板220以露出与第二承载基板220相对应的第二导通层210,并使该层的第二导通结构211露出形成第二露出面250;
在第二露出面250植入电性连接端40,以形成最终的封装结构1,具体的,本实施例中的电性连接端设置为BGA焊球。
当然,如图4所示,在本发明第二实施例中,芯片和被动元件500可同时键合连接于连接线路300和电性连接端40上。
进一步的,在本实施例中,堆叠式转接板10的具体制备方法包括以下步骤:
S1、提供第一承载基板120,其中第一承载基板120设置为硅或玻璃晶圆,其中,利用大小适当的硅或玻璃晶圆,如12(300mm)或18(450mm)来制备,同时也降低了第一转接板100的制作成本;
S2、在第一承载基板120上堆叠至少两层第一导通层110以形成第一转接板100,具体的,第一转接板100的制作流程为:
a1、在第一承载基板120上沉积分离层130;
a2、在分离层130上沉积籽晶层140;
a3、在籽晶层140上成型光刻胶层并形成电镀空腔;
a4、在电镀空腔内电镀有第一导通结构111;
a5、去除光刻胶层和籽晶层140并在第一导通结构111之间填充第一介电层112以最终形成第一导通层110;
a6、将至少两层第一导通层110相堆叠以形成第一转接板100,并在远离第一承载基板120的最外层的第一导通层110(a)上制备与第一导通结构111电性连接的金属对接部113;
S3、将制备好的第一转接板100通过塑封保护的同时进行切割或减薄切割;
S4、提供第二承载基板220,具体的,第二承载基板220设置为较大的玻璃载板或金属载板,本实施例中的金属载板设置为金属玻璃钢复合载板,且金属玻璃钢复合载板的大小大于或等于450x450mm,如510x610mm或550x650mm,大大增强了第二转接板200的刚性;
S5、在第二承载基板220上堆叠至少两层第二导通层210以形成第二转接板200;具体的,第二转接板200的制作流程为:
b1、在第二承载基板220上沉积分离层130;
b2、在分离层130上沉积籽晶层140;
b3、在籽晶层140上成型光刻胶层并形成电镀空腔;
b4、在电镀空腔内电镀有第二导通结构211;
b5、去除光刻胶层和籽晶层140并在第二导通结构211之间填充第二介电层212以最终形成第二导通层210;
b6、将至少两层第二导通层210相堆叠以形成第二转接板200,并在远离第二承载基板220的最外层第二导通层210(a)上制备与第二导通结构211电性导通的金属引脚213以及3D金属连接部214。
S6、将切割好的第一转接板100与第二转接板200相堆叠,使金属对接部113与金属引脚213相电性连接以实现堆叠式转接板10的顶面与底面电性导通,以形成堆叠式转接板10;
同时,如图5所示,在本发明第三实施例中,第一转接板100的底面与第二转接板200的顶面相对接且为非电性连接,此时,连接线路300与电性连接端400之间通过3D金属连接部214与第二导通结构211电性导通,同时,在第一转接板100和第二转接板200之间填充有粘结层800以使堆叠式转接板10保持固定,具体的,粘结层800设置为导热材料。
S7、用底填材料选择性填充第一转接板100与第二转接板200相堆叠时生成的空隙;具体的,若第一转接板100内第一导通结构111的密度过大使得堆叠时形成的空隙小,则可不用底填材料进行填充。
本发明将第一转接板100和第二转接板200分开制造,然后进行组合组装,且在第一转接板100和第二转接板200中设置有分部密度和单位体积不同的第一导通结构111和第二导通结构211,满足了堆叠式转接板10对不同功能的需求,而且若第一转接板100或第二转接板200的某一部分出现问题,不需要整体报废,降低了维护成本。
上文所列出的一系列的详细说明仅仅是针对本发明的可行性实施例的具体说明,并非用以限制本发明的保护范围,凡未脱离本发明技艺精神所作的等效实施例或变更均应包含在本发明的保护范围之内。
Claims (9)
1.一种封装结构,其特征在于,所述封装结构包括堆叠式转接板,所述堆叠式转接板包括:
第一转接板,包括至少两层相互堆叠的第一导通层,每层所述第一导通层内设置有若干第一导通结构,相邻的所述第一导通层之间通过第一导通结构电性导通以使所述第一转接板的顶面与底面电性导通;
第二转接板,包括至少两层相互堆叠的第二导通层,每层所述第二导通层内设置有至少两个第二导通结构,相邻的所述第二导通层之间通过第二导通结构电性导通以使所述第二转接板的顶面与底面电性导通;
3D金属连接部,设于所述第二转接板上;
连接线路,铺设于所述堆叠式转接板的顶面,与所述第一转接板电性导通,并通过所述3D金属连接部与所述第二转接板电性导通;
所述第一转接板和所述第二转接板分别为单独制造的独立结构件,所述第一转接板与第二转接板相堆叠,通过所述第一导通结构和第二导通结构电性连接以使所述堆叠式转接板的顶面和底面电性导通,其中,所述第一导通结构的分布密度大于第二导通结构的分布密度,且所述第一导通结构的单位体积小于所述第二导通结构的单位体积;
每层所述第一导通层包括填充于第一导通结构之间的第一介电层,每层第二导通层包括填充于第二导通结构之间的第二介电层;其中,至少一层所述第一导通层内的第一介电层的介电材料与至少一层所述第二导通层内的第二介电层的介电材料不同;
所述封装结构还包括芯片和被动元件,所述芯片和被动元件通过所述连接线路连接于所述堆叠式转接板的顶面,所述封装结构还包括第一塑封料及第二塑封料,所述第一塑封料用于塑封所述堆叠式转接板,所述第二塑封料用于塑封所述芯片和被动元件与所述堆叠式转接板。
2.根据权利要求1所述的封装结构,其特征在于,所述封装结构包括设置于所述堆叠式转接板的底面的电性连接端,所述连接线路与电性连接端之间通过所述第一转接板和第二转接板电性导通。
3.根据权利要求2所述的封装结构,其特征在于,所述芯片和被动元件通过电性连接端连接于所述堆叠式转接板的底面。
4.一种封装结构的制备方法,其特征在于,所述制备方法包括:
提供第一承载基板;
在所述第一承载基板上堆叠至少两层第一导通层以形成第一转接板,每层第一导通层内设置若干第一导通结构,每层所述第一导通层之间填充介电材料形成第一介电层;
提供第二承载基板;
在所述第二承载基板上堆叠至少两层第二导通层以形成第二转接板,每层第二导通层内设置若干第二导通结构,每层第二导通层之间填充介电材料形成第二介电层,第一导通结构的分布密度大于第二导通结构的分布密度,第一导通结构的单位体积小于第二导通结构的单位体积,至少一层所述第一介电层的介电材料与至少一层所述第二介电层的介电材料不同;
将所述第一转接板与第二转接板相堆叠以形成堆叠式转接板;
使用第一塑封料对堆叠式转接板进行塑封;
去除第一承载基板以露出与所述第一承载基板相对应的第一导通层,并使该层的第一导通结构露出形成第一露出面;
在所述第一露出面铺设连接线路或植入电性连接端;
将芯片和被动元件与所述第一露出面、连接线路或电性连接端进行键合连接,并使用第二塑封料对芯片和被动元件与所述堆叠式转接板进行塑封;
去除第二承载基板以露出与所述第二承载基板相对应的第二导通层,并使该层的第二导通结构露出形成第二露出面;
在所述第二露出面植入电性连接端或铺设连接线路。
5.根据权利要求4所述的封装结构的制备方法,其特征在于,所述步骤“在所述第一承载基板上堆叠至少两层第一导通层以形成第一转接板”具体包括:
在所述第一承载基板上沉积分离层;
在分离层上沉积籽晶层;
在籽晶层上成型光刻胶层并形成电镀空腔;
在所述电镀空腔内电镀有第一导通结构;
去除光刻胶层和籽晶层并在所述第一导通结构之间填充第一介电层以形成所述第一导通层;
将至少两层所述第一导通层相堆叠以形成第一转接板,并在远离所述第一承载基板的最外层的第一导通层上制备与第一导通结构电性导通的金属对接部。
6.根据权利要求4所述的封装结构的制备方法,其特征在于,所述第一承载基板设置为硅或玻璃晶圆。
7.根据权利要求4所述的封装结构的制备方法,其特征在于,所述步骤“在所述第二承载基板上堆叠至少两层第二导通层以形成第二转接板”具体包括:
在所述第二承载基板上沉积分离层;
在分离层上沉积籽晶层;
在籽晶层上成型光刻胶层并形成电镀空腔;
在所述电镀空腔内电镀有第二导通结构;
去除光刻胶层和籽晶层并在所述第二导通结构之间填充第二介电层以形成所述第二导通层;
将至少两层所述第二导通层相堆叠以形成第二转接板,并在远离所述第二承载基板的最外层的第二导通层上制备与第二导通结构电性导通的金属引脚以及3D金属连接部。
8.根据权利要求7所述的封装结构的制备方法,其特征在于,所述第二承载基板设置为玻璃载板或金属载板。
9.根据权利要求4所述的封装结构的制备方法,其特征在于,所述步骤“将所述第一转接板与第二转接板相堆叠以形成堆叠式转接板”还包括:
所述第一转接板与第二转接板之间通过粘结层连接。
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CN201810060018.9A CN110071073B (zh) | 2018-01-22 | 2018-01-22 | 封装结构及其制备方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201810060018.9A CN110071073B (zh) | 2018-01-22 | 2018-01-22 | 封装结构及其制备方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN110071073A CN110071073A (zh) | 2019-07-30 |
CN110071073B true CN110071073B (zh) | 2022-03-22 |
Family
ID=67365027
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201810060018.9A Active CN110071073B (zh) | 2018-01-22 | 2018-01-22 | 封装结构及其制备方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN110071073B (zh) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN112563249A (zh) * | 2019-09-25 | 2021-03-26 | 江苏长电科技股份有限公司 | 集成封装结构 |
CN111128949B (zh) * | 2019-12-30 | 2021-08-24 | 上海先方半导体有限公司 | 一种埋入式转接板及其封装结构的制造方法 |
CN111128948B (zh) * | 2019-12-30 | 2022-05-17 | 上海先方半导体有限公司 | 一种实现埋入式转接板与基板共面性的结构及其制造方法 |
CN111933590B (zh) * | 2020-09-11 | 2021-01-01 | 甬矽电子(宁波)股份有限公司 | 封装结构和封装结构制作方法 |
CN112992851B (zh) * | 2021-04-20 | 2021-11-23 | 浙江集迈科微电子有限公司 | 转接板及其制备方法 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102751248A (zh) * | 2011-04-22 | 2012-10-24 | 欣兴电子股份有限公司 | 嵌埋穿孔芯片的封装结构及其制法 |
CN102915983A (zh) * | 2011-08-05 | 2013-02-06 | 欣兴电子股份有限公司 | 嵌埋有中介层的封装基板及其制法 |
CN106169459A (zh) * | 2015-05-21 | 2016-11-30 | 联发科技股份有限公司 | 半导体封装组件及其形成方法 |
CN106469705A (zh) * | 2015-08-14 | 2017-03-01 | 恒劲科技股份有限公司 | 封装模块及其基板结构 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2017171738A1 (en) * | 2016-03-30 | 2017-10-05 | Intel Corporation | Hybrid microelectronic substrates |
-
2018
- 2018-01-22 CN CN201810060018.9A patent/CN110071073B/zh active Active
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102751248A (zh) * | 2011-04-22 | 2012-10-24 | 欣兴电子股份有限公司 | 嵌埋穿孔芯片的封装结构及其制法 |
CN102915983A (zh) * | 2011-08-05 | 2013-02-06 | 欣兴电子股份有限公司 | 嵌埋有中介层的封装基板及其制法 |
CN106169459A (zh) * | 2015-05-21 | 2016-11-30 | 联发科技股份有限公司 | 半导体封装组件及其形成方法 |
CN106469705A (zh) * | 2015-08-14 | 2017-03-01 | 恒劲科技股份有限公司 | 封装模块及其基板结构 |
Also Published As
Publication number | Publication date |
---|---|
CN110071073A (zh) | 2019-07-30 |
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Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |