KR101139147B1 - 전자 부품 실장체 및 그 제조 방법 및 인터포저 - Google Patents

전자 부품 실장체 및 그 제조 방법 및 인터포저 Download PDF

Info

Publication number
KR101139147B1
KR101139147B1 KR1020117006292A KR20117006292A KR101139147B1 KR 101139147 B1 KR101139147 B1 KR 101139147B1 KR 1020117006292 A KR1020117006292 A KR 1020117006292A KR 20117006292 A KR20117006292 A KR 20117006292A KR 101139147 B1 KR101139147 B1 KR 101139147B1
Authority
KR
South Korea
Prior art keywords
interposer
sub
electronic component
circuit board
interposers
Prior art date
Application number
KR1020117006292A
Other languages
English (en)
Other versions
KR20110043780A (ko
Inventor
에이지 다카하시
요시유키 사이토
Original Assignee
파나소닉 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 파나소닉 주식회사 filed Critical 파나소닉 주식회사
Publication of KR20110043780A publication Critical patent/KR20110043780A/ko
Application granted granted Critical
Publication of KR101139147B1 publication Critical patent/KR101139147B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/32—Holders for supporting the complete device in operation, i.e. detachable fixtures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/147—Semiconductor insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H01L23/49894—Materials of the insulating layers or coatings
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/14—Structural association of two or more printed circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/14—Structural association of two or more printed circuits
    • H05K1/141—One or more single auxiliary printed circuits mounted on a main printed circuit, e.g. modules, adapters
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/494—Connecting portions
    • H01L2224/4943—Connecting portions the connecting portions being staggered
    • H01L2224/49431—Connecting portions the connecting portions being staggered on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/1016—Shape being a cuboid
    • H01L2924/10162—Shape being a cuboid with a square active surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15172—Fan-out arrangement of the internal vias
    • H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/14—Structural association of two or more printed circuits
    • H05K1/142—Arrangements of planar printed circuit boards in the same plane, e.g. auxiliary printed circuit insert mounted in a main printed circuit
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/04—Assemblies of printed circuits
    • H05K2201/049—PCB for one component, e.g. for mounting onto mother PCB
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10674—Flip chip

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Wire Bonding (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)

Abstract

전자 부품, 전자 부품이 실장되는 회로 기판 및 전자 부품과 회로 기판의 사이에 개재되어, 그것들을 서로 전기적으로 접속하는 인터포저를 가지고 이루어지는 실장체로서, 인터포저가 적어도 2개의 서브 인터포저로 구성되고, 그 적어도 2개의 서브 인터포저가 전자 부품 및 회로 기판의 전극 단자 형성 영역에만 미치도록 동일 평면상에 설치되어 있는 것을 특징으로 하는 실장체.

Description

전자 부품 실장체 및 그 제조 방법 및 인터포저{BODY HAVING ELECTRONIC COMPONENT MOUNTED THEREON, METHOD FOR MANUFACTURING SAME, AND INTERPOSER}
본 발명은 전자 부품 실장체 및 그 제조 방법, 및 이러한 실장체에 사용되는 인터포저(interposer)에 관한 것이다. 더욱 상세하게는 인터포저에 의해 팬 아웃(fan out)이 실시된 전자 부품 실장체 및 그 제조 방법, 및 그것들에 사용되는 인터포저에 관한 것이다.
프린트 회로 기판상에 집적 회로 디바이스가 탑재된 실장체에서는, 미세화하는 집적 회로 디바이스의 단자 패드의 면적이 작고, 또한, 작은 패드 피치를 가지도록 하는 제작이 가능하다. 따라서, 많은 경우, 집적 회로 디바이스의 단자 패드의 피치는 파인 피치(fine pitch)로 구성되어 있다. 그러나, 일반적으로는 집적 회로 디바이스의 패드 피치에 비하여, 시스템을 구성하는 프린트 회로 기판의 패드 피치는 대단히 크게 설계되어 있다. 프린트 회로 기판과 집적 회로 디바이스를 상호 접속하기 위한 인터포저는, 집적 회로의 패드 피치와 동등한 피치를 가지는 것은 대단히 고가이거나, 혹은 존재하고 있지 않다. 그 때문에, 집적 회로 디바이스의 기재(基材)가 되는 실리콘을 이용하여, 집적 회로 디바이스의 제조 프로세스에 의해 얻을 수 있는 실리콘 인터포저를 이용하는 경우가 있다. 이와 같은 경우, 실리콘 인터포저를 통해서 프린트 회로 기판 혹은 프린트 회로 기판상에 집적 회로 디바이스를 탑재하는 저비용 실장이 가능해진다.
도 11에 나타낸 바와 같이, 종래의 실리콘 인터포저(800)는 그 상부 표면상에 배치된 "집적 회로 디바이스 등의 디바이스(810)"와, 하부 표면상에 배치된 "프린트 회로 기판 등의 서브시스템(820)"을 서로 전기적으로 접속하고 있다. 인터포저(800)의 상부 표면상의 단자 접점은 디바이스(810)의 단자 패드와 정렬하여, 디바이스(810)를 인터포저(800)에 접속하는 전기적 상호 접속 스택(815)을 형성하고 있다. 한편, 인터포저(800)의 하부 표면상의 단자 접점은 서브시스템(820)상의 대응하는 접점과 정렬하여, 전기적 상호 접속 스택(825)을 형성하고 있다. 도시된 바와 같이, 인터포저(800)의 상부 표면상의 상호 접속 밀도는 인터포저(800)의 하부 표면상의 상호 접속 밀도보다도 커지고 있다. 즉, 인터포저(800)는 디바이스(810)의 단자 패드로부터 부채형으로 확장되고, 서브시스템(820)상의 상호 접속 밀도로 정합시키는 기능을 가지고 있다. 이러한 인터포저의 "부채형으로 확장되는 패턴"은 층상 금속 피복법을 사용하거나 또는 관통 비아(via) 구조와 조합해서 형성할 수 있다.
JP2004-282072 A
상술한 바와 같은 종래의 실장 구조에 있어서, 실리콘 인터포저는 디바이스보다 큰 면적을 가지고 있거나 혹은 디바이스의 단자 패드 배열의 최외주 영역을 모두 덮도록 구성되어 있다(예를 들면 도 12 참조). 실리콘 인터포저에는 집적된 액티브 소자나 복잡하게 얽힌 배선은 존재하지 않고, 디바이스의 접점과 인터포저를 접속하는 요소의 접점을 접속하는 배선이 존재할 뿐이다(도 11 참조). 즉, 배선으로서 사용되지 않는 부분의 면적 내지는 체적이 많아, 비용의 대부분이 면적?체적에 의해 결정지어지는 실리콘 인터포저에 있어서는, 사용되지 않는 면적?체적이 많으면 많을수록 비용에 있어서 부담이 커진다고 할 수 있다.
본 발명은, 이러한 사정을 감안해서 이루어진 것이다. 즉, 본 발명의 과제는 인터포저(특히 실리콘 인터포저)를 이용한 실장 효율이 좋은 실장체 및 그 제조 프로세스를 제공하는 것이다.
상기 과제를 해결하기 위해서, 본 발명은,
복수의 전극 단자를 가지고 이루어지는 전자 부품,
전자 부품이 실장되는 「복수의 전극 단자를 가지고 이루어지는 회로 기판」, 및
전자 부품과 회로 기판의 사이에 개재되어, 그것들을 서로 전기적으로 접속하는 인터포저(interposer)를 가지고 이루어지는 실장체로서,
인터포저가 적어도 2개의 서브 인터포저(sub-interposer)로 구성되고, 그 적어도 2개의 서브 인터포저가 전자 부품 및 회로 기판의 전극 단자 형성 영역에만 미치도록 동일 평면상에 설치되어 있는 것을 특징으로 하는, 실장체가 제공된다.
본 발명의 실장체의 특징의 하나는, 인터포저가 단일 부재가 아니고 복수의 분할 부재(즉, 별개의 서브 인터포저)로 구성되고, 그 각각의 분할 부재가 전자 부품 및 회로 기판의 "전극 단자 형성 영역"에만 설치되어 있는 것이다. 즉, 서브 인터포저를 구성하는 각각의 분할 부재는 각 "전극 단자 형성 영역" 이외에는 미치지 않도록 설치되어 있다. 이러한 「적어도 2개의 서브 인터포저」는 "분할 부재"이기 때문에, 동일한 기재로부터 절단하여 서로 동일한 재질(절연성 보디부가 동일한 재질)로 형성되어 있는 것이 바람직하다.
여기서, 본 명세서에 있어서 「인터포저」라는 것은 팬 아웃이나 패드 피치 확장을 가능하게 하는 시트 형상 또는 판 형상의 부재를 실질적으로 의미하고 있다. 즉, 「인터포저」는 전자 부품을 회로 기판상에 실장할 때에 사용되는 전극 단자 피치 변환용의 기판을 실질적으로 가리키고 있으며, 그러한 인터포저를 통해서 전자 부품과 회로 기판이 서로 전기적으로 접속된다.
또한, 본 명세서에 있어서 「전극 단자 형성 영역」이라는 것은 「전자 부품의 표면 영역 중 전극 단자가 형성되어 있는 국소적인 영역」 혹은 「회로 기판의 표면 영역 중 전극 단자가 형성되어 있는 국소적인 영역」을 실질적으로 의미하고 있다. 예를 들면, 「전극 단자 형성 영역」은 도 1(a) 및 (b)에 나타내는 전극 단자를 포위하는 영역(도시하는 점선으로 포위된 영역)을 가리키고 있다. 따라서, 본 명세서에 있어서 「전극 단자 형성 영역에만 미친다」라는 것은 전자 부품 및 회로 기판의 양쪽의 전극 단자 형성 영역을 커버하는 영역에만 인터포저가 존재하고 있는 것을 의미하고 있으며, 예를 들면 도 1(c)에서 참조번호 400으로 나타내는 영역이 「전자 부품 및 회로 기판의 양쪽의 전극 단자 형성 영역」에 상당할 수 있다.
또한, 본 명세서에 있어서 「동일 평면상에 설치되어 있다」라는 것은 광의(廣義)로는 회로 기판과 전자 부품이 대향하는 방향에 대하여 수직하는 방향을 따라 복수의 서브 인터포저가 전부 배치되어 있는 형태를 의미하고, 더욱 구체적인 협의(狹義)의 형태로 말하면, 복수의 서브 인터포저 전부가 회로 기판과 전자 부품의 사이에 개재되어 있는 것을 의미하고 있다.
어느 호적한 형태에서는, 전자 부품이 반도체 칩이고, 적어도 2개의 서브 인터포저가 반도체 칩을 구성하는 반도체 물질을 함유해서 이루어지는 것이 바람직하다. 반도체 물질로서는 실리콘(Si), 게르마늄(Ge), 셀레늄(Se) 및 텔루륨(Te) 등으로 이루어지는 군으로부터 선택되는 적어도 1종 이상의 물질을 들 수 있다. 예를 들면, 서브 인터포저가 실리콘을 함유해서 이루어질 경우, 실리콘 웨이퍼를 이용하는 반도체 제조 프로세스를 통해서 실리콘 인터포저를 함께 얻을 수 있다.
「적어도 2개의 서브 인터포저」의 배치는 각 서브 인터포저가 전자 부품 및 회로 기판의 양쪽의 전극 단자 형성 영역에만 미치도록 되어 있으면 특히 제한은 없다. 예를 들면, 적어도 2개의 서브 인터포저가 동일 평면상에서 서로 격리되어 설치되어 있는 형태이어도 좋고, 혹은, 적어도 2개의 서브 인터포저가 동일 평면상에서 환(環)을 이루도록 설치되어 있는 형태이어도 좋다.
본 발명에서는, 상기의 전자 부품 실장체(≒인터포저 패키지)의 제조 방법도 제공된다. 이와 같은 본 발명의 제조 방법은,
(i) 웨이퍼(≒기재)를 준비하는 공정
(ii) 웨이퍼를 절단해서 복수의 인터포저 전구체를 얻는 공정,
(iii) 각 인터포저 전구체에서 대향 표면 사이를 전기적으로 접속하는 도통부(導通部)를 설치하고, 그것에 의하여, 서브 인터포저를 복수 개 얻는 공정,
(iv) 서브 인터포저의 적어도 2개를 회로 기판 위에 탑재하는 공정, 및
(v) 서브 인터포저상에 전자 부품을 탑재하는 공정을 포함해서 이루어지고,
공정 (iv)에서는, 상기 적어도 2개의 서브 인터포저를 회로 기판의 전극 단자 형성 영역에만 탑재하고, 또한
공정 (v)에서는, 상기 적어도 2개의 서브 인터포저가 전자 회로의 전극 단자 영역에만 미치도록 전자 부품을 탑재하는 것을 특징으로 한다.
본 발명의 제조 방법은, 인터포저를 복수의 부재(즉, 서브 인터포저)로 분할하고, 그 분할된 각 부재를 전자 부품 및 회로 기판의 전극 단자 형성 영역에만 배치하는 것을 특징의 하나로 하고 있다.
어느 호적한 형태에서는, 공정 (v)에서 이용되는 전자 부품이 반도체 칩이고, 반도체 칩을 공정 (i)에서 준비되는 웨이퍼로부터 얻는다. 즉, 이 형태에서는, 반도체 칩을 얻는 반도체 제조 프로세스를 통해서 인터포저를 얻는 것이 의도되어 있다.
다른 어느 호적한 형태에서는, 제1인터포저를 포함하는 제1실장체와 제2인터포저를 포함하는 제2실장체의 2종류의 실장체를 제조한다. 이와 같은 경우, 공정 (ii)에서는, 직선적인 다이싱(dicing) 조작을 복수 조합함으로써 웨이퍼의 절단을 실행하고, 그것에 의하여, 공정 (i)에서 준비된 직사각형 형상 웨이퍼 전부가 사용되도록 제1인터포저용 인터포저 전구체와 제2인터포저용 인터포저 전구체를 각각 복수 개 얻는다. 이와 같은 형태는, 웨이퍼 1장당의 "절단편 수(數)"를 가능한 한 많게 해서 웨이퍼를 낭비 없이 사용하는 것을 의도한 것이며, 이에 따라, 일반적으로는, 크기가 다른 2종류의 실장체를 얻을 수 있다(다른 관점에서 보면, 크기?사이즈가 다른 2종류의 인터포저를 얻을 수 있다).
또한, 본 발명에서는, 상기의 실장체 및 제조 방법에서 사용되는 인터포저도 제공된다. 이와 같은 본 발명의 인터포저는 적어도 2개의 서브 인터포저로 구성된 인터포저이며, 각각의 서브 인터포저가 제1표면 및 그것에 대향하는 제2표면을 가지고 이루어지고, 각각의 서브 인터포저에서는 제1표면에 설치된 단자 접점과 제2표면에 설치된 단자 접점이 서로 전기적으로 접속되어 있는 것을 특징으로 하고 있다.
본 발명에서는, 인터포저를 이용한 실장 효율이 좋은 전자 부품 실장체 및 실장체 제조 프로세스가 제공된다. 구체적으로는, 본 발명에서는 분할 부재에 의해 팬 아웃이나 패드 피치 확장에 필요한 부분에만 인터포저가 설치되므로(즉, 이것에 의해 인터포저 체적이 감소되므로), 저비용 실장을 실현할 수 있다. 바꾸어 말하면, 파인 피치의 패드를 구비한 전자 부품을 실장할 경우라도, "적어도 2개의 서브 인터포저"를 개재시킴으로써 프린트 회로 기판에의 실장을 저비용으로 실현할 수 있다.
또한, 본 발명의 실장체에 있어서는, "각각으로 분할된 부재"로 인터포저가 구성되어 있으므로, 열팽창?열수축의 영향이 전체적으로 작아진다. 즉, 인터포저가 비교적 큰 단일 부재로 이루어질 경우에는, 열팽창?열수축의 영향이 커서, 인터포저의 "휘어짐" 등의 열적 영향이 걱정되지만, 인터포저가 분할된 것이라면, 1개1개의 사이즈는 작아지므로, "휘어짐" 등의 열적 영향이 상대적으로 작아져, 인터포저의 열팽창?열수축 등을 효과적으로 감소하거나 또는 방지할 수 있다.
또한, 인터포저가 분할된 것이기 때문에, 제조 과정에서 인터포저에 불량이 발생했을 경우라도 모든 인터포저를 바꿀 필요가 없고, 그 불량이 발생한 개소의 서브 인터포저만을 바꾸면 된다. 즉, 본 발명에 의한 인터포저는 실장체 제조의 수득률 향상에 기여하고, 비용 효율의 면에서도 바람직하다.
도 1은 "전극 단자 형성 영역"을 설명하기 위한 모식도(도 1(a): 회로 기판의 평면도, 도 1(b): 전자 부품의 평면도, 도 1(c): 실장체의 평면도).
도 2는 본 발명의 실장체를 모식적으로 나타낸 외관도(도 2(a)) 및 전개도(도 2(b))
도 3은 회로 기판을 모식적으로 나타낸 사시도(도 3(a)) 및 평면도(도 3( b))
도 4는 전자 부품을 모식적으로 나타낸 사시도(도 4(a)) 및 평면도(도 4(b))
도 5는 서브 인터포저를 모식적으로 나타낸 사시도(도 5(a)), 평면도(도 5(b), 도 5(c)) 및 투시도(도 5(d))
도 6은 전극 단자 형성 영역의 크기를 설명하기 위한 모식도(도 6(a): 회로 기판의 평면도, 도 6(b): 전자 부품의 평면도)
도 7은 2개의 서브 인터포저가 동일 평면상에서 서로 격리되어 설치되어 있는 형태를 나타내는 모식도
도 8은 4개의 서브 인터포저가 동일 평면상에서 환을 이루도록 설치되어 있는 형태를 나타내는 모식도
도 9는 서브 인터포저 전구체의 호적한 절단 형태를 설명하기 위한 모식도(도 9(a): 직사각형 형상 웨이퍼의 평면도, 도 9(b): 다이싱 라인을 나타낸 평면도, 도 9(c): 절단된 서브 인터포저 전구체의 평면도, 도 9(d): 도 9(c)의 서브 인터포저 전구체로 제조된 실장체의 평면도)
도 10은 도 9에 나타내는 서브 인터포저 전구체의 "절단"을 설명하기 위한 평면도
도 11은 종래의 실리콘 인터포저를 모식적으로 나타낸 단면도
도 12는 종래의 실장체를 모식적으로 나타낸 단면도(도 12(a)) 및 평면도(도 12(b))
이하에서는, 도면을 참조하면서, 본 발명의 형태를 상세히 설명한다. 우선, 본 발명의 실장체에 대해서 설명하고, 그 후, 본 발명의 제조 방법을 설명한다. 본 발명의 인터포저의 설명은 본 발명의 실장체의 설명에 부수하여 실행한다.
[본 발명의 실장체]
본 발명의 실장체(1000)의 외관도 및 전개도를 도 2(a) 및 (b)에 나타낸다. 도시하는 바와 같이, 본 발명의 실장체(1000)는 회로 기판(100), 전자 부품(200) 및 인터포저(300)로 주로 구성되어 있다. 본 발명의 실장체(1000)에서는 회로 기판(100) 위에 전자 부품(200)이 탑재되어 있지만, 인터포저(300)가 회로 기판(100)과 전자 부품(200)의 사이에 개재되어, 그것들의 사이를 서로 전기적으로 접속하고 있다.
회로 기판(100)은 도 3(a) 및 (b)에 나타낸 바와 같이, 실장 시에 전자 부품(200)과 면하는 표면(100a)에 복수의 전극 단자(150)가 형성되어 있다. 이러한 회로 기판은 통상적인 실장기술에서 이용되고 있는 회로 기판이면 특히 제한은 없고, 예를 들면 프린트 회로 기판 등을 들 수 있다. 회로 기판의 전극 단자(150)의 사이즈나 피치도 통상적인 실장기술에 채용되어 있는 정도의 것이라면 특히 제한은 없다. 예시하면, 도 3(b)에 나타내는 전극 단자(150)의 사이즈 L150은, 바람직하게는 70～1000㎛ 정도, 더욱 바람직하게는 100～300㎛ 정도이며, 전극 단자(150)의 피치 P150은, 바람직하게는 70～1000㎛ 정도, 더욱 바람직하게는 100～300㎛ 정도이다.
전자 부품(200)은 도 4(a) 및 (b)에 나타낸 바와 같이, 실장 시에 회로 기판(100)과 면하는 표면(200b)에 복수의 전극 단자(250)가 형성되어 있다. 이러한 전자 부품은 통상적인 실장기술에서 이용되고 있는 전자 부품이면 특히 제한은 없고, 예를 들면 집적 회로 디바이스, 반도체 칩 또는 커패시터 등을 들 수 있다. 전자 부품(200)의 전극 단자(250)의 사이즈나 피치도, 통상적인 실장기술에 채용되고 있는 정도의 것이라면 특히 제한은 없다(일반적으로는 전자 부품은 회로 기판보다도 파인 피치로 되어 있다). 예시하면, 도 4(b)에 나타내는 전극 단자(250)의 사이즈 L250은 바람직하게는 50～200㎛ 정도이며, 전극 단자(250)의 피치 P250은 바람직하게는 20～100㎛ 정도이다.
인터포저(300)는 도 5에 나타낸 바와 같이, 적어도 2개의 서브 인터포저(300A, 300B, …)로 구성되어 있다(도시하는 형태에서는 2개의 서브 인터포저가 표시되어 있다). 즉, 본 발명의 실장체에서 이용되는 인터포저(300)는 단일 부재로 이루어지는 것이 아니고, 복수로 분할된 서브 부재로 구성되어 있다. 도 5(a) 및 (d)에 나타낸 바와 같이, 각각의 서브 인터포저에서는 대향 표면 사이(즉 "표면"과 "이면"의 사이)를 전기적으로 접속하는 도통부(350)가 복수 설치되어 있다. 인터포저가 전자 부품과 회로 기판의 사이에 개재되어 있는 실장체에서는, 이와 같은 도통부(350)가 「회로 기판(100)의 전극 단자(150)」와 「전자 부품(200)의 전극 단자(250)」의 양쪽에 접속한 상태가 되고, 이와 같은 도통부(350)를 통해서 회로 기판(100)과 전자 부품(200)이 서로 전기적으로 접속되어 있다.
서브 인터포저(300)(300A, 300B, …)의 각각은 절연성 보디부(320)와 도통부(350)를 가지고 이루어질 수 있다. 절연성 보디부(320)는 절연성이 제공되는 한, 어떤 종류의 재질로 형성되어 있어도 좋다. 예를 들면, 절연성 보디부(320)는 실리콘, 세라믹 또는 유기수지 등을 함유해서 이루어지는 것이어도 좋다. 즉, 인터포저(300)는 실리콘 인터포저, 세라믹 인터포저 또는 유기수지 인터포저이어도 좋다. 실리콘 인터포저의 경우에는 반도체 소자나 반도체 칩의 제조에 이용되는 실리콘 웨이퍼로부터 인터포저를 얻을 수 있으므로, 그 점에서 이점을 가진다. 세라믹 인터포저의 경우, 열에 대한 변형이 작은 점 또는 고주파 특성이 양호한 점에서 바람직하다. 유기수지 인터포저의 경우, 비교적 용이하게 조제할 수 있으므로 바람직하다. 덧붙이자면, 유기수지 인터포저에서 이용되는 유기수지로서는 열경화성 수지, 열가소성 수지 또는 광경화성 수지 등을 들 수 있다(예를 들면, 에폭시 수지, 페놀 수지 또는 시아네이트 수지를 이용하면 내열성이 높은 인터포저를 얻을 수 있다). 한편, 도통부(350)는 전기 도전성이 제공되는 한, 어떤 종류의 재질로 이루어지는 것이어도 좋다. 예를 들면, 도통부(350)는 구리, 금, 은 및 니켈로 이루어지는 군으로부터 선택되는 적어도 1종류의 도전성 재료로 형성된 것이어도 좋다. 이 중에서도, 구리는 도전성이 높고 마이그레이션(migration)이 적기 때문에 특히 바람직하다.
서브 인터포저(300A, 300B, …)의 각각의 형상은 도 5(a)에 나타낸 바와 같이, 두께 치수가 다른 치수에 비해서 작아진 시트 형상 또는 판 형상인 것이 바람직하다. 여기서, 두께 치수(즉, 도 5(a)에 나타내는 대향하는 표면(300A'과 300A")의 사이의 거리)는 특히 제한은 없지만, 예를 들면 150～500㎛ 정도인 것이 바람직하고, 더욱 바람직하게는 200～250㎛ 정도이다. 또한, 서브 인터포저(300A, 300B, …)의 각각의 주면(主面)의 형상에 대해서 말하면, 회로 기판의 전극 단자 형성 영역과 전자 부품의 전극 단자 형성 영역이 조합되어 얻어지는 형상으로 되어 있는 것이 바람직하다(도 5(d) 참조).
인터포저(300)의 대향하는 면에는 회로 기판 및 전자 부품의 전극 단자에 접속되는 접속 단자가 설치되어 있다. 예를 들면, 도 5(a)에 나타내는 서브 인터포저(300A)를 예로 들면, 그 서브 인터포저(300A)의 주면 중 회로 기판(100)에 면하는 면(300A")에는 「회로 기판의 전극 단자에 접속되는 단자 접점(350A")」이 설치되어 있다(도 5(c) 참조). 한편, 전자 부품(200)에 면하는 면(300A')에는 「전자 부품의 전극 단자에 접속되는 단자 접점(350A')」이 설치되어 있다(도 5(b) 참조). 「회로 기판의 전극 단자에 접속되는 단자 접점(350A")」의 사이즈 및 피치는 회로 기판의 전극 단자의 사이즈 및 피치(즉, 도 3(b)의 L150, P150)에 상당할 수 있다. 이에 반해, 「전자 부품의 전극 단자에 접속되는 단자 접점(350A')」의 사이즈 및 피치는 전자 부품의 전극 단자의 사이즈 및 피치(즉, 도 4(b)의 L250, P250)에 상당할 수 있다. 일반적으로는, 「전자 부품의 전극 단자에 접속되는 단자 접점(350A')」은 「회로 기판의 전극 단자에 접속되는 단자 접점(350A")」보다도 파인 피치로 되는데, 바꾸어 말하면, 「회로 기판의 전극 단자에 접속되는 단자 접점(350A")」은 「전자 부품의 전극 단자에 접속되는 단자 접점(350A')」보다도 피치가 커지고, 그 때문에, 서브 인터포저에 의해 피치 변환(특히 팬 아웃)이 가능해진다.
본 발명의 실장체에서는, 상술한 바와 같이, 인터포저(300)가 회로 기판(100)과 전자 부품(200)의 사이에 개재되어, 그것들의 사이를 서로 전기적으로 접속하고 있다. 구체적으로 말하면, 예를 들면 도 2(a)에 나타내는 2개의 서브 인터포저(300A, 300B)를 구비한 실장체의 형태에서는, 한쪽의 서브 인터포저(300A)에 대해서, 「서브 인터포저(300A)의 복수의 단자 접점(350A")」이 각각 「회로 기판(100)의 복수의 전극 단자(150)」에 서로 접속되어 있음과 더불어, 「서브 인터포저(300A)의 복수의 단자 접점(350A')」이 각각 「전자 부품(200)의 복수의 전극 단자(250)」에 서로 접속되어 있다. 마찬가지로, 다른 쪽의 서브 인터포저(300B)에 대해서, 「서브 인터포저(300B)의 복수의 단자 접점(350B")」이 「회로 기판(100)의 복수의 전극 단자(150)」에 서로 접속되어 있음과 더불어, 「서브 인터포저(300B)의 복수의 단자 접점(350B')」이 「전자 부품(200)의 복수의 전극 단자(250)」에 서로 접속되어 있다. 여기서, "서브 인터포저의 단자 접점"과 "회로 기판의 전극 단자"의 접속 형식 및 "서브 인터포저의 단자 접점"과 "전자 부품의 전극 단자"의 접속 형식은 특히 제한은 없고, 종래의 인터포저를 사용한 실장기술에서 통상적으로 이용되고 있는 것이면 좋다. 예를 들면, 전극 단자와 단자 접점의 사이에 납땜을 개재시킴으로써, 그것들을 서로 접속해도 좋다.
본 발명의 실장체에서는, 복수의 서브 인터포저가 도 2에 나타낸 바와 같이, 전자 부품 및 회로 기판의 전극 단자 형성 영역에만 미치도록 동일 평면상에 설치되어 있다. 여기서, 「전극 단자 형성 영역」이라는 것은 상술한 바와 같이, "전극 단자를 포위하는 국소적인 영역"을 실질적으로 의미하고 있다. 구체적으로 말하면, 「전극 단자 형성 영역」이라는 것은 전극 단자를 최저한 포함하면서도 필요 이상으로 크게 되지 않는 영역을 의미하고 있으며, 예를 들면 도 6에서 나타내는 바와 같이, 전극 단자의 에지 내지는 접선 방향을 지나서 전극 단자를 포위하는 영역 A0의 면적보다도 1％～40％ 큰 면적, 더욱 바람직하게는 영역 A0의 면적보다도 1％～30％ 큰 면적, 더 바람직하게는 영역 A0의 면적보다도 1％～15％ 큰 면적을 가지는 영역을 의미하고 있다.
본 발명의 실장구조에서는, 인터포저를 복수의 서브 인터포저로 분할함으로써, 팬 아웃에 필요한 개소에만 인터포저를 배치하고 있다. 따라서, 단일 부재로 인터포저를 구성하는 것보다 "인터포저 면적?체적"을 삭감하는 것이 가능해져, 재료 비용의 저감 효과가 나타난다. 특히, 실리콘 인터포저의 경우에는 반도체 칩 등의 전자 부품의 제조 시에 조제되는 실리콘 웨이퍼로부터 서브 인터포저를 얻을 수 있으므로 비용 삭감 효과는 더 현저해진다.
본 발명의 실장체에서는, 적어도 2개의 서브 인터포저가 전자 부품 및 회로 기판의 전극 단자 형성 영역에만 미치도록 동일 평면상에 설치되어 있지만, 그 형태에는 여러 가지의 것이 고려된다. 예를 들면, 도 7에 나타낸 바와 같이, 2개의 서브 인터포저(300A, 300B)가 동일 평면상에서 서로 격리되어 대칭적으로 설치되어 있는 형태이어도 좋다. 즉, 지금까지 도 2～도 6을 이용해서 설명해 온 바와 같은 형태이면 좋다. 혹은, 도 8에 나타낸 바와 같이, 4개의 서브 인터포저(300A, 300B, 300C, 300D)가 동일 평면상에서 환을 이루도록 대칭적으로 설치되어 있는 형태이어도 좋다. 어떤 형태라도, 회로 기판의 전극 단자 형성 영역과 전자 부품의 전극 단자 영역이 서로 조합된 영역에만 복수의 서브 인터포저(300A, 300B, …)가 배치되어 있다.
[본 발명의 제조 방법]
이어서, 본 발명의 전자 부품 실장체의 제조 방법에 대해서 설명한다. 이와 같은 본 발명의 제조 방법의 특징의 하나는, 인터포저를 서브 인터포저로서 복수의 부재로 분할하고(예를 들면 2～10개로 분할하고), 그 분할된 서브 인터포저를 전자 부품 및 회로 기판의 전극 단자 형성 영역에만 배치하는 것이다.
우선, 공정 (i)을 실시한다. 즉, 웨이퍼를 준비한다. 준비되는 웨이퍼는 전자 부품 실장에 있어서 이용되는 통상적인 웨이퍼이면 좋다. 시판되는 웨이퍼를 이용해도 좋다. 예를 들면 실리콘 웨이퍼를 조제할 경우를 예로 들면, Fz법(플로팅존법(floating-zone technique)이나 Cz법(초크랄스키법(Czochralski method))에 의해 결정(結晶) 성장시킨 후, 슬라이스 가공, 모따기 가공이나 연마 가공 등을 실행함으로써 웨이퍼를 얻을 수 있다.
이어서, 공정 (ii)를 실시한다. 즉, 웨이퍼를 절단해서 복수의 인터포저 전구체를 얻는다. 예를 들면, 다이싱 소(dicing saw)를 이용해서 웨이퍼의 다이싱을 실행하여, 웨이퍼로부터 서브 인터포저의 보디 소스가 되는 기판을 절단한다. 여기서, 인터포저 전구체의 각각은 회로 기판의 전극 단자 형성 영역과 전자 부품의 전극 단자 영역을 조합한 형상을 가지도록 절단된 것이 바람직하다.
공정 (ii)에 이어서 공정 (iii)을 실시한다. 즉, 인터포저 전구체의 각각에 있어서 대향 표면 사이를 전기적으로 접속하는 도통부를 형성하고, 그것에 의하여, 복수의 서브 인터포저를 얻는다. 도통부의 형성은 통상적인 실장기술의 인터포저의 도통부의 형성 방법과 마찬가지이면 좋다. 즉, 도통부는 실장분야에서 통상적으로 실행되는 배선 패턴 및/또는 비아홀(via-hole) 도체 등의 제조 프로세스에 의해 형성할 수 있다. 이 점에 대해서 자세히 설명해 둔다. 예를 들면, 배선 패턴은 전기 전도성을 가지는 물질로 이루어지고, 통상적인 반도체 장치의 제조에 일반적으로 이용되는 것으로 형성할 수 있다. 예를 들면, 금속박, 도전성 수지 조성물, 금속박을 가공한 리드 프레임 등을 이용할 수 있다. 금속박을 이용할 경우, 에칭 등에 의해 미세한 배선 패턴의 형성이 용이해진다(특히, 구리박은 값이 싸고, 전기 도전성이 높으므로 바람직하다). 도전성 수지 조성물을 이용할 경우에는 스크린 인쇄 등에 의해 배선 패턴을 형성할 수 있다. 리드 프레임에 의해 배선 패턴을 형성할 경우에는 전기 저항이 낮고, 두께가 있는 금속을 사용할 수 있어, 에칭에 의한 미세 패턴화나 천공 가공 등의 간이한 제조법을 채용할 수 있다. 다른 수법에서는, 이형 필름을 이용한 전사법에 의해 배선 패턴을 형성해도 좋다(이와 같은 경우, 이형 필름 상에 배선 패턴이 형성되어 있으므로, 배선 패턴의 취급이 용이해진다). 한편, 비아홀 도체는 인터포저 전구체에 비아홀을 형성한 후, 그 내측 표면을 도금 처리함으로써, 혹은, 도전성 수지 조성물을 충전해서 필요에 따라서 경화시킴으로써 형성할 수 있다. 도전성 수지 조성물로서는, 「금, 은, 구리 또는 니켈 등으로 이루어지는 금속입자」와 「에폭시 수지, 페놀 수지 또는 시아네이트 수지 등의 열경화성 수지」를 혼합한 것을 이용하면 좋다.
공정 (iii)에 이어서 공정 (iv)를 실시한다. 즉, 서브 인터포저의 적어도 2개를 회로 기판상에 탑재한다. 특히 이와 같은 공정에서는, 적어도 2개의 서브 인터포저를 회로 기판의 전극 단자 형성 영역에만 탑재한다. 즉, 회로 기판의 전극 단자 형성 영역 이외의 영역에 서브 인터포저가 배치되지 않도록 각각의 서브 인터포저의 수평 방향의 위치를 조정하면서, 서브 인터포저의 도통부와 회로 기판의 전극 단자를 서로 접속한다.
공정 (iv)에 이어서 공정 (v)를 실시한다. 즉, 회로 기판상에 배치된 서브 인터포저상에 전자 부품을 탑재한다. 특히 이와 같은 공정에서는, 적어도 2개의 서브 인터포저가 전자 회로의 전극 단자 영역에만 미치도록 전자 부품을 탑재한다. 즉, 전자 부품의 전극 단자 형성 영역 이외의 영역에 서브 인터포저가 배치된 상태가 되지 않도록 전자 부품의 수평 방향의 위치를 조정하면서, 서브 인터포저의 도통부와 전자 부품의 전극 단자를 서로 접속한다.
이상의 공정을 거침으로써, 도 7이나 도 8에서 나타내는 실장체(1000)를 얻을 수 있다.
이러한 본 발명의 제조 방법에 있어서는, 전자 부품의 제조 프로세스를 이용해서 인터포저를 얻으면 비용 삭감 효과가 더욱 커진다. 바꾸어 말하면, 공정 (v)에서 이용되는 전자 부품이 반도체 칩이고, 그 반도체 칩을 공정 (i)에서 준비되는 웨이퍼로부터 얻으면, 비용 삭감 효과가 더욱 커진다.
또한, 본 발명의 제조 방법에서는, 공정 (ii)의 다이싱 조작을 연구함으로써, 공정 (i)에서 준비되는 웨이퍼를 낭비 없이 이용하는 것이 가능하다. 즉, 현재의 반도체 제조 프로세스에서 실시되고 있는 "다이싱"은 직선적인 절단밖에 할 수 없기 때문에, 복수의 서브 인터포저 전구체의 절단을 실행하면 절단 후에 여분의 웨이퍼 잔부(殘部)가 존재할 수 있는데, 본 발명에서는 그것에 대해서 적절하게 대처할 수 있다.
구체적으로는, 도 9(a)에 나타내는 직사각형 형상의 웨이퍼를 이용할 경우, 도 9(b)에 나타내는 다이싱 라인에 따르도록 절단하면, 도 9(c)의 [c-1]에 나타낸 바와 같이 복수의 서브 인터포저 전구체 「A」, 「B」, 「C」 및 「D」를 얻을 수 있음과 더불어, 도 9(c)의 [c-2]에 나타낸 바와 같이 다른 형상의 복수의 서브 인터포저 전구체 「a」, 「b」, 「c」 및 「d」를 얻을 수 있다. 즉, 직선적인 다이싱 조작을 적절하게 조합함으로써 웨이퍼의 절단을 실행하고, 그것에 의하여, 직사각형 형상 웨이퍼 전부가 사용되도록 제1인터포저용의 복수의 인터포저 전구체와, 제2인터포저용의 복수의 인터포저 전구체를 동시에 얻을 수 있다. 이것에 의해, 「A」～「D」의 서브 인터포저 전구체를 이용해서 도 9(d)의 [d-1]에 나타내는 실장체(1000A)를 최종적으로 얻을 수 있음과 더불어, 「a」～「d」의 서브 인터포저 전구체를 이용해서 도 9(d)의 [d-2]에 나타내는 실장체(1000B)를 최종적으로 얻을 수 있다.
이와 같이 다이싱을 연구하면, 더욱 면적 효율이 높은 실리콘 인터포저의 제조가 가능해지고, 저비용화가 더욱 초래된다. 덧붙이자면, 이와 같은 형태에서 이용되는 인터포저 전구체는 다른 표현을 이용하면 아래와 같이 설명된다.
『세로 방향의 절단선과, 상기 세로 방향의 절단선에 수직으로 교차하는 가로 방향의 절단선에 의해 웨이퍼로부터 4각형으로 절단하고, 또한 「상기 세로 방향의 절단선과 상기 가로 방향의 절단선의 교점을 연결하는 제1경사 방향의 절단선」과 「상기 세로 방향의 절단선과 가로 방향의 절단선의 교점끼리의 사이에 세로 방향의 절단선상의 점과 가로 방향의 절단선상의 점을 경사지게 잇는 제2경사 방향의 절단선」에 의해 절단하여 얻어진 것(도 10 참조)』
[실리콘 인터포저의 제조 프로세스]
본 발명에는 상술한 실장체 및 그 제조 방법에 이용되는 실리콘 인터포저도 포함되지만, 그 실리콘 인터포저로 특화했을 경우의 제조 프로세스의 일례를 들어 둔다.
I. 실리콘 웨이퍼의 조제
II. 다이싱＊
III. 절연막 형성
IV. 배선 형성(스퍼터링?에칭)
V. 커버층 형성
VI. 비아 형성(실리콘 관통 비아를 형성할 경우)
1. 실리콘 기판의 구멍 뚫기
2. 도금 처리
3. 웨이퍼 박화(薄化) 처리
4. 범프 형성
(＊ 다이싱은 최후에 실시해도 좋다)
이상, 본 발명의 실시 형태에 대해서 설명해 왔지만, 어디까지나 전형적인 예를 예시한 것에 불과하다. 따라서, 본 발명은 이것에 한정되지 않고, 여러 가지의 개변이 될 수 있다는 것을 당업자는 용이하게 이해해주기 바란다. 예를 들면 이하의 변경 형태를 들 수 있다.
●상술한 설명에서는, 서브 인터포저의 도통부가 대향 표면 사이를 전기적으로 접속하도록 설치되는 형태에 관해서 주로 언급했지만, 반드시 이와 같은 형태에 한정되는 것은 아니고, 동일 표면에서 어느 개소와 다른 개소를 전기적으로 접속하도록 도통부가 설치되어 있어도 좋다. 즉, 상술한 설명에서는, 각각의 서브 인터포저에서는 「제1표면에 설치된 제1단자 접점」과 「제2표면에 설치된 제2단자 접점」이 서로 전기적으로 접속되어 있었지만, 그러한 제1단자 접점과 전기적으로 접속된 제2단자 접점을 제1표면에 설치해도 좋다. 이러한 제1단자 접점과 제2단자 접점의 접속은 배선층을 통해서 실행할 수 있다. 제1단자 접점과 전기적으로 접속된 제2단자 접점을 제1표면에 설치하면, 단자 접점을 기점(起點)에 와이어 본딩을 용이하게 실행할 수 있음과 더불어, POP 실장 등도 용이하게 실행하는 것이 가능해진다.
●상술한 설명에서는, 회로 기판과 전자 부품의 사이에 인터포저를 1단으로 설치하는 형태를 언급했지만, 반드시 이와 같은 형태에 한정되는 것은 아니고, 복수 단의 인터포저를 설치해도 좋다. 예를 들면, 수지 인터포저 위에 세라믹 인터포저를 탑재해도 좋다. 이렇게 복수 단의 인터포저를 설치할 경우, 인터포저의 각 단의 전부를 서브 인터포저에 의해 구성해도 좋고, 혹은, 어떤 특정한 단의 인터포저만을 서브 인터포저에 의해 구성해도 좋다.
최후로, 상술한 본 발명은, 다음 형태를 포함하고 있는 것을 확인으로써 설명해 둔다:
제1형태: 전자 부품, 상기 전자 부품이 실장되는 회로 기판, 및, 상기 전자 부품과 상기 회로 기판의 사이에 개재되어, 그것들을 서로 전기적으로 접속하는 인터포저를 가지고 이루어지는 실장체로서,
상기 인터포저가 적어도 2개의 서브 인터포저로 구성되고, 상기 적어도 2개의 서브 인터포저가 상기 전자 부품 및 상기 회로 기판의 전극 단자 형성 영역에만 미치도록 동일 평면상에 설치되어 있는 것(즉, 인터포저를 구성하는 적어도 2개의 서브 인터포저가 상기 전자 부품 및 상기 회로 기판의 전극 단자 형성 영역에만 겹치도록 설치되어 있는 것)을 특징으로 하는, 실장체.
제2형태: 상기 제1형태에 있어서, 상기 적어도 2개의 서브 인터포저가 모두 동일한 기재로부터 절단된 것이며, 그 때문에, 서로 동일한 재질로 형성되어 있는 것을 특징으로 하는 실장체.
제3형태: 상기 제1형태 또는 제2형태에 있어서, 상기 전자 부품이 반도체 칩이며, 상기 적어도 2개의 서브 인터포저가 상기 반도체 칩을 구성하는 반도체 물질을 함유해서 이루어지는 것을 특징으로 하는 실장체.
제4형태: 상기 제3형태에 있어서, 상기 반도체 물질이 실리콘인 것을 특징으로 하는 실장체.
제5형태: 상기 제1형태 내지 제4형태의 어느 하나에 있어서, 상기 적어도 2개의 서브 인터포저가 동일 평면상에서 서로 격리되어 대향하도록 설치되어 있는 것을 특징으로 하는 실장체.
제6형태: 상기 제1형태 내지 제4형태의 어느 하나에 있어서, 상기 적어도 2개의 서브 인터포저가 동일 평면상에서 환을 이루도록 서로 인접해서 설치되어 있는 것을 특징으로 하는 실장체.
제7형태: 상기 제1형태 내지 제6형태의 어느 하나의 실장체에 사용되는 인터포저로서,
상기 인터포저가 적어도 2개의 서브 인터포저로 구성되고, 또한
각각의 서브 인터포저가 제1표면(제1주면) 및 그것에 대향하는 제2표면(제2주면)을 가지고 이루어지고, 각각의 서브 인터포저에 있어서 제1표면(제1주면)에 설치된 단자 접점과 제2표면(제2주면)에 설치된 단자 접점이 서로 전기적으로 접속되어 있는 것을 특징으로 하는 인터포저.
제8형태: 실장체를 제조하기 위한 방법으로서,
(i) 웨이퍼를 준비하는 공정,
(ii) 상기 웨이퍼를 절단해서 복수의 인터포저 전구체를 얻는 공정,
(iii) 상기 인터포저 전구체의 각각에 있어서 대향 표면 사이(대향 주면 사이)를 전기적으로 접속하는 도통부를 설치해서 서브 인터포저를 복수 형성하는 공정,
(iv) 상기 서브 인터포저의 적어도 2개를 회로 기판 위에 탑재하는 공정, 및
(v) 상기 서브 인터포저 위에 전자 부품을 탑재하는 공정을 포함해서 이루어지고,
상기 공정 (iv)에서는, 상기 적어도 2개의 서브 인터포저를 상기 회로 기판의 전극 단자 형성 영역에만 미치도록 탑재하고(즉, 상기 적어도 2개의 서브 인터포저가 상기 회로 기판의 전극 단자 형성 영역에만 겹치도록 상기 회로 기판상에 상기 적어도 2개의 서브 인터포저를 배치하고), 또한
상기 공정 (v)에서는, 상기 적어도 2개의 서브 인터포저가 상기 전자 회로의 전극 단자 영역에만 미치도록 상기 전자 부품을 탑재하는(즉, 상기 적어도 2개의 서브 인터포저가 상기 전자 부품의 전극 단자 형성 영역에만 겹치도록 상기 적어도 2개의 서브 인터포저상에 상기 전자 부품을 배치하는) 것을 특징으로 하는, 제조 방법.
제9형태: 상기 제8형태에 있어서, 상기 공정 (v)에서 이용하는 전자 부품이 반도체 칩이며, 상기 반도체 칩을 상기 공정 (i)에서 준비되는 웨이퍼로부터 얻는 것을 특징으로 하는 제조 방법.
제10형태: 상기 제8형태 또는 제9형태에 있어서, 제1인터포저를 포함하는 제1실장체와 제2인터포저를 포함하는 제2실장체의 2종류의 실장체를 제조하는 것을 특징으로 하고 있고,
상기 공정 (ii)에서는, 직선적인 다이싱 조작을 복수 조합함으로써 상기 웨이퍼의 절단을 실행하고, 그것에 의하여, 상기 공정 (i)에서 준비된 직사각형 형상 웨이퍼 전부가 사용되도록 제1인터포저용의 복수의 인터포저 전구체와, 제2인터포저용의 복수의 인터포저 전구체를 얻는 것을 특징으로 하는 제조 방법.
본 발명은 실장 효율을 향상시키는 것이므로, 여러 가지 실장기술에 적절하게 이용할 수 있다. 특히, 전자 부품과 회로 기판의 사이에 인터포저를 개재시켜서 실장을 실행하는 기술에 대하여 적절하게 이용할 수 있어, 여러 가지 전자기기, 예를 들면 휴대전화와 같은 휴대용 전자기기 등의 제조에 적용할 수 있다.
[관련 출원의 상호 참조]
본 출원은, 일본국 특허출원 제2009-210468호(출원일 2009년 09월 11일, 발명의 명칭: 「전자 부품 실장체 및 그 제조 방법 및 인터포저」)에 근거하는 파리 조약상의 우선권을 주장한다. 이 출원에 개시된 내용은 모두, 이 인용에 의해, 본 명세서에 포함되는 것으로 한다.
100 회로 기판
100a, 100b 회로 기판의 대향 표면
150 회로 기판의 전극 단자
150A, 150B 회로 기판의 전극 단자 형성 영역
200 전자 부품
200a, 200b 전자 부품의 대향 표면
250 전자 부품의 전극 단자
250A, 250B 전자 부품의 전극 단자 형성 영역
300 인터포저
300A, 300B, 300C, 300D … 서브 인터포저
300A', 300A" 서브 인터포저의 대향 표면
350 도통부
350A' 전자 부품의 전극 단자에 접속되는 단자 접점
350A" 회로 기판의 전극 단자에 접속되는 단자 접점
400 전자 부품 및 회로 기판의 양쪽에 미치는 전극 단자 형성 영역
500 웨이퍼(직사각형 형상 웨이퍼)
600A, 600B 서브 인터포저 전구체
1000 본 발명의 실장체
1000A, 1000B 본 발명의 실장체
800 종래의 실리콘 인터포저
810 디바이스(집적 회로 디바이스)
815 접속 스택
820 서브시스템(프린트 회로 기판)
825 전기적 상호 접속 스택
900 종래의 실장체

Claims (10)

  1. 전자 부품,
    상기 전자 부품이 실장되는 회로 기판, 및
    상기 전자 부품과 상기 회로 기판의 사이에 개재되어, 그것들을 서로 전기적으로 접속하는 인터포저를 가지고 이루어지는 실장체로서,
    상기 인터포저가 적어도 2개의 서브 인터포저로 구성되고, 상기 적어도 2개의 서브 인터포저가 상기 전자 부품 및 상기 회로 기판의 전극 단자 형성 영역에만 미치도록 동일 평면상에 설치되어 있고,
    상기 적어도 2개의 서브 인터포저가 동일 평면상에서 환(環)을 이루도록 설치되어 있는 것을 특징으로 하는, 실장체.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
KR1020117006292A 2009-09-11 2010-08-05 전자 부품 실장체 및 그 제조 방법 및 인터포저 KR101139147B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JPJP-P-2009-210468 2009-09-11
JP2009210468 2009-09-11
PCT/JP2010/004933 WO2011030504A1 (ja) 2009-09-11 2010-08-05 電子部品実装体及びその製造方法並びにインタポーザ

Publications (2)

Publication Number Publication Date
KR20110043780A KR20110043780A (ko) 2011-04-27
KR101139147B1 true KR101139147B1 (ko) 2012-04-26

Family

ID=43732185

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020117006292A KR101139147B1 (ko) 2009-09-11 2010-08-05 전자 부품 실장체 및 그 제조 방법 및 인터포저

Country Status (4)

Country Link
US (1) US20110180317A1 (ko)
JP (1) JPWO2011030504A1 (ko)
KR (1) KR101139147B1 (ko)
WO (1) WO2011030504A1 (ko)

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8592973B2 (en) * 2009-10-16 2013-11-26 Stats Chippac Ltd. Integrated circuit packaging system with package-on-package stacking and method of manufacture thereof
WO2013119309A1 (en) * 2012-02-08 2013-08-15 Xilinx, Inc. Stacked die assembly with multiple interposers
US8704364B2 (en) 2012-02-08 2014-04-22 Xilinx, Inc. Reducing stress in multi-die integrated circuit structures
US8704384B2 (en) 2012-02-17 2014-04-22 Xilinx, Inc. Stacked die assembly
US8957512B2 (en) 2012-06-19 2015-02-17 Xilinx, Inc. Oversized interposer
US8869088B1 (en) 2012-06-27 2014-10-21 Xilinx, Inc. Oversized interposer formed from a multi-pattern region mask
US9026872B2 (en) 2012-08-16 2015-05-05 Xilinx, Inc. Flexible sized die for use in multi-die integrated circuit
US9547034B2 (en) 2013-07-03 2017-01-17 Xilinx, Inc. Monolithic integrated circuit die having modular die regions stitched together
KR101514565B1 (ko) 2013-11-14 2015-04-22 삼성전기주식회사 적층 세라믹 전자 부품 및 적층 세라믹 전자 부품의 실장 기판
KR101525696B1 (ko) 2013-11-14 2015-06-03 삼성전기주식회사 적층 세라믹 전자 부품 및 적층 세라믹 전자 부품의 실장 기판
JP2015233084A (ja) * 2014-06-10 2015-12-24 株式会社日立製作所 チップモジュールおよび情報処理機器
US9915869B1 (en) 2014-07-01 2018-03-13 Xilinx, Inc. Single mask set used for interposer fabrication of multiple products
KR101963273B1 (ko) 2014-09-18 2019-03-28 삼성전기주식회사 인터포저, 인터포저를 포함하는 전자 부품 및 인터포저를 포함하는 전자 부품의 실장 기판
KR102029495B1 (ko) 2014-10-15 2019-10-07 삼성전기주식회사 칩 전자부품 및 그 실장 기판
KR102070232B1 (ko) 2014-10-23 2020-01-28 삼성전기주식회사 적층 세라믹 전자 부품 및 그 실장 기판
WO2016185234A1 (en) * 2015-05-15 2016-11-24 Applied Materials, Inc. Masking device for use in a lithium deposition process in the manufacturing of thin film batteries, apparatus configured for a lithium deposition process, method for manufacturing electrodes of thin film batteries, and thin film battery
US9543192B2 (en) * 2015-05-18 2017-01-10 Globalfoundries Singapore Pte. Ltd. Stitched devices
US9706662B2 (en) * 2015-06-30 2017-07-11 Raytheon Company Adaptive interposer and electronic apparatus
KR102414842B1 (ko) 2017-10-24 2022-06-30 삼성전기주식회사 적층형 전자 부품
KR102586071B1 (ko) 2018-10-31 2023-10-05 삼성전기주식회사 전자 부품
KR20210085668A (ko) 2019-12-31 2021-07-08 삼성전기주식회사 적층형 전자 부품 및 그 실장 기판

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001345399A (ja) 2000-05-31 2001-12-14 Fujitsu Ltd 半導体装置及びその製造方法
JP2006019369A (ja) 2004-06-30 2006-01-19 Sharp Corp 光ピックアップ

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6326678B1 (en) * 1993-09-03 2001-12-04 Asat, Limited Molded plastic package with heat sink and enhanced electrical performance
US20040036172A1 (en) * 2002-08-26 2004-02-26 Chikara Azuma Semiconductor device package with integrated heatspreader
US6819001B2 (en) * 2003-03-14 2004-11-16 General Electric Company Interposer, interposer package and device assembly employing the same
JP4343044B2 (ja) * 2004-06-30 2009-10-14 新光電気工業株式会社 インターポーザ及びその製造方法並びに半導体装置
US7982137B2 (en) * 2007-06-27 2011-07-19 Hamilton Sundstrand Corporation Circuit board with an attached die and intermediate interposer
JP5079475B2 (ja) * 2007-12-05 2012-11-21 新光電気工業株式会社 電子部品実装用パッケージ

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001345399A (ja) 2000-05-31 2001-12-14 Fujitsu Ltd 半導体装置及びその製造方法
JP2006019369A (ja) 2004-06-30 2006-01-19 Sharp Corp 光ピックアップ

Also Published As

Publication number Publication date
JPWO2011030504A1 (ja) 2013-02-04
KR20110043780A (ko) 2011-04-27
US20110180317A1 (en) 2011-07-28
WO2011030504A1 (ja) 2011-03-17

Similar Documents

Publication Publication Date Title
KR101139147B1 (ko) 전자 부품 실장체 및 그 제조 방법 및 인터포저
TWI313504B (en) Thermally enhanced electronic flip-chip packaging with external-connector-side die and method
TWI437647B (zh) 具有凸塊／基座／凸緣層散熱座及增層電路之散熱增益型半導體組體
US6818998B2 (en) Stacked chip package having upper chip provided with trenches and method of manufacturing the same
US6239496B1 (en) Package having very thin semiconductor chip, multichip module assembled by the package, and method for manufacturing the same
US9196506B2 (en) Method for manufacturing interposer
US7948089B2 (en) Chip stack package and method of fabricating the same
TW201709459A (zh) 具有內嵌跡線互連的層疊中介層和封裝
US20080043447A1 (en) Semiconductor package having laser-embedded terminals
KR101640078B1 (ko) 적층형 반도체 패키지 및 이의 제조 방법
TWI651788B (zh) 電子結構以及電子結構陣列
US8552534B2 (en) Laminated semiconductor substrate, semiconductor substrate, laminated chip package and method of manufacturing the same
US20080029865A1 (en) Electronic Device and Method For Producing the Same
US9443837B2 (en) Z-connection for a microelectronic package using electroless plating
KR20180111840A (ko) 집적 회로(ic) 패키지들 사이의 플렉시블 커넥터를 포함하는 통합 디바이스
KR102601582B1 (ko) 반도체 패키지 및 그 제조방법
JPH10242335A (ja) 半導体装置
CN107403734B (zh) 电子结构制程
TW200939442A (en) Semiconductor chip having TSV (through silicon via) and stacked assembly including the chips
US20040125574A1 (en) Multi-chip semiconductor package and method for manufacturing the same
US20240063107A1 (en) Crack arrest features for miultilevel package substrate
TW201442181A (zh) 晶片封裝基板及其製作方法
KR100608348B1 (ko) 적층 칩 패키지의 제조 방법
CN108257933B (zh) 封装结构
CN112908872A (zh) 用于制造电子芯片的方法

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20160318

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20170302

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20180316

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20190319

Year of fee payment: 8